TWI789780B - 包含超晶格且提供低閘極漏電之半導體元件及相關方法 - Google Patents

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Abstract

一半導體元件，其可包含一半導體底材及該半導體底材中多個淺溝槽隔離區，該多個淺溝槽隔離區之間界定出該半導體底材中之一主動區，該主動區具有鄰接該多個淺溝槽隔離區之圓弧肩部，所述圓弧肩部之內角爲至少125°。該半導體元件可更包含該主動區上之一超晶格，該超晶格包含堆疊之層群組，每一層群組包含堆疊之基底半導體單層，其界定出一基底半導體部分，以及被拘束在相鄰基底半導體部分之一晶格內之至少一非半導體單層。該半導體元件亦可包含該底材上含有該超晶格之一半導體電路。

Description

包含超晶格且提供低閘極漏電之半導體元件及相關方法
本發明一般而言與半導體元件有關，詳細而言，本發明涉及用於製作含先進半導體材料之半導體元件之方法。
利用諸如增強電荷載子之遷移率(mobility)增進半導體元件效能之相關結構及技術，已多有人提出。例如，Currie等人之美國專利申請案第2003/0057416號揭示了矽、矽-鍺及鬆弛矽之應變材料層，其亦包含原本會在其他方面導致效能劣退的無雜質區(impurity-free zones)。此等應變材料層在上部矽層中所造成的雙軸向應變(biaxial strain)會改變載子的遷移率，從而得以製作較高速與／或較低功率的元件。Fitzgerald等人的美國專利申請公告案第2003/0034529號則揭示了同樣以類似的應變矽技術為基礎的CMOS反向器。
授予Takagi的美國專利第6,472,685 B2號揭示了一半導體元件，其包含夾在矽層間的一層矽與碳層，以使其第二矽層的導帶及價帶承受伸張應變(tensile strain)。這樣，具有較小有效質量(effective mass)且已由施加於閘極上的電場所誘發的電子，便會被侷限在其第二矽層內，因此，即可認定其N型通道MOSFET具有較高的遷移率。
授予Ishibashi等人的美國專利第4,937,204號揭示了一超晶格，其中包含一複數層，該複數層少於八個單層(monolayer)且含有一部份(fractional)或雙元(binary)半導體層或一雙元化合物半導體層，該複數層係交替地以磊晶成長方式生長而成。其中的主電流方向係垂直於該超晶格之各層。
授予Wang等人的美國專利第5,357,119號揭示了一矽-鍺短週期超晶格，其經由減少超晶格中的合金散射(alloy scattering)而達成較高遷移率。依據類似的原理，授予Candelaria的美國專利第5,683,934號揭示了具較佳遷移率之MOSFET，其包含一通道層，該通道層包括矽與一第二材料之一合金，該第二材料以使該通道層處於伸張應力下的百分比替代性地存在於矽晶格中。
授予Tsu的美國專利第5,216,262號揭示了一量子井結構，其包括兩個阻障區(barrier region)及夾於其間的一磊晶生長半導體薄層。每一阻障區各係由厚度範圍大致在二至六個交替之SiO2／Si單層所構成。阻障區間則另夾有厚得多之一矽區段。
在2000年9月6日線上出版的應用物理及材料科學及製程(Applied Physics and Materials Science & Processing) pp. 391 – 402中，Tsu於一篇題為「矽質奈米結構元件中之現象」(Phenomena in silicon nanostructure devices)的文章中揭示了矽及氧之半導體-原子超晶格(semiconductor-atomic superlattice, SAS)。此矽／氧超晶格結構被揭露為對矽量子及發光元件有用。其中特別揭示如何製作並測試一綠色電輝光二極體(electroluminescence diode)結構。該二極體結構中的電流流動方向是垂直的，亦即，垂直於SAS之層。該文所揭示的SAS可包含由諸如氧原子等被吸附物種(adsorbed species) 及CO分子所分開的半導體層。在被吸附之氧單層以外所生長的矽，被描述為具有相當低缺陷密度之磊晶層。其中的一種SAS結構包含1.1 nm厚之一矽質部份，其約為八個原子層的矽，而另一結構的矽質部份厚度則有此厚度的兩倍。在物理評論通訊(Physics Review Letters)，Vol. 89, No. 7 (2002年8月12日)中，Luo等人所發表的一篇題為「直接間隙發光矽之化學設計」(Chemical Design of Direct-Gap Light-Emitting Silicon)的文章，更進一步地討論了Tsu的發光SAS結構。
授予Wang等人之美國專利第7,105,895號揭示了薄的矽與氧、碳、氮、磷、銻、砷或氫的一阻障建構區塊，其可以將垂直流經晶格的電流減小超過四個十之次方冪次尺度(four orders of magnitude)。其絕緣層／阻障層容許低缺陷磊晶矽挨著絕緣層而沉積。
已公開之Mears等人的英國專利申請案第2,347,520號揭示，非週期性光子能帶間隙 (aperiodic photonic band-gap, APBG)結構可應用於電子能帶間隙工程(electronic bandgap engineering)中。詳細而言，該申請案揭示，材料參數(material parameters)，例如能帶最小值的位置、有效質量等等，皆可加以調節，以獲致具有所要能帶結構特性之新非週期性材料。其他參數，諸如導電性、熱傳導性及介電係數(dielectric permittivity)或導磁係數(magnetic permeability)，則被揭露亦有可能被設計於材料之中。
除此之外，授予Wang等人的美國專利第6,376,337號揭示一種用於製作半導體元件絕緣或阻障層之方法，其包括在矽底材上沉積一層矽及至少一另外元素，使該沉積層實質上沒有缺陷，如此實質上無缺陷的磊晶矽便能沉積於該沉積層上。作為替代方案，一或多個元素構成之一單層，較佳者為包括氧元素，在矽底材上被吸收。夾在磊晶矽之間的複數絕緣層，形成阻障複合體。
儘管已有上述方法存在，但為了實現半導體元件效能的改進，進一步強化先進半導體材料及處理技術的使用，是吾人所期望的。
一半導體元件，其可包括一半導體底材及該半導體底材中多個淺溝槽隔離區，該多個淺溝槽隔離區之間界定出該半導體底材中之一主動區，該主動區具有鄰接該多個淺溝槽隔離區之圓弧肩部，所述圓弧肩部之內角爲至少125°。該半導體元件更包含該主動區上之一超晶格，其包含複數個堆疊之層群組，每一層群組包含複數個堆疊之基底半導體單層，其界定出一基底半導體部分，以及被拘束在相鄰基底半導體部分之一晶格內之至少一非半導體單層。該半導體元件亦可包括該半導體底材上包含該超晶格之一半導體電路。
詳細而言，該半導體電路可包含該底材中隔開的源極區及汲極區，該源極區與該汲極區之間界定出一通道；及一閘極，該閘極包含覆於該超晶格上方之一閘極介電，以及覆於該閘極介電層上方之一閘電極。舉例而言，該閘極氧化物之厚度沿著其長度的變化小於10％。根據另一示例，該主動區之所述圓弧肩部可具有至少135°的內角。此外，該通道的至少一部分可在該超晶格內部。
在一示例性組構中，該半導體元件可更包括該半導體底材中之一井植入物。作為示例，該基底半導體單層可包含矽單層，而該至少一非半導體單層可包含氧。
一種用於製作半導體元件之方法，其可包括在一半導體底材中形成多個淺溝槽隔離區，該多個淺溝槽隔離區之間界定出該半導體底材中一主動區，以及該主動區上之一墊氧化物。該方法可更包括移除至少部分該墊氧化物、清潔該主動區以曝露出該主動區之上表面並界定出該主動區之圓弧肩部，所述圓弧肩部鄰接該多個淺溝槽隔離區並具有至少125°之內角，以及在該主動區上形成超晶格等步驟。該超晶格可包括複數個堆疊之層群組，各層群組包含複數個堆疊之基底半導體單層，其界定出一基底半導體部分，以及被拘束在相鄰的基底半導體部分之一晶格內之至少一非半導體單層。該方法可更包括形成包含該超晶格之半導體電路。
詳細而言，形成該半導體電路可包含在形成該超晶格之前於該半導體底材中形成隔開的源極區及汲極區，以在該源極區與該汲極區之間界定出一通道；形成覆於該超晶格及該通道上方之一閘極，該閘極包含覆於該超晶格上方之一閘極介電，以及覆於該閘極介電層上方之一閘電極。在一示例實施例中，該閘極氧化物之厚度沿著其長度的變化小於10％。根據另一示例實施例，該主動區之所述圓弧肩部具有至少135°的內角。
舉例而言，移除至少部分該墊氧化物可包括在該墊氧化物的高度到達該主動區的上表面之前，停止氧化物移除。根據另一示例，移除至少部分該墊氧化物可包括移除該主動區上之該墊氧化物厚度的30%或更少。
該方法可更包括在移除該多個淺溝槽隔離區的一部分之前，於該半導體底材中形成一井植入物。作為示例，該基底半導體單層可包含矽單層，而該至少一非半導體單層可包含氧。
茲參考說明書所附圖式詳細說明示例性實施例，圖式中所示者為示例性實施例。不過，實施例可以許多不同形式實施，且不應解釋為僅限於本說明書所提供之特定示例。相反的，這些實施例之提供，僅是為了使本發明所揭示之發明內容更為完整詳盡。在本說明書及圖式各處，相同圖式符號係指相同元件，而撇號(‘)則用以標示不同實施方式中之類似元件。
整體而言，本發明涉及應用強化半導體超晶格形成半導體元件。在本發明中，該強化之半導體超晶格亦可稱為「MST層/薄膜」或「MST技術」。
詳言之，MST技術涉及進階的半導體材料，例如下文將進一步說明之超晶格25。申請人之理論認為(但申請人並不欲受此理論所束縛)，本說明書所述之超晶格結構可減少電荷載子之有效質量，並由此而帶來較高之電荷載子遷移率。有效質量之各種定義在本發明所屬技術領域之文獻中已有說明。為衡量有效質量之改善程度，申請人分別為電子及電洞使用了「導電性反有效質量張量」(conductivity reciprocal effective mass tensor)
Figure 02_image001
及
Figure 02_image003
：
Figure 02_image005
為電子之定義，且：
Figure 02_image007
為電洞之定義，其中f為費米-狄拉克分佈(Fermi-Dirac distribution)，EF為費米能量(Fermi energy)，T為溫度，E(k,n)為電子在對應於波向量k及第n個能帶狀態中的能量，下標i及j係指直交座標x，y及z，積分係在布里羅因區(Brillouin zone，B.Z.)內進行，而加總則是在電子及電洞的能帶分別高於及低於費米能量之能帶中進行。
申請人對導電性反有效質量張量之定義為，一材料之導電性反有效質量張量之對應分量之值較大者，其導電性之張量分量 (tensorial component)亦較大。申請人再度提出理論(但並不欲受此理論所束縛)認為，本說明書所述之超晶格可設定導電性反有效質量張量之值，以增進材料之導電性，例如電荷載子傳輸之典型較佳方向。適當張量項數之倒數，在此稱為導電性有效質量(conductivity effective mass)。換句話說，若要描述半導體材料結構的特性，如上文所述，在載子預定傳輸方向上計算出電子／電洞之導電性有效質量，便可用於分辨出較佳之材料。
申請人已辨識出可用於半導體元件之改進材料或結構。更具體而言，申請人所辨識出之材料或結構所具有之能帶結構，其電子及／或電洞之適當導電性有效質量之值，實質上小於對應於矽之值。這些結構除了有較佳遷移率之特點外，其形成或使用之方式，亦使其得以提供有利於各種不同元件類型應用之壓電、焦電及／或鐵電特性，下文將進一步討論之。
參考圖1及圖2，所述材料或結構是超晶格25的形式，其結構在原子或分子等級上受到控制，且可應用原子或分子層沉積之已知技術加以形成。超晶格25包含複數個堆疊排列之層群組45a～45n，如圖1之概要剖視圖所示。
如圖所示，超晶格25之每一層群組45a～45n包含複數個堆疊之基底半導體單層46，其界定出各別之基底半導體部份46a～46n與其上之一能帶修改層50。為清楚呈現起見，該能帶修改層50於圖1中以雜點表示。
如圖所示，該能帶修改層50包含一非半導體單層，其係被拘束在相鄰之基底半導體部份之一晶格內。「被拘束在相鄰之基底半導體部份之一晶格內」一語，係指來自相對之基底半導體部份46a～46n之至少一些半導體原子，透過該些相對基底半導體部份間之非半導體單層50，以化學方式鍵結在一起，如圖2所示。一般而言，此一組構可經由控制以原子層沉積技術沉積在半導體部份46a～46n上面之非半導體材料之量而成為可能，這樣，可用之半導體鍵結位置便不會全部(亦即非完全或低於100%之涵蓋範圍)被連結至非半導體原子之鍵結佔滿，下文將進一步討論之。因此，當更多半導體材料單層46被沉積在一非半導體單層50上面或上方時，新沉積之半導體原子便可填入該非半導體單層下方其餘未被佔用之半導體原子鍵結位置。
在其他實施方式中，使用超過一個此種非半導體單層是可能的。應注意的是，本說明書提及非半導體單層或半導體單層時，係指該單層所用材料若形成於主體，會是非半導體或半導體。亦即，一種材料(例如矽)之單一單層所顯現之特性，並不必然與形成於主體或相對較厚層時所顯現之特性相同，熟習本發明所屬技術領域者當可理解。
申請人之理論認為(但申請人並不欲受此理論所束縛)，能帶修改層50與相鄰之基底半導體部份46a～46n，可使超晶格25在平行層之方向上，具有較原本為低之電荷載子適當導電性有效質量。換一種方向思考，此平行方向即正交於堆疊方向。該能帶修改層50亦可使超晶格25具有一般之能帶結構，同時有利地發揮作為該超晶格垂直上下方之多個層或區域間之絕緣體之作用。
再者，此超晶格結構亦可有利地作為超晶格25垂直上下方多個層之間之摻雜物及／或材料擴散之阻擋。因此，這些特性可有利地允許超晶格25為高K值介電質提供一界面，其不僅可減少高K值材料擴散進入通道區，還可有利地減少不需要之散射效應，並改進裝置行動性，熟習本發明所屬技術領域者當可理解。
本發明之理論亦認為，包含超晶格25之半導體元件可因為較原本為低之導電性有效質量，而享有較高之電荷載子遷移率。在某些實施方式中，因為本發明而實現之能帶工程，超晶格25可進一步具有對諸如光電元件等尤其有利之實質上之直接能帶間隙。
超晶格25亦可在一上部層群組45n上方包含一頂蓋層52。該頂蓋層52可包含複數個基底半導體單層46。該頂蓋層52可包含基底半導體的2個至100個單層之間，且較佳者為10至50個單層之間。
每一基底半導體部份46a～46n可包含由 IV 族半導體、 III-V 族半導體及 II-VI 族半導體所組成之群組中選定之一基底半導體。當然， IV 族半導體亦包含 IV-IV 族半導體，熟習本發明所屬技術領域者當可理解。更詳細而言，該基底半導體可包含，舉例而言，矽及鍺當中至少一者。
每一能帶修改層50可包含由，舉例而言，氧、氮、氟、碳及碳-氧所組成之群組中選定之一非半導體。該非半導體亦最好具有在沈積下一層期間保持熱穩定之特性，以從而有利於製作。在其他實施方式中，該非半導體可為相容於給定半導體製程之另一種無機或有機元素或化合物，熟習本發明所屬技術領域者當能理解。更詳細而言，該基底半導體可包含，舉例而言，矽及鍺當中至少一者。
應注意的是，「單層(monolayer)」一詞在此係指包含一單一原子層，亦指包含一單一分子層。亦應注意的是，經由單一單層所提供之能帶修改層50，亦應包含層中所有可能位置未完全被佔據之單層(亦即非完全或低於100%之涵蓋範圍)。舉例來說，參照圖2之原子圖，其呈現以矽作為基底半導體材料並以氧作為能帶修改材料之一4／1重複結構。氧原子之可能位置僅有一半被佔據。
在其他實施方式及／或使用不同材料的情況中，則不必然是二分之一的佔據情形，熟習本發明所屬技術領域者當能理解。事實上，熟習原子沈積技術領域者當能理解，即便在此示意圖中亦可看出，在一給定單層中，個別的氧原子並非精確地沿著一平坦平面排列。舉例來說，較佳之佔據範圍是氧的可能位置有八分之一至二分之一被填滿，但在特定實施方式中其他佔據範圍亦可使用。
由於矽及氧目前廣泛應用於一般半導體製程中，故製造商將能夠立即應用本說明書所述之材質。原子沉積或單層沉積亦是目前廣泛使用之技術。因此，依照本發明之結合超晶格25之半導體元件，可立即加以採用並實施，熟習本發明所屬技術領域者當能理解。
申請人之理論認為(但申請人並不欲受此理論所束縛)，對一超晶格而言，例如所述矽／氧超晶格，矽單層之數目理想應為七層或更少，以使該超晶格之能帶在各處皆為共同或相對均勻，以實現所欲之優點。圖1及圖2所示之矽／氧 4／1重複結構，已經過模型化以表示電子及電洞在X方向上之較佳遷移率。舉例而言，電子(就主體矽而言具等向性)之計算後導電性有效質量為0.26，而X方向上的4／1 矽／氧超晶格之計算後導電性有效質量則為0.12，兩者之比為0.46。同樣的，在電洞之計算結果方面，主體矽之值為0.36，該4／1 矽／氧超晶格之值則為0.16，兩者之比為0.44。
雖然此種方向上優先(directionally preferential)之特點可有利於某些半導體元件，其他半導體元件亦可得益於遷移率在平行於層群組之任何方向上更均勻之增加。電子及電洞兩者之遷移率同時增加，或僅其中一種電荷載子遷移率之增加，亦皆可有其好處，熟習本發明所屬技術領域者當可理解。
超晶格25之4／1 矽／氧實施方式之較低導電性有效質量，可不到非超晶格25者之導電性有效質量之三分之二，且此情形就電子及電洞而言皆然。當然，超晶格25可更包括至少一種類型之導電性摻雜物在其中，熟習本發明所屬技術領域者當能理解。
茲另參考圖3說明依照本發明之具有不同特性之超晶格25’之另一實施方式。在此實施方式中，其重複模式為3／1／5／1。更詳細而言，最底下的基底半導體部份46a’有三個單層，第二底下的基底半導體部份46b’則有五個單層。此模式在整個超晶格25’重複。每一能帶修改層50’可包含一單一單層。就包含矽／氧之此種超晶格25’ 而言，其電荷載子遷移率之增進，係獨立於該些層之平面之定向。圖3中其他元件在此未提及者，係與前文參考圖1所討論者類似，故不再重複討論。
在某些元件實施方式中，其超晶格之每一基底半導體部份可為相同數目之單層之厚度。在其他實施方式中，其超晶格之至少某些基底半導體部份可為相異數目之單層之厚度。在另外的實施方式中，其超晶格之每一基底半導體部份可為相異數目之單層之厚度。
圖4A-4C呈現使用密度功能理論(Density Functional Theory, DFT)計算出之能帶結構。在本發明所屬技術領域中廣為習知的是，DFT通常會低估能帶間隙之絕對值。因此，間隙以上的所有能帶可利用適當之「剪刀形更正」(scissors correction)加以偏移。不過，能帶的形狀則是公認遠較為可靠。縱軸之能量應從此一角度解釋之。
圖4A呈現主體矽 (以實線表示)及圖1之4／1 矽／氧超晶格25 (以虛線表示)兩者由迦碼點(G)計算出之能帶結構。圖中該些方向係指該4／1 矽／氧結構之單位晶格(unit cell)而非指矽之一般單位晶格，雖然圖中之方向(001)確實對應於一般矽單位晶格之方向(001)，並因此而顯示出矽導帶最小值之預期位置。圖中方向(100)及方向(010)係對應於一般矽單位晶格之方向(110)及方向(-110)。熟習本發明所屬技術領域者當可理解，圖中之矽能帶係被摺疊收攏，以便在該4／1 矽／氧結構之適當反晶格方向(reciprocal lattice directions)上表示。
由圖中可見，與主體矽相較，該4／1 矽／氧結構之導帶最小值係位於G點，而其價帶最小值則出現在方向(001)上布里羅因區之邊緣，吾人稱為Z點之處。吾人亦可注意到，與矽之導帶最小值曲率比較下，該4／1 矽／氧結構之導帶最小值之曲率較大，此係因額外氧層引入之微擾(perturbation)造成能帶分裂(band splitting)之故。
圖4B呈現主體矽(實線)及該4／1 矽／氧超晶格25 (虛線)兩者由Z點計算出之能帶結構。此圖描繪出價帶在方向(100)上之增加曲率。
圖4C呈現主體矽(實線)及圖3之5／1／3／1 矽／氧超晶格25’ (虛線)兩者由迦碼點及Z點計算出之能帶結構之曲線圖。由於該5／1／3／1 矽／氧結構之對稱性，在 方向(100)及方向(010)上計算出之能帶結構是相當的。因此，在平行於各層之平面中，亦即垂直於堆疊方向(001)上，導電性有效質量及遷移率可預期為等向性。請注意，在該5／1／3／1 矽／氧之實施例中，導帶最小值及價帶最大值兩者皆位於或接近Z點。
雖然曲率增加是有效質量減少的一個指標，但適當的比較及判別可經由導電性反有效質量張量之計算而進行。此使得本案申請人進一步推論，該5／1／3／1超晶格25’實質上應為直接能帶間隙。熟習本發明所屬技術領域者當可理解，光躍遷(optical transition)之適當矩陣元素(matrix element)是區別直接及間接能帶間隙行為之另一指標。
茲說明一種用於製作圖5所示包含前述超晶格25之平面MOSFET 20等半導體元件之示例性方法，該半導體元件可有利地提供低閘極漏電。然而，熟習本發明所屬技術領域者當可理解，本說明書所提出之技術可用於許多不同類型的半導體元件，例如分離式元件及/或集成電路。如圖所示，MOSFET 20包括內部具有井植入物55之底材21、源極區/汲極區22、23、源極延伸部/汲極延伸部26、27，及介於延伸部之間並至少部分在超晶格25中之通道區。源極矽化物層/汲極矽化物層30、31及源極接點/汲極接點32、33覆蓋在源極區/汲極區22、23上，熟習本發明所屬技術領域者當可理解。虛線34、35所示區域為選擇性殘留的部分，這些部分最初係與超晶格25一起形成，後來則被重度摻雜。在其他實施方式中，該些殘留超晶格區34、35可能不會存在，熟習本發明所屬技術領域者當可理解。如圖所示，一閘極39包含與超晶格25所提供之通道相鄰之閘極絕緣層37，以及位於該閘極絕緣層上之閘電極層36。如圖所示，MOSFET 20亦提供側壁間隔物40、41。運用下文所討論之製作技術，底材21之主動區的肩部(超晶格25將形成於其上)可被製作成具有135°或更大的角度，以有利地提供顯著降低之閘極漏電。
茲額外參考圖6之流程圖100及圖7-8，一種常規的製作流程開始(方框101)於形成淺溝槽隔離(STI)區(方框102)。舉例而言，在矽局部氧化(Local Oxidation of Silicon, LOCOS)方法中，最初係在一主動半導體區61上生長非常薄的墊氧化物(pad oxide)層。接著沉積一層矽氮化物，以作為氧化物屏障。透過微影製程移轉圖案，微影製程之後，圖案被蝕刻至氮化物中以製作光罩，該光罩在氧化製程(形成淺溝槽隔離)中界定出主動區61。透過氧化製程生長STI區60之後，接著去除氮化物層。
在準備製作半導體元件50時，可視需要在主動區61中形成井植入物(方框103)，並將墊氧化物從主動區的表面去除(方框104)。在該示例性製程中，接著進行前MST(pre-MST)薄膜氧化步驟(在此為51Å氧化)(方框105)，接着以諸如氫氯酸進行前MST沉積清潔步驟(方框106)，圖示之方法結束於MST步驟(方框108)。當然，可接著進行其他元件製作步驟 (例如形成源極/汲極22、23及閘極39等)。
前述方法可能出現一個問題。詳細而言，常規的墊氧化物移除步驟(方框104)將在STI區60中導致凹陷62與主動區61直接相鄰，該凹陷在主動區肩部或角落附近下沉至低於主動區的上表面，如圖7之上圖所示。舉例而言，該氧化物移除步驟可利用DHF、HF、LL130等蝕刻劑控制蝕刻後的氧化物厚度，例如在15Å至30Å之範圍內。接著在超晶格25的選擇性磊晶生長(SEG)前，使用HCl氣體進行預清潔，以從先前沉積的氧化物及/或氮化物去除不需要的沉積物。然而，由於稍早的氧化物移除步驟使凹陷62形成，因此HCl預清潔蝕刻不但如預期蝕刻主動區61的上表面，更蝕掉了主動區一側的下方及周圍(如圖7中的多方向箭頭符號所示)。
如圖7之下圖所示，這樣會在主動區61的角落(corner)形成相對尖銳的肩部角度(在本示例中為106°)。此外，與更靠近主動區中央的部分(14.2 nm)相比，該銳角將造成覆蓋MST超晶格125之閘極氧化物層137在主動區61的角落的厚度(11.1 nm)具有相對較大的差距(Δt ox)。如圖示之實施例，該Δt ox為3.1 nm，即21.8%。這會導致主動區的角落發生相當高的閘極漏電，且使用此方法製作的元件之TEM影像揭示，正是該相對尖銳的角度(接近90度)使主動區角落的閘極氧化物變薄，如此處的習知技術示例所示。
茲參考圖9的流程圖及圖10-11，說明依照本發明一示例實施例之製作流程及相關TEM影像。該流程從方框111處開始，其中的淺溝槽隔離及井植入物之形成(方框112-113)與前述相同。然而，在去除墊氧化物(方框114)時，則是採取侵蝕性較低的蝕刻方式，因為待去除的量小於主動區71上墊氧化物的全部量。如圖所示，相較於前述方法，墊氧化物的去除量減少約70%(亦即墊氧化物僅被去除30%或更少的量)，但在不同的實施例中可去除不同的量。在所繪示例中，墊氧化物約被去除120Å，相較之下在圖7-8之示例中被去除的量約為500Å。從圖10之上圖可看出，此方法在與STI區70接觸的主動區71肩部所產生的凹陷72沒有下沉到低於主動區的上表面。
由於並非全部墊氧化物皆被去除，因此前述之前MST氧化步驟(圖6之方框105)在此製作流程中可省略。當氫氯酸蝕刻劑用於前EPI清潔步驟(方框115)時，蝕刻只會從一個方向(亦即從上而下，而不是從側面，如圖8所示)「攻擊」主動區71。另外，此處的氫氯酸預清潔時間亦可較短，例如比前述方法少60%。從圖11可看出，氫氯酸蝕刻劑並非從側面蝕刻肩部，因此可保留肩部原始的圓形形狀，從而提供更大的肩部角度，例如大於或等於135°。在所繪實施例中，可達成166°之肩部角度。此外，與更靠近主動區61中央的部分(12.8 nm)相較，本發明之方法在角落處(12.3nm)的Δt ox也低很多，其在此示例中為0.5 nm，即3.9％。一般而言，最好使Δt ox保持小於約10%(其在本示例中約為30Å，但對於不同的元件會有所不同)，而如圖所示之實施例已證明，此目標可以本發明之方法輕易實現。
此外，使用此方法製作之半導體元件已證明可顯著減少平面MOSFET元件(例如MOSFET 20)中的閘極漏電。實驗裝置證明，透過前述STI凹陷控制技術，可使不同MST薄膜類型之閘極邊緣漏電(gate edge leakage)減少2,000至10,000倍。另外，此方法亦可提供更平坦的主動區71，其平坦程度是圖6所示方法的三倍或更多。
熟習本發明所屬技術領域者將受益於本說明書揭示之內容及所附圖式而構思出各種修改及其他實施方式。因此，應了解的是，本發明不限於本說明書所述之特定實施方式，且相關修改及實施方式均落入以下申請專利範圍所界定之範疇。
20:MOSFET 21, 21’:底材 22:源極區 23:汲極區 25, 25’:超晶格 26:源極延伸部 27:汲極延伸部 30:源極矽化物層 31:汲極矽化物層 32:源極接點 33:汲極接點 34, 35:殘留超晶格區 36:閘電極層 37:閘極絕緣層 39:閘極 40, 41:側壁間隔物 45a~45n, 45a’~45n’:層群組 46, 46’:基底半導體單層 46a~46n, 46a’~46n’:基底半導體部份 50, 50’:能帶修改層 52, 52’:頂蓋層 55:井植入物 60, 70:STI區 61, 71:主動區 62, 72:凹陷 100, 110:流程圖
圖1為依照一示例實施例之半導體元件用超晶格之放大概要剖視圖。
圖2為圖1所示超晶格之一部份之透視示意原子圖。
圖3為依照另一示例實施例之超晶格放大概要剖視圖。
圖4A為習知技術之主體矽及圖1-2所示之4／1 矽／氧超晶格兩者從迦碼點(G)計算所得能帶結構之圖。
圖4B為習知技術之主體矽及圖1-2所示之4／1 矽／氧超晶格兩者從Z點計算所得能帶結構之圖。
圖4C為習知技術之主體矽及圖3所示之5／1／3／1 矽／氧超晶格兩者從G點與Z點計算所得能帶結構之圖。
圖5繪示依照一示例實施例之半導體元件之示意圖，該半導體元件包括用於增進遷移率之超晶格及用於減少閘極漏電之圓形主動邊緣肩部(active edge shoulders)。
圖6繪示一種依照習知技術製作半導體元件之方法之流程圖。
圖7及圖8爲在依照圖6所示習知技術製作半導體元件的過程中，透過穿透式電子顯微鏡(TEM)拍攝的一系列影像。
圖9繪示根據一示例性實施例製作半導體元件之流程圖。
圖10及圖11爲在依照圖9所示方法製作半導體元件的過程中，透過TEM拍攝的一系列影像。
如圖所示。

Claims (11)

  1. 一種半導體元件，包括：一半導體底材；該半導體底材中之多個淺溝槽隔離區，該多個淺溝槽隔離區之間界定出該半導體底材中之一主動區，該主動區具有與各個淺溝槽隔離區相鄰的一單一圓弧肩部，該單一圓弧肩部之內角為至少125°，該內角係在整個該單一圓弧肩部進行測量，從該主動區之一上表面測量到該主動區之一相應垂直側壁；該主動區上之一超晶格，該超晶格包括複數個堆疊之層群組，各層群組包含複數個堆疊之基底半導體單層，其界定出一基底半導體部份，以及被拘束在相鄰的基底半導體部份之一晶格內之至少一非半導體單層；該半導體底材上之一半導體電路，該半導體電路包含該超晶格且包括該底材中隔開的源極區及汲極區，該源極區與該汲極區之間界定出一通道；及一閘極，該閘極包含覆於該超晶格上方之一閘極介電層，該閘極介電層之厚度沿著其長度的變化小於10%，以及覆於該閘極介電層上方之一閘電極。
  2. 如請求項1之半導體元件，其中該通道的至少一部分在該超晶格內部。
  3. 如請求項1之半導體元件，其中該主動區之單一圓弧肩部具有至少135°的內角，該內角係在整個該單一圓弧肩部進行測量，從該主動區之該上表面測量到該主動區之該相應垂直側壁。
  4. 如請求項1之半導體元件，其中所述基底半導體單層包含矽單層。
  5. 如請求項1之半導體元件，其中所述至少一非半導體單層包含氧。
  6. 一種用於製作一半導體元件之方法，該方法包括：在一半導體底材中形成多個淺溝槽隔離區，該多個淺溝槽隔離區之間界定出該半導體底材中一主動區，以及該主動區上之一墊氧化物；移除至少部分該墊氧化物；清潔該主動區，以曝露出該主動區之一上表面並界定出該主動區之一單一圓弧肩部，該單一圓弧肩部與各個淺溝槽隔離區相鄰並具有至少125°之內角，該內角係在整個該單一圓弧肩部進行測量，從該主動區之一上表面測量到該主動區之一相應垂直側壁；在該主動區上形成一超晶格，該超晶格包括複數個堆疊之層群組，各層群組包含複數個堆疊之基底半導體單層，其界定出一基底半導體部份，以及被拘束在相鄰的基底半導體部份之一晶格內之至少一非半導體單層；在該底材上形成一半導體電路，方式為在該半導體底材中形成隔開的源極區及汲極區，並在該源極區與該汲極區之間界定出一通道；及形成一閘極，使其包含覆於該超晶格上方之一閘極介電層，該閘極介電層之厚度沿著其長度的變化小於10%，以及覆於該閘極介電層上方之一閘電極。
  7. 如請求項6之方法，其中該主動區之單一圓弧肩部具有至少135°的內角，該內角係在整個該單一圓弧肩部進行測量，從該主動區之該上表面測量到該主動區之該相應垂直側壁。
  8. 如請求項6之方法，其中移除至少部分該墊氧化物包括在該墊氧化物的高度到達該主動區的上表面之前，停止氧化物移除。
  9. 如請求項6之方法，其中移除至少部分該墊氧化物包括移除該主動區上之該墊氧化物厚度的30%或更少。
  10. 如請求項6之方法，其中所述基底半導體單層包含矽單層。
  11. 如請求項6之方法，其中所述至少一非半導體單層包含氧。
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