CN105336737B - 半导体器件、半导体器件的制作方法及lcd驱动芯片 - Google Patents

Abstract

本申请公开了一种半导体器件、半导体器件的制作方法及LCD驱动芯片。该半导体器件包括：衬底；外延层，设置于衬底的表面上，外延层的导电类型与衬底的导电类型不同；第一阱结构，设置于外延层中，且下表面与衬底的上表面相接触，第一阱结构的导电类型与衬底的导电类型不同；第二阱结构，围绕第一阱结构设置，且下表面与衬底的上表面相接触，第二阱结构的导电类型与第一阱结构的导电类型不同。该半导体器件的结构得以优化，并使得半导体器件的集成度得以提高。

Description

半导体器件、半导体器件的制作方法及LCD驱动芯片

技术领域

本申请涉及半导体集成电路的技术领域，具体而言，涉及一种半导体器件、半导体器件的制作方法及LCD驱动芯片。

背景技术

在现有的半导体器件中，通常在衬底中形成导电类型与衬底相同的阱结构，以在该阱结构中设置晶体管。为了将该阱结构与衬底隔离开，防止阱结构中的载流子向衬底迁移扩散，需要在衬底中形成围绕该阱结构设置且导电类型与阱结构不同的深阱。例如，LCD驱动芯片包括低压器件(耐6～32V的电压)、中压器件(耐6V以下的电压)和高压器件(耐32V以上的电压)，其中高压器件的阱结构中的载流子具有更高的迁移率，使得阱结构中的载流子更容易向衬底迁移扩散，因此在高压器件中需要形成环绕该阱结构设置的深阱。

图1示出了现有半导体器件的剖面结构示意图。如图1所示，该半导体器件包括P型衬底10′、深N阱(DDNW)20′和P阱(PW)30′。其中，深N阱20′设置于P型衬底10 ′中，P阱30′设置于深N阱20′中以使P阱30′与P型衬底10′隔离开。同时，该半导体器件还包括设置于P阱30′中的NMOS管40′，设置于深N阱20′中的PMOS管50′，以及设置于NMOS管40′和PMOS管50′间的沟槽隔离结构60′。

上述半导体器件中，深N阱20′是通过离子注入以及高温热扩散处理形成，所形成的深 N阱20′通常具有较大的高度和宽度。因此，在衬底10′上集成深N阱20′时，深N阱20 ′会降低半导体器件的集成度，从而限制了半导体器件的工艺和性能的进一步提高。目前，针对上述问题还没有有效的解决办法。

发明内容

本申请旨在提供一种半导体器件、半导体器件的制作方法及LCD驱动芯片，以优化半导体器件的结构，并提高半导体器件的集成度。

为了实现上述目的，本申请提供了一种半导体器件，该半导体器件包括：衬底；外延层，设置于衬底的表面上，外延层的导电类型与衬底的导电类型不同；第一阱结构，设置于外延层中，且下表面与衬底的上表面相接触，第一阱结构的导电类型与衬底的导电类型不同；第二阱结构，围绕第一阱结构设置，且下表面与衬底的上表面相接触，第二阱结构的导电类型与第一阱结构的导电类型不同。

进一步地，上述半导体器件中，位于第一阱结构的一侧的第二阱结构的宽度为述第一阱结构的宽度的1/4～1。

进一步地，上述半导体器件中，外延层的高度为衬底的高度的1/2～2。

进一步地，上述半导体器件中，衬底和第二阱结构的导电类型为N型，外延层和第一阱结构的导电类型为P型；或者衬底和第二阱结构的导电类型为P型，外延层和第一阱结构的导电类型为N型。

进一步地，上述半导体器件还包括：设置于第一阱结构中的第一晶体管。

进一步地，上述半导体器件进一步包括：第二晶体管，设置于第一阱结构的一侧或两侧的第二阱结构中；以及沟槽隔离结构，设置于第一晶体管和第二晶体管之间。

本申请还提供了一种半导体器件的制作方法，该制作方法包括：提供衬底；在衬底的表面上形成导电类型与衬底的导电类型不同的外延层；在外延层中形成下表面与衬底的上表面相接触且导电类型与衬底的导电类型不同的第一阱结构，并形成围绕第一阱结构设置，下表面与衬底的上表面相接触且导电类型与第一阱结构的导电类型不同的第二阱结构。

进一步地，上述制作方法中，形成第一阱结构和第二阱结构的步骤包括：沿欲形成第一阱结构的位置对外延层进行离子注入，形成第一阱预备结构；对位于第一阱预备结构的两侧的外延层进行离子注入，形成第二阱预备结构；对第一阱预备结构和第二阱预备结构进行热扩散处理，形成第一阱结构和第二阱结构。

进一步地，上述制作方法中，形成第一阱结构和第二阱结构的步骤包括：沿欲形成第二阱结构的位置对外延层进行离子注入，形成第二阱预备结构；对相邻第二阱预备结构之间的外延层进行离子注入，形成第一阱预备结构；对第一阱预备结构和第二阱预备结构进行热扩散处理，形成第一阱结构和第二阱结构。

进一步地，上述制作方法中，形成第一阱预备结构以及第二阱预备结构的步骤中，形成高度为第一阱结构的高度的9/10～19/20的第一阱预备结构；形成高度为第二阱结构的高度的 9/10～19/20的第二阱预备结构。

进一步地，上述制作方法中，热扩散处理的步骤中，处理温度为1150～1400℃，处理时间为20～120s。

进一步地，上述制作方法还包括：在第一阱结构中形成第一晶体管。

进一步地，上述制作方法进一步包括：在第一阱结构的一侧或两侧的第二阱结构中形成第二晶体管；以及在第一晶体管和第二晶体管之间形成沟槽隔离结构。

本申请还提供了一种LCD驱动芯片，包括高压器件、中压器件和低压器件，其中高压器件为本申请提供的半导体器件。

应用本申请的技术方案，通过在衬底的表面上设置导电类型与衬底的导电类型不同的外延层，并在外延层中设置下表面与衬底的上表面相接触且导电类型与衬底的导电类型不同的第一阱结构，以及围绕第一阱结构设置下表面与衬底的上表面相接触且导电类型与第一阱结构的导电类型不同的第二阱结构，使得第一阱结构与衬底之间以及第一阱结构与第二阱结构之间形成PN结以将第一阱结构与周围的衬底和外延层隔离开，从而避免在第一阱结构的周围形成与第二阱结构相比高度和宽度更大的深阱，进而优化了半导体器件的结构，并提高了半导体器件的集成度。

附图说明

构成本申请的一部分的说明书附图用来提供对本申请的进一步理解，本申请的示意性实施例及其说明用于解释本申请，并不构成对本申请的不当限定。在附图中：

图1示出了现有半导体器件的剖面结构示意图；

图2示出了本申请实施方式所提供的半导体器件的剖面结构示意图；

图3示出了本申请实施方式所提供的半导体器件的制作方法的流程示意图；

图4示出了本申请实施方式所提供的半导体器件的制作方法中，提供衬底后形成的剖面结构示意图；

图5示出了在图4所示的衬底的表面上形成导电类型与衬底的导电类型不同的外延层后的基体的剖面结构示意图；

图6示出了在图5所示的外延层中形成下表面与衬底的上表面相接触且导电类型与衬底的导电类型不同的第一阱结构，并形成围绕第一阱结构设置，下表面与衬底的上表面相接触且导电类型与第一阱结构的导电类型不同的第二阱结构后的基体的剖面结构示意图；

图7示出了在图6所示的第一阱结构中形成第一晶体管后的基体的剖面结构示意图；以及

图8示出了在图7所示的第一阱结构的一侧的第二阱结构中形成第二晶体管，并在第一晶体管和第二晶体管之间形成沟槽隔离结构后的基体的剖面结构示意图。

具体实施方式

需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。下面将参考附图并结合实施例来详细说明本申请。

需要注意的是，这里所使用的术语仅是为了描述具体实施方式，而非意图限制根据本申请的示例性实施方式。如在这里所使用的，除非上下文另外明确指出，否则单数形式也意图包括复数形式，此外，还应当理解的是，当在本说明书中使用属于“包含”和/或“包括”时，其指明存在特征、步骤、操作、器件、组件和/或它们的组合。

为了便于描述，在这里可以使用空间相对术语，如“在……之上”、“在……上方”、“在……上表面”、“上面的”等，用来描述如在图中所示的一个器件或特征与其他器件或特征的空间位置关系。应当理解的是，空间相对术语旨在包含除了器件在图中所描述的方位之外的在使用或操作中的不同方位。例如，如果附图中的器件被倒置，则描述为“在其他器件或构造上方”或“在其他器件或构造之上”的器件之后将被定位为“在其他器件或构造下方”或“在其他器件或构造之下”。因而，示例性术语“在……上方”可以包括“在……上方”和“在……下方”两种方位。该器件也可以其他不同方式定位(旋转90度或处于其他方位)，并且对这里所使用的空间相对描述作出相应解释。

正如背景技术中所介绍的，在衬底上集成深N阱等半导体器件时，深N阱会降低半导体器件的集成度，从而限制半导体器件的工艺和性能的进一步提高。本申请的发明人针对上述问题进行研究，提出了一种半导体器件。如图2所示，该半导体器件包括衬底10、外延层20、第一阱结构30以及第二阱结构40。其中，外延层20设置于衬底10的表面上，且外延层20 的导电类型与衬底10的导电类型不同；第一阱结构30设置于外延层20中，且第一阱结构30 的下表面与衬底10的上表面相接触，第一阱结构的导电类型与衬底10的导电类型不同；第二阱结构40围绕第一阱结构30设置，且第二阱结构40的下表面与衬底10的上表面相接触，第二阱结构的导电类型与第一阱结构30的导电类型不同。

上述半导体器件中，通过在衬底10的表面上设置导电类型与衬底10的导电类型不同的外延层20，并在外延层20中设置下表面与衬底10的上表面相接触且导电类型与衬底10的导电类型不同的第一阱结构30，以及围绕第一阱结构30设置下表面与衬底10的上表面相接触且导电类型与第一阱结构30的导电类型不同的第二阱结构40，使得第一阱结构30与衬底10 之间以及第一阱结构30与第二阱结构40之间形成PN结以将第一阱结构30与周围的衬底10 和外延层20隔离开，从而避免在第一阱结构30的周围形成与第二阱结构40相比高度和宽度更大的深阱，进而优化了半导体器件的结构，并提高了半导体器件的集成度。

上述第一阱结构30与外延层20之间的隔离效果与所形成第二阱结构40的宽度有关。在一种优选的实施方式中，位于第一阱结构30的一侧的第二阱结构40的宽度为第一阱结构30 的宽度的1/4～1。此时，上述第一阱结构30和第二阱结构40之间形成的PN结的耗尽区具有更大的宽度，从而更好地阻止第一阱结构30中的载流子向第二阱结构40中迁移扩散，进而更好地提高第一阱结构30与外延层20之间的隔离效果。

为了进一步提高上述第一阱结构30与衬底10之间的隔离效果，在一种优选的实施方式中，外延层20的高度(即第一阱结构30的高度)为衬底10的高度的1/2～2。此时，上述第一阱结构30和衬底10之间形成的PN结的耗尽区具有更大的宽度，从而更好地阻止第一阱结构30中的载流子向衬底10中迁移扩散，进而更好地提高第一阱结构30与衬底10之间的隔离效果。

本领域的技术人员可以根据本申请的教导设定上述半导体器件中衬底10、外延层20、第一阱结构30和第二阱结构40的导电类型。在一种优选的实施方式中，衬底10和第二阱结构 40的导电类型为N型，外延层20和第一阱结构30的导电类型为P型。在另一种优选实施方式中，衬底10和第二阱结构40的导电类型为P型，外延层20和第一阱结构30的导电类型为N型。

上述半导体器件还包括设置于上述第一阱结构30中的第一晶体管50。该第一晶体管50 的结构可以根据现有技术进行设定，可选地，第一晶体管50包括依次设置于上述第一阱结构 30的表面上的第一氧化物层和第一栅极，以及设置于第一栅极的两侧的第一阱结构30中的第一源极区和第一漏极区。当上述第一阱结构30的导电类型为P型时，该第一晶体管50为NMOS 管，第一晶体管50中的第一源极区和第一漏极区均为N型注入区。当上述第一阱结构30的导电类型为N型时，第一晶体管50为PMOS管，第一晶体管50中的第一源极区和第一漏极区均为P型注入区。需要注意的是，还可以分别在该第一晶体管50中的第一源极区和第一漏极区中形成第一沟槽隔离结构，以减少该第一晶体管50中的漏电流。

在一种优选的实施方式中，上述半导体器件还可以包括设置于第一阱结构30的一侧或两侧的第二阱结构40中的第二晶体管60，以及设置于第一晶体管50和第二晶体管60之间的沟槽隔离结构70。该第二晶体管60的结构可以根据现有技术进行设定，可选地，第二晶体管 60包括依次设置于上述第二阱结构40的表面上的第二氧化物层和第二栅极，以及设置于第二栅极的两侧的第二阱结构40中的第二源极区和第二漏极区。当上述第二阱结构40的导电类型为N型时，该第二晶体管60为PMOS管，第二晶体管60中的第二源极区和第二漏极区均为P型注入区。当上述第二阱结构40的导电类型为P型时，第一晶体管50为NMOS管，第一晶体管50中的第二源极区和第二漏极区均为N型注入区。需要注意的是，还可以分别在该第二晶体管60中的第二源极区和第二漏极区中形成第二沟槽隔离结构，以减少该第二晶体管60中的漏电流。

本申请还提供了一种半导体器件的制作方法。如图3所示，该制作方法包括：提供衬底 10；在衬底10的表面上形成导电类型与衬底10的导电类型不同的外延层20；在外延层20中形成下表面与衬底10的上表面相接触且导电类型与衬底10的导电类型不同的第一阱结构30，并形成围绕第一阱结构30设置，下表面与衬底10的上表面相接触且导电类型与第一阱结构 30的导电类型不同的第二阱结构40。

上述制作方法通过在衬底10的表面上形成导电类型与衬底10的导电类型不同的外延层 20，并在外延层20中形成下表面与衬底10的上表面相接触且导电类型与衬底10的导电类型不同的第一阱结构30，以及围绕第一阱结构30形成下表面与衬底10的上表面相接触且导电类型与第一阱结构30的导电类型不同的第二阱结构40，使得第一阱结构30与衬底10之间以及第一阱结构30与第二阱结构40之间形成PN结以将第一阱结构30与周围的衬底10和外延层20隔离开，从而避免在第一阱结构30的周围形成与第二阱结构40相比高度和宽度更大的深阱，进而优化了所形成的半导体器件的结构，并提高了所形成的半导体器件的集成度。

下面将更详细地描述根据本申请的示例性实施方式。然而，这些示例性实施方式可以由多种不同的形式来实施，并且不应当被解释为只限于这里所阐述的实施方式。应当理解的是，提供这些实施方式是为了使得本申请的公开彻底且完整，并且将这些示例性实施方式的构思充分传达给本领域普通技术人员，在附图中，为了清楚起见，扩大了层和区域的厚度，并且使用相同的附图标记表示相同的器件，因而将省略对它们的描述。

图4至图8示出了本申请提供的半导体器件的制作方法中，经过各个步骤后得到的基体的剖面结构示意图。下面将结合图4至图8，进一步说明本申请所提供的半导体器件的制作方法。

首先，提供如图4所示的衬底10。该衬底10可以为单晶硅、绝缘体上硅(SOI)或锗硅(SiGe)等，且该衬底10的导电类型为P型或N型。作为示例，在本实施方式中，选用单晶硅作为衬底10的材料。

完成提供如图4所示的衬底10的步骤之后，在图4所示的衬底10的表面上形成导电类型与衬底10的导电类型不同的外延层20，进而形成如图5所示的基体结构。该外延层20的材料可以与衬底10的材料相同或不相同。可选的，该外延层20可以为单晶硅、绝缘体上硅(SOI)或锗硅(SiGe)等。形成该外延层20的工艺为外延生长，上述工艺为本领域现有技术，在此不再赘述。

完成在衬底10的表面上形成导电类型与衬底10的导电类型不同的外延层20的步骤之后，在如图5所示的外延层20中形成下表面与衬底10的上表面相接触且导电类型与衬底10的导电类型不同的第一阱结构30，并形成围绕第一阱结构30设置，下表面与衬底10的上表面相接触且导电类型与第一阱结构30的导电类型不同的第二阱结构40，进而形成如图6所示的基体结构。该第一阱结构30与衬底10之间以及该第一阱结构30与第二阱结构40之间会形成 PN结，从而将第一阱结构30与周围的衬底10和外延层20隔离开，从而避免在第一阱结构 30的周围形成与第二阱结构40相比高度和宽度更大的深阱，进而优化了半导体器件的结构，并提高了半导体器件的集成度。

形成上述第一阱结构30和第二阱结构40的方法有很多，本领域的技术人员可以根据本申请的教导形成上述第一阱结构30和第二阱结构40。在一种优选的实施方式中，形成上述第一阱结构30和第二阱结构40的步骤包括：沿欲形成第一阱结构30的位置对外延层20进行离子注入，形成第一阱预备结构；对位于第一阱预备结构的两侧的外延层20进行离子注入，形成第二阱预备结构；对第一阱预备结构和第二阱预备结构进行热扩散处理，形成如图6所示的第一阱结构30和第二阱结构40。

在另一种优选的实施方式中，形成上述第一阱结构30和第二阱结构40的步骤包括：沿欲形成第二阱结构40的位置对外延层20进行离子注入，形成第二阱预备结构；对相邻第二阱预备结构之间的外延层20进行离子注入，形成第一阱预备结构；对第一阱预备结构和第二阱预备结构进行热扩散处理，形成如图6所示的第一阱结构30和第二阱结构40。

在上述两种优选的实施方式中，第一阱预备结构和第二阱预备结构的高度相应地小于欲形成第一阱结构30和第二阱结构40的高度，本领域的技术人员可以根据本申请的教导设定第一阱预备结构和第二阱预备结构的高度。在一种优选的实施方式中，形成第一阱预备结构以及第二阱预备结构的步骤中，形成高度为第一阱结构30的高度的9/10～19/20的第一阱预备结构，并形成高度为第二阱结构40的高度的9/10～19/20的第二阱预备结构。采用离子注入形成上述第一阱预备结构和第二阱预备结构的工艺参数可以根据现有技术进行设定，在此不再赘述。

在对上述第一阱预备结构和第二阱预备结构进行热扩散处理的步骤中，上述第一阱预备结构和第二阱预备结构中的注入离子会沿水平方向和垂直方向发生迁移扩散，从而使得所形成第一阱结构30的宽度和高度相应地大于第一阱预备结构的宽度和高度，所形成第二阱结构 40的宽度和高度相应地大于第二阱预备结构的宽度和高度。上述热扩散处理的工艺可以根据欲形成第一阱结构30和第二阱结构40的高度进行设定，本领域的技术人员有能力根据本申请的教导设定上述热扩散处理的工艺参数。在一种优选的实施方式中，热扩散处理的处理温度为1150～1400℃，处理时间为20～120s。

完成形成上述第一阱结构30和第二阱结构40的步骤之后，上述制作方法还包括：在第一阱结构30中形成第一晶体管50，进而形成如图7所示的基体结构。在一种可选的实施方式中，形成该第一晶体管50的步骤包括：在上述第一阱结构30的表面远离第一阱结构30的表面的方向上依次形成第一氧化物层和第一栅极；对第一栅极的两侧的第一阱结构30进行离子注入，以在第一阱结构30中形成第一源极区和第一漏极区。需要注意的是，还可以分别在该第一晶体管50中的第一源极区和第一漏极区中形成第一沟槽隔离结构，以减少该第一晶体管 50中的漏电流。上述氧化物层可以为SiO2，上述栅极可以为多晶硅或Cu等，形成上述物质的工艺可以为化学气相沉积或溅射等，上述工艺为本领域现有技术，在此不再赘述。

在一种优选的实施方式中，上述半导体器件的制作方法进一步包括：在第一阱结构30的一侧或两侧的第二阱结构40中形成第二晶体管60；以及在第一晶体管50和第二晶体管60之间形成沟槽隔离结构70，进而形成如图8所示的基体结构。在一种可选的实施方式中，形成该第二晶体管60和沟槽隔离结构70的步骤包括：在上述第二阱结构40的表面远离第二阱结构40的表面的方向上依次形成第二氧化物层和第二栅极；对第二栅极的两侧的第二阱结构40 进行离子注入以在第二阱结构40中形成第二源极区和第二漏极区，形成第二晶体管60；对第一晶体管50和第二晶体管60之间的外延层20进行刻蚀形成凹槽，并在凹槽中填充隔离物质形成沟槽隔离结构70。需要注意的是，还可以分别在该第二晶体管60中的第二源极区和第二漏极区中形成第二沟槽隔离结构，以减少该第一晶体管50中的漏电流。上述氧化物层可以为 SiO2，上述栅极可以为多晶硅或Cu等，形成上述物质的工艺可以为化学气相沉积或溅射等，上述工艺为本领域现有技术，在此不再赘述。

本申请还提供了一种LCD驱动芯片，包括高压器件、中压器件和低压器件，其中高压器件为本申请提供的半导体器件。该LCD驱动芯片中的高压器件的结构得以优化，从而提高了 LCD驱动芯片的集成度。

从以上的描述可以看出，本申请上述的实施例实现了如下技术效果：通过在衬底的表面上设置导电类型与衬底的导电类型不同的外延层，并在外延层中设置下表面与衬底的上表面相接触且导电类型与衬底的导电类型不同的第一阱结构，以及围绕第一阱结构设置下表面与衬底的上表面相接触且导电类型与第一阱结构的导电类型不同的第二阱结构，使得第一阱结构与衬底之间以及第一阱结构与第二阱结构之间形成PN结以将第一阱结构与周围的衬底和外延层隔离开，从而避免在第一阱结构的周围形成与第二阱结构相比高度和宽度更大的深阱，进而优化了半导体器件的结构，并提高了半导体器件的集成度。

以上所述仅为本申请的优选实施例而已，并不用于限制本申请，对于本领域的技术人员来说，本申请可以有各种更改和变化。凡在本申请的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本申请的保护范围之内。

Claims (10)

1.一种半导体器件，其特征在于，所述半导体器件包括：

衬底；

外延层，设置于所述衬底的表面上，所述外延层的导电类型与所述衬底的导电类型不同；所述外延层的高度为所述衬底的高度的1/2～2；

第一阱结构，设置于所述外延层中，且下表面与所述衬底的上表面相接触，所述第一阱结构的导电类型与所述衬底的导电类型不同；

第二阱结构，围绕所述第一阱结构设置，且下表面与所述衬底的上表面相接触，所述第二阱结构的导电类型与所述第一阱结构的导电类型不同；位于所述第一阱结构的一侧的所述第二阱结构的宽度为所述第一阱结构的宽度的1/4～1；

所述半导体器件还包括设置于所述第一阱结构中的第一晶体管，所述第一晶体管包括依次设置于所述第一阱结构的表面上的第一氧化物层和第一栅极，以及设置于所述第一栅极的两侧的所述第一阱结构中的第一源极区和第一漏极区。

2.根据权利要求1所述的半导体器件，其特征在于，所述半导体器件中，

所述衬底和所述第二阱结构的导电类型为N型，所述外延层和所述第一阱结构的导电类型为P型；或者

所述衬底和所述第二阱结构的导电类型为P型，所述外延层和所述第一阱结构的导电类型为N型。

3.根据权利要求1所述的半导体器件，其特征在于，所述半导体器件进一步包括：

第二晶体管，设置于所述第一阱结构的一侧或两侧的所述第二阱结构中；以及

沟槽隔离结构，设置于所述第一晶体管和所述第二晶体管之间。

4.一种半导体器件的制作方法，其特征在于，所述制作方法包括：

提供衬底；

在所述衬底的表面上形成导电类型与所述衬底的导电类型不同的外延层；

在所述外延层中形成下表面与所述衬底的上表面相接触且导电类型与所述衬底的导电类型不同的第一阱结构，并形成围绕所述第一阱结构设置，下表面与所述衬底的上表面相接触且导电类型与所述第一阱结构的导电类型不同的第二阱结构；

所述制作方法还包括：在所述第一阱结构中形成第一晶体管；

形成所述第一晶体管的步骤包括：在所述第一阱结构的表面远离第一阱结构的表面的方向上依次形成第一氧化物层和第一栅极；对第一栅极的两侧的所述第一阱结构进行离子注入，以在所述第一阱结构中形成第一源极区和第一漏极区。

5.根据权利要求4所述的制作方法，其特征在于，形成所述第一阱结构和所述第二阱结构的步骤包括：

沿欲形成所述第一阱结构的位置对所述外延层进行离子注入，形成第一阱预备结构；

对位于所述第一阱预备结构的两侧的所述外延层进行离子注入，形成第二阱预备结构；

对所述第一阱预备结构和所述第二阱预备结构进行热扩散处理，形成所述第一阱结构和所述第二阱结构。

6.根据权利要求4所述的制作方法，其特征在于，形成所述第一阱结构和所述第二阱结构的步骤包括：

沿欲形成所述第二阱结构的位置对所述外延层进行离子注入，形成第二阱预备结构；

对相邻所述第二阱预备结构之间的所述外延层进行离子注入，形成第一阱预备结构；

对所述第一阱预备结构和所述第二阱预备结构进行热扩散处理，形成所述第一阱结构和所述第二阱结构。

7.根据权利要求4或6所述的制作方法，其特征在于，形成所述第一阱预备结构以及所述第二阱预备结构的步骤中，

形成高度为第一阱结构的高度的9/10～19/20的所述第一阱预备结构；

形成高度为第二阱结构的高度的9/10～19/20的所述第二阱预备结构。

8.根据权利要求7所述的制作方法，其特征在于，所述热扩散处理的步骤中，处理温度为1150～1400℃，处理时间为20～120s。

9.根据权利要求4所述的制作方法，其特征在于，所述制作方法进一步包括：

在所述第一阱结构的一侧或两侧的所述第二阱结构中形成第二晶体管；以及

在所述第一晶体管和所述第二晶体管之间形成沟槽隔离结构。

10.一种LCD驱动芯片，包括高压器件、中压器件和低压器件，其特征在于，所述高压器件为权利要求1至3中任一项所述的半导体器件。