KR101822016B1 - Dmos 트랜지스터 및 cmos 트랜지스터 제조 방법 - Google Patents

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신현광
이정환
이경호
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매그나칩반도체 유한회사
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Abstract

DMOS 트랜지스터 및 CMOS 트랜지스터를 포함하는 반도체 소자를 제조하는 방법이 개시된다. 개시된 방법에 따르면, 반도체 기판에서 게이트 전극들이 먼저 형성되므로 PMOS 트랜지스터 영역과 NMOS 트랜지스터 영역의 각각에 이온 주입 공정을 수행할 시에 추가의 마스크 패턴을 사용하지 않고도 웰 영역 형성을 위한 이온 주입 및 LDD 영역 형성을 위한 이온 주입이 연속적으로 진행될 수 있다. 또한, PMOS(NMOS) 트랜지스터 영역에 NWELL(PWELL) 영역 형성을 위한 이온 주입을 수행할 시에 nDMOS 트랜지스터 영역의 드레인(소스) 존에 드리프트 영역(P 바디 영역)을 그리고 pDMOS 트랜지스터 영역의 소스(드레인) 존에 N 바디 영역(드리프트 영역)을 동시에 형성할 수 있게 된다. 따라서, 본 발명의 실시예들에 따르면, 적은 수의 마스크 패턴을 사용하는 단순화된 BCD 공정을 통해 DMOS 트랜지스터 및 CMOS 트랜지스터를 함께 형성할 수 있게 된다.

Description

DMOS 트랜지스터 및 CMOS 트랜지스터 제조 방법{Method of Fabricating a DMOS Transistor and a CMOS Transistor}
본 발명은 반도체 제조 공정에 관한 것으로서, 더 구체적으로는 DMOS 트랜지스터 및 CMOS 트랜지스터의 제조 공정에 관한 것이다.
최근의 집적 회로(IC) 소자는 그 내부에서 다양한 기능을 수행하도록 하기 위해 함께 배선되어 수 많은 회로를 구성하는 수 많은 MOS(Metal-Oxide-Semiconductor) 트랜지스터를 포함하고 있다. 일반적으로, MOS 트랜지스터 IC 회로는, 동작 전압이 약 6 V 미만인 저전압 회로(low-voltage circuits)와 동작 전압이 약 30 V 이상인 고전압 회로(high-voltage circuits)로 대별될 수 있다. 저전압 회로의 예로는 논리 회로, 컨트롤러, 드라이버 등의 응용 분야에 주로 사용되는 CMOS(Complementary Metal-Oxide-Semiconductor) 트랜지스터 회로를 들 수 있고, 고전압 회로의 예로는 스위칭 레귤레이터(switching regulators) 등에 사용되는 DMOS(Double-Diffused Metal-Oxide-Semiconductor) 트랜지스터 회로를 들 수 있다. 이 두 종류의 트랜지스터 회로 간에는 중요한 차이점이 있는데, 고전압 트랜지스터의 경우는 그 소스와 드레인 간의 채널 영역이 애버런치 항복(avalanche breakdown), 즉 펀치-쓰루(punch-through)를 겪지 않도록 저전압 트랜지스터에 비해 더 높은 유도 전계(higher induced electric field)에 견딜 수 있어야 한다는 것이 그것이다. 그러하기에 이 두 종류의 트랜지스터는 트랜지스터 파라미터 면에서의 차이도 있거니와 구조적인 면에서 서로 실질적인 차이가 있다.
최근에는 진보된 BCD(Bipolar-CMOS-DMOS) 공정에 힘입어 고전압 전력 MOS 트랜지스터 소자인 DMOS 트랜지스터와 CMOS 트랜지스터가 단일의 IC 칩에 함께 집적될 수 있게 되었다. 이 같이 DMOS 트랜지스터와 CMOS 트랜지스터를 결합하여 단일의 IC 칩으로 집적하면 설계의 다양성 및 향상된 성능 및 신뢰성을 제공할 수 있게 되고 나아가 전체 시스템 제조 비용을 절감할 수 있게 된다는 장점이 있다. 그러나, DMOS 트랜지스터와 CMOS 트랜지스터를 함께 집적하여 단일의 IC 칩으로 형성하는 데에는 여전히 복잡한 공정을 거쳐야 할뿐더러 제조 비용 또한 만만치 않게 든다는 단점이 수반된다. 이에 따라, 관련 산업 분야에서는 DMOS 트랜지스터와 CMOS 트랜지스터를 단일의 IC 칩에 함께 집적하는 데 필요한 BCD 공정을 단순화하기 위한 연구가 활발히 진행되고 있다.
본 발명의 과제는 종래에 비해 적은 수의 마스크를 사용하여 DMOS 트랜지스터와 CMOS 트랜지스터를 단일의 IC 칩에 함께 집적할 수 있도록 해주는 반도체 소자 제조 방법을 제공하는 것이다.
본 발명의 다른 과제는 종래에 비해 적은 수의 마스크를 사용하여 DMOS 트랜지스터를 제조할 수 있도록 해주는 DMOS 소자 제조 방법을 제공하는 것이다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
일 측면에서, DMOS(Diffused Metal-Oxide-Semiconductor) 트랜지스터, n형의 MOS(Metal-Oxide-Semiconductor)(NMOS) 트랜지스터 및 p형의 MOS(PMOS) 트랜지스터를 포함하는 반도체 소자를 제조하는 방법이 제공된다. 본 반도체 소자 제조 방법은, 반도체 기판을 준비하는 단계; 상기 반도체 기판에 상기 DMOS 트랜지스터가 형성될 DMOS 트랜지스터 영역, 상기 NMOS 트랜지스터가 형성될 NMOS 트랜지스터 영역 및 상기 PMOS 트랜지스터가 형성될 PMOS 트랜지스터 영역을 서로 분리하기 위한 복수의 분리 영역을 형성하는 단계 - 상기 DMOS 트랜지스터 영역은 소스 존 및 드레인 존을 포함함 -; 상기 소스 존과 상기 드레인 존 사이에 게이트 절연막을 형성하는 단계; 상기 게이트 절연막 상에 DMOS 게이트 전극을 형성하는 단계; 상기 기판에 제1 마스크 패턴을 형성하여 상기 드레인 존 및 상기 드레인 존에 인접한 상기 DMOS 게이트 전극의 제2 부분을 노출시키는 단계; 상기 DMOS 게이트 전극의 상기 노출된 제2 부분과 상기 기판으로 제1 이온 주입 공정을 실시하여 상기 드레인 존과 상기 PMOS 트랜지스터 영역에 n형의 웰(NWELL) 영역들을 각각 형성하는 단계; 상기 기판에 제2 마스크 패턴을 형성하여 상기 소스 존 및 상기 소스 존에 인접한 상기 DMOS 게이트 전극의 제1 부분을 노출시키는 단계; 상기 DMOS 게이트 전극의 상기 노출된 제1 부분과 상기 기판으로 제2 이온 주입 공정을 실시하여 상기 소스 존과 상기 NMOS 트랜지스터 영역에 p형의 웰(PWELL) 영역들을 각각 형성하는 단계; 상기 기판에 제3 마스크 패턴을 형성하고 상기 기판으로 제3 이온 주입 공정을 실시하여 상기 드레인 존에서의 상기 NWELL 영역 및 상기 소스 존에서의 상기 PWELL 영역에 고농도 드레인 영역 및 고농도 소스 영역을 각각 형성하는 단계; 및 상기 기판에 제4 마스크 패턴을 형성하고 상기 기판으로 제4 이온 주입 공정을 실시하여 상기 DMOS 트랜지스터 영역에서의 상기 PWELL 영역에 웰 탭 영역을 형성하는 단계를 포함할 수 있다.
일 실시예에서, 상기 반도체 소자 제조 방법은, 상기 복수의 분리 영역을 형성하는 단계 이후에 그리고 상기 소스 존과 상기 NMOS 트랜지스터 영역에 PWELL 영역을 각각 형성하는 단계 이전에, 상기 NMOS 트랜지스터 영역에 NMOS 게이트 전극을 형성하는 단계를 더 포함할 수 있다.
일 실시예에서, 상기 NWELL 영역들을 각각 형성하는 단계는, 상기 PMOS 트랜지스터 영역에서의 상기 NWELL 영역에 p형의 LDD (PLDD) 영역을 형성하는 단계를 포함할 수 있고, 상기 PWELL 영역들을 각각 형성하는 단계는, 상기 NMOS 트랜지스터 영역에서의 상기 PWELL 영역에 n형의 LDD(NLDD) 영역을 형성하는 단계를 포함할 수 있다.
일 실시예에서, 상기 DMOS 트랜지스터 영역에서의 상기 NWELL 영역 및 상기 PWELL 영역에 고농도 드레인 영역 및 고농도 소스 영역을 각각 형성하는 단계는, 상기 NMOS 트랜지스터 영역에서의 상기 PWELL 영역에 n형의 소스 및 드레인 영역(NSD)을 형성하는 단계를 포함할 수 있고, 상기 DMOS 트랜지스터 영역에서의 상기 PWELL 영역에 웰 탭 영역을 형성하는 단계는, 상기 PMOS 트랜지스터 영역에서의 상기 NWELL 영역에 p형의 소스 및 드레인 영역(PSD)을 형성하는 단계를 포함할 수 있다.
일 실시예에서, 상기 NWELL 영역들을 각각 형성하는 단계는, 상기 드레인 존에서의 상기 NWELL 영역이 상기 고농도 드레인 영역보다 깊게 형성되고 상기 고농도 드레인 영역 아래보다 상기 DMOS 게이트 전극 아래에서 더 얕게 형성되도록 상기 제1 이온 주입 공정을 실시하는 단계를 포함할 수 있고, 상기 PWELL 영역들을 각각 형성하는 단계는, 상기 소스 존에서의 상기 PWELL 영역이 상기 고농도 소스 영역보다 깊게 형성되고 상기 고농도 소스 영역 아래보다 상기 DMOS 게이트 전극 아래에서 더 얕게 형성되도록 상기 제2 이온 주입 공정을 실시하는 단계를 포함할 수 있다.
일 실시예에서, 상기 반도체 기판을 준비하는 단계는, 상기 반도체 기판에 n형의 매립층(n-type buried layer: NBL)을 형성하는 단계; 상기 NBL 상에 에피층(epitaxial layer)을 형성하는 단계; 및 상기 에피층의 일부 영역에 HV 웰(High Voltage Well) 영역을 형성하는 단계를 포함할 수 있다.
일 실시예에서, 상기 복수의 분리 영역을 형성하는 단계는, 상기 DMOS 게이트 전극 아래의 트렌치 형태의 드레인 절연막 및 상기 웰 탭 영역과 상기 고농도 소스 영역 사이의 소스 절연막을 형성하는 단계를 포함할 수 있다.
일 실시예에서, 상기 반도체 기판을 준비하는 단계는 소자 분리 영역을 형성하는 단계를 포함할 수 있고, 상기 소자 분리 영역은 DTI(deep trench isolation)를 포함할 수 있으며, 상기 DTI는 상기 NBL 보다 깊이가 깊을 수 있다.
일 실시예에서, 상기 PWELL 영역들을 각각 형성하는 단계는, 상기 소스 존에서의 상기 PWELL 영역이 상기 드레인 존에서의 상기 NWELL 영역과 상기 DMOS 게이트 전극 아래에서 서로 접하도록 상기 소스 존에 상기 PWELL 영역을 형성하는 단계를 포함할 수 있고, 상기 드레인 존에서의 상기 NWELL 영역과 상기 소스 존에서의 상기 PWELL 영역은 드리프트 영역(drift region) 및 P 바디 영역(p-body region)으로서 각각 기능할 수 있다.
일 측면에서, 드레인 존 및 소스 존을 포함하는 반도체 기판에 DMOS 소자를 제조하는 방법이 제공된다. 본 DMOS 소자 제조 방법은, 상기 기판에 게이트 절연막을 형성하는 단계; 상기 게이트 절연막 상에 게이트 전극을 형성하는 단계; 상기 기판에 제1 마스크 패턴을 형성하여 상기 소스 존에 인접한 상기 게이트 전극의 제1 부분을 마스킹함으로써 상기 드레인 존에 인접한 상기 게이트 전극의 제2 부분을 노출시키는 단계; 상기 게이트 전극의 상기 노출된 제2 부분과 상기 기판으로 제1 이온 주입 공정을 실시하여 상기 드레인 존에 상기 게이트 전극의 상기 제2 부분과 중첩되는 n형 웰(NWELL) 영역을 형성하는 단계; 상기 기판에 제2 마스크 패턴을 형성하여 상기 드레인 존에 인접한 상기 게이트 전극의 제2 부분을 마스킹함으로써 상기 소스 존에 인접한 상기 게이트 전극의 제1 부분을 노출시키는 단계; 상기 게이트 전극의 상기 노출된 제1 부분과 상기 기판으로 제2 이온 주입 공정을 실시하여 상기 소스 존에 상기 게이트 전극의 상기 제1 부분과 중첩되는 p형 웰(PWELL) 영역을 형성하는 단계; 상기 게이트 전극의 양 측벽에 스페이서들을 각각 형성하는 단계; 상기 기판에 제3 마스크 패턴을 형성하고 제3 이온 주입 공정을 실시하여 상기 PWELL 영역 및 상기 NWELL 영역에 고농도 소스 영역 및 고농도 드레인 영역을 각각 형성하는 단계; 및 상기 기판에 제4 마스크 패턴을 형성하고 제4 이온 주입 공정을 실시하여 상기 PWELL 영역에 고농도의 웰 탭 영역을 형성하는 단계를 포함할 수 있다.
일 실시예에서, 상기 NWELL 영역을 형성하는 단계는, 상기 NWELL 영역이 상기 고농도 드레인 영역 보다 깊게 형성되고 상기 고농도 드레인 영역 아래보다 상기 게이트 전극 아래에서 더 얕게 형성되도록 상기 NWELL 영역을 형성하는 단계를 포함할 수 있고, 상기 PWELL 영역을 형성하는 단계는, 상기 PWELL 영역이 상기 고농도 소스 영역 보다 깊게 형성되고 상기 고농도 소스 영역 아래보다 상기 게이트 전극 아래에서 더 얕게 형성되도록 상기 PWELL 영역을 형성하는 단계를 포함할 수 있다.
일 실시예에서, 상기 DMOS 소자 제조 방법은, 상기 기판에 게이트 절연막을 형성하는 단계 이전에, 상기 기판에 복수의 분리 영역을 형성하는 단계를 더 포함할 수 있고, 상기 기판에 복수의 분리 영역을 형성하는 단계는, 상기 게이트 전극 아래의 트렌치 형태의 드레인 절연막 및 상기 웰 탭 영역과 상기 고농도 소스 영역 사이의 소스 절연막을 형성하는 단계를 포함할 수 있다.
일 실시예에서, 상기 DMOS 소자 제조 방법은, 상기 기판에 게이트 절연막을 형성하는 단계 이전에, 상기 기판을 준비하는 단계를 더 포함할 수 있고, 상기 기판을 준비하는 단계는, 상기 반도체 기판에 n형의 매립층(NBL)을 형성하는 단계; 상기 NBL 상에 에피층을 형성하는 단계; 및 상기 에피층의 일부 영역에 HV 웰 영역을 형성하는 단계를 포함할 수 있다.
일 실시예에서, 상기 PWELL 영역을 형성하는 단계는, 상기 PWELL 영역에 n형의 LDD(NLDD) 영역을 형성하는 단계를 포함할 수 있다
개시된 실시예들에 따르면, DMOS 트랜지스터와 CMOS 트랜지스터를 단일의 IC 칩에 함께 집적함에 있어 그 제조 공정을 단순화시킬 수 있고 나아서 그 제조 비용을 절감하고 제조 시간을 단축할 수 있다는 기술적 효과가 있다.
개시된 다른 실시예들에 따르면, DMOS 트랜지스터의 제조 공정을 단순화시킬 수 있고 나아서 그 제조 비용을 절감하고 제조 시간을 단축할 수 있다는 기술적 효과가 있다.
도 1은 분리 영역이 형성된 반도체 기판의 단면의 일 실시예를 도시한 도면이다.
도 2는 nDMOS 트랜지스터 영역, PMOS 트랜지스터 영역, NMOS 트랜지스터 영역 및 pDMOS 트랜지스터 영역의 각각에 게이트 절연막과 게이트 전극의 스택(stack)이 형성된 반도체 기판의 단면의 일 실시예를 도시한 도면이다.
도 3은 제1 마스크 패턴이 형성되어 nDMOS 트랜지스터 영역의 드레인 존(drain zone), PMOS 트랜지스터 영역 및 pDMOS 트랜지스터 영역의 소스 존(source zone)이 노출된 반도체 기판의 단면의 일 실시예를 도시한 도면이다.
도 4는 제1 마스크 패턴이 제거되고 제2 마스크 패턴이 형성되어 nDMOS 트랜지스터 영역의 소스 존, NMOS 트랜지스터 영역 및 pDMOS 트랜지스터 영역의 드레인 존이 노출된 반도체 기판의 단면의 일 실시예를 도시한 도면이다.
도 5는 제2 마스크 패턴이 제거되고 각각의 트랜지스터 영역에서 게이트 절연막과 게이트 전극의 스택의 양 측벽에 측벽 스페이서들(sidewall spacers)이 형성된 반도체 기판의 단면의 일 실시예를 도시한 도면이다.
도 6은 제3 마스크 패턴이 형성된 반도체 기판의 단면의 일 실시예를 도시한 도면이다.
도 7은 제3 마스크 패턴이 제거되고 제4 마스크 패턴이 형성된 반도체 기판의 단면의 일 실시예를 도시한 도면이다.
도 8은 nDMOS 트랜지스터, pDMOS 트랜지스터 및 PMOS 트랜지스터 및 NMOS 트랜지스터로 구성되는 CMOS 트랜지스터를 포함하는 반도체 소자의 단면의 일 실시예를 도시한 도면이다.
도 9는 nEDMOS(n-type Extended Drain Double-Diffused Metal-Oxide-Semiconductor) 트랜지스터, pEDMOS 트랜지스터(p-type Extended Drain Double-Diffused Metal-Oxide-Semiconductor) 및 PMOS 트랜지스터 및 NMOS 트랜지스터로 구성되는 CMOS 트랜지스터를 포함하는 반도체 소자의 단면의 일 실시예를 도시한 도면이다.
도 10은 nLDMOS 트랜지스터, pLDMOS 트랜지스터 및 PMOS 트랜지스터 및 NMOS 트랜지스터로 구성되는 CMOS 트랜지스터를 포함하는 반도체 소자의 단면의 다른 실시예를 도시한 도면이다.
도 11은 nLDMOS 트랜지스터, pLDMOS 트랜지스터 및 PMOS 트랜지스터 및 NMOS 트랜지스터로 구성되는 CMOS 트랜지스터를 포함하는 반도체 소자의 단면의 또 다른 실시예를 도시한 도면이다.
도 12는 본 발명에 따라 DMOS 트랜지스터와 CMOS 트랜지스터를 포함하는 반도체 소자를 형성하는 방법을 설명하기 위한 흐름도의 일 실시예를 도시한 도면이다.
도 13은 본 발명에 따라 DMOS 트랜지스터를 형성하는 방법을 설명하기 위한 흐름도의 일 실시예를 도시한 도면이다.
본 발명의 이점들과 특징들 그리고 이들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해 질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 본 실시예들은 단지 본 발명의 개시가 완전하도록 하며 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려 주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 명세서에서 사용되는 용어는 단지 특정한 실시예를 설명하기 위해 사용되는 것으로 본 발명을 한정하려는 의도에서 사용된 것이 아니다. 예를 들어, 단수로 표현된 구성 요소는 문맥상 명백하게 단수만을 의미하지 않는다면 복수의 구성 요소를 포함하는 개념으로 이해되어야 한다. 또한, 본 발명의 명세서에서, '포함하다' 또는 '가지다' 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것일 뿐이고, 이러한 용어의 사용에 의해 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성이 배제되는 것은 아니다.
덧붙여, 다르게 정의되지 않는 한 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가진다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미가 있는 것으로 해석되어야 하며, 본 발명의 명세서에서 명백하게 정의하지 않는 한 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 보다 상세히 설명한다. 다만, 이하의 설명에서는 본 발명의 요지를 불필요하게 흐릴 우려가 있는 경우, 널리 알려진 기능이나 구성에 관한 구체적 설명은 생략하기로 한다.
도 1 내지 도 8은 본 발명에 따라 DMOS 트랜지스터와 CMOS 트랜지스터를 포함하는 반도체 소자를 형성하는 방법의 일 실시예를 설명하기 위한 도면들이다. 이들 도면에 도시된 구성 요소들은 편의상 다른 구성 요소들과의 관계에서의 상대적인 치수로 도시된 것일 뿐이며 이들 구성 요소의 실제 치수는 도시된 치수와 실질적으로 다를 수 있음을 이해하여야 한다.
도 1은 분리 영역이 형성된 반도체 기판의 단면의 일 실시예를 도시한 도면이다. 공지된 바와 같이, 반도체 기판(100)은 실리콘, 갈륨비소(gallium arsenide: GaAs), 실리콘게르마늄(silicon germanium: SiGe) 등의 물질로 형성된 기판 또는 이들 기판을 기초로 형성된 SOI(silicon on insulator) 웨이퍼, 에피택셜 층 또는 기타의 반도체 층을 포함할 수 있다. 분리 영역(112)은 n형의 DMOS 트랜지스터인 nDMOS 트랜지스터의 영역, PMOS 트랜지스터 영역, NMOS 트랜지스터 영역 및 p형의 DMOS 트랜지스터인 pDMOS 트랜지스터의 영역을 서로 분리함으로써 이들 간에 불필요한 누설 전류가 흐르는 것을 방지하기 위한 것이다. 일 실시예에서 분리 영역(112)은 실리콘 트렌치(silicon trench), 트렌치 라이너 산화막 층(trench liner oxide layer), 산화막 층(oxide layer)을 포함하는 STI(Shallow Trench Isolation)일 수 있으나, 분리 영역(112)의 형태가 이에 제한되는 것은 아님을 인식하여야 한다. 예컨대, 분리 영역(112)을 LOCOS(Local Oxidation of Silicon) 또는 DTI(Deep Trench Isolation) 공정을 이용하여 형성하는 것도 가능하다. 분리 영역(112)을 STI로서 형성하는 경우, 공지된 바와 같이 식각 공정, 실리콘 산화막(SiO2)에 의한 고밀도 플라즈마 화학기상증착(HDPCVD: high density plasma chemical vapor deposition), 저압 화학기상증착(LPCVD: low pressure chemical vapor deposition), TEOS(tetraethyl-orthosilicate) 증착, 플라즈마 화학기상증착(plasma enhanced chemical vapor deposition) 등의 증착 공정과 화학적 기계 연마(chemical mechanical polishing) 및 세척 공정을 이용할 수 있다. 분리 영역(112)의 트렌치 충전 물질로서 실리콘 산화막(SiO2) 이외에 다양한 물질이 사용될 수도 있음을 또한 인식하여야 한다.
도 2는 nDMOS 트랜지스터 영역, PMOS 트랜지스터 영역, NMOS 트랜지스터 영역 및 pDMOS 트랜지스터 영역의 각각에 게이트 절연막과 게이트 전극의 스택(stack)이 형성된 반도체 기판의 단면의 일 실시예를 도시한 도면이다. 게이트 절연막(215)은 '게이트 산화막'라 불리어지는 실리콘 산화막과 같은 게이트 유전체 또는 하이 k 유전체(high-k dielectric)와 같은 물질로 형성될 수 있다. PMOS 트랜지스터 영역과 NMOS 트랜지스터 영역에 각각 형성되는 게이트 절연막들(215)은 원하는 CMOS 트랜지스터의 동작 전압에 따라 LV(low voltage) 용의 얇은 게이트 절연막 또는 MV(medium voltage) 용의 두꺼운 게이트 절연막으로 형성될 수 있다. 게이트 절연막들(215) 상에는, 도시된 바와 같이 게이트 전극들(217, 227, 237, 247)이 각각 형성될 수 있다. 이하에서는 설명의 편의상, nDMOS 트랜지스터 영역, PMOS 트랜지스터 영역, NMOS 트랜지스터 영역 및 pDMOS 트랜지스터 영역에 형성되는 게이트 전극들을 총괄적으로는 "게이트 전극들(217, 227, 237, 247)"/"게이트 전극(217, 227, 237, 247)"이라 칭하고 개별적으로는 nDMOS 게이트 전극(217), PMOS 게이트 전극(227), NMOS 게이트 전극(237) 및 pDMOS 게이트 전극(247)이라 각각 칭하기로 한다. 게이트 절연막(215)과 게이트 전극(217, 227, 237, 247)의 스택은, 예컨대 반도체 기판(100)에 대해 산화 공정(oxidation process)을 수행하여 게이트 절연막을 형성한 후 형성된 게이트 절연막 위에 전술한 증착 공정들 중의 하나를 이용하여 폴리실리콘(polysilicon) 막과 같은 도전막을 적층하고 적층된 도전막과 게이트 절연막에 대해 노광, 식각 등의 패터닝 공정을 수행함으로써 형성될 수 있다.
도 3은 제1 마스크 패턴이 형성되어 nDMOS 트랜지스터 영역의 드레인 존, PMOS 트랜지스터 영역 및 pDMOS 트랜지스터 영역의 소스 존이 노출된 반도체 기판의 단면의 일 실시예를 도시한 도면이다. 제1 마스크 패턴(314)은 공지된 포토리소그래피 공정을 이용하여, 도시된 바와 같이 nDMOS 트랜지스터 영역의 소스 존(source zone), nDMOS 트랜지스터 영역과 PMOS 트랜지스터 영역을 분리하는 분리 영역(112)의 일부, NMOS 트랜지스터 영역 및 pDMOS 트랜지스터 영역의 드레인 존(drain zone)을 덮도록 형성될 수 있다. 반도체 기판(100)에 제1 마스크 패턴(314)이 형성되면, nDMOS 트랜지스터 영역의 드레인 존 및 이에 인접한 nDMOS 게이트 전극(217)의 제2 부분, PMOS 트랜지스터 영역 및 해당 영역에서의 PMOS 게이트 전극(227) 및 pDMOS 트랜지스터 영역의 소스 존 및 이에 인접한 pDMOS 게이트 전극(247)의 제2 부분이 노출될 수 있다.
제1 마스크 패턴(314)을 형성한 후, nDMOS 트랜지스터 영역의 드레인 존, PMOS 트랜지스터 영역 및 pDMOS 트랜지스터 영역의 소스 존에 n형의 웰(NWELL) 영역들(325, 327, 329)을 각각 형성하기 위해 이온 주입 공정을 수행할 수 있다. 이 경우, 이온 주입은 노출된 각 영역에서의 반도체 기판(100)의 표면뿐만 아니라 nDMOS 트랜지스터 영역의 드레인 존에 인접한 nDMOS 게이트 전극(217)의 제2 부분, PMOS 트랜지스터 영역에서의 PMOS 게이트 전극(227) 및 pDMOS 트랜지스터 영역의 소스 존에 인접한 pDMOS 게이트 전극(247)의 제2 부분을 통하여 이루어질 수 있다. 도시된 바와 같이, 고(high) 에너지 및 중(medium) 에너지 이온 주입에 의해 레트로그레이드 웰(retrograde well) 형태의 NWELL 영역들(325, 327, 329)이 분리 영역(112) 및/또는 후속 공정에서 형성될 고농도 소스/드레인 영역들 보다 깊게 형성될 수 있다. 예컨대 NWELL 영역(325)의 경우는, nDMOS 게이트 전극(217) 아래의 분리 영역(112)인 트렌치 형태의 드레인 절연막 및 후속 공정에서 형성될 고농도 드레인 영역 보다 깊게 형성될 수 있다. 다른 예로서 NWELL 영역(329)의 경우는, 후속 공정에서 형성될 고농도 소스 영역 보다 깊게 형성될 수 있다.
본 이온 주입 공정에서는 적어도 부분적으로 노출된 게이트 전극들을 통하여 이온 주입이 이루어지기 때문에, 형성된 NWELL 영역들(325, 327, 329)은, 분리 영역(112) 또는 후속 공정에서 형성될 고농도 소스/드레인 영역들 아래보다 해당 게이트 전극들(217, 227, 247) 아래에서 더 얕은 깊이를 가질 수 있다. 예컨대, NWELL 영역들(325, 329)은 nDMOS 게이트 전극(217)의 제2 부분 및 pDMOS 게이트 전극(247)의 제2 부분과 각각 중첩되도록 형성되는데, 고농도 드레인 영역 및 고농도 소스 영역 아래보다 nDMOS 게이트 전극(217) 및 pDMOS 게이트 전극(247) 아래에서 각각 더 얕게 형성될 수 있다. nDMOS 게이트 전극(217)의 노출된 제2 부분 및 pDMOS 게이트 전극(247)의 노출된 제2 부분이 마스크 역할을 함으로 인해 이온 주입의 깊이가 작아지기 때문이다. nDMOS 트랜지스터 영역에 형성된 NWELL 영역(325) 및 pDMOS 트래지스터 영역에 형성된 NWELL 영역(329)은 nDMOS 트랜지스터의 드리프트 영역(drift region) 및 pDMOS 트랜지스터의 N 바디 영역(n-body region)으로서 각각 기능하게 된다.
일 실시예에서, NWELL 영역들(325, 327, 329)의 형성을 위한 이온 주입 후, PMOS 게이트 전극(227)에 인접한, NWELL 영역(327)의 상단에 PMOS 문턱전압조절(Vt) 영역(도시되지 않음)을 형성하기 위해 n형의 이온 주입을 수행할 수 있다. PMOS 문턱전압조절 영역은 게이트 절연막(215) 아래의 기판(100) 표면에 형성될 수 있다. n형의 문턱전압조절 영역과 NWELL 영역(327)은 같은 도전형으로 형성되기 때문에, NWELL 영역들(325, 327, 329)의 형성을 위한 이온 주입 후 곧바로 n형의 문턱전압조절 이온 주입을 행할 수 있다. 이 경우, PMOS 게이트 전극(227)을 통과하여 PMOS 문턱전압조절(Vt) 영역 형성을 위한 이온 주입을 하여야 하기 때문에 PMOS 게이트 전극(227)의 두께를 고려해서 이온 주입 에너지의 레벨을 조절할 필요가 있다. 본 실시예에 있어서의 이온 주입 에너지의 레벨은 PMOS 게이트 전극(227)이 없는 상태에서 이온 주입을 행하는 경우보다 높게 설정될 수 있다.
이어서, PMOS 트랜지스터 영역에서의 NWELL 영역(327) 및 pDMOS 트랜지스터 영역에서의 NWELL 영역(329)에 p형의 LDD(Lightly Doped Drain)(PLDD) 영역들(318, 319)을 각각 형성하기 위해 p형의 도펀트를 이용해서 p형 LDD 이온 주입이 진행될 수 있다. 한 쌍의 PLDD 영역(318)은 PMOS 게이트 전극(227) 양쪽에 노출되어 있는 기판(100)에 형성될 수 있다. 일 실시예에서, PLDD 영역(318) 근처에 n형의 할로(Halo) 또는 포켓(pocket) 영역(도시되지 않음)을 형성하기 위해 n형 도펀트로 틸트(tilt) 방식의 이온 주입을 수행할 수 있다. 틸트 방식의 이온 주입을 통해서 PLDD 영역(318) 주변에 이온 주입이 이루어 질 수 있다. n형의 할로 영역은 소스-드레인 영역의 펀치-쓰루(punch-through) 방지를 위해 필요한 것으로 알려져 있다. 즉, 소스-드레인에서의 공핍 영역들(depletion regions)이 서로 확장되어 만나게 되면 채널 영역이 없어지므로 이를 방지하기 위해 n형의 할로 영역이 필요할 수 있다. 도시된 바와 같이, p형 LDD 이온 주입에 의해 nDMOS 트랜지스터 영역에서의 NWELL 영역(325) 및 PMOS 트랜지스터 영역에서의 NWELL 영역(327) 내의 웰 탭 영역이 형성될 부분에도 p형의 이온 주입이 이루어져 기판(100) 표면 아래의 해당 부분 에도 p- 도전형의 영역(320)이 형성될 수 있다.
도 4는 제1 마스크 패턴이 제거되고 제2 마스크 패턴이 형성되어 nDMOS 트랜지스터 영역의 소스 존, NMOS 트랜지스터 영역 및 pDMOS 트랜지스터 영역의 드레인 존이 노출된 반도체 기판의 단면의 일 실시예를 도시한 도면이다. 제1 마스크 패턴(314)은 공지된 방법에 따라 애싱 및/또는 클리닝 공정을 거쳐 제거하는 것이 가능하다. 제2 마스크 패턴(414)은 공지된 포토리소그래피 공정을 이용하여, 도시된 바와 같이 nDMOS 트랜지스터 영역의 드레인 존, PMOS 트랜지스터 영역, NMOS 트랜지스터 영역과 pDMOS 트랜지스터 영역을 분리하는 분리 영역(112)의 일부 및 pDMOS 트랜지스터 영역의 소스 존을 덮도록 형성될 수 있다. 반도체 기판(100)에 제2 마스크 패턴(414)이 형성되면, nDMOS 트랜지스터 영역의 소스 존 및 이에 인접한 nDMOS 게이트 전극(217)의 제1 부분, NMOS 트랜지스터 영역 및 해당 영역에서의 NMOS 게이트 전극(237) 및 pDMOS 트랜지스터 영역의 드레인 존 및 이에 인접한 pDMOS 게이트 전극(247)의 제1 부분이 노출될 수 있다.
제2 마스크 패턴(414)을 형성한 후, nDMOS 트랜지스터 영역의 소스 존, NMOS 트랜지스터 영역 및 pDMOS 트랜지스터 영역의 드레인 존에 p형의 웰(PWELL) 영역들(425, 427, 429)을 각각 형성하기 위해 이온 주입 공정을 수행할 수 있다. nDMOS 트랜지스터 영역 및 pDMOS 트랜지스터 영역에서는, PWELL 영역들(425, 429)이 nDMOS 게이트 전극(217) 및 pDMOS 게이트 전극(247) 아래에서 NWELL 영역들(325, 329)과 각각 접하도록 이온 주입 공정이 수행될 수 있다. 또한, 노출된 각 영역에서의 반도체 기판(100)의 표면뿐만 아니라 nDMOS 트랜지스터 영역의 소스 존에 인접한 nDMOS 게이트 전극(217)의 제1 부분, NMOS 트랜지스터 영역에서의 NMOS 게이트 전극(237) 및 pDMOS 트랜지스터 영역의 드레인 존에 인접한 pDMOS 게이트 전극(247)의 제1 부분을 통하여 이온 주입 공정이 수행될 수 있다. 도시된 바와 같이, 고 에너지 및 중 에너지 이온 주입에 의해 레트로그레이드 웰 형태의 PWELL 영역들(425, 427, 429)이 분리 영역(112) 또는 후속 공정에서 형성될 고농도 소스/드레인 영역들 보다 깊게 형성될 수 있다. 예컨대 PWELL 영역(425)의 경우는, 후속 공정에서 형성될 고농도 소스 영역 보다 깊게 형성될 수 있다. 다른 예로서 PWELL 영역(429)의 경우는, pDMOS 게이트 전극(247) 아래의 분리 영역(112)인 트렌치 형태의 드레인 절연막 및 후속 공정에서 형성될 고농도 드레인 영역 보다 깊게 형성될 수 있다.
본 이온 주입 공정에서도 적어도 부분적으로 노출된 게이트 전극들을 통하여 이온 주입이 이루어지기 때문에, 형성된 PWELL 영역들(425, 427, 429)은, 분리 영역(112) 또는 후속 공정에서 형성될 고농도 소스/드레인 영역들 아래보다 해당 게이트 전극들(217, 237, 247) 아래에서 더 얕은 깊이를 가질 수 있다. 예컨대, PWELL 영역들(425, 429)은 nDMOS 게이트 전극(217)의 제1 부분 및 pDMOS 게이트 전극(247)의 제1 부분과 각각 중첩되도록 형성되는데, 고농도 소스 영역 및 고농도 드레인 영역 아래보다 nDMOS 게이트 전극(217) 및 pDMOS 게이트 전극(247) 아래에서 각각 더 얕게 형성될 수 있다. nDMOS 게이트 전극(217)의 노출된 제1 부분과 pDMOS 게이트 전극(247)의 노출된 제1 부분이 마스크 역할을 함으로 인해 이온 주입의 깊이가 작아지기 때문이다. nDMOS 트랜지스터 영역에 형성된 PWELL 영역(425) 및 pDMOS 트래지스터 영역에 형성된 PWELL 영역(429)은 nDMOS 트랜지스터의 P 바디 영역(p-body region) 및 pDMOS 트랜지스터의 드리프트 영역으로서 각각 기능하게 된다.
일 실시예에서, PWELL 영역들(425, 427, 429)의 형성을 위한 이온 주입 후, NMOS 게이트 전극(237)에 인접한, PWELL 영역(427)의 상단에 NMOS 문턱전압조절(Vt) 영역(도시되지 않음)을 형성하기 위해 p형의 이온 주입을 수행할 수 있다. NMOS 문턱전압조절 영역은 게이트 절연막(215) 아래의 기판(100) 표면에 형성될 수 있다. p형의 문턱전압조절 영역과 PWELL 영역(427)은 같은 도전형으로 형성되기 때문에, PWELL 영역들(425, 427, 429)의 형성을 위한 이온 주입 후 곧바로 p형의 문턱전압조절 이온 주입을 행할 수 있다. 이 경우, NMOS 게이트 전극(237)을 통과하여 NMOS 문턱전압조절(Vt) 영역 형성을 위한 이온 주입을 하여야 하기 때문에 NMOS 게이트 전극(237)의 두께를 고려해서 이온 주입 에너지의 레벨을 조절할 필요가 있다. 본 실시예에 있어서의 이온 주입 에너지의 레벨은 NMOS 게이트 전극(237)이 없는 상태에서 이온 주입을 행하는 경우보다 높게 설정될 수 있다.
이어서, NMOS 트랜지스터 영역에서의 PWELL 영역(427) 및 nDMOS 트랜지스터 영역에서의 PWELL 영역(425)에 n형의 LDD(Lightly Doped Drain)(NLDD) 영역들(418, 419)을 각각 형성하기 위해 n형의 도펀트를 이용해서 n형 LDD 이온 주입이 진행될 수 있다. 한 쌍의 NLDD 영역(418)은 NMOS 게이트 전극(237) 양쪽에 노출되어 있는 기판(100)에 형성될 수 있다. 일 실시예에서, NLDD 영역(418) 근처에 p형의 할로 또는 포켓 영역(도시되지 않음)을 형성하기 위해 p형 도펀트로 틸트 방식의 이온 주입을 수행할 수 있다. 틸트 방식의 이온 주입을 통해서 NLDD 영역(418) 주변에 이온 주입이 이루어 질 수 있다. 전술한 바와 같이, p형의 할로 영역은 소스-드레인 영역의 펀치-쓰루, 즉 소스-드레인에서의 공핍 영역들이 서로 확장되어 만나게 되어 채널 영역이 없어지는 현상을 방지하기 위한 것이다. 도시된 바와 같이, n형 LDD 이온 주입에 의해 NMOS 트랜지스터 영역에서의 PWELL 영역(427) 내의 웰 탭 영역이 형성될 부분 및 pDMOS 트랜지스터 영역에서의 PWELL 영역(429)에도 n형의 이온 주입이 이루어져 기판(100) 표면 아래의 해당 부분에도 n- 도전형의 영역(420)이 형성될 수 있다.
이상으로 설명한 실시예에서는 nDMOS 트랜지스터 영역의 드레인 존, PMOS 트랜지스터 영역 및 pDMOS 트랜지스터 영역의 소스 존에 대해 하나 또는 그 이상의 이온 주입 공정을 수행한 후 nDMOS 트랜지스터 영역의 소스 존, NMOS 트랜지스터 영역 및 pDMOS 트랜지스터 영역의 드레인 존에 대해 하나 또는 그 이상의 이온 주입 공정을 수행하는 것으로 설명하였으나, 이는 단지 예시에 불과하고 그 반대의 순서로 공정을 진행하는 것도 가능함을 인식하여야 한다. 또한, 이상의 설명에서는 PMOS 트래지스터 영역 또는 NMOS 트랜지스터 영역에 NWELL 영역(327) 또는 PWELL 영역(427) 형성을 위한 이온 주입 공정을 실시한 후 차례로 문턱전압조절(Vt) 영역, PLDD 영역(318) 또는 NLDD 영역(418) 및 할로(포켓) 영역을 형성하는 것으로 예시하였으나, 본 발명의 범위가 상기 예시된, 상기 영역들의 형성 순서에 의해 한정되어서는 아니 됨을 이해하여야 한다.
도 5는 제2 마스크 패턴이 제거되고 각각의 트랜지스터 영역에서 게이트 절연막과 게이트 전극의 스택의 양 측벽에 측벽 스페이서들(sidewall spacers)이 형성된 반도체 기판의 단면의 일 실시예를 도시한 도면이다. 제2 마스크 패턴(414)도, 제1 포토리지스터 패턴(314)의 경우와 마찬가지로 공지된 방법에 따라 애싱 및/또는 클리닝 공정을 거쳐 제거하는 것이 가능하다. 제2 마스크 패턴(414)이 제거된 후 측벽 스페이서들(535)이 형성되기 전에, 선택적으로 도 3 및 도 4와 관련하여 설명한 이온 주입 공정들에 의해 주입된 도펀트들의 확산을 위해서 고온에서 급속 어닐링(rapid thermal annealing) 공정을 수행할 수 있다. 일 실시예에서, 측벽 스페이서들(535)은 실리콘 산화막/질화막의 2중막 또는 산화막/질화막/산화막의 3중막으로 구성될 수 있으며 등방성 에치백(isotropic etch back) 공정에 의해 형성될 수 있다.
도 6은 제3 마스크 패턴이 형성된 반도체 기판의 단면의 일 실시예를 도시한 도면이다. 제3 마스크 패턴(614)은 공지된 포토리소그래피 공정을 이용하여 nDMOS 트랜지스터 영역에서 웰 탭 영역이 형성될 부분, PMOS 트랜지스터 영역에서 웰 탭 영역이 형성될 부분을 제외한 부분, NMOS 트랜지스터 영역에서 웰 탭 영역이 형성될 부분 및 pDMOS 트랜지스터 영역에서 웰 탭 영역이 형성될 부분을 제외한 부분을 덮도록 형성될 수 있다. 제3 마스크 패턴(614)이 형성되면, 기판(100)에 n형 이온 주입을 위한 공정을 수행할 수 있다. 이 경우의 이온 주입은 nDMOS 트랜지스터 영역에서의 NWELL 영역(325) 및 PWELL 영역(425)에 고농도 드레인 영역(657) 및 고농도 소스 영역(658)을 각각 형성하기 위한 이온 주입을 포함할 수 있다. 이 경우의 이온 주입은 NMOS 트랜지스터 영역에서의 NMOS 게이트 전극(237) 및 게이트 절연막(215) 아래에 n형 소스 및 드레인 영역(NSD, 659)을 형성하기 위해 NMOS 게이트 전극(237)의 양 측벽에 형성된 측벽 스페이서들(535)을 마스크로 하여 수행되는 고농도 n형 이온 주입을 더 포함할 수 있다. 고농도 n형 이온 주입은 비소(Arsenic) 및 인(Phosphorous) 중 적어도 하나의 물질을 이용하여 수행될 수 있다. 또한, 이 경우의 이온 주입은 PMOS 트랜지스터 영역에 웰 탭 영역(661)을 형성하기 위한 이온 주입을 더 포함할 수 있다. 또한, 이 경우의 이온 주입은 pDMOS 트랜지스터 영역에 웰 탭 영역(663)을 형성하기 위한 이온 주입을 더 포함할 수 있다.
도 7은 제3 마스크 패턴이 제거되고 제4 마스크 패턴이 형성된 반도체 기판의 단면의 일 실시예를 도시한 도면이다. 제3 마스크 패턴(614)은 공지된 방법에 따라 애싱 및/또는 클리닝 공정을 거쳐 제거하는 것이 가능하다. 제4 마스크 패턴(714)은 공지된 포토리소그래피 공정을 이용하여 nDMOS 트랜지스터 영역에서 웰 탭 영역이 형성될 부분을 제외한 부분, PMOS 트랜지스터 영역에서 웰 탭 영역이 형성될 부분, NMOS 트랜지스터 영역에서 웰 탭 영역이 형성될 부분을 제외한 부분 및 pDMOS 트랜지스터 영역에서 웰 탭 영역이 형성될 부분을 덮도록 형성될 수 있다. 제4 마스크 패턴(714)이 형성되면, 기판(100)에 p형 이온 주입을 위한 공정을 수행할 수 있다. 이 경우의 이온 주입은 pDMOS 트랜지스터 영역에서의 PWELL 영역(429) 및 NWELL 영역(329)에 고농도 드레인 영역(757) 및 고농도 소스 영역(758)을 각각 형성하기 위한 이온 주입을 포함할 수 있다. 이 경우의 이온 주입은 PMOS 트랜지스터 영역에서의 PMOS 게이트 전극(227) 및 게이트 절연막(215) 아래에 p형 소스 및 드레인 영역(PSD, 759)을 형성하기 위해 PMOS 게이트 전극(227)의 양 측벽에 형성된 측벽 스페이서들(535)을 마스크로 하여 수행되는 고농도 p형 이온 주입을 더 포함할 수 있다. 고농도 p형 이온 주입은 붕소(Boron) 및 플루오르화 붕소(BF2) 중 적어도 하나의 물질을 이용하여 수행될 수 있다. 또한, 이 경우의 이온 주입은 NMOS 트랜지스터 영역에 웰 탭 영역(761)을 형성하기 위한 이온 주입을 더 포함할 수 있다. 또한, 이 경우의 이온 주입은 nDMOS 트랜지스터 영역에 웰 탭 영역(763)을 형성하기 위한 이온 주입을 더 포함할 수 있다.
이상으로 설명한 공정이 완료되면, 애싱 및/또는 클리닝 공정에 의해 제4 마스크 패턴(714)이 제거되고 살리사이드(salicide) 공정이 수행되고, 컨택 형성, 메탈층 형성, PAD 형성 등의 백엔드 공정(back end processing)이 수행되어 nDMOS 트랜지스터, pDMOS 트랜지스터 및 PMOS 트랜지스터 및 NMOS 트랜지스터로 구성되는 CMOS 트랜지스터를 포함하는, 도 8에 도시된 바와 같은 본 발명의 일 실시예에 따른 반도체 소자가 완성될 수 있다. 살리사이드 공정에 의해 반도체 기판(100)의 표면과 게이트 전극들(217, 227, 237, 247) 위에 코발트(Co), 니켈(Ni), 티타늄(Ti) 등의 물질로 이루어진 살리사이드 층이 적층될 수 있다. 게이트 전극 위에 살리사이드 층이 적층되면 게이트 컨택 저항을 줄일 수 있는 것으로 알려져 있다. 이외에도 소스 영역들/드레인 영역들 내의 주입된 이온들을 활성화시키기 위해 급속 어닐링 공정과 같은 열처리 공정이 수행될 수 있다. 도시된 바와 같이, 완성된 반도체 소자(800)에서, nDMOS 트랜지스터 영역에서의 웰 탭 영역(763) 및 고농도 소스 영역(658)을 컨택들(도시되지 않음)을 통해 서로 접속함으로써 nLDMOS(n-type Lateral Double-Diffused Metal-Oxide-Semiconductor) 트랜지스터를 구성할 수 있다. 마찬가지로, pDMOS 트랜지스터 영역에서의 웰 탭 영역(663) 및 고농도 소스 영역(758)을 컨택들(도시되지 않음)을 통해 서로 접속함으로써 pLDMOS(p-type Lateral Double-Diffused Metal-Oxide-Semiconductor) 트랜지스터를 구성할 수 있다.
이상으로 설명한 바와 같이, 본 발명의 실시예들에 따르면, 반도체 기판(100)에서 게이트 전극들(217, 227, 237, 247)이 먼저 형성되므로 PMOS 트랜지스터 영역과 NMOS 트랜지스터 영역의 각각에 이온 주입 공정을 수행할 시에 추가의 마스크 패턴을 사용하지 않고도 웰 영역(327, 427) 형성을 위한 이온 주입, LDD 영역(318, 418) 형성을 위한 이온 주입, 문턱전압조절 영역 형성을 위한 채널 이온 주입(channel implantation) 및/또는 할로 영역 형성을 위한 이온 주입이 순차로 이루어질 수 있다. 또한, PMOS 트랜지스터 영역에 NWELL 영역(327) 형성을 위한 이온 주입을 수행할 시에 nDMOS 트랜지스터 영역의 드레인 존에 드리프트 영역(325)을 그리고 pDMOS 트랜지스터 영역의 소스 존에 N 바디 영역(329)을 동시에 형성할 수 있게 된다. 또한, NMOS 트랜지스터 영역에 PWELL 영역(427) 형성을 위한 이온 주입을 수행할 시에 nDMOS 트랜지스터 영역의 소스 존에 P 바디 영역(425)을 그리고 pDMOS 트랜지스터 영역의 드레인 존에 드리프트 영역(429)을 동시에 형성할 수 있게 된다. 따라서, 본 발명의 실시예들에 따르면, 적은 수의 마스크 패턴을 사용하는 단순화된 BCD 공정을 통해 DMOS 트랜지스터 및 CMOS 트랜지스터를 함께 형성할 수 있게 된다. 전술한 본 발명의 실시예에 따르면, 총 4개의 마스크 패턴을 이용하여 고농도 소스/드레인 영역 형성을 위한 이온 주입까지 마칠 수 있게 된다. 뿐만 아니라, 본 발명의 실시예들에 따르면, 열처리량(thermal budget)을 줄일 수 있게 되어 역단락채널 효과(reverse short channel effect)를 개선할 수 있게 된다.
도 9는 nEDMOS(n-type Extended Drain Double-Diffused Metal-Oxide-Semiconductor) 트랜지스터, pEDMOS(p-type Extended Drain Double-Diffused Metal-Oxide-Semiconductor) 트랜지스터 및 PMOS 트랜지스터 및 NMOS 트랜지스터로 구성되는 CMOS 트랜지스터를 포함하는 반도체 소자의 단면의 일 실시예를 도시한 도면이다. 반도체 소자(900)에서의 EDMOS 트랜지스터와 반도체 소자(800)에서의 LDMOS 트랜지스터 간의 차이점은, EDMOS 트랜지스터에서는 웰 탭 영역(763, 663)과 고농도 소스 영역(658, 758)이 분리 영역(912)에 의해 서로 분리되어 별도의 전압들을 공급받게 된다는 점이다. 일 실시예에서, 분리 영역(912)은 소스 절연막일 수 있다. 일 실시예에서, 분리 영역(912)은 분리 영역(112)을 형성하는 공정과 동일 공정에 의해 형성될 수 있다. 일 실시에에서, nEDMOS 트랜지스터 및 pEDMOS 트랜지스터는 RESURF(reduced surface field) 기법을 이용하여 형성될 수 있다.
도 10은 nLDMOS 트랜지스터, pLDMOS 트랜지스터 및 PMOS 트랜지스터 및 NMOS 트랜지스터로 구성되는 CMOS 트랜지스터를 포함하는 반도체 소자의 단면의 다른 실시예를 도시한 도면이다. 반도체 소자(1000)와 반도체 소자(800) 간의 차이점은, 반도체 소자(1000)에서는 기판(100)에 n형의 매립층(n-type buried layer: NBL)(1013)을 형성하고 NBL(1013) 상에 에피층(epitaxial layer)(1043)을 형성하고 에피층(1043)의 일부 영역들에 HV(High Voltage) 웰들(1023)을 각각 형성하는 기판 전처리가 이루어진다는 점이다. 도시된 바와 같이, 에피층(1043)에는 PMOS 트랜지스터와 NMOS 트랜지스터가 형성될 수 있고, HV 웰들에는 nLDMOS 트랜지스터와 pLDMOS 트랜지스터가 각각 형성될 수 있다. 에피층(1043) 및 HV 웰(1023)의 각각은 n형 또는 p형일 수 있다.
도 11은 nLDMOS 트랜지스터, pLDMOS 트랜지스터 및 PMOS 트랜지스터 및 NMOS 트랜지스터로 구성되는 CMOS 트랜지스터를 포함하는 반도체 소자의 단면의 또 다른 실시예를 도시한 도면이다. 반도체 소자(1100)와 반도체 소자(1000) 간의 차이점은, 반도체 소자(1100)에서는, 도시된 바와 같이 nLDMOS 트랜지스터, CMOS 트랜지스터 및 pLDMOS 트랜지스터를 서로 분리하기 위한 적어도 하나의 소자 분리 영역(1112)이 형성된다는 점이다. 일 실시예에서, 소자 분리 영역(1112)은 DTI(deep trench isolation)를 포함할 수 있다. 일 실시예에서, 소자 분리 영역(1112)은 NBL(1013) 보다 깊게 형성될 수 있다. 일 실시예에서, 소자 분리 영역(1112)은 nLDMOS 트랜지스터와 CMOS 트랜지스터를 분리하기 위한 분리 영역(112) 및 CMOS 트랜지스터와 pLDMOS 트랜지스터를 분리하기 위한 분리 영역(112) 내에 형성될 수 있다.
이상에서는 nDMOS 트랜지스터와 pDMOS 트랜지스터 및 CMOS 트랜지스터를 함께 반도체 소자로 형성하는 실시예를 설명하였으나, nDMOS 트랜지스터와 pDMOS 트랜지스터 중 하나만의 트랜지스터와 CMOS 트랜지스터를 하나의 반도체 소자로 형성하는 실시예도 가능함을 인식하여야 한다. 또한, 본 발명의 정신을 벗어남이 없이 적어도 하나의 nDMOS 트랜지스터와 적어도 하나의 pDMOS 트랜지스터를 하나의 반도체 소자로 형성하거나 동일 도전형의 적어도 하나의 DMOS 트랜지스터를 하나의 반도체 소자로 형성하는 것도 가능함을 인식하여야 한다.
도 12는 본 발명에 따라 DMOS 트랜지스터와 CMOS 트랜지스터를 포함하는 반도체 소자를 형성하는 방법을 설명하기 위한 흐름도의 일 실시예를 도시한 도면이다.
본 발명의 일 실시예에 따른 반도체 소자 형성 방법은, 반도체 기판(100)에 nDMOS 트랜지스터 영역, PMOS 트랜지스터 영역, NMOS 트랜지스터 영역 및 pDMOS 트랜지스터 영역을 서로 분리하기 위한 분리 영역(112)을 형성하는 단계(S1205)로부터 시작된다. 단계(S1210)에서는, nDMOS 트랜지스터 영역, PMOS 트랜지스터 영역, NMOS 트랜지스터 영역 및 pDMOS 트랜지스터 영역의 각각에 게이트 절연막(215)과 게이트 전극(217, 227, 237, 247)의 스택을 형성한다. 단계(S1215)에서는, 기판(100)에 제1 마스크 패턴(314)을 형성한다. 단계(S1220)에서는, nDMOS 트랜지스터 영역의 드레인 존, PMOS 트랜지스터 영역 및 pDMOS 트랜지스터 영역의 소스 존에 NWELL 영역들(325, 327, 329)을 각각 형성하기 위해 이온 주입 공정을 수행한다. 단계(S1220)에서의 이온 주입은 노출된 각 영역에서의 반도체 기판(100)의 표면뿐만 아니라 nDMOS 트랜지스터 영역의 드레인 존에 인접한 nDMOS 게이트 전극(217)의 제2 부분, PMOS 트랜지스터 영역에서의 PMOS 게이트 전극(227) 및 pDMOS 트랜지스터 영역의 소스 존에 인접한 pDMOS 게이트 전극(247)의 제2 부분을 통하여 이루어질 수 있다. 단계(S1225)에서는, PMOS 트랜지스터 영역에서의 NWELL 영역(327)과 pDMOS 트랜지스터 영역에서의 NWELL 영역(329)에 PLDD 영역들(318, 319)을 각각 형성하기 위해 p형의 도펀트를 이용해서 기판(100)에 p형 LDD 이온 주입 공정을 수행한다. 단계(S1230)에서는, 제1 마스크 패턴(314)이 제거되고 기판(100)에 제2 마스크 패턴(414)이 형성된다. 단계(S1235)에서는, nDMOS 트랜지스터 영역의 소스 존, NMOS 트랜지스터 영역 및 pDMOS 트랜지스터 영역의 드레인 존에 PWELL 영역들(425, 427, 429)을 각각 형성하기 위해 이온 주입 공정을 수행한다. 단계(S1235)에서의 이온 주입은 노출된 각 영역에서의 반도체 기판(100)의 표면뿐만 아니라 nDMOS 트랜지스터 영역의 소스 존에 인접한 nDMOS 게이트 전극(217)의 제1 부분, NMOS 트랜지스터 영역에서의 NMOS 게이트 전극(237) 및 pDMOS 트랜지스터 영역의 드레인 존에 인접한 pDMOS 게이트 전극(247)의 제1 부분을 통하여 이루어질 수 있다. 단계(S1240)에서는, NMOS 트랜지스터 영역에서의 PWELL 영역(427) 및 nDMOS 트랜지스터 영역에서의 PWELL 영역(425)에 NLDD 영역들(418, 419)을 각각 형성하기 위해 n형의 도펀트를 이용해서 기판(100)에 n형 LDD 이온 주입 공정을 수행한다.
단계(S1245)에서는, 제2 마스크 패턴(414)이 제거되고 각각의 트랜지스터 영역에서 게이트 절연막(215)과 게이트 전극(217, 227, 237, 247)의 스택의 양 측벽에 측벽 스페이서들(535)을 형성한다. 단계(S1250)에서는, 기판(100)에 제3 마스크 패턴(614)을 형성한다. 단계(S1255)에서는, 기판(100)에 n형 이온 주입을 위한 공정을 수행한다. 이 경우의 이온 주입은, nDMOS 트랜지스터 영역에서의 NWELL 영역(325) 및 PWELL 영역(425)에 고농도 드레인 영역(657) 및 고농도 소스 영역(658)을 각각 형성하고, NMOS 트랜지스터 영역에서의 NMOS 게이트 전극(237) 및 게이트 절연막(215) 아래에 NSD(659)를 형성하고, PMOS 트랜지스터 영역에 웰 탭 영역(661)을 형성하고 그리고 pDMOS 트랜지스터 영역에 웰 탭 영역(663)을 형성하기 위함이다. 단계(S1260)에서는, 제3 마스크 패턴(614)이 제거되고 기판(100)에 제4 마스크 패턴(714)이 형성된다. 단계(S1265)에서는, 기판(100)에 p형 이온 주입을 위한 공정을 수행한다. 이 경우의 이온 주입은, pDMOS 트랜지스터 영역에서의 PWELL 영역(429) 및 NWELL 영역(329)에 고농도 드레인 영역(757) 및 고농도 소스 영역(758)을 각각 형성하고, PMOS 트랜지스터 영역에서의 PMOS 게이트 전극(227) 및 게이트 절연막(215) 아래에 PSD(759)를 형성하고, NMOS 트랜지스터 영역에 웰 탭 영역(761)을 형성하고 그리고 nDMOS 트랜지스터 영역에 웰 탭 영역(763)을 형성하기 위함이다. 단계(S1270)에서는, 제4 마스크 패턴(714)이 제거되고 살리사이드 공정 및 컨택 형성, 메탈층 형성, PAD 형성 등의 백엔드 공정이 수행되어 nDMOS 트랜지스터, pDMOS 트랜지스터 및 PMOS 트랜지스터 및 NMOS 트랜지스터로 구성되는 CMOS 트랜지스터를 포함하는 반도체 소자가 완성된다.
도 13은 본 발명에 따라 DMOS 트랜지스터를 형성하는 방법을 설명하기 위한 흐름도의 일 실시예를 도시한 도면이다.
본 발명의 일 실시예에 따른 DMOS 트랜지스터 형성 방법은, 반도체 기판(100)에 분리 영역(112)을 형성하는 단계(S1305)로부터 시작된다. 분리 영역(112)은 후속 공정에서 형성될 게이트 전극 아래의 드레인 존에 게이트 전극과 적어도 부분적으로 중첩되는 관계로 기판(100)에 형성될 수 있다. 분리 영역(112)은 필드 산화막(field oxide film)과 같은 트렌치 형태의 드레인 절연막을 포함할 수 있다. 일 실시예에서, 분리 영역(112)은 후속 공정에서 형성될 웰 탭 영역과 고농도 소스 영역을 서로 분리하기 위한 소스 절연막을 더 포함할 수 있다. 단계(S1310)에서는, 기판(100)에 게이트 절연막(215)과 게이트 전극(217)의 스택을 형성한다. 전술한 바와 같이, 게이트 절연막(215)과 게이트 전극(217)은 드레인 절연막의 상부에 드레인 절연막과 적어도 부분적으로 중첩되는 관계로 형성될 수 있다. 단계(S1315)에서는, 기판(100)에 제1 마스크 패턴(314)을 형성한다. 제1 마스크 패턴(314)은 소스 존을 마스킹하고 드레인 존을 노출시키는 마스크 패턴일 수 있다. 이 경우, 소스 존이 마스킹됨에 따라 소스 존에 인접한 게이트 전극(217)의 제1 부분이 마스킹되고, 드레인 존이 노출됨에 따라 드레인 존에 인접한 게이트 전극(217)의 제2 부분이 노출될 수 있음에 유의하여야 한다. 단계(S1320)에서는, 게이트 전극(217)의 노출된 제2 부분과 기판(100)으로 제1 이온 주입 공정을 실시하여 드레인 존에 게이트 전극(217)의 제2 부분과 중첩되는 NWELL 영역(325)을 형성한다. 단계(S1325)에서는, 제1 마스크 패턴(314)을 제거하고 기판(100)에 제2 마스크 패턴(414)을 형성한다. 제2 마스크 패턴(414)은 드레인 존을 마스킹하고 소스 존을 노출시키는 마스크 패턴일 수 있다. 이 경우, 드레인 존이 마스킹됨에 따라 드레인 존에 인접한 게이트 전극(217)의 제2 부분이 마스킹되고, 소스 존이 노출됨에 따라 소스 존에 인접한 게이트 전극(217)의 제1 부분이 노출될 수 있음에 유의하여야 한다. 단계(S1330)에서는, 게이트 전극(217)의 노출된 제1 부분과 기판(100)으로 제2 이온 주입 공정을 실시하여 소스 존에 게이트 전극(217)의 제1 부분과 중첩되는 PWELL 영역(425)을 형성한다. 단계(S1335)에서는, PWELL 영역(425)에 NLDD 영역(419)을 형성한다.
단계(S1340)에서는, 제2 마스크 패턴(414)을 제거하고 게이트 전극(217)의 양 측벽에 스페이서들을 각각 형성한다. 단계(S1345)에서는, 기판(100)에 제3 마스크 패턴(614)을 형성한다. 제3 마스크 패턴(614)은 PWELL 영역(425) 내에 웰 탭 영역이 형성될 부분을 덮는 마스크 패턴일 수 있다. 단계(S1350)에서는, 단계(S1345)에서 형성된 제3 마스크 패턴(614)과 단계(S1340)에서 형성된 스페이서들을 마스크로 하여 기판(100)에 제3 이온 주입 공정을 실시함으로써 PWELL 영역(425) 및 NWELL 영역(325)에 고농도 소스 영역 및 고농도 드레인 영역을 각각 형성한다. 단계(S1355)에서는, 제3 마스크 패턴(614)을 제거하고 기판(100)에 제4 마스크 패턴(714)을 형성한다. 제4 마스크 패턴(714)은 웰 탭 영역이 형성될 부분을 제외한 소스 존의 부분과 드레인 존을 덮는 마스크 패턴일 수 있다. 단계(S1360)에서는, 제4 이온 주입 공정을 실시하여 PWELL 영역(425)에 고농도의 웰 탭 영역을 형성한다. 단계(S1365)에서는, 제4 마스크 패턴(714)이 제거되고 살리사이드 공정 및 컨택 형성, 메탈층 형성, PAD 형성 등의 백엔드 공정이 수행되어 DMOS 트랜지스터가 완성된다.
이상의 설명에 있어서 어떤 구성 요소가 다른 구성 요소에 접속되거나 결합된다는 기재의 의미는 당해 구성 요소가 그 다른 구성 요소에 직접적으로 접속되거나 결합된다는 의미뿐만 아니라 이들이 그 사이에 개재된 하나 또는 그 이상의 타 구성 요소를 통해 접속되거나 결합될 수 있다는 의미를 포함하는 것으로 이해되어야 한다. 이외에도 구성 요소들 간의 관계를 기술하기 위한 용어들(예컨대, '상에', '상부에', '위에', '간에', '사이에' 등)도 유사한 의미로 해석되어야 한다.
본원에 개시된 실시예들에 있어서, 도시된 구성 요소들의 배치는 발명이 구현되는 환경 또는 요구 사항에 따라 달라질 수 있다. 예컨대, 일부 구성 요소가 생략되거나 몇몇 구성 요소들이 통합되어 하나로 실시될 수 있다. 또한 일부 구성 요소들의 배치 순서 및 연결이 변경될 수 있다.
이상에서는 본 발명의 다양한 실시예들에 대하여 도시하고 설명하였지만, 본 발명은 상술한 특정의 실시예들에 한정되지 아니하며, 상술한 실시예들은 첨부하는 특허청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 다양하게 변형 실시될 수 있음은 물론이고, 이러한 변형 실시예들이 본 발명의 기술적 사상이나 범위와 별개로 이해되어져서는 아니 될 것이다. 따라서, 본 발명의 기술적 범위는 오직 첨부된 특허청구범위에 의해서만 정해져야 할 것이다.
100: 반도체 기판
112: 분리 영역
215: 게이트 절연막
217: nDMOS 게이트 전극
227: PMOS 게이트 전극
237: NMOS 게이트 전극
247: pDMOS 게이트 전극
314: 제1 마스크 패턴
318, 319: PLDD 영역
320: p- 도전형 영역
325, 327, 329: NWELL 영역
414: 제2 마스크 패턴
418, 419: NLDD 영역
420: n- 도전형 영역
425, 427, 429: PWELL 영역
535: 측벽 스페이서
614: 제3 마스크 패턴
657: 고농도 드레인 영역
658: 고농도 소스 영역
659: NSD
661, 663: 웰 탭 영역
714: 제4 마스크 패턴
757: 고농도 드레인 영역
758: 고농도 소스 영역
759: PSD
761, 763: 웰 탭 영역
912: 소스 절연막
1013: NBL
1023: HV 웰
1043: 에피층
1112: 소자 분리 영역

Claims (14)

  1. DMOS(Diffused Metal-Oxide-Semiconductor) 트랜지스터, n형의 MOS(Metal-Oxide-Semiconductor)(NMOS) 트랜지스터 및 p형의 MOS(PMOS) 트랜지스터를 포함하는 반도체 소자를 제조하는 방법으로서,
    반도체 기판을 준비하는 단계;
    상기 반도체 기판에 상기 DMOS 트랜지스터가 형성될 DMOS 트랜지스터 영역, 상기 NMOS 트랜지스터가 형성될 NMOS 트랜지스터 영역 및 상기 PMOS 트랜지스터가 형성될 PMOS 트랜지스터 영역을 서로 분리하기 위한 복수의 분리 영역을 형성하는 단계 - 상기 DMOS 트랜지스터 영역은 소스 존 및 드레인 존을 포함함 -;
    상기 소스 존과 상기 드레인 존 사이에 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막 상에 DMOS 게이트 전극을 형성하는 단계;
    상기 기판에 제1 마스크 패턴을 형성하여 상기 드레인 존 및 상기 드레인 존에 인접한 상기 DMOS 게이트 전극의 제2 부분을 노출시키는 단계;
    상기 DMOS 게이트 전극의 상기 노출된 제2 부분과 상기 기판으로 제1 이온 주입 공정을 실시하여 상기 드레인 존과 상기 PMOS 트랜지스터 영역에 n형의 웰(NWELL) 영역들을 각각 형성하는 단계;
    상기 기판에 제2 마스크 패턴을 형성하여 상기 소스 존 및 상기 소스 존에 인접한 상기 DMOS 게이트 전극의 제1 부분을 노출시키는 단계;
    상기 DMOS 게이트 전극의 상기 노출된 제1 부분과 상기 기판으로 제2 이온 주입 공정을 실시하여 상기 소스 존과 상기 NMOS 트랜지스터 영역에 p형의 웰(PWELL) 영역들을 각각 형성하는 단계;
    상기 기판에 제3 마스크 패턴을 형성하고 상기 기판으로 제3 이온 주입 공정을 실시하여 상기 드레인 존에서의 상기 NWELL 영역 및 상기 소스 존에서의 상기 PWELL 영역에 고농도 드레인 영역 및 고농도 소스 영역을 각각 형성하는 단계; 및
    상기 기판에 제4 마스크 패턴을 형성하고 상기 기판으로 제4 이온 주입 공정을 실시하여 상기 DMOS 트랜지스터 영역에서의 상기 PWELL 영역에 웰 탭 영역을 형성하는 단계를 포함하는 반도체 소자 제조 방법.
  2. 제1항에 있어서,
    상기 복수의 분리 영역을 형성하는 단계 이후에 그리고 상기 소스 존과 상기 NMOS 트랜지스터 영역에 PWELL 영역을 각각 형성하는 단계 이전에, 상기 NMOS 트랜지스터 영역에 NMOS 게이트 전극을 형성하는 단계를 더 포함하는, 반도체 소자 제조 방법.
  3. 제1항에 있어서,
    상기 NWELL 영역들을 각각 형성하는 단계는, 상기 PMOS 트랜지스터 영역에서의 상기 NWELL 영역에 p형의 LDD (PLDD) 영역을 형성하는 단계를 포함하고,
    상기 PWELL 영역들을 각각 형성하는 단계는, 상기 NMOS 트랜지스터 영역에서의 상기 PWELL 영역에 n형의 LDD(NLDD) 영역을 형성하는 단계를 포함하는, 반도체 소자 제조 방법.
  4. 제1항에 있어서,
    상기 DMOS 트랜지스터 영역에서의 상기 NWELL 영역 및 상기 PWELL 영역에 고농도 드레인 영역 및 고농도 소스 영역을 각각 형성하는 단계는, 상기 NMOS 트랜지스터 영역에서의 상기 PWELL 영역에 n형의 소스 및 드레인 영역(NSD)을 형성하는 단계를 포함하고,
    상기 DMOS 트랜지스터 영역에서의 상기 PWELL 영역에 웰 탭 영역을 형성하는 단계는, 상기 PMOS 트랜지스터 영역에서의 상기 NWELL 영역에 p형의 소스 및 드레인 영역(PSD)을 형성하는 단계를 포함하는, 반도체 소자 제조 방법.
  5. 제1항에 있어서,
    상기 NWELL 영역들을 각각 형성하는 단계는, 상기 드레인 존에서의 상기 NWELL 영역이 상기 고농도 드레인 영역보다 깊게 형성되고 상기 고농도 드레인 영역 아래보다 상기 DMOS 게이트 전극 아래에서 더 얕게 형성되도록 상기 제1 이온 주입 공정을 실시하는 단계를 포함하고,
    상기 PWELL 영역들을 각각 형성하는 단계는, 상기 소스 존에서의 상기 PWELL 영역이 상기 고농도 소스 영역보다 깊게 형성되고 상기 고농도 소스 영역 아래보다 상기 DMOS 게이트 전극 아래에서 더 얕게 형성되도록 상기 제2 이온 주입 공정을 실시하는 단계를 포함하는, 반도체 소자 제조 방법.
  6. 제1항에 있어서,
    상기 반도체 기판을 준비하는 단계는
    상기 반도체 기판에 n형의 매립층(n-type buried layer: NBL)을 형성하는 단계;
    상기 NBL 상에 에피층(epitaxial layer)을 형성하는 단계; 및
    상기 에피층의 일부 영역에 HV 웰(High Voltage Well) 영역을 형성하는 단계를 포함하는, 반도체 소자 제조 방법.
  7. 제1항에 있어서,
    상기 복수의 분리 영역을 형성하는 단계는, 상기 DMOS 게이트 전극 아래의 트렌치 형태의 드레인 절연막 및 상기 웰 탭 영역과 상기 고농도 소스 영역 사이의 소스 절연막을 형성하는 단계를 포함하는, 반도체 소자 제조 방법.
  8. 제6항에 있어서,
    상기 반도체 기판을 준비하는 단계는 소자 분리 영역을 형성하는 단계를 포함하고,
    상기 소자 분리 영역은 DTI(deep trench isolation)를 포함하며, 상기 DTI는 상기 NBL 보다 깊이가 깊은, 반도체 소자 제조 방법.
  9. 제1항에 있어서,
    상기 PWELL 영역들을 각각 형성하는 단계는, 상기 소스 존에서의 상기 PWELL 영역이 상기 드레인 존에서의 상기 NWELL 영역과 상기 DMOS 게이트 전극 아래에서 서로 접하도록 상기 소스 존에 상기 PWELL 영역을 형성하는 단계를 포함하고,
    상기 드레인 존에서의 상기 NWELL 영역과 상기 소스 존에서의 상기 PWELL 영역은 드리프트 영역(drift region) 및 P 바디 영역(p-body region)으로서 각각 기능하는, 반도체 소자 제조 방법.
  10. 드레인 존 및 소스 존을 포함하는 반도체 기판에 DMOS 소자를 제조하는 방법으로서,
    상기 기판에 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막 상에 게이트 전극을 형성하는 단계;
    상기 기판에 제1 마스크 패턴을 형성하여 상기 소스 존에 인접한 상기 게이트 전극의 제1 부분을 마스킹함으로써 상기 드레인 존에 인접한 상기 게이트 전극의 제2 부분을 노출시키는 단계;
    상기 게이트 전극의 상기 노출된 제2 부분과 상기 기판으로 제1 이온 주입 공정을 실시하여 상기 드레인 존에 상기 게이트 전극의 상기 제2 부분과 중첩되는 n형 웰(NWELL) 영역을 형성하는 단계;
    상기 기판에 제2 마스크 패턴을 형성하여 상기 드레인 존에 인접한 상기 게이트 전극의 제2 부분을 마스킹함으로써 상기 소스 존에 인접한 상기 게이트 전극의 제1 부분을 노출시키는 단계;
    상기 게이트 전극의 상기 노출된 제1 부분과 상기 기판으로 제2 이온 주입 공정을 실시하여 상기 소스 존에 상기 게이트 전극의 상기 제1 부분과 중첩되는 p형 웰(PWELL) 영역을 형성하는 단계;
    상기 게이트 전극의 양 측벽에 스페이서들을 각각 형성하는 단계;
    상기 기판에 제3 마스크 패턴을 형성하고 제3 이온 주입 공정을 실시하여 상기 PWELL 영역 및 상기 NWELL 영역에 고농도 소스 영역 및 고농도 드레인 영역을 각각 형성하는 단계; 및
    상기 기판에 제4 마스크 패턴을 형성하고 제4 이온 주입 공정을 실시하여 상기 PWELL 영역에 고농도의 웰 탭 영역을 형성하는 단계를 포함하는 DMOS 소자 제조 방법.
  11. 제10항에 있어서,
    상기 NWELL 영역을 형성하는 단계는, 상기 NWELL 영역이 상기 고농도 드레인 영역 보다 깊게 형성되고 상기 고농도 드레인 영역 아래보다 상기 게이트 전극 아래에서 더 얕게 형성되도록 상기 NWELL 영역을 형성하는 단계를 포함하고,
    상기 PWELL 영역을 형성하는 단계는, 상기 PWELL 영역이 상기 고농도 소스 영역 보다 깊게 형성되고 상기 고농도 소스 영역 아래보다 상기 게이트 전극 아래에서 더 얕게 형성되도록 상기 PWELL 영역을 형성하는 단계를 포함하는, DMOS 소자 제조 방법.
  12. 제10항에 있어서,
    상기 기판에 게이트 절연막을 형성하는 단계 이전에, 상기 기판에 복수의 분리 영역을 형성하는 단계를 더 포함하고,
    상기 기판에 복수의 분리 영역을 형성하는 단계는, 상기 게이트 전극 아래의 트렌치 형태의 드레인 절연막 및 상기 웰 탭 영역과 상기 고농도 소스 영역 사이의 소스 절연막을 형성하는 단계를 포함하는, DMOS 소자 제조 방법.
  13. 제10항에 있어서,
    상기 기판에 게이트 절연막을 형성하는 단계 이전에, 상기 기판을 준비하는 단계를 더 포함하고,
    상기 기판을 준비하는 단계는
    상기 반도체 기판에 n형의 매립층(NBL)을 형성하는 단계;
    상기 NBL 상에 에피층을 형성하는 단계; 및
    상기 에피층의 일부 영역에 HV 웰 영역을 형성하는 단계를 포함하는, DMOS 소자 제조 방법.
  14. 제10항에 있어서,
    상기 PWELL 영역을 형성하는 단계는, 상기 PWELL 영역에 n형의 LDD(NLDD) 영역을 형성하는 단계를 포함하는, DMOS 소자 제조 방법.
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