KR102386143B1 - 디스플레이 드라이버 반도체 장치 및 그 제조 방법 - Google Patents

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semiconductor device
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오보석
박광호
김지만
유태균
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Abstract

본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 반도체 기판에 형성된 제1 고전압 반도체 소자 및 제2 고전압 반도체 소자를 포함하고, 상기 제1 고전압 반도체 소자는, 제1 소스 영역 및 제1 드레인 영역; 상기 제1 소스 영역 및 제1 드레인 영역을 각각 감싸는 복수의 제1 드리프트 영역; 상기 복수의 제1 드리프트 영역 사이에 형성되는 제1 게이트 절연막 및 제1 게이트 전극; 및 상기 복수의 제1 드리프트 영역을 감싸는 제1 고전압 웰을 포함하고, 상기 제2 고전압 반도체 소자는, 제2 소스 영역 및 제2 드레인 영역; 상기 제2 소스 영역 및 상기 제2 드레인 영역을 각각 감싸는 복수의 제2 드리프트 영역; 및 상기 복수의 제2 드리프트 영역 사이에 형성되는 제2 게이트 절연막 및 제2 게이트 전극; 및 상기 복수의 제2 드리프트 영역을 감싸는 제2 고전압 웰을 포함하고, 상기 제1 고전압 반도체 소자는 복수의 제1 트렌치를 포함하고, 상기 제2 고전압 반도체 소자는 복수의 제2 트렌치를 포함하고, 상기 제2 트렌치의 깊이는 상기 제1 트렌치의 깊이 보다 깊게 형성될 수 있다.

Description

디스플레이 드라이버 반도체 장치 및 그 제조 방법 {DISPLAY DRIVER SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME}
다양한 실시 예는 디스플레이 드라이버 반도체 장치 및 그 제조 방법에 관한 것으로, 더욱 상세하게는 소스 드라이버를 위한 반도체 소자와 게이트 드라이버를 위한 반도체 소자를 단일 공정으로 집적하여 디스플레이 드라이버 IC를 원 칩(one chip)화하는 반도체 장치 및 그 제조 방법에 관한 것이다.
디스플레이 분야에 있어서, 소스 드라이버(source driver)는 영상 데이터에 상응하는 디지털 신호를 아날로그 전압으로 변환하는 역할을 수행하는 것으로, 게이트 드라이버(gate driver)에 의해 각 화소에 펄스가 인가되면 변환된 아날로그 전압을 디스플레이 패널의 각 화소에 공급하여 이미지를 디스플레이 한다.
최근에는 베젤리스(bezel-less) 디스플레이 대한 수요가 늘면서, 소스 드라이버와 게이트 드라이버를 원 칩(one chip)화 하려는 연구가 활발히 진행되고 있다.
한편, 소스 드라이버와 게이트 드라이버를 원 칩으로 구현하는 경우, 소스 드라이버 구동을 위한 소스 반도체 소자와 게이트 드라이버 구동을 위한 게이트 반도체 소자가 하나의 칩(또는 다이)에 집적되어 반도체 장치가 이루어진다.
이러한 반도체 장치는 서로 다른 동작 전압을 갖는 반도체 소자 사이를 전기적으로 분리시키는 소자 분리막(isolation layer)을 필요로 하며, 소자 분리막은 반도체 소자의 동작 전압에 따라 서로 다른 형상을 갖는다.
즉, 소스 반도체 소자의 소자 분리막과 게이트 반도체 소자의 소자 분리막은 그 형상이 상이하고, 따라서 소스 반도체 소자의 제조 공정과 게이트 반도체 소자의 제조 공정은 각각 별도로 진행될 수밖에 없었다.
본 발명은 상기한 문제점을 해결하기 위한 것으로, 소스 드라이버를 위한 반도체 소자와 게이트 드라이버를 위한 반도체 소자를 단일 공정으로 집적하여 디스플레이 드라이버 IC를 원 칩(one chip)화할 수 있는 반도체 장치 및 그 제조 방법을 제공하고자 한다.
본 발명의 기술적 과제는 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
상기한 기술적 과제를 해결하기 위한 본 발명의 일 실시 예에 따른 반도체 장치는, 반도체 기판에 형성된 제1 고전압 반도체 소자 및 제2 고전압 반도체 소자를 포함하고, 상기 제1 고전압 반도체 소자는, 제1 소스 영역 및 제1 드레인 영역; 상기 제1 소스 영역 및 제1 드레인 영역을 각각 감싸는 복수의 제1 드리프트 영역; 상기 복수의 제1 드리프트 영역 사이에 형성되는 제1 게이트 절연막 및 제1 게이트 전극; 및 상기 복수의 제1 드리프트 영역을 감싸는 제1 고전압 웰을 포함하고, 상기 제2 고전압 반도체 소자는, 제2 소스 영역 및 제2 드레인 영역; 상기 제2 소스 영역 및 상기 제2 드레인 영역을 각각 감싸는 복수의 제2 드리프트 영역; 및 상기 복수의 제2 드리프트 영역 사이에 형성되는 제2 게이트 절연막 및 제2 게이트 전극; 및 상기 복수의 제2 드리프트 영역을 감싸는 제2 고전압 웰을 포함하고, 상기 제1 고전압 반도체 소자는 복수의 제1 트렌치를 포함하고, 상기 제2 고전압 반도체 소자는 복수의 제2 트렌치를 포함하고, 상기 제2 트렌치의 깊이는 상기 제1 트렌치의 깊이 보다 깊게 형성될 수 있다.
또한, 상기 제1 고전압 반도체 소자는 게이트 드라이버 IC에 사용되고, 상기 제2 고전압 반도체 소자는 소스 드라이버 IC에 사용되고, 상기 게이트 드라이버 IC와 상기 소스 드라이버 IC가 하나의 칩으로 형성될 수 있다.
또한, 상기 제1 고전압 반도체 소자와 상기 제2 고전압 반도체 소자가 접하는 영역에 제1 깊이와 제2 깊이를 동시에 가지는 이중 깊이 트렌치가 형성되고, 상기 제1 깊이는 상기 제1 트렌치의 깊이와 동일하고, 상기 제2 깊이는 상기 제2 트렌치의 깊이와 동일하게 형성될 수 있다.
또한, 상기 제1 고전압 반도체 소자에 있어, 상기 복수의 제1 트렌치는 상기 제1 게이트 전극과 중첩되는 제1 얕은 트렌치와 제2 얕은 트렌치를 포함하고,
상기 제1 얕은 트렌치는 상기 제1 소스 영역과 상기 제1 게이트 전극 사이에 형성되고,
상기 제2 얕은 트렌치는 상기 제1 드레인 영역과 상기 제1 게이트 전극 사이에 형성되고, 상기 제1 트렌치의 깊이는 상기 제1 드리프트 영역의 깊이보다 얕게 형성될 수 있다.
또한, 상기 제2 고전압 반도체 소자에 있어, 상기 복수의 제2 트렌치 중에서, 상기 복수의 제2 드리프트 영역을 둘러 싸도록 형성되고, 상기 제2 트렌치의 깊이는 상기 제2 드리프트 영역의 깊이보다 깊게 형성될 수 있다.
또한, 상기 제1 고전압 반도체 소자에 있어, 상기 제1 고전압 웰의 깊이는 상기 제2 고전압 웰의 깊이 보다 깊게 형성되고, 상기 제1 게이트 절연막의 두께는 상기 제2 게이트 절연막의 두께 보다 두껍게 형성될 수 있다.
또한, 상기 제2 고전압 반도체 소자에 있어, 상기 제2 고전압 웰 아래에 고전압 딥웰을 더 포함할 수 있다.
또한, 상기 제1 고전압 반도체 소자에 있어, 상기 복수의 제1 트렌치는 상기 제1 게이트 전극과 중첩되는 제1 얕은 트렌치와 제2 얕은 트렌치를 포함하고, 상기 제1 얕은 트렌치는 상기 제1 소스 영역과 상기 제1 게이트 전극 사이에 형성되고, 상기 제2 얕은 트렌치는 상기 제1 드레인 영역과 상기 제1 게이트 전극 사이에 형성되고, 상기 복수의 제1 드리프트 영역은 상기 제1 게이트 전극과 중첩되는 제1 깊은 드리프트 영역과 제2 깊은 드리프트 영역을 포함하고, 상기 제1 깊은 드리프트 영역은 상기 제1 소스 영역과 상기 제1 얕은 트렌치를 둘러싸고, 상기 제2 깊은 드리프트 영역은 상기 제1 드레인 영역과 상기 제2 얕은 트렌치를 둘러싸는 것을 포함할 수 있다.
또한, 상기 반도체 기판에 형성된 저전압 반도체 소자를 더 포함하고, 상기 저전압 반도체 소자는, 상기 반도체 기판에 형성된 제3 소스 영역 및 제3 드레인 영역; 상기 제3 소스 영역 및 상기 제3 드레인 영역 사이에 형성되는 제3 게이트 절연막 및 제3 게이트 전극; 상기 제3 소스 영역 및 상기 제3 드레인 영역을 감싸는 저전압 웰; 및 상기 기판에 형성된 복수의 제3 트렌치(trench)를 포함하고, 상기 제3 트렌치의 깊이는 상기 제2 트렌치의 깊이 보다 얕게 형성되고, 상기 제1 트렌치의 깊이와 동일하게 형성될 수 있다.
또한, 상기 제2 고전압 반도체 소자와 상기 저전압 반도체 소자가 접하는 영역에 제1 깊이와 제2 깊이를 동시에 가지는 이중 깊이 트렌치가 형성되고, 상기 제1 깊이는 상기 제3 트렌치의 깊이와 동일하고, 상기 제2 깊이는 상기 제2 트렌치의 깊이와 동일하게 형성될 수 있다.
또한, 상기 복수의 제1 트렌치는 상기 제1 게이트 전극과 중첩되는 제1 얕은 트렌치와 제2 얕은 트렌치를 포함하고, 상기 복수의 제1 드리프트 영역은 상기 제1 게이트 전극과 중첩되는 제1 깊은 드리프트 영역과 제2 깊은 드리프트 영역을 포함하고, 상기 제1 소스 영역 방향으로, 상기 제1 게이트 전극은 상기 제1 얕은 트렌치와 상기 제1 깊은 드리프트 영역과 중첩되도록 형성되고, 상기 제1 드레인 영역 방향으로, 상기 제1 게이트 전극은 상기 제2 얕은 트렌치와 상기 제2 깊은 드리프트 영역과 중첩되도록 형성될 수 있다.
또한, 상기 제1 소스 영역 방향으로, 상기 제1 게이트 절연막은 상기 제1 얕은 트렌치와 상기 제1 깊은 드리프트 영역과 직접 접촉하면서 형성되고, 상기 제1 드레인 영역 방향으로, 상기 제1 게이트 절연막은 상기 제2 얕은 트렌치와 상기 제2 깊은 드리프트 영역과 직접 접촉하면서 형성될 수 있다.
추가로, 상기한 기술적 과제를 해결하기 위한 본 발명의 또 다른 실시 예에 따른 반도체 장치의 제조 방법은, 반도체 기판의 제1 영역에 제1 고전압 웰(well)을 형성하는 단계; 상기 제1 고전압 웰 안에 복수의 제1 드리프트 영역(drift)를 형성하는 단계; 상기 복수의 제1 드리프트 영역(drift) 안에 복수의 제1 트렌치(trench)를 형성하는 단계; 상기 반도체 기판의 제2 영역에, 상기 제1 트렌치의 깊이보다 깊은, 복수의 제2 트렌치를 형성하는 단계; 상기 제2 영역에 제2 고전압 웰을 형성하는 단계; 상기 제2 고전압 웰 안에 복수의 제2 드리프트 영역을 형성하는 단계; 상기 제1 및 제2 고전압 웰(well) 상에 각각 제1 및 제2 게이트 절연막을 형성하는 단계; 상기 제1 및 제2 게이트 절연막 상에 각각 제1 및 제2 게이트 전극을 형성하는 단계; 상기 복수의 제1 드리프트 영역(drift)에 제1 소스 영역과 제1 드레인 영역을 형성하는 단계; 및 상기 복수의 제2 드리프트 영역(drift)에 제2 소스 영역과 제2 드레인 영역을 형성하는 단계를 포함할 수 있다.
또한, 상기 제1 고전압 반도체 소자는 게이트 드라이버 IC에 사용되고, 상기 제2 고전압 반도체 소자는 소스 드라이버 IC에 사용되고, 상기 게이트 드라이버 IC와 상기 소스 드라이버 IC가 하나의 칩으로 형성될 수 있다.
또한, 상기 제1 고전압 반도체 소자와 상기 제2 고전압 반도체 소자가 접하는 영역에 제1 깊이와 제2 깊이를 동시에 가지는 이중 깊이 트렌치가 형성되고, 상기 제1 깊이는 상기 제1 트렌치의 깊이와 동일하고, 상기 제2 깊이는 상기 제2 트렌치의 깊이와 동일하게 형성될 수 있다.
또한, 상기 제1 고전압 웰의 깊이는 상기 제2 고전압 웰의 깊이 보다 깊게 형성될 수 있다.
또한, 상기 제2 고전압 웰을 형성하기 이전에, 고전압 딥웰을 형성하는 단계를 더 포함할 수 있다.
또한, 상기 반도체 기판에 저전압 반도체 소자를 형성하는 단계를 더 포함하고, 상기 저전압 반도체 소자를 형성하는 단계는, 상기 반도체 기판에 복수의 제3 트렌치를 형성하는 단계; 상기 반도체 기판에 저전압 웰을 형성하는 단계; 상기 저전압 웰 상에 제3 게이트 절연막 및 제3 게이트 전극을 형성하는 단계; 및 상기 저전압 웰에 제3 소스 영역 및 제3 드레인 영역을 형성하는 단계를 포함하고, 상기 제3 트렌치의 깊이는 상기 제2 트렌치의 깊이 보다 얕게 형성될 수 있다.
또한, 상기 복수의 제1 트렌치는 상기 제1 게이트 전극과 중첩되는 제1 얕은 트렌치와 제2 얕은 트렌치를 포함하고, 상기 복수의 제1 드리프트 영역은 상기 제1 게이트 전극과 중첩되는 제1 깊은 드리프트 영역과 제2 깊은 드리프트 영역을 포함하고, 상기 제1 소스 영역 방향으로, 상기 제1 게이트 전극은 상기 제1 얕은 트렌치와 상기 제1 깊은 드리프트 영역과 중첩되도록 형성되고, 상기 제1 드레인 영역 방향으로, 상기 제1 게이트 전극은 상기 제2 얕은 트렌치와 상기 제2 깊은 드리프트 영역과 중첩되도록 형성될 수 있다.
또한, 상기 제1 소스 영역 방향으로, 상기 제1 게이트 절연막은 상기 제1 얕은 트렌치와 상기 제1 깊은 드리프트 영역과 직접 접촉하면서 형성되고, 상기 제1 드레인 영역 방향으로, 상기 제1 게이트 절연막은 상기 제2 얕은 트렌치와 상기 제2 깊은 드리프트 영역과 직접 접촉하면서 형성될 수 있다.
본 발명의 다양한 실시 예들에 따른 반도체 장치 및 그 제조 방법에 의하면, 소스 드라이버를 위한 반도체 소자와 게이트 드라이버를 위한 반도체 소자를 단일 공정으로 집적하여 디스플레이 드라이버 IC를 원 칩(one chip)화할 수 있다.
또한, 본 발명의 다양한 실시 예들에 따른 반도체 장치 및 그 제조 방법에 의하면, 디스플레이 드라이버 IC를 원 칩화 함으로써, 드라이버 IC의 패키지(package) 비용을 줄이고, 표시 장치의 베젤(bezel) 크기를 줄여 디스플레이 표시 영역을 확대할 수 있는 효과가 있다.
본 발명에서 얻을 수 있는 효과는 이상에서 언급한 효과들로 제한되지 않으며, 언급하지 않은 또 다른 효과들은 아래의 기재로부터 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시 예에 따른 디스플레이 장치를 개념적으로 도시한 도면이다.
도 2는 본 발명의 일 실시 예에 따라, 소스-게이트 드라이브 IC를 하나의 반도체 IC로 제조하여 디스플레이 장치에 적용한 일 예를 도시한 도면이다.
도 3은 본 발명의 일 실시 예에 따른 반도체 장치의 단면도를 도시한 도면이다.
도 4는 본 발명의 일 실시 예에 따른 제1 고전압 반도체 소자와 비교 예에 따른 제1 고전압 반도체 소자를 비교 설명하기 위한 도면이다.
도 5 및 도 6은 본 발명의 다른 일 실시 예에 따른 제2 고전압 반도체 소자와 비교 예에 따른 제2 고전압 반도체 소자를 비교 설명하기 위한 도면이다.
도 7은 본 발명의 일 실시 예에 따라, 제1 및 제2 고전압 반도체 소자가 접하는 영역에 형성된 이중 깊이 트렌치의 단면도를 도시한 도면이다.
도 8은 본 발명의 일 실시 예에 따른 반도체 장치의 제조 방법 흐름도를 도시한 도면이다.
도 9a 내지 도 9i는 본 발명의 일 실시 예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도를 도시한 도면이다.
도 10은 본 발명의 다른 일 실시 예에 따른 반도체 장치의 단면도를 도시한 도면이다.
도면의 설명과 관련하여, 동일 또는 유사한 구성요소에 대해서는 동일 또는 유사한 참조 부호가 사용될 수 있다.
이하, 첨부된 도면을 참조하여 본 명세서에 개시된 실시 예를 상세히 설명하되, 도면 부호에 관계없이 동일하거나 유사한 구성요소는 동일한 참조 번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
이하의 설명에서 사용되는 구성요소에 대한 접미사 '모듈' 또는 '부'는 명세서 작성의 용이함만이 고려되어 부여되거나 혼용되는 것으로서, 그 자체로 서로 구별되는 의미 또는 역할을 갖는 것은 아니다. 또한, '모듈' 또는 '부'는 소프트웨어 구성요소 또는 FPGA(field programmable gate array), ASIC(application specific integrated circuit)과 같은 하드웨어 구성요소를 의미할 수 있으며, '부' 또는 '모듈'은 어떤 역할들을 수행한다. 그렇지만 '부' 또는 '모듈'은 소프트웨어 또는 하드웨어에 한정되는 의미는 아니다. '부' 또는 '모듈'은 어드레싱할 수 있는 저장 매체에 있도록 구성될 수도 있고 하나 또는 그 이상의 프로세서들을 재생시키도록 구성될 수도 있다. 따라서, 일 예로서 '부' 또는 '모듈'은 소프트웨어 구성요소들, 객체지향 소프트웨어 구성요소들, 클래스 구성요소들 및 태스크 구성요소들과 같은 구성요소들과, 프로세스들, 함수들, 속성들, 프로시저들, 서브루틴들, 프로그램 코드의 세그먼트들, 드라이버들, 펌웨어, 마이크로코드, 회로, 데이터, 데이터베이스, 데이터 구조들, 테이블들, 어레이들, 및 변수들을 포함할 수 있다. 구성요소들과 '부' 또는 '모듈'들 안에서 제공되는 기능은 더 작은 수의 구성요소들 및 '부' 또는 '모듈'들로 결합되거나 추가적인 구성요소들과 '부' 또는 '모듈'들로 더 분리될 수 있다.
본 발명의 몇몇 실시예들과 관련하여 설명되는 방법 또는 알고리즘의 단계는 프로세서에 의해 실행되는 하드웨어, 소프트웨어 모듈, 또는 그 2 개의 결합으로 직접 구현될 수 있다. 소프트웨어 모듈은 RAM 메모리, 플래시 메모리, ROM 메모리, EPROM 메모리, EEPROM 메모리, 레지스터, 하드 디스크, 착탈형 디스크, CD-ROM, 또는 당업계에 알려진 임의의 다른 형태의 기록 매체에 상주할 수도 있다. 예시적인 기록 매체는 프로세서에 커플링되며, 그 프로세서는 기록 매체로부터 정보를 판독할 수 있고 저장 매체에 정보를 기입할 수 있다. 다른 방법으로, 기록 매체는 프로세서와 일체형일 수도 있다. 프로세서 및 기록 매체는 주문형 집적회로(ASIC) 내에 상주할 수도 있다. ASIC은 사용자 단말기 내에 상주할 수도 있다.
본 명세서에 개시된 실시 예를 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 본 명세서에 개시된 실시 예의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다. 또한, 첨부된 도면은 본 명세서에 개시된 실시 예를 쉽게 이해할 수 있도록 하기 위한 것일 뿐, 첨부된 도면에 의해 본 명세서에 개시된 기술적 사상이 제한되지 않으며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1, 제2 등과 같이 서수를 포함하는 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되지는 않는다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
어떤 구성요소가 다른 구성요소에 '연결되어' 있다거나 '접속되어' 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 '직접 연결되어' 있다거나 '직접 접속되어' 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다.
도 1은 본 발명의 일 실시 예에 따른 디스플레이 장치를 개념적으로 도시한 도면이다.
도 1을 참조하면, 디스플레이 장치(100)는 디스플레이 패널(110), 타이밍 컨트롤러(120), 소스 드라이버 IC(130) 및 게이트 드라이버 IC(140)를 포함할 수 있다.
실시 예들에 따라, 디스플레이 장치(100)는, 이미지 또는 영상을 표시할 수 있는 장치일 수 있다. 예컨대, 디스플레이 장치(100)는 텔레비전(TV), 스마트 폰(smartphone), 태블릿 PC(tablet personal computer), 이동 전화기(mobile phone), 화상 전화기, 전자북 리더기(e-book reader), 컴퓨터(computer), 카메라(camera), 또는 웨어러블 장치(wearable device) 등에서 이미지 또는 영상을 표시할 수 있는 장치를 의미할 수 있으나, 이에 한정되지 않는다.
디스플레이 패널(110)은 행과 열로 배열되는 다수의 서브 픽셀(P)들을 포함할 수 있다. 예컨대, 디스플레이 패널(110)은 LED(light emitting diode) 디스플레이, OLED(organic LED) 디스플레이, AMOLED(active-matrix OLED) 디스플레이, ECD(Electrochromic Display), DMD(Digital Mirror Device), AMD(Actuated Mirror Device), GLV(Grating Light Valve), PDP(Plasma Display Panel), ELD(Electro Luminescent Display), VFD(Vacuum Fluorescent Display) 중 하나로 구현될 수 있으나 이에 한정되는 것은 아니다.
디스플레이 패널(110)은 행으로 배열되는 복수의 게이트 라인들(GL1~GLn; n은 자연수), 열로 배열되는 복수의 데이터 라인들(DL1~DLm; m은 자연수), 그리고 복수의 게이트 라인들(GL1~GLn) 및 복수의 데이터 라인들(DL1~DLm)의 교차 지점에 형성된 서브 픽셀들(P)을 포함할 수 있다. 디스플레이 패널(110)은 복수의 수평 라인을 포함하며, 하나의 수평 라인은 하나의 게이트 라인에 연결되는 서브 픽셀들(P)로 구성된다. 하나의 수평 라인 시간(horizontal time, H) 동안, 하나의 수평 라인에 배열된 서브 픽셀들이 구동되며, 다음 1H 시간 동안, 다른 하나의 수평 라인에 배열된 서브 픽셀들이 구동될 수 있다.
일 실시 예에 따라 서브 픽셀들(P)은 발광 다이오드(Light Emitting Diode, LED)와 발광 다이오드를 독립적으로 구동하는 다이오드 구동 회로를 포함할 수 있다. 다이오드 구동 회로는 하나의 게이트 라인과 하나의 데이터 라인에 연결되고, 발광 다이오드는 다이오드 구동 회로와 전원 전압(예컨대, 접지 전압) 사이에 연결될 수 있다.
다이오드 구동 회로는 게이트 라인(GL1~GLn)에 연결된 스위칭 소자, 예컨대 박막 트랜지스터(Thin Film Transistor (TFT))를 포함할 수 있다. 게이트 라인(GL1~GLn)으로부터 게이트 온(ON) 신호가 인가되어 상기 스위칭 소자가 턴-온 되면, 다이오드 구동 회로는 다이오드 구동 회로에 연결된 데이터 라인(DL1~DLm)으로부터 수신되는 영상 신호(또는 화소 신호라고 함)를 발광 다이오드로 공급할 수 있다. 발광 다이오드는 영상 신호에 대응하는 광 신호를 출력할 수 있다.
서브 픽셀들(P) 각각은 적색 광을 출력하는 적색 소자(R), 녹색 광을 출력하는 녹색 소자(G), 및 청색 광을 출력하는 청색 소자(B) 중 하나일 수 있고, 디스플레이 패널(110)에서 적색 소자, 녹색 소자 및 청색 소자가 다양한 방식에 따라 배열될 수 있다. 실시 예들에 따라, 디스플레이 패널(110)의 서브 픽셀들(P)은 R, G, B, G 또는 B, G, R, G 등의 순서로 반복 배열될 수 있다. 예컨대, 디스플레이 패널(110)의 화소(pixel)들은 RGB 스트라이프 구조 또는 RGB 펜타일 구조에 따라 배열될 수 있으나, 이에 한정되는 것은 아니다.
게이트 드라이버 IC(140)는 게이트 제어신호(GCS)에 응답하여 복수의 게이트 라인들(GL1~GLn)에 게이트 온 신호를 순차적으로 제공할 수 있다. 예를 들어, 게이트 제어신호(GCS)는 게이트 온 신호의 출력 시작을 지시하는 게이트 스타트 펄스 및 게이트 온 신호의 출력 시점을 제어하는 게이트 쉬프트 클록 등을 포함할 수 있다.
게이트 드라이버 IC(140)는 게이트 스타트 펄스가 인가되면, 게이트 쉬프트 클록에 응답하여 게이트 온 신호(예를 들어, 논리 하이의 게이트 전압)를 순차적으로 생성하고, 게이트 온 신호를 복수의 게이트 라인들(GL1~GLn)에 순차적으로 제공할 수 있다. 이 때, 복수의 게이트 라인들(GL1~GLn)에 게이트 온 신호가 제공되지 않는 기간에는 게이트 오프 신호(예를 들어, 논리 로우의 게이트 전압)가 복수의 게이트 라인들(GL1~GLn)로 공급된다.
소스 드라이버 IC(130)는 데이터 제어신호(DCS)에 응답하여, 디지털 영상 데이터(DATA)를 아날로그 영상 신호들로 변환하고, 변환된 영상 신호들을 복수의 데이터 라인들(DL1~DLm)에 제공할 수 있다. 소스 드라이버 IC(130)는 1H 시간 동안, 하나의 수평 라인에 해당하는 영상 신호를 복수의 데이터 라인들(DL1~DLm)에 제공할 수 있다.
타이밍 컨트롤러(120)는 외부로부터 비디오 영상 데이터(RGB)를 수신하고, 비디오 영상 데이터(RGB)를 영상 처리하거나 또는 디스플레이 패널(110)의 구조에 맞도록 변환하여 디지털 영상 데이터(DATA)를 생성할 수 있다. 타이밍 컨트롤러(120)는 디지털 영상 데이터(DATA)를 소스 드라이버 IC(130)로 전송할 수 있다.
타이밍 컨트롤러(120)는 외부의 호스트 장치로부터 다수의 제어신호들을 수신할 수 있다. 상기 제어신호들은 수평 동기 신호(Hsync), 수직 동기 신호(Vsync) 및 클럭 신호(DCLK)를 포함할 수 있다.
타이밍 컨트롤러(120)는 수신된 제어신호들에 기초하여 게이트 드라이버 IC(140)와 소스 드라이버 IC(130)를 제어하기 위한 게이트 제어신호(GCS), 데이터 제어신호(DCS)를 생성할 수 있다. 타이밍 컨트롤러(120)는 게이트 제어신호(GCS)와 데이터 제어신호(DCS)에 기초하여 게이트 드라이버 IC(140)와 소스 드라이버 IC(130)의 다양한 작동 타이밍을 제어할 수 있다.
실시 예들에 따라, 타이밍 컨트롤러(120)는 게이트 제어신호(GCS)에 기초하여 게이트 드라이버 IC(140)가 복수의 게이트 라인들(GL1~GLn)을 구동하도록 게이트 드라이버 IC(140)를 제어할 수 있다. 타이밍 컨트롤러(120)는 데이터 제어신호(DCS)에 기초하여 소스 드라이버 IC(130)가 복수의 데이터 라인들(DL1~DLm)에 영상 신호를 제공하도록 소스 드라이버 IC(130)를 제어할 수 있다.
도 1의 실시 예에서는 타이밍 컨트롤러(120), 소스 드라이버 IC(130) 및 게이트 드라이버 IC(140)를 별도의 모듈인 것으로 도시하였으나, 이들을 하나의 디스플레이 드라이버 IC로 집적하여 제조하는 것도 가능하다. 발명은 단일 공정을 통해 소스 드라이버 IC(130)를 구동하기 위한 소스 반도체 소자와 게이트 드라이버 IC(140)를 구동하기 위한 게이트 반도체 소자를 하나의 디스플레이 드라이버 IC에 집적하는 것을 주 특징으로 한다. 이와 관련해서는 이하에서 보다 상술하기로 한다.
도 2는 본 발명의 일 실시 예에 따른 베젤리스 (Bezel-less) 디스플레이 (display)를 도시한 도면이다.
예를 들어, 베젤리스 TV(170)에 소스 드라이브 IC와 게이트 드라이브 IC를 하나로 합친 반도체 IC(150)를 사용할 수 있다. 베젤리스 TV(170)는 IC를 넣을 공간이 많지 않아서 화면 하단에 몰아서 넣을 필요가 있다. 종래는 게이트 드라이버 IC(GHV 소자, 140)와 소스 드라이버 IC(SHV 소자, 130)를 교차로 배치하지만, 본 발명에서는 게이트 드라이버 IC(140)와 소스 드라이버 IC(130)를 하나의 웨이퍼 위에 형성할 수 있다. 그래서 게이트 드라이버 IC(140)와 소스 드라이버 IC(130)가 두 개의 칩으로 각각 존재하는 것이 아니라, 하나의 반도체 기판에 하나의 칩(one chip, 150)으로 제조할 수 있다. 그래서 칩 크기 감소뿐 아니라 패키지 비용도 절감할 수 있다.
도 3은 본 발명의 일 실시 예에 따른 반도체 장치의 단면도를 도시한 도면이다.
도 3을 참조하면, 제1 영역, 제2 영역 및 제3 영역으로 정의된 반도체 기판(200)의 제1 영역에는 제1 고전압 반도체 소자(10)가 위치하고, 제2 영역에는 제2 고전압 반도체 소자(20)가 위치하며, 제3 영역에는 저전압 반도체 소자(30)가 위치할 수 있다.
예를 들어, 제1 고전압 반도체 소자(또는 GHV 소자) (10)는 게이트 드라이버 IC(140)일 수 있으며, 게이트 라인들을 구동하기 위한 반도체 소자로서, 40V 이상의 고전압 반도체 소자를 포함할 수 있다.
제2 고전압 반도체 소자 (또는 SHV 소자) (20)는 소스 드라이버 IC(130)일 수 있으며, 데이터 라인들을 구동하기 위한 반도체 소자로서, 9V 이상의 고전압 반도체 소자를 포함할 수 있다.
저전압 반도체 소자 (또는 LV 소자) (30)는 게이트 드라이버 또는 소스 드라이버를 제어하는 논리 소자를 구현하기 위한 반도체 소자로서, 5V 미만의 저전압(LV) 반도체 소자(30)을 포함할 수 있다. 이 경우, 저전압 반도체 소자(30)는 제1 고전압 반도체 소자(10)와 함께 동작하거나, 또는 제2 고전압 반도체 소자(20)와 함께 동작할 수 있다.
그리고 저전압 반도체 소자(30)는 하나 이상의 동작 전압에서 동작하는 소자를 포함할 수 있다. 예를 들어, 저전압 반도체 소자(30)는 동작 전압이 1.2V 또는 1.8V로 동작하는 두개의 소자를 포함할 수 있다. 즉, 동작 전압이 1.2V의 LV 반도체 소자를 사용하는 경우 매우 낮은 전압이어서 외부로부터 노이즈(noise)가 들어올 경우 오동작 가능성이 있기 때문이다. 그 경우, 1.8V로 먼저 받아들이고 내부는 1.2V로 구동하는 경우가 있을 수 있다.
제1 고전압 반도체 소자(10)는 제1 고전압 웰(211), 제1 드리프트 영역(212), 제1 트렌치(213s), 제1 게이트 절연막(214), 제1 게이트 전극(215), 제1 소스 영역(216), 제1 드레인 영역(217), 및 제1 웰탭(218)을 포함할 수 있다.
제1 고전압 웰(211)은 고전압용 P형 웰 영역(GHV PW)과 고전압용 N형 웰 영역(GHV NW)을 포함할 수 있다. 고전압용 P형 웰 영역(GHV PW)은 P형 불순물로 도핑된 영역으로 다수의 정공이 포함된 영역이고, 반대로 고전압용 N형 웰 영역(GHV NW)은 N형 불순물로 도핑된 영역으로 다수의 전자가 포함된 영역일 수 있다.
일 실시 예에 따르면, 제1 고전압 웰(211)의 깊이는 제2 영역 또는 제3 영역에 형성되는 웰(221, 231)의 깊이 보다 깊게 형성될 수 있다. 이는, 제1 고전압 웰(211)에서 형성되는 반도체 소자가 제2 영역 또는 제3 영역에서 형성되는 반도체 소자 보다 더 높은 온도에서 제조되기 때문이다. 이에 대해서는, 이하의 제조 방법에서 보다 상술하기로 한다.
또한, 일 실시 예에 따르면, 제1 고전압 웰(211) 안에는 고농도 도핑 영역의 전계를 완화하기 위한 복수의 제1 드리프트 영역(212)을 형성할 수 있다. 예를 들어, 고전압용 P형 웰 영역(GHV PW) 안에는 한 쌍의 N형 저농도 제1 드리프트 영역(ND)을 형성하고, 반대로 고전압용 N형 웰 영역(GHV NW) 안에는 또 다른 한 쌍의 P형 저농도 제1 드리프트 영역(PD)을 형성할 수 있다.
반도체 기판(200) 상의 제1 드리프트 영역(212) 사이에는 제1 게이트 절연막(214)과 제1 게이트 전극(215)이 중첩하여 위치하며, 그 하부의 제1 고전압 웰(211)은 채널 영역을 형성할 수 있다. 일 실시 예에 따르면, 제1 게이트 절연막(214)의 두께는 제2 영역 또는 제3 영역에 형성되는 게이트 절연막의 두께 보다 두껍게 형성될 수 있다.
그리고 제1 게이트 절연막(214) 및 제1 게이트 전극(215)을 형성한 이후에 LDD (Lightly Doped Drain) 영역을 형성할 수도 있다. LDD (Lightly Doped Drain) 영역은 제1 소스 영역(216) 및 제1 드레인 영역(217)의 근처에 형성되어 제1 고전압 반도체 소자의 누설 전류(leakage current)를 감소시킬 수 있다.
제1 고전압 반도체 소자(10)의 제1 게이트 전극(215)의 양 측에는 제1 소스 영역(216) 및 제1 드레인 영역(217)이 각각 형성될 수 있다. 제1 소스 영역(216)과 제1 게이트 전극(215) 사이에는 제1 트렌치(213s, left)가 형성될 수 있다. 또한 제1 드레인 영역(217)과 제1 게이트 전극(215) 사이에는 제1 트렌치(213s, right)가 각각 형성될 수 있다. 제1 고전압 반도체 소자(10)가 40V 이상에서 동작하기 때문에 얇은 제1 게이트 절연막(214)을 보호하기 위하여 제1 소스 영역(216) 및 제1 드레인 영역(217)과 제1 게이트 전극(215) 사이에 각각 제1 트렌치(213s)가 필요할 수 있다. 제1 트렌치(213s) 안에는, 예를 들어, 산화막과 같은 절연 물질이 채워질 수 있다.
또한, 일 실시 예에 따르면, 소자 간의 분리를 위해 제1 영역의 제1 고전압 반도체 소자(10)는 추가의 제1 트렌치(213)를 포함할 수 있다. 제1 트렌치(213)는 반도체 기판(200) 상에서 반도체 소자 간의 분리를 위해 복수의 분리 영역에 위치할 수 있으며, 바람직하게는 STI(Short Trench Isolation) 구조를 가질 수 있다. 일 실시 예에 따라, 제1 트렌치(213)의 깊이는 0.3 - 0.5 um 일 수 있다.
또한, 일 실시 예에 따르면, 제1 드리프트 영역(212)이 형성되지 않은 제1 고전압 웰(211) 표면에는 제1 웰탭(well tab, 218)이 형성될 수 있다. 제1 웰탭(218)은 제1 고전압 웰(211)의 저항을 감소시키고, 제1 고전압 웰(211)에 바이어스(bias) 전압 또는 그라운드(ground) 전압을 인가하기 위한 역할을 수행할 수 있다. 제1 웰탭(218)은 하부에 존재하는 제1 고전압 웰(211)과 동일한 도전형을 가질 수 있으며, 제1 고전압 웰(211)보다 높은 불순물 도핑 농도를 가질 수 있다.
도 3을 참조하면, 제2 고전압 반도체 소자(20)는 제2 고전압 딥웰(220), 제2 고전압 웰(221), 제2 드리프트 영역(222), 제2 트렌치(223), 제2 게이트 절연막(224), 제2 게이트 전극(225), 제2 소스 영역(226), 제2 드레인 영역(227), 및 제2 웰탭(228)을 포함할 수 있다.
제2 고전압 딥웰(220, HDNW)은 N형 불순물로 도핑된 영역으로, 제2 고전압 반도체 소자(20)를 기판과 전기적으로 분리하여 사용 전압 결정에 유리하도록 도움을 줄 수 있다. 예를 들어, 제2 고전압 딥웰(220)이 없는 경우에, 제1 고전압 반도체 소자(10)의 고전압용 P형 웰 영역(GHV PW)과 제2 고전압 반도체 소자(20)의 고전압용 P형 웰 영역(SHV PW)이 서로 기판을 통해 전기적으로 연결될 수 있다. 그럴 경우 제1 고전압 반도체 소자(10)와 제2 고전압 반도체 소자(20)의 사용 전압을 서로 다르게 할 수 없다. 그런데 제2 고전압 반도체 소자(20)의 고전압용 P형 웰 영역(SHV PW) 아래에 제2 고전압 딥웰(HDNW, 220)을 배치하면, 제1 고전압 반도체 소자(10)의 고전압용 P형 웰 영역(GHV PW)과 제2 고전압 반도체 소자(20)의 고전압용 P형 웰 영역(SHV PW)이 서로 전기적으로 분리되어, 원하는 사용 전압 결정을 할 수 있는 장점이 있다. 또한 백 바이어스(back bias)를 설정하는 것이 쉬워질 수 있다.
제2 고전압 딥웰(220, HDNW) 상에 제2 고전압 웰(221)을 형성할될 수 있다. 제2 고전압 웰(221)은 고전압용 P형 웰 영역(SHV PW)과 고전압용 N형 웰 영역(SHV NW)으로 구성되며, 고전압용 P형 웰 영역(SHV PW)은 P형 불순물로 도핑된 영역으로 다수의 정공이 포함된 영역이고, 반대로 고전압용 N형 웰 영역(SHV NW)은 N형 불순물로 도핑된 영역으로 다수의 전자가 포함된 영역일 수 있다.
제2 고전압 웰(221) 안에는 고농도 도핑 영역의 전계를 완화하기 위한 복수의 제2 드리프트 영역(222)을 형성할 수 있다. 예를 들어, 고전압용 P형 웰 영역(SHV PW) 안에는 한 쌍의 N형 저농도 제2 드리프트 영역(222, ND)을 형성하고, 반대로 고전압용 N형 웰 영역(SHV NW) 안에는 또 다른 한 쌍의 P형 저농도 제2 드리프트 영역(222, PD)을 형성할 수 있다.
반도체 기판(200) 상의 제2 드리프트 영역(222) 사이에는 제2 게이트 절연막(224)과 제2 게이트 전극(225)가 형성되며, 그 하부의 제2 고전압 웰(221) 영역은 채널 영역을 형성할 수 있다. 여기서 제2 게이트 전극(225)은 복수의 제2 드리프트 영역(222)과 중첩되도록 형성된다.
제2 게이트 절연막(224) 및 제2 게이트 전극(225)을 형성한 이후에 LDD (Lightly Doped Drain) 영역을 형성할 수도 있다. LDD (Lightly Doped Drain) 영역은 제2 소스 영역(226) 및 제2 드레인 영역(227)의 근처에 형성되어 제2 고전압 반도체 소자(20)의 누설 전류(leakage current)를 감소시킬 수 있다.
또한, 제2 게이트 전극(225)의 양 측에는 제2 소스 영역(226) 및 제2 드레인 영역(227)이 각각 형성될 수 있다. 제2 소스 영역(226) 및 제2 드레인 영역(227)은 각각 제2 드리프트 영역(222) 안에 각각 형성될 수 있다.
또한, 일 실시 예에 따르면, 제2 영역의 제2 고전압 반도체 소자(20)는 적어도 하나의 제2 트렌치(223)를 포함할 수 있다. 제2 트렌치(223)는 반도체 기판(200) 상에서 반도체 소자 간의 분리를 위해 복수의 분리 영역에 배치될 수 있으며, 바람직하게는 MTI(Medium Trench Isolation) 구조를 가질 수 있다. 제2 트렌치(223)의 깊이는 0.6 - 3 um 범위로, 제1 트렌치(213)의 깊이보다 깊게 형성될 수 있다. 소자 간의 분리를 위해 제2 트렌치(223) 안에는, 예를 들어, 산화막과 같은 절연 물질이 채워질 수 있다. 제2 트렌치(223)는 제2 소스 영역(226), 제2 드레인 영역(227), 복수의 제2 드리프트 영역(222)과 접하면서 형성될 수 있다.
또한, 일 실시 예에 따르면, 제2 드리프트 영역(222)이 형성되지 않은 제2 고전압 웰(221) 표면에는 제2 웰탭(well tab, 228)이 형성될 수 있다. 제2 웰탭(228)은 제2 고전압 웰(221)의 저항을 감소시키고, 제2 고전압 웰(221)에 바이어스(bias) 전압 또는 그라운드(ground) 전압을 인가하기 위한 역할을 수행할 수 있다. 제2 웰탭(228)은 하부에 존재하는 제2 고전압 웰(221)과 동일한 도전형을 가질 수 있으며, 제2 고전압 웰(221)보다 높은 불순물 도핑 농도를 가질 수 있다.
도 3을 참조하면, 저전압 반도체 소자(30)는 저전압 딥웰(DNW, 231), 저전압 웰(232), 제3 트렌치(233), 제3 게이트 절연막(234), 제3 게이트 전극(235), 제3 소스 영역(236) 제3 드레인 영역(237) 및 제3 웰탭(238)을 포함할 수 있다.
저전압 딥웰(DNW, 231)은 제1 고전압 반도체 소자(GHV 소자, 10)의 노이즈(noise) 영향을 최소화하기 위한 것이다. 예를 들어, 저전압(LV) 영역은 저전압 딥웰(231) 없이 바로 저전압 웰(LV NW 및 LV PW)(232)을 형성하면 하부의 반도체 기판(200)과 저전압 웰(LV PW)(232)이 연결되므로 제1 고전압 반도체 소자(10)의 제1 고전압 웰(GHV PW)(211)과 전기적으로 연결되는 셈이다. 그래서 실제 칩(chip) 구동 시 제1 고전압 반도체 소자(10)의 제1 고전압 웰(GHV PW)(211) 전위의 노이즈가 저전압 웰(LV PW) 영역에 영향을 줄 수 있다. 따라서 제1 고전압 반도체 소자(10)와 같이 사용할 경우 저전압(LV) 반도체 소자(30)가 형성되는 영역에 저전압 딥웰(231)을 형성하는 것이 바람직할 수 있다.
그리고 저전압 딥웰(231) 안에는 저전압 웰(232)이 형성될 수 있으며, 저전압 웰(232)은 저전압용 P형 웰 영역(LV PW)과, 저전압용 N형 웰 영역(LV NW)으로 이루어질 수 있다. 저전압용 P형 웰 영역(LV PW)은 P형 불순물로 도핑된 영역으로 다수의 정공이 포함된 영역이고, 반대로 저전압용 N형 웰 영역(LV NW)은 N형 불순물로 도핑된 영역으로 다수의 전자가 포함된 영역일 수 있다. 저전압 웰(232) 상에는 제3 게이트 절연막(234)과 제3 게이트 전극(235)이 중첩하여 위치하며, 그 하부의 저전압 웰(232)은 채널 영역을 형성할 수 있다.
제3 게이트 전극(235)의 양 측에는 제3 소스 영역(236) 및 제3 드레인 영역(237)이 각각 형성될 수 있다. 경우에 따라, 제3 게이트 절연막(234) 및 제3 게이트 전극(235)을 형성한 이후에 LDD (Lightly Doped Drain) 영역을 형성할 수도 있다. LDD (Lightly Doped Drain) 영역은 제3 소스 영역(236) 및 제3 드레인 영역(237)의 근처에 형성되어 저전압 반도체 소자의 누설 전류(leakage current)를 감소시킬 수 있다.
또한, 도 3을 참조하면, 제3 영역의 저전압 반도체 소자(30)는 추가적으로 적어도 하나의 제3 트렌치(233)를 포함할 수 있다. 제3 트렌치(233)는 반도체 장치의 제조 공정에 따라 제1 트렌치(221) 또는 제2 트렌치(223)일 수 있다. 일 실시 예에 따라, 제3 트렌치(233)가 제1 트렌치(221)와 동일한 경우, 디스플레이 드라이버 IC의 면적을 감소시켜 디스플레이 표시 장치의 설계 기준이 되는 최소 수치를 확보할 수 있다. 반대로, 제3 트렌치(233)가 제2 트렌치(223)와 동일한 경우, 디스플레이 드라이버 IC의 면적이 커지더라도, 제조 공정 비용을 절감시킬 수 있는 효과가 있다.
또한, 일 실시 예에 따르면, 제3 소스 및 제3 드레인 영역(236, 237)이 형성되지 않은 저전압 웰(232) 표면에는 제3 웰탭(well tab, 238)이 형성될 수 있다. 제3 웰탭(238)은 저전압 웰(232)의 저항을 감소시키고, 저전압 웰(232)에 바이어스(bias) 전압 또는 그라운드(ground) 전압을 인가하기 위한 역할을 수행할 수 있다. 제3 웰탭(238)은 하부의 저전압 웰(232)과 동일한 도전형을 가질 수 있으며, 저전압 웰(232)보다 높은 불순물 도핑 농도를 가질 수 있다.
이상에서는, 반도체 기판(200) 상에 제1 고전압 반도체 소자(10), 제2 고전압 반도체 소자(20) 및 저전압 반도체 소자(30)가 각각 배치되는 것에 대해 설명하였다. 다만, 이에 한정되는 것은 아니며, 실시 예에 따라, 반도체 기판(200) 상에 제1 고전압 반도체 소자(10), 제2 고전압 반도체 소자(20) 및 저전압 반도체 소자(30) 중 적어도 하나 또는 둘이 조합하여 배치될 수도 있다.
본 발명에서 제안하는 제1 고전압 반도체 소자(10), 제2 고전압 반도체 소자(20) 및 저전압 반도체 소자(30)가 포함된 반도체 장치의 제조 방법에 대한 설명에 앞서, 본 발명의 반도체 소자와 본 발명과 다른 반도체 소자의 단면도를 비교 설명하도록 한다,
도 4는 본 발명의 일 실시 예에 따른 제1 고전압 반도체 소자의 단면도를 도시한 도면이다. 구체적으로, 도 4의 (a)는 본 발명의 일 실시 예에 따른 제1 고전압 반도체 소자의 단면도를 도시하고, 도 4의 (b) 및 (c)는 비교 예에 따른 제1 고전압 반도체 소자의 단면도를 도시한다.
도 4를 참조하면, 제1 고전압 반도체 소자(10)에 형성되는 복수의 제1 트렌치는 제1 게이트 전극(215)과 제1 소스 영역(2165) 사이 및 제1 게이트 전극(215)과 제1 드레인 영역(217) 사이에 형성되고, 제1 드리프트 영역(212)에도 형성되는 제1 트렌치(213s, 도 4의 (a) 참조)를 포함할 수 있다. 여기서 제1 게이트 전극(215)과 중첩되는 적어도 2개 이상의 복수의 제1 트렌치(213s)가 형성된다. 소자의 구조를 설명하기 쉽도록 상기 2개의 제1 트렌치(213s) 중에서 왼쪽에 있는 제1 트렌치(213s)를 제1 얕은 트렌치(213s, left)라고 하고, 오른쪽에 있는 제1 트렌치(213s)를 제2 얕은 트렌치(213s, right)라고 하겠다. 마찬가지로, 제1 게이트 전극(215)과 중첩되는 적어도 2개 이상의 복수의 제1 드리프트 영역(212)가 형성된다. 소자의 구조를 설명하기 쉽도록 상기 2개의 제1 드리프트 영역(212) 중에서 왼쪽에 있는 제1 드리프트 영역(212)를 제1 깊은 드리프트 영역(212, left)라고 하고, 오른쪽에 있는 제1 드리프트 영역(212)를 제2 깊은 드리프트 영역(212, right)라고 하겠다.
그래서 제1 소스 영역(215) 방향으로, 제1 게이트 절연막(214)과 제1 게이트 전극(215)은 제1 얕은 트렌치(213s, left)과 제1 깊은 드리프트 영역(212, left)과와 중첩되도록 형성된다. 그래서 제1 게이트 절연막(214)은 제1 얕은 트렌치(213s, left)와 제1 깊은 드리프트 영역(212, left)과와 직접 접촉하면서 형성될 수 있다.
마찬가지로, 제1 드레인 영역(217) 방향으로 제1 게이트 절연막(214)과 제1 게이트 전극(215)은 제2 얕은 트렌치(213s, right)와 제2 깊은 드리프트 영역(212, right)과와 중첩되도록 형성된다. 그래서 제1 게이트 절연막(214)은 제2 얕은 트렌치(213s, right)와 제2 깊은 드리프트 영역(212, right)과와 직접 접촉하면서 형성될 수 있다.
앞서 언급한 것처럼, 제1 소스 영역(216)과 제1 게이트 전극(215) 사이에는 제1 얕은 트렌치(213s, left)가 형성될 수 있다. 또한 제1 드레인 영역(217)과 제1 게이트 전극(215) 사이에는 제2 얕은 트렌치(213s, right)가 각각 형성될 수 있다. 제1 고전압 반도체 소자(10)가 40V 이상에서 동작하기 때문에 얇은 제1 게이트 절연막(214)을 보호하기 위하여 제1 소스 영역(216) 및 제1 드레인 영역(217)과 제1 게이트 전극(215) 사이에 제1 및 제2 얕은 트렌치(213s)가 필요할 수 있다
제1 고전압 반도체 소자(10)가 정상적으로 작동하기 위해서, 상기 제1 트렌치(213s)의 깊이는 제1 드리프트 영역(212)의 깊이보다 작아야 한다. 만약 더 깊은 깊이를 갖게 되면 소자로서 기능으로 할 수 없다.
예를 들어, 제1 트렌치(213s)가 제1 고전압 반도체 소자(20)의 제2 트렌치(223)와 동일한 깊이를 갖는 경우(도 4의 (b) 참조), 앞서 언급한 것처럼, 제1 트렌치(213s)의 깊이가 제1 드리프트 영역(212)의 깊이보다 깊게 형성되어, 전류가 흐를 수 없게 되는 문제점이 있다.
또한 제1 트렌치(213s) 대신 LOCOS 형태(도 4의 (c) 참조)의 분리막을 사용할 수 있지만, 그럴 경우, 칩의 면적이 넓어지는 단점이 있다. 그래서 제1 고전압 반도체 소자(10) 영역에서 게이트 드라이브 소자가 형성되는 영역의 주변에는 제1 깊이를 갖는 제1 트렌치(213s, 도 4의 (a) 참조)를 형성하는 것이 바람직할 수 있다.
도 5는 본 발명의 다른 일 실시 예에 따른 제2 고전압 반도체 소자의 단면도를 도시한 도면이다.
참고로, 도 5에 도시된 바와 같이, 제2 고전압 반도체 소자에서 제2 게이트 절연막 및 제2 게이트 전극은 제2 트렌치 위에 형성될 수 있다. 즉, 제2 트렌치는 제2 소스 영역 및 제2 드레인 영역 사이에 형성될 수 있다. 다만, 이러한 구조는 제2 고전압 반도체 소자에 한정되는 것은 아니며, 제1 고전압 반도체 소자에 적용될 수도 있다.
구체적으로, 도 5의 (a)는 비교 예에 따른 제2 고전압 반도체 소자의 단면도를 도시하고, 도 5의 (b)는 본 발명의 다른 실시 예에 따른 제2 고전압 반도체 소자의 단면도를 도시한다.
도 5의 (a)를 참조하면, 제2 영역의 제2 고전압 반도체 소자(20)에 제1 깊이를 갖는 제1 트렌치(213)을 적용할 경우 제2 드리프트 영역(222a, 222b)이 제1 트렌치(213)의 깊이보다 더 아래까지 연장되어 형성될 수 있다. 그럴 경우, 제2 드리프트 영역(222a, 222b)을 형성하기 위한 이온 주입 포토 얼라인 (Photo align)이 필요하다.
또한 필드 절연막 위에 게이트 전극(225)이 형성되는 필드 폴리-실리콘 게이트 (field Poly-Si Gate) 구조에서 제1 트렌치(213) 깊이(d)가 얕아서 쉽게 채널(channel)을 여기 시킬 수 있다. 이를 보강하기 위해 필드 스탑 이온 주입 (field stop implant, F/S)가 필요할 수 있다. 그래서 포토 얼라인 마진(photo align margin)과 더불어 더 많은 공간, 즉 긴 필드 스페이스(S)를 필요로 하게 된다.
이와 비교하여, 도 5의 (b)를 참조하면, 제2 영역의 제2 고전압 반도체 소자(20)에 제2 깊이를 갖는 제2 트렌치(223)를 적용할 경우, 제2 드리프트 영역(222a, 222b)이 제2 트렌치(223)의 깊이보다 얕고, 제2 드리프트 영역(222a, 222b)이 제2 트렌치(223) 바로 옆에 형성되므로 제2 드리프트 영역(222a, 222b) 형성을 위한 이온 주입 시 포토 얼라인(Photo align)이 불필요하다.
또한 제2 게이트 전극(225) 하면부터 시작해서 제2 트렌치(223) 바닥면까지의 깊이(d)가 깊어서 채널을 쉽게 여기 시키지 못한다. 그래서 필드 스탑 이온 주입(field stop implantation, F/S)이 불필요하다. 그러므로 포토 얼라인(Photo align)이 필요 없고 필드 스탑(F/S)을 형성할 공간이 따로 필요 없다. 결론적으로 필드 스페이스(field space, 'S')가 줄어들 수 있다.
도 6은 본 발명의 또 다른 일 실시 예에 따른 제2 고전압 반도체 소자의 단면도를 도시한 도면이다. 참고로, 도 6에 도시된 바와 같이, 제2 트렌치는 제2 드리프트 영역 사이에 형성될 수 있다. 다만, 이러한 구조는 제2 고전압 반도체 소자에 한정되는 것은 아니며, 제1 고전압 반도체 소자에 적용될 수도 있다.
구체적으로, 도 6의 (a)는 본 발명의 또 다른 실시 예에 따른 제2 고전압 반도체 소자의 단면도를 도시하고, 도 6의 (b)는 비교 예에 따른 제2 고전압 반도체 소자의 단면도를 도시한다. 도 6의 (a)를 참조하면, 소스 드라이버 IC (SHV 소자)로 사용될 수 있는 제2 고전압 반도체 소자(20)에서는 서로 가까이 있는 제2 드리프트 영역(SHV Drift, 222a, 222b) 간의 분리를 위해서, 제2 트렌치(MTI 구조, 223)를 이용하여 형성한다.
도 6의 (b)를 참조하면, 소스 드라이버 IC로 사용될 수 있는 제2 고전압 반도체 소자(20)에서 분리막으로 제2 트렌치(MTI, 223) 대신 LOCOS를 사용하면 분리 디자인 룰 (isolation design rule, 'S')이 현저하게 증가한다. 그래서, 본 발명에서 제안하는 바와 같이 소스 드라이버 IC 구조에서는 LOCOS 대신 제2 트렌치(MTI 구조, 223)를 이용하여 형성하는 것이 바람직할 수 있다.
도 7은 본 발명의 일 실시 예에 따른 고전압 반도체 소자 간의 분리 구조 제조 방법 및 분리 구조를 나타낸 도면이다.
도 7의 (a)를 참조하면, 제1 영역 및 제2 영역과 그 경계 면(interface)에 제1 깊이(d1)를 갖는 복수의 제1 트렌치(213)를 형성할 수 있다. 그리고 제1 영역에 포토 레지스트(photo resist, PR)을 도포한다. PR에 의해 제1 영역에 있는 제1 트렌치(213)가 PR로 덮이게 된다. 그리고 경계 면에 있는 제1 트렌치(213)의 일부도 PR로 덮게 된다. 나머지 제1 트렌치(213)는 그대로 노출시킨다. 이 상태에서 PR과 하드 마스크(Hard mask, HM)를 이용하여 추가로 기판(200)을 식각할 수 있다. 여기서 하드 마스크(Hard mask, HM)는 산화막/질화막/산화막 등으로 이루어진 막을 사용할 수 있다.
도 7의 (b)를 참조하면, 제1 영역의 제1 고전압 반도체 소자(10)와 제2 영역의 제2 고전압 반도체 소자(20)의 경계 면에는 두개의 서로 다른 깊이를 갖는 이중 깊이 트렌치(dual depth trench, 301)가 형성될 수 있다. 이중 깊이 트렌치(301)는 얕은 깊이(d1)를 갖는 트렌치(301a) 구조와 깊은 깊이(d2)를 갖는 트렌치(301b) 구조를 동시에 갖고 있다.
여기서 얕은 깊이(d1)은 제1 트렌치(213)의 깊이와 유사하고, 깊은 깊이(d2)는 제2 트렌치(223)의 깊이와 유사하다. 이렇게 형성함으로써, 제1 영역의 제1 고전압 반도체 소자(10)와 제2 영역의 제2 고전압 반도체 소자(20)를 전기적으로 잘 분리할 수 있다.
마찬가지로, 제2 영역의 제2 고전압 반도체 소자(20)와 제3 영역의 저전압 반도체 소자(30)의 경계 면에 두개의 서로 다른 깊이를 갖는 이중 깊이 트렌치(dual depth trench, 303, 도 3 참조)가 형성될 수 있다. 이중 깊이 트렌치(303)는 얕은 깊이와 깊은 깊이를 동시에 가질 수 있다. 여기서 얕은 깊이는 제3 트렌치(233)의 깊이와 유사하고, 깊은 깊이는 제2 트렌치(223)의 깊이와 유사하다. 이렇게 형성함으로써, 제2 영역의 제2 고전압 반도체 소자(20)와 제3 영역의 저전압 반도체 소자를 전기적으로 잘 분리할 수 있다.
이하에서는, 제1 고전압 반도체 소자(10), 제2 고전압 반도체 소자(20) 및 저전압 반도체 소자(30)가 포함된 반도체 장치의 제조 방법에 대해 구체적으로 설명한다.
도 8은 본 발명의 일 실시 예에 따른 반도체 장치의 제조 방법 흐름도를 도시하고, 도 9a 내지 도 9i는 도 8에 따른 반도체 장치의 단면도를 각각 도시한다.
도 8을 참조하면, 제1 고전압 반도체 소자 (GHV 소자, 10)를 먼저 형성하고 제2 고전압 반도체 소자 (SHV 소자, 20)를 나중에 형성한다. 이는 상대적으로 더 고전압인 GHV 소자의 경우 드라인-인 어닐링 (drive-in annealing)에 의한 열 공정 (thermal budget)이 필요하기 때문이다. 제2 고전압 반도체 소자 (SHV 소자, 20)를 형성하고, 더 고전압인 제1 고전압 반도체 소자(20)를 형성하면, 드라인-인 어닐링 (drive-in annealing)에 의한 열 공정 (thermal budget)에 의해 제2 고전압 반도체 소자(20)가 영향을 받아 소자 특성이 열화될 수 있기 때문이다.
도 8 및 도 9a를 함께 참조하면, 반도체 기판(200)의 제1 영역에 고전압용 P형 웰 영역(GHV PW) 및 고전압용 N형 웰 영역(GHV NW)을 포함한 제1 고전압 웰(211)을 형성할 수 있다. 제1 고전압 웰(211)은 불순물 이온 주입을 진행한 이후에 불순물을 확산시키기 위한 드라이브인 어닐링(Drive-in annealing) 공정을 실시하여 형성할 수 있다.
일 실시 예에 따르면, 제1 고전압 웰(211)의 깊이는 이후에 형성되는 제2 고전압 웰(221)의 깊이 또는 저전압 딥웰(231)의 깊이 보다 깊게 형성될 수 있다. 이는, 제1 고전압 웰(211) 형성 시 실시되는 드라인-인 어닐링 (drive-in annealing) 공정의 온도 범위가 제2 고전압 웰(221) 또는 저전압 딥웰(231) 형성 시 실시되는 어닐링 공정의 온도 범위보다 상대적으로 높기 때문이다.
다음으로, 도 8 및 도 9b를 함께 참조하면, 제1 고전압 웰(211) 안에 고농도 도핑 영역의 전계를 완화하기 위한 복수의 제1 드리프트 영역(212)을 형성할 수 있다. 제1 드리프트 영역(212)은 N형 또는 P형의 불순물 이온 주입을 진행한 이후에 불순물을 확산시키기 위한 드라이브인 어닐링 공정을 실시하여 형성할 수 있다. 예를 들어, 고전압용 P형 웰 영역(GHV PW) 안에는 한 쌍의 N형 저농도 제1 드리프트 영역(212)을 형성하고, 반대로 고전압용 N형 웰 영역(GHV NW) 안에는 또 다른 한 쌍의 P형 저농도 제1 드리프트 영역(212)을 형성할 수 있다.
다음으로, 도 8 및 도 9c를 함께 참조하면, 반도체 기판(200)을 식각하여 반도체소자 간의 분리를 위한 STI(short trench isolation)를 형성할 수 있다.
STI를 제조하는 공정으로서, 반도체 기판(200) 상에 산화막, 질화막, 산화 질화막 및 탄소 함유막으로 이루어진 그룹으로부터 선택된 어느 하나의 단일막 또는 이들이 적층된 다층 막으로 증착한 이후에 감광막을 도포하고, 노광 및 현상 과정을 거쳐 감광막을 패터닝할 수 있다. 이어서, 패터닝된 감광막을 마스크로 하여 단일막 또는 다층막을 순차적으로 식각하여 마스크 패턴을 형성할 수 있다. 마스크 패턴을 형성한 이후에 감광막은 에싱(ashing) 또는 스트리핑(stripping) 공정에 의해 제거될 수 있다.
이러한 제조 공정을 통해, 반도체 기판(200)의 제1, 제2, 제3 영역에 STI 구조의 제1 트렌치(213), 제2 트렌치(223) 및 제3 트렌치(233)를 동시에 형성할 수 있다. 즉, STI는 제1 고전압 반도체 소자(10), 제2 고전압 반도체 소자(20) 및 저전압 반도체 소자(30)가 형성되는 제1, 제2, 제3 영역에 동시에 형성될 수 있다.
다음으로, 도 8 및 도 9d를 함께 참조하면, 제2 영역의 반도체 기판(200)에 형성된 STI를 추가적으로 식각하여 MTI(medium trench isolation) 구조의 제2 트렌치(223)을 형성할 수 있다. 일 실시 예에 따라, 도 9c의 공정과 동일 또는 유사한 제조 공정을 추가적으로 진행하여 STI를 추가적으로 식각함으로써 MTI 구조를 형성할 수 있다. 이에 따라, MTI 구조인 제2 트렌치(223)의 깊이는 STI 구조인 제1 트렌치(213)의 깊이 보다 깊게 형성될 수 있다. 또한 앞서 도 7에서 설명한대로 제1 고전압 반도체 소자(10)와 제2 고전압 반도체 소자(20)와 저전압 반도체 소자(30) 사이에 이중 깊이 트렌치(301, 303)가 형성될 수 있다.
일 실시 예에 따르면, 제2 트렌치(223)는 제2 영역에서 구성 요소 간의 분리가 필요한 영역, 제1 고전압 반도체 소자(10) 또는 저전압 반도체 소자(30)와 접하는 경계 영역에 형성될 수 있다. 제2 트렌치(223)는 서로 다른 동작 전압을 갖는 반도체 소자 사이를 전기적으로 분리하는 역할을 수행할 수 있다.
다음으로, 도 8 및 도 9e를 함께 참조하면, 반도체 기판(200)의 제2 영역에 고전압용 N형 딥웰 영역(HDNW, 220)을 형성하고, 그 위에 고전압용 P형 웰 영역(SHV PW) 및 고전압용 N형 웰 영역(SHV NW)을 포함한 제2 고전압 웰(221)을 형성할 수 있다. 그리고 제3 영역에는 저전압 딥웰(DNW, 231)을 형성할 수 있다. 고전압용 N형 딥웰 영역(HDNW, 220), 제2 고전압 웰(221) 및 저전압 딥웰(DNW, 231)은 각각 불순물 이온 주입을 진행한 이후에 불순물을 확산시키기 위한 드라이브인 어닐링(Drive-in annealing) 공정을 실시하여 형성할 수 있다. 저전압 딥웰(DNW, 231)은 제1 고전압 반도체 소자의 노이즈(noise) 영향을 최소화하기 위한 것으로, 특정 도전형의 이온들을 주입하여 형성할 수 있다.
다음으로, 도 8 및 도 9f를 함께 참조하면, 제2 고전압 웰(221) 안에 고농도 도핑 영역의 전계를 완화하기 위한 복수의 제2 드리프트 영역(222)을 형성할 수 있다. 제2 드리프트 영역(222)은 제1 드리프트 영역(212)과 달리 드라이브인 어닐링 공정없이 N형 또는 P형의 불순물 이온을 주입하여 형성할 수 있다. 예컨대, 고전압용 P형 웰 영역(SHV PW) 안에는 한 쌍의 N형 저농도 제2 드리프트 영역(222)을 형성하고, 반대로 고전압용 N형 웰 영역(SHV NW) 안에는 또 다른 한 쌍의 P형 저농도 제2 드리프트 영역(222)을 형성할 수 있다.
또한, 저전압 딥웰(231) 안에는 저전압용 P형 웰 영역(LV PW)과 저전압용 N형 웰 영역(LV NW)을 포함한 저전압 웰(232)을 형성할 수 있다. 저전압용 웰(232) 또한 제1 고전압 웰(211) 또는 제2 고전압 웰(221)과 달리 드라이브인 어닐링 공정없이 N형 또는 P형의 불순물 이온을 주입하여 형성할 수 있다.
다음으로, 도 8 및 도 9g를 함께 참조하면, 반도체 기판(200) 상에 게이트 절연막(또는 게이트 산화물, gate oxide)을 형성할 수 있다. 게이트 절연막은, 제1 영역에 형성된 제1 게이트 절연막(214), 제2 영역에 형성된 제2 게이트 절연막(224) 및 제3 영역에 형성된 제3 게이트 절연막(234)를 포함할 수 있다.
일 실시 예에 따르면, 제1 내지 제3 게이트 절연막(214, 224, 234)은 계단 형(stepped) 게이트 절연막 구조를 가질 수 있고, 따라서 제1 내지 제3 게이트 절연막(214, 224, 234)는 그 두께가 각각 상이할 수 있다.
예를 들어, 제3 게이트 절연막(234)의 두께는 5nm 이하의 두께를 가질 수 있는 반면에 제1 게이트 절연막(214) 또는 제2 게이트 절연막(224)의 두께는 30-70nm 범위를 갖도록 형성될 수 있다. 즉, 저전압 반도체 소자(30)에 형성되는 제3 게이트 절연막(234)의 두께는 제1 및 제2 고전압 반도체 소자(10, 20)에 형성되는 제1 및 제2 게이트 절연막(214, 224)의 두께 보다 얇게 형성될 수 있다.
다음으로, 도 8 및 도 9h를 함께 참조하면, 제1 내지 제3 게이트 절연막(214, 224, 234)을 형성한 이후에 게이트 절연막(또는 게이트 산화물) 상에 전도성 물질을 증착하고 패터닝하여, 반도체 기판(200)의 제1 내지 제3 영역 상에 제1 내지 제3 게이트 전극(215, 225, 235)을 형성할 수 있다.
예를 들어, 제1 게이트 절연막(214) 및 제1 게이트 전극(215)은 제1 영역에서 복수의 제1 드리프트 영역(212) 사이에 위치하고, 제2 게이트 절연막(224) 및 제2 게이트 전극(225)은 제2 영역에서 복수의 제2 드리프트 영역(222) 사이에 위치하며, 제3 게이트 절연막(234) 및 제3 게이트 전극(235)은 제3 영역에 형성된 복수의 제1 트렌치(213) 사이에 위치할 수 있다.
일 실시 예에 따르면, 제1 내지 제3 게이트 전극(215, 225, 235) 각각의 양 측면에 산화막 또는 질화막으로 이루어진 게이트 스페이서(gate spacer)를 형성할 수 있다. 이 경우, 제1 내지 제3 게이트 전극(215, 225, 235)의 게이트 스페이서 하부 영역에는 반도체 소자 각각의 누설 전류(leakage current)를 방지하기 위한 LDD (Lightly Doped Drain) 영역이 형성될 수도 있다.
다음으로, 도 8 및 도 9i를 함께 참조하면, 제1 내지 제3 게이트 전극(215, 225, 235)의 양측에 불순물 이온을 주입하여 제1 내지 제3 소스 영역(216, 226, 236) 및 제1 내지 제3 드레인 영역(217, 227, 237)을 각각 형성할 수 있다. 예를 들어, 제1 소스 영역(216) 및 제1 드레인 영역(217)은 제1 드리프트 영역(212) 상에 형성되고, 제2 소스 영역(226) 및 제2 드레인 영역(227)은 제2 드리프트 영역(222) 상에 형성되며, 제3 소스 영역(236) 및 제3 드레인 영역(237)은 저전압 웰(232) 안에 각각 형성될 수 있다.
이어서, 반도체 기판(200) 상에 실리사이드(silicide)를 형성할 수 있다. 이를 통해, 단일 공정으로 각각의 제1 고전압 반도체 소자(10), 제2 고전압 반도체 소자(20) 및 저전압 반도체 소자(30)를 형성할 수 있다.
도 10는 본 발명의 다른 일 실시 예에 따른 반도체 장치의 단면도를 도시한 도면이다.
도 10에 도시된 반도체 장치는 도 3의 반도체 장치의 추가적인 실시 예에 해당하며, 도 8 내지 도 9i에 의한 반도체 제조 방법과 동일한 구성 요소들 및 동일한 공정을 통해 형성될 수 있으므로, 구체적인 설명은 생략하도록 한다. 이하에서는 실시 예들 간의 차이에 대해서만 상술하기로 한다.
도 10를 참조하면, 제3 영역의 저전압 반도체 소자(30)는 적어도 하나의 제3 트렌치(233)를 포함할 수 있다. 도 3의 일 실시 예에서, 제3 트렌치(233)는 STI 구조였으나, 도 10의 일 실시 예에서 제3 트렌치(233)는 MTI 구조일 수 있다. 도 10에 도시된 제3 트렌치(233) 및 제2 트렌치(223)는 제1 영역의 제1 트렌치(213)의 형성 시에 제1 트렌치(213)와 동일하게 STI로 형성한 이후에 추가 공정을 수행하여 형성될 수 있다.
예를 들어, 저전압 반도체 소자(30)의 제3 트렌치(233)가 STI 구조인 경우(예를 들어, 도 3 참조), 디스플레이 드라이버 IC의 면적을 감소시켜 디스플레이 표시 장치의 설계 기준이 되는 최소 수치를 확보할 수 있는 반면에 저전압 반도체 소자(30)의 제3 트렌치(233)가 MTI 구조인 경우(예를 들어, 도 10 참조), 제조 공정 비용을 감소시킬 수 있는 효과가 있다. 따라서, 반도체 장치의 제조 공정에 따라, 제3 영역의 저전압 반도체 소자(30)의 제3 트렌치(233)는 STI 구조이거나 또는 MTI 구조일 수 있다.
상술한 바와 같이, 본 발명의 다양한 실시 예들에 따른 반도체 장치 및 그 제조 방법에 의하면, 소스 드라이버를 위한 반도체 소자와 게이트 드라이버를 위한 반도체 소자를 단일 공정으로 집적하여 디스플레이 드라이버 IC를 원 칩(one chip)화할 수 있다.
또한, 본 발명의 다양한 실시 예들에 따른 반도체 장치 및 그 제조 방법에 의하면, 디스플레이 드라이버 IC를 원 칩(one chip)화 함으로써, 드라이버 IC의 패키지(package) 비용을 줄이고, 표시 장치의 베젤(bezel) 크기를 줄여 디스플레이 표시 영역을 확대할 수 있는 효과가 있다.
본 발명은 도면에 도시된 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
100: 디스플레이 장치
110: 디스플레이 패널
120: 타이밍 컨트롤러
130: 소스 드라이버
140: 게이트 드라이버
200: 반도체 기판

Claims (20)

  1. 반도체 장치에 있어서,
    반도체 기판에 형성된 제1 고전압 반도체 소자 및 제2 고전압 반도체 소자를 포함하고,
    상기 제1 고전압 반도체 소자는,
    제1 소스 영역 및 제1 드레인 영역;
    상기 제1 소스 영역 및 제1 드레인 영역을 각각 감싸는 복수의 제1 드리프트 영역;
    상기 복수의 제1 드리프트 영역 사이에 형성되는 제1 게이트 절연막 및 제1 게이트 전극; 및
    상기 복수의 제1 드리프트 영역을 감싸는 제1 고전압 웰을 포함하고,
    상기 제2 고전압 반도체 소자는,
    제2 소스 영역 및 제2 드레인 영역;
    상기 제2 소스 영역 및 상기 제2 드레인 영역을 각각 감싸는 복수의 제2 드리프트 영역; 및
    상기 복수의 제2 드리프트 영역 사이에 형성되는 제2 게이트 절연막 및 제2 게이트 전극; 및
    상기 복수의 제2 드리프트 영역을 감싸는 제2 고전압 웰을 포함하고,
    상기 제1 고전압 반도체 소자는 복수의 제1 트렌치를 포함하고,
    상기 제2 고전압 반도체 소자는 복수의 제2 트렌치를 포함하고,
    상기 제2 트렌치의 깊이는 상기 제1 트렌치의 깊이 보다 깊게 형성되는, 반도체 장치.
  2. 제1항에 있어서,
    상기 제1 고전압 반도체 소자는 게이트 드라이버 IC에 사용되고,
    상기 제2 고전압 반도체 소자는 소스 드라이버 IC에 사용되고,
    상기 게이트 드라이버 IC와 상기 소스 드라이버 IC가 하나의 칩으로 형성되는, 반도체 장치.
  3. 제1항에 있어서,
    상기 제1 고전압 반도체 소자와 상기 제2 고전압 반도체 소자가 접하는 영역에 제1 깊이와 제2 깊이를 동시에 가지는 이중 깊이 트렌치가 형성되고,
    상기 제1 깊이는 상기 제1 트렌치의 깊이와 동일하고,
    상기 제2 깊이는 상기 제2 트렌치의 깊이와 동일한, 반도체 장치.
  4. 제1항에 있어서,
    상기 제1 고전압 반도체 소자에 있어,
    상기 복수의 제1 트렌치는 상기 제1 게이트 전극과 중첩되는 제1 얕은 트렌치와 제2 얕은 트렌치를 포함하고,
    상기 제1 얕은 트렌치는 상기 제1 소스 영역과 상기 제1 게이트 전극 사이에 형성되고,
    상기 제2 얕은 트렌치는 상기 제1 드레인 영역과 상기 제1 게이트 전극 사이에 형성되고,
    상기 제1 트렌치의 깊이는 상기 제1 드리프트 영역의 깊이보다 작은, 반도체 장치.
  5. 제1항에 있어서,
    상기 제2 고전압 반도체 소자에 있어, 상기 복수의 제2 트렌치 중에서, 상기 복수의 제2 드리프트 영역을 둘러 싸도록 형성되고, 상기 제2 트렌치의 깊이는 상기 제2 드리프트 영역의 깊이보다 깊은, 반도체 장치.
  6. 제1항에 있어서,
    상기 제1 고전압 반도체 소자에 있어,
    상기 제1 고전압 웰의 깊이는 상기 제2 고전압 웰의 깊이 보다 깊게 형성되고,
    상기 제1 게이트 절연막의 두께는 상기 제2 게이트 절연막의 두께 보다 두꺼운, 반도체 장치.
  7. 제1항에 있어서,
    상기 제2 고전압 반도체 소자에 있어, 상기 제2 고전압 웰 아래에 고전압 딥웰을 더 포함하는, 반도체 장치.
  8. 제1항에 있어서,
    상기 제1 고전압 반도체 소자에 있어,
    상기 복수의 제1 트렌치는 상기 제1 게이트 전극과 중첩되는 제1 얕은 트렌치와 제2 얕은 트렌치를 포함하고,
    상기 제1 얕은 트렌치는 상기 제1 소스 영역과 상기 제1 게이트 전극 사이에 형성되고,
    상기 제2 얕은 트렌치는 상기 제1 드레인 영역과 상기 제1 게이트 전극 사이에 형성되고,
    상기 복수의 제1 드리프트 영역은 상기 제1 게이트 전극과 중첩되는 제1 깊은 드리프트 영역과 제2 깊은 드리프트 영역을 포함하고,
    상기 제1 깊은 드리프트 영역은 상기 제1 소스 영역과 상기 제1 얕은 트렌치를 둘러싸고,
    상기 제2 깊은 드리프트 영역은 상기 제1 드레인 영역과 상기 제2 얕은 트렌치를 둘러싸는, 반도체 장치.
  9. 제1항에 있어서,
    상기 반도체 기판에 형성된 저전압 반도체 소자를 더 포함하고,
    상기 저전압 반도체 소자는,
    상기 반도체 기판에 형성된 제3 소스 영역 및 제3 드레인 영역;
    상기 제3 소스 영역 및 상기 제3 드레인 영역 사이에 형성되는 제3 게이트 절연막 및 제3 게이트 전극;
    상기 제3 소스 영역 및 상기 제3 드레인 영역을 감싸는 저전압 웰; 및
    상기 기판에 형성된 복수의 제3 트렌치(trench)를 포함하고,
    상기 제3 트렌치의 깊이는 상기 제2 트렌치의 깊이 보다 얕게 형성되고, 상기 제1 트렌치의 깊이와 동일하게 형성되는, 반도체 장치.
  10. 제9항에 있어서,
    상기 제2 고전압 반도체 소자와 상기 저전압 반도체 소자가 접하는 영역에 제1 깊이와 제2 깊이를 동시에 가지는 이중 깊이 트렌치가 형성되고,
    상기 제1 깊이는 상기 제3 트렌치의 깊이와 동일하고,
    상기 제2 깊이는 상기 제2 트렌치의 깊이와 동일한, 반도체 장치.
  11. 제1항에 있어서,
    상기 복수의 제1 트렌치는 상기 제1 게이트 전극과 중첩되는 제1 얕은 트렌치와 제2 얕은 트렌치를 포함하고,
    상기 복수의 제1 드리프트 영역은 상기 제1 게이트 전극과 중첩되는 제1 깊은 드리프트 영역과 제2 깊은 드리프트 영역을 포함하고,
    상기 제1 소스 영역 방향으로, 상기 제1 게이트 전극은 상기 제1 얕은 트렌치와 상기 제1 깊은 드리프트 영역과 중첩되도록 형성되고,
    상기 제1 드레인 영역 방향으로, 상기 제1 게이트 전극은 상기 제2 얕은 트렌치와 상기 제2 깊은 드리프트 영역과 중첩되도록 형성되는, 반도체 장치.
  12. 제11항에 있어서,
    상기 제1 소스 영역 방향으로, 상기 제1 게이트 절연막은 상기 제1 얕은 트렌치와 상기 제1 깊은 드리프트 영역과 직접 접촉하면서 형성되고,
    상기 제1 드레인 영역 방향으로, 상기 제1 게이트 절연막은 상기 제2 얕은 트렌치와 상기 제2 깊은 드리프트 영역과 직접 접촉하면서 형성되는, 반도체 장치.
  13. 반도체 기판의 제1 영역에 제1 고전압 웰(well)을 형성하는 단계;
    상기 제1 고전압 웰 안에 복수의 제1 드리프트 영역(drift)를 형성하는 단계;
    상기 복수의 제1 드리프트 영역(drift) 안에 복수의 제1 트렌치(trench)를 형성하는 단계;
    상기 반도체 기판의 제2 영역에, 상기 제1 트렌치의 깊이보다 깊은, 복수의 제2 트렌치를 형성하는 단계;
    상기 제2 영역에 제2 고전압 웰을 형성하는 단계;
    상기 제2 고전압 웰 안에 복수의 제2 드리프트 영역을 형성하는 단계;
    상기 제1 및 제2 고전압 웰(well) 상에 각각 제1 및 제2 게이트 절연막을 형성하는 단계;
    상기 제1 및 제2 게이트 절연막 상에 각각 제1 및 제2 게이트 전극을 형성하는 단계;
    상기 복수의 제1 드리프트 영역(drift)에 제1 소스 영역과 제1 드레인 영역을 형성하는 단계; 및
    상기 복수의 제2 드리프트 영역(drift)에 제2 소스 영역과 제2 드레인 영역을 형성하는 단계를 포함하는, 반도체 장치의 제조 방법.
  14. 제13항에 있어서,
    상기 제1 고전압 반도체 소자는 게이트 드라이버 IC에 사용되고,
    상기 제2 고전압 반도체 소자는 소스 드라이버 IC에 사용되고,
    상기 게이트 드라이버 IC와 상기 소스 드라이버 IC가 하나의 칩으로 형성되는, 반도체 장치의 제조 방법.
  15. 제13항에 있어서,
    상기 제1 고전압 반도체 소자와 상기 제2 고전압 반도체 소자가 접하는 영역에 제1 깊이와 제2 깊이를 동시에 가지는 이중 깊이 트렌치가 형성되고,
    상기 제1 깊이는 상기 제1 트렌치의 깊이와 동일하고,
    상기 제2 깊이는 상기 제2 트렌치의 깊이와 동일한, 반도체 장치의 제조 방법.
  16. 제13항에 있어서,
    상기 제1 고전압 웰의 깊이는 상기 제2 고전압 웰의 깊이 보다 깊게 형성되는, 반도체 장치의 제조 방법.
  17. 제13항에 있어서,
    상기 제2 고전압 웰을 형성하기 이전에, 고전압 딥웰을 형성하는 단계를 더 포함하는, 반도체 장치의 제조 방법.
  18. 제13항에 있어서,
    상기 반도체 기판에 저전압 반도체 소자를 형성하는 단계를 더 포함하고,
    상기 저전압 반도체 소자를 형성하는 단계는,
    상기 반도체 기판에 복수의 제3 트렌치를 형성하는 단계;
    상기 반도체 기판에 저전압 웰을 형성하는 단계;
    상기 저전압 웰 상에 제3 게이트 절연막 및 제3 게이트 전극을 형성하는 단계; 및
    상기 저전압 웰에 제3 소스 영역 및 제3 드레인 영역을 형성하는 단계를 포함하고,
    상기 제3 트렌치의 깊이는 상기 제2 트렌치의 깊이 보다 얕게 형성되는, 반도체 장치의 제조 방법.
  19. 제13항에 있어서,
    상기 복수의 제1 트렌치는 상기 제1 게이트 전극과 중첩되는 제1 얕은 트렌치와 제2 얕은 트렌치를 포함하고,
    상기 복수의 제1 드리프트 영역은 상기 제1 게이트 전극과 중첩되는 제1 깊은 드리프트 영역과 제2 깊은 드리프트 영역을 포함하고,
    상기 제1 소스 영역 방향으로, 상기 제1 게이트 전극은 상기 제1 얕은 트렌치와 상기 제1 깊은 드리프트 영역과 중첩되도록 형성되고,
    상기 제1 드레인 영역 방향으로, 상기 제1 게이트 전극은 상기 제2 얕은 트렌치와 상기 제2 깊은 드리프트 영역과 중첩되도록 형성되는, 반도체 장치의 제조 방법.
  20. 제19항에 있어서,
    상기 제1 소스 영역 방향으로, 상기 제1 게이트 절연막은 상기 제1 얕은 트렌치와 상기 제1 깊은 드리프트 영역과 직접 접촉하면서 형성되고,
    상기 제1 드레인 영역 방향으로, 상기 제1 게이트 절연막은 상기 제2 얕은 트렌치와 상기 제2 깊은 드리프트 영역과 직접 접촉하면서 형성되는, 반도체 장치의 제조 방법.
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