CN111128893B - 基于cmos双阱工艺的edmos制作方法及其结构 - Google Patents

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Abstract

本发明涉及半导体制造技术领域，具体涉及一种基于CMOS双阱工艺的EDMOS制作方法及其结构。其中，制作方法包括：提供第一导电类型衬底；在第一导电类型衬底的高压EDMOS区域中，形成第一导电类型高压阱；在第一导电类型高压阱上形成第一栅极结构；在位于第一栅极结构两侧的第一导电类型高压阱中，分别形成第一导电类型体区和第二导电类型漂移区；在第一导电类型体区中形成第一源极，在第二导电类型漂移区中形成第一漏极；在第一栅极结构和第一漏极之间形成热电子阻挡层；在热电子阻挡层上形成金属硅化物阻挡层。其中，基于CMOS双阱工艺的EDMOS为通过上述制作方法直接制造而成的结构。本发明的制作工艺和结构能够有效地缓解HCI效应对高压器件可靠性的影响。

Description

基于CMOS双阱工艺的EDMOS制作方法及其结构
技术领域
本发明涉及半导体制造技术领域，具体涉及一种基于互补金属氧化物半导体(Complementary Metal Oxide Semiconductor，CMOS)双阱工艺的扩展漏极金属氧化物半导体(ExtendDrain Metal Oxide Semiconductor，EDMOS)制作方法及其结构。
背景技术
金属硅化物工艺技术广泛用在器件接触金属化和器件局部互联中，以提高器件速度，降低器件功耗。该技术是利用选择性金属(钛、钴和镍等)与硅在高温下进行硅化反应，从而形成硬质化合物的过程。
在制造超大规模集成电路中，绝大部分的有源区被金属硅化物覆盖。但是在有些区域，例如：在栅极和漏极之间，为了防止器件短路，不能形连有金属硅化物，从而在这些区域需要制作金属硅化物阻挡层以进行阻挡保护。利用金属硅化物阻挡层不会与其它钛或钴之类的金属发生反应的特性，以防止形成不期望的金属硅化物。
在相关技术中，虽然金属硅化物阻挡层能够阻止金属硅化物的覆盖，但由于金属硅化物阻挡层本身的特性，其本身更容易捕获并存储由热电子效应产生的热电子，从而影响高压器件的可靠性。
发明内容
本发明提供了一种基于CMOS双阱工艺的EDMOS制作方法及其结构，可以解决相关技术中金属硅化物容易捕获并存储由热电子效应产生的热电子，从而影响高压器件可靠性的问题。
作为本发明的第一方面，提供一种基于CMOS双阱工艺的EDMOS制作方法，包括以下步骤：
提供第一导电类型衬底；
在所述第一导电类型衬底的高压EDMOS区域中，形成第一导电类型高压阱；
在所述第一导电类型高压阱上形成第一栅极结构；
在位于所述第一栅极结构两侧的第一导电类型高压阱中，分别形成第一导电类型体区和第二导电类型漂移区；
在所述第一导电类型体区中形成第一源极，在所述第二导电类型漂移区中形成第一漏极；
在所述第一栅极结构和第一漏极之间形成热电子阻挡层；
在所述热电子阻挡层上形成金属硅化物阻挡层。
可选的，所述在所述第一导电类型高压阱上形成第一栅极结构包括：
在所述第一导电类型高压阱上沉积第一栅氧层；
在所述第一栅氧层上沉积多晶硅；
在所述多晶硅的两侧形成侧墙。
可选的，所述在所述第一栅极结构和第一漏极之间形成热电子阻挡层，包括：
在位于所述多晶硅和所述第一漏极之间，在所述侧墙的表面和所述第二导电类型漂移区的表面沉积热电子阻挡层。
可选的，其特征在于，所述热电子阻挡层的材料包括二氧化硅。
可选的，其特征在于，所述热电子阻挡层的厚度为100埃～200埃。
可选的，还包括：
在所述第一导电类型衬底的低压CMOS区域进行CMOS双阱工艺，在低压CMOS区域中形成第一导电类型低压阱和第二导电类型低压阱；
在所述第一导电类型低压阱上形成第二栅极结构；
在所述第二导电类型低压阱上形成第三栅极结构；
在位于所述第二栅极结构两侧的第一导电类型低压阱中，分别形成第二源极和第二漏极；
在位于所述第三栅极结构两侧的第二导电类型低压阱中，分别形成第三源极和第三漏极。
作为本发明的第二方面，提供一种基于CMOS双阱工艺的EDMOS结构，包括：
第一导电类型衬底，所述第一导电类型衬底包括高压EDMOS区域；
第一导电类型高压阱，所述第一导电类型高压阱形成于所述高压EDMOS区域中；
第一栅极结构，所述第一栅极结构位于所述第一导电类型高压阱上；
位于所述第一栅极结构两侧的所述第一导电类型高压阱中，分别形成有第一源极和第一漏极；所述第一源极的周围形成第一导电类型体区，所述第一漏极的周围形成第二导电类型漂移区；
热电子阻挡层，所述热电子阻挡层覆盖所述第一栅极结构和第一漏极之间；
金属硅化物阻挡层，所述金属硅化物阻挡层设于所述热电子阻挡层上。
可选的，所述第一栅极结构包括：
第一栅氧层，所述第一栅氧层沉积在所述第一导电类型高压阱；
多晶硅层，所述多晶硅层沉积在所述第一栅氧层上；
侧墙，所述侧墙形成于所述多晶硅层的两侧。
可选的，位于所述多晶硅层和所述第一漏极之间，在所述侧墙的表面和所述第二导电类型漂移区的表面，覆盖有所述热电子阻挡层。
可选的，所述热电子阻挡层的材料包括二氧化硅。
可选的，所述热电子阻挡层的厚度为100埃～200埃。
可选的，所述第一导电类型衬底包括低压CMOS区域，所述低压CMOS区域中形成第一导电类型低压器件和第二导电类型低压器件。
本发明技术方案，至少包括如下优点：本发明通过在第一栅极结构和第一漏极之间沉积热电子阻挡层，通过热电子阻挡能够防止热电子隧穿进入金属硅化物阻挡层，在不影响正常CMOS逻辑器件的同时，能够有效地缓解高压器件热载流子注入(Hot CarrierInjection，HCI)效应对高压器件可靠性的影响。
附图说明
为了更清楚地说明本发明具体实施方式或现有技术中的技术方案，下面将对具体实施方式或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施方式，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是本发明第一方面第一种实施例的流程图；
图2是本发明第一方面第二种实施例的流程图；
图3是本发明第二方面第二种实施例的结构示意图。
具体实施方式
下面将结合附图，对本发明中的技术方案进行清楚、完整的描述，显然，所描述的实施例是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在不做出创造性劳动的前提下所获得的所有其它实施例，都属于本发明保护的范围。
在本发明的描述中，需要说明的是，术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。此外，术语“第一”、“第二”、“第三”仅用于描述目的，而不能理解为指示或暗示相对重要性。
在本发明的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电气连接；可以是直接相连，也可以通过中间媒介间接相连，还可以是两个元件内部的连通，可以是无线连接，也可以是有线连接。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本发明中的具体含义。
此外，下面所描述的本发明不同实施方式中所涉及的技术特征只要彼此之间未构成冲突就可以相互结合。
通过本发明的基于CMOS双阱工艺的EDMOS制作方法，即能够制作出N型EDMOS，也能够制作出P型EDMOS，以N型EDMOS为例具体说明，基于CMOS双阱工艺的EDMOS制作方法，以及根据该制作方法制成的EDMOS结构。
作为本发明第一方面，第一种实施例
提供一种基于CMOS双阱工艺的EDMOS制作方法，如图1所示，包括以下步骤：
S110：提供P型衬底100；在P型衬底100上局部氧化隔离，使得P型衬底100包括高压EDMOS区域。
S120：在高压EDMOS区域中注入P型离子并作扩散，形成EDMOS的P型高压阱210。
S130：在P型高压阱210上形成EDMOS的第一栅极结构310。
S140：在位于第一栅极结构310两侧的P型高压阱210中，分别进行离子注入并作扩散，形成P型体区600和N型漂移区700。
S150：在P型体区600中注入N型离子，形成EDMOS的第一源极410；在N型漂移区700中注入N型离子，形成EDMOS的第一漏极510。
S160：在第一栅极结构310和第一漏极510之间形成热电子阻挡层800。
S170：在热电子阻挡层上形成金属硅化物阻挡层900。
本发明通过在第一栅极结构310和第一漏极510之间沉积热电子阻挡层800，通过热电子阻挡层800能够防止热电子隧穿进入金属硅化物阻挡层900，在不影响正常CMOS逻辑器件的同时，能够有效地缓解高压器件热载流子注入(Hot Carrier Injection，HCI)效应对高压器件可靠性的影响。
作为本发明第一方面，第二种实施例
提供一种基于CMOS双阱工艺的EDMOS制作方法，如图2所示，包括以下步骤：
S210：提供P型衬底100；在P型衬底100上局部氧化隔离，使得P型衬底100包括低压CMOS区域和高压EDMOS区域，低压CMOS区域包括低压PMOS区域和低压NMOS区域。
S220：在高压EDMOS区域中注入P型离子并作扩散，形成EDMOS的P型高压阱210；在低压CMOS区域中进行CMOS双阱工艺，在低压PMOS区域中注入N型离子并作扩散，形成CMOS的P型低压阱220；在低压NMOS区域中注入P型离子并作扩散，形成CMOS的N型低压阱230。
其中，P型衬底100从一侧至另一侧依次包括：低压PMOS区域、低压NMOS区域和高压EDMOS区域。
S230：在P型高压阱210上形成EDMOS的第一栅极结构310，在P型低压阱220上形成CMOS的第二栅极结构320，在N型低压阱230上形成CMOS的第三栅极结构330。
S240：在位于第一栅极结构310两侧的P型高压阱210中，分别进行离子注入并作扩散，形成P型体区600和N型漂移区700。
S250：在P型体区600中注入N型离子，形成EDMOS的第一源极410；在N型漂移区700中注入N型离子，形成EDMOS的第一漏极510；在第二栅极结构320两侧的P型低压阱220中分别形成第二源极420和第二漏极520；在第三栅极结构330两侧的N型低压阱230中分别形成第二源极420和第二漏极520。
S260：在第一栅极结构310和第一漏极510之间形成热电子阻挡层800；
S270：在热电子阻挡层上形成金属硅化物阻挡层900。
作为本发明第一方面，第三种实施例
提供一种基于CMOS双阱工艺的EDMOS制作方法，其对于第一方面第一种实施例中，S130：P型高压阱210上形成EDMOS的第一栅极结构310，具体包括：
S131：在第一导电类型高压阱上沉积第一栅氧层311；
S132：在第一栅氧层311上沉积多晶硅；
S133：在多晶硅的两侧形成侧墙。
基于CMOS双阱工艺的EDMOS制作方法，其对于第一方面第二种实施例中，S230：在P型高压阱210上形成EDMOS的第一栅极结构310，在P型低压阱220上形成CMOS的第二栅极结构320，在N型低压阱230上形成CMOS的第三栅极结构330，具体包括：
S231：在P型高压阱210上沉积第一栅氧层311，在P型低压阱220上沉积第二栅氧层321，在N型低压阱230上沉积第三栅氧层331；
S232：在第一栅氧层311、第二栅氧层321和第三栅氧层331上分别沉积多晶硅；
S233：在多晶硅的两侧分别形成侧墙。
对于第一方面第一种实施例中的步骤S160和第二种实施例中的步骤S260，具体包括：
在位于第一栅极结构310的多晶硅和第一漏极510之间，在第一栅极结构310的侧墙表面以及N型漂移区700的表面上沉积热电子阻挡层800。
覆盖在N型漂移区700上的热电子阻挡层800能够防止N型漂移区700中产生的热电子向上注入到金属硅化物阻挡层900中。
对于以上实施例中的热电子阻挡层800的材料包括二氧化硅，热电子阻挡层800的厚度为100埃～200埃。
作为本发明的第二方面，第一种实施例
提供一种基于CMOS双阱工艺的EDMOS结构，包括：
P型衬底100，在P型衬底100上局部氧化隔离，使得P型衬底100包括高压EDMOS区域；
P型高压阱210，P型高压阱210形成于高压EDMOS区域中；
第一栅极结构310，第一栅极结构310位于P型高压阱210上；
位于第一栅极结构310两侧的P型高压阱210中，分别形成有第一源极410和第一漏极510；第一源极410的周围形成P型体区600，第一漏极510的周围形成N型漂移区700；
热电子阻挡层800，热电子阻挡层800覆盖在第一栅极结构310和第一漏极510之间；
金属硅化物阻挡层900，金属硅化物阻挡层900设于热电子阻挡层800上。
本发明通过在第一栅极结构310和第一漏极510之间沉积热电子阻挡层800，通过热电子阻挡层800能够防止热电子隧穿进入金属硅化物阻挡层900，在不影响正常CMOS逻辑器件的同时，能够有效地缓解高压器件热载流子注入(Hot Carrier Injection，HCI)效应对高压器件可靠性的影响。
作为本发明的第二方面，第二种实施例
提供一种基于CMOS双阱工艺的EDMOS结构，如图3所示，包括：
P型衬底100，使得P型衬底100包括低压CMOS区域和高压EDMOS区域，低压CMOS区域包括低压PMOS区域和低压NMOS区域，在高压EDMOS区域中形成高压EDMOS器件，在低压PMOS区域中形成P型低压器件，在低压NMOS区域中形成N型低压器件；
其中高压EDMOS器件包括本发明的第二方面，第一种实施例所描述的结构。
P型低压器件包括：
P型低压阱220，P型低压阱220形成于低压PMOS区域中；
第二栅极结构320，第二栅极结构320位于P型低压阱220上；
位于第二栅极结构320两侧的P型低压阱220中，分别形成第二源极420和第二漏极520；
N型低压器件包括：
N型低压阱230，N型低压阱230形成于低压NMOS区域中；
第三栅极结构330，第三栅极结构330位于N型低压阱230上；
位于第三栅极结构330两侧的N型低压阱230中，分别形成第三源极430和第三漏极530；
对于本发明第二方面第一种实施例中的第一栅极结构310，其包括：
第一栅氧层311，第一栅氧层311沉积在P型高压阱210上；
第一多晶硅层312，第一多晶硅层312沉积在第一栅氧层311上；
第一侧墙313，第一侧墙313形成于第一多晶硅层312的两侧。
第二种实施例中的第二栅极结构320，其包括：
第二栅氧层321，第二栅氧层321沉积在P型低压阱220上；
第二多晶硅层322，第二多晶硅层322沉积在第二栅氧层321上；
第二侧墙323，第二侧墙323形成于第二多晶硅层322的两侧。
第三栅极结构330，包括：
第三栅氧层331，第三栅氧层331沉积在N型低压阱230上；
第三多晶硅层332，第三多晶硅层332沉积在第三栅氧层331上；
第三侧墙333，第三侧墙333形成于第三多晶硅层332的两侧。
对于以上实施例中，位于第一多晶硅层312和第一漏极510之间，在第一侧墙313的表面和N型漂移区700的表面，覆盖有热电子阻挡层800。热电子阻挡层800的材料包括二氧化硅。热电子阻挡层800的厚度为100埃～200埃。
显然，上述实施例仅仅是为清楚地说明所作的举例，而并非对实施方式的限定。对于所属领域的普通技术人员来说，在上述说明的基础上还可以做出其它不同形式的变化或变动。这里无需也无法对所有的实施方式予以穷举。而由此所引伸出的显而易见的变化或变动仍处于本发明创造的保护范围之中。

Claims (12)

1.一种基于CMOS双阱工艺的EDMOS制作方法，其特征在于，包括以下步骤：
提供第一导电类型衬底；
在所述第一导电类型衬底的高压EDMOS区域中，形成第一导电类型高压阱；
在所述第一导电类型高压阱上形成第一栅极结构；
在位于所述第一栅极结构两侧的第一导电类型高压阱中，分别形成第一导电类型体区和第二导电类型漂移区；
在所述第一导电类型体区中形成第一源极，在所述第二导电类型漂移区中形成第一漏极；
在所述第一栅极结构和第一漏极之间形成热电子阻挡层；
在所述热电子阻挡层上形成金属硅化物阻挡层。
2.如权利要求1所述的基于CMOS双阱工艺的EDMOS制作方法，其特征在于，所述在所述第一导电类型高压阱上形成第一栅极结构包括：
在所述第一导电类型高压阱上沉积第一栅氧层；
在所述第一栅氧层上沉积多晶硅；
在所述多晶硅的两侧形成侧墙。
3.如权利要求2所述的基于CMOS双阱工艺的EDMOS制作方法，其特征在于，所述在所述第一栅极结构和第一漏极之间形成热电子阻挡层，包括：
在位于所述多晶硅和所述第一漏极之间，在所述侧墙的表面和所述第二导电类型漂移区的表面沉积热电子阻挡层。
4.如权利要求1～3中任一条所述的基于CMOS双阱工艺的EDMOS制作方法，其特征在于，所述热电子阻挡层的材料包括二氧化硅。
5.如权利要求1～3中任一条所述的基于CMOS双阱工艺的EDMOS制作方法，其特征在于，所述热电子阻挡层的厚度为100埃～200埃。
6.如权利要求1所述的基于CMOS双阱工艺的EDMOS制作方法，其特征在于，还包括：
在所述第一导电类型衬底的低压CMOS区域进行CMOS双阱工艺，在低压CMOS区域中形成第一导电类型低压阱和第二导电类型低压阱；
在所述第一导电类型低压阱上形成第二栅极结构；
在所述第二导电类型低压阱上形成第三栅极结构；
在位于所述第二栅极结构两侧的第一导电类型低压阱中，分别形成第二源极和第二漏极；
在位于所述第三栅极结构两侧的第二导电类型低压阱中，分别形成第三源极和第三漏极。
7.一种基于CMOS双阱工艺的EDMOS结构，其特征在于，包括：
第一导电类型衬底，所述第一导电类型衬底包括高压EDMOS区域；
第一导电类型高压阱，所述第一导电类型高压阱形成于所述高压EDMOS区域中；
第一栅极结构，所述第一栅极结构位于所述第一导电类型高压阱上；
位于所述第一栅极结构两侧的所述第一导电类型高压阱中，分别形成有第一源极和第一漏极；所述第一源极的周围形成第一导电类型体区，所述第一漏极的周围形成第二导电类型漂移区；
热电子阻挡层，所述热电子阻挡层覆盖所述第一栅极结构和第一漏极之间；
金属硅化物阻挡层，所述金属硅化物阻挡层设于所述热电子阻挡层上。
8.如权利要求7所述的基于CMOS双阱工艺的EDMOS结构，其特征在于，所述第一栅极结构包括：
第一栅氧层，所述第一栅氧层沉积在所述第一导电类型高压阱；
多晶硅层，所述多晶硅层沉积在所述第一栅氧层上；
侧墙，所述侧墙形成于所述多晶硅层的两侧。
9.如权利要求8所述的基于CMOS双阱工艺的EDMOS结构，其特征在于，位于所述多晶硅层和所述第一漏极之间，在所述侧墙的表面和所述第二导电类型漂移区的表面，覆盖有所述热电子阻挡层。
10.如权利要求7～9任一条所述的基于CMOS双阱工艺的EDMOS结构，其特征在于，所述热电子阻挡层的材料包括二氧化硅。
11.如权利要求7～9任一条所述的基于CMOS双阱工艺的EDMOS结构，其特征在于，所述热电子阻挡层的厚度为100埃～200埃。
12.如权利要求7所述的基于CMOS双阱工艺的EDMOS结构，其特征在于，所述第一导电类型衬底包括低压CMOS区域，所述低压CMOS区域中形成第一导电类型低压器件和第二导电类型低压器件。
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