JP2751905B2 - 半導体装置およびその製造方法 - Google Patents
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
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-
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-
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- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置に関わ
り、特にＭＯＳ型トランジスタの構造及び製造方法に関
する。
り、特にＭＯＳ型トランジスタの構造及び製造方法に関
する。
【０００２】
【従来の技術】トランジスタの微細化に伴って、トラン
ジスタの動作速度の向上が図られてきた。最近では、ゲ
ート長が０．２５ミクロン以下のＭＯＳ型トランジスタ
が開発されている。しかしながら、フォトレジストがパ
ターニングできる寸法限界の改善によって、ゲート長の
微細化は進むが、コンタクトサイズやコンタクトとゲー
ト間のマージン、さらにコンタクトと素子分離絶縁層と
のマージンはゲート寸法の縮小率ほど小さくすることが
できず、ソースおよびドレイン拡散層面積を縮小するこ
とが難しくなっている。この結果、ソース・ドレイン拡
散層容量の充放電がトランジスタ動作スピードに占める
割合が大きくなり高速化の妨げとなっている。
ジスタの動作速度の向上が図られてきた。最近では、ゲ
ート長が０．２５ミクロン以下のＭＯＳ型トランジスタ
が開発されている。しかしながら、フォトレジストがパ
ターニングできる寸法限界の改善によって、ゲート長の
微細化は進むが、コンタクトサイズやコンタクトとゲー
ト間のマージン、さらにコンタクトと素子分離絶縁層と
のマージンはゲート寸法の縮小率ほど小さくすることが
できず、ソースおよびドレイン拡散層面積を縮小するこ
とが難しくなっている。この結果、ソース・ドレイン拡
散層容量の充放電がトランジスタ動作スピードに占める
割合が大きくなり高速化の妨げとなっている。
【０００３】このような問題を解決する方法としては、
シリコンＳＩＭＯＸのようなＳＯＩ基板を用いることに
よりソース・ドレイン拡散層容量を極めて小さくする方
法があるが、ＳＩＭＯＸのようなＳＯＩ基板はコストが
高く、また欠陥密度の点で通常のバルク基板に比べ劣っ
ている等の問題があり、未だ量産化には至っていない。
シリコンＳＩＭＯＸのようなＳＯＩ基板を用いることに
よりソース・ドレイン拡散層容量を極めて小さくする方
法があるが、ＳＩＭＯＸのようなＳＯＩ基板はコストが
高く、また欠陥密度の点で通常のバルク基板に比べ劣っ
ている等の問題があり、未だ量産化には至っていない。
【０００４】通常のバルク基板を用いてソース／ドレイ
ン拡散層容量を低減する方法として、J.M.Sung et a
l.,"A High Performance Super self-Aligned 3V/5V Bi
CMOS Technology with Extremely low Parasitics for
Low-Power Mixed-Signal Applications",IEEE Trans.El
ectron Decices,Vol.42,No.3,1995に以下に述べるよう
な従来例が記載されている。
ン拡散層容量を低減する方法として、J.M.Sung et a
l.,"A High Performance Super self-Aligned 3V/5V Bi
CMOS Technology with Extremely low Parasitics for
Low-Power Mixed-Signal Applications",IEEE Trans.El
ectron Decices,Vol.42,No.3,1995に以下に述べるよう
な従来例が記載されている。
【０００５】まず、図１１（ａ）に示すように、シリコ
ン基板１０１にウェル領域１０２を形成し、素子分離絶
縁層１０３を形成した後、ゲート酸化膜１０４およびポ
リシリコン層からなるゲート電極１０５を形成する。こ
のとき、ゲート電極１０５はその上に窒化膜１０６とポ
リシリコン１０５’が積層されている。その後シリコン
基板１０１に低濃度に不純物を注入してＬＤＤ（lightl
y doped drain ）領域１０７を形成する。続いて、図１
１（ｂ）に示すように、ゲート電極１０５，１０６，１
０５’の側面にサイドウォール１０８を形成し、さらに
その上から全面に第２のポリシリコン層１０９を成長す
る。この第２のポリシリコン層１０９は、ソース・ドレ
イン形成領域のシリコン表面１０１に接触した状態に形
成する。
ン基板１０１にウェル領域１０２を形成し、素子分離絶
縁層１０３を形成した後、ゲート酸化膜１０４およびポ
リシリコン層からなるゲート電極１０５を形成する。こ
のとき、ゲート電極１０５はその上に窒化膜１０６とポ
リシリコン１０５’が積層されている。その後シリコン
基板１０１に低濃度に不純物を注入してＬＤＤ（lightl
y doped drain ）領域１０７を形成する。続いて、図１
１（ｂ）に示すように、ゲート電極１０５，１０６，１
０５’の側面にサイドウォール１０８を形成し、さらに
その上から全面に第２のポリシリコン層１０９を成長す
る。この第２のポリシリコン層１０９は、ソース・ドレ
イン形成領域のシリコン表面１０１に接触した状態に形
成する。
【０００６】次に、図１１（ｃ）に示すように、フォト
レジストおよびエッチング工程を経て第２のポリシリコ
ン層１０９をパターニングする。次いで、図１２（ａ）
に示すように、第１のフォトレジスト１１０を全面に塗
布し、平坦化を図る。さらに、第２のフォトレジスト１
１１を塗布した後、ゲート電極１０５上の第２のフォト
レジスト１１１のみを開口する。
レジストおよびエッチング工程を経て第２のポリシリコ
ン層１０９をパターニングする。次いで、図１２（ａ）
に示すように、第１のフォトレジスト１１０を全面に塗
布し、平坦化を図る。さらに、第２のフォトレジスト１
１１を塗布した後、ゲート電極１０５上の第２のフォト
レジスト１１１のみを開口する。
【０００７】次に、図１２（ｂ）に示すように、異方性
のエッチングを行うことにより第１のフォトレジスト１
１０の薄い部分が無くなり、第２のポリシリコン１０９
がエッチングされる。このときサイドウォール１０８の
外側の第２のポリシリコン１０９を十分に除去するため
にオーバーエッチングを行うが、この結果ポリシリコン
で形成されたゲート電極１０５の上のポリシリコン１０
５’もエッチングされ、窒化膜１０６がエッチングスト
ッパとなる。この結果ソースとドレインをつないでいた
第２のポリシリコン１０９はゲート電極１０５を境に分
離される。その後、窒化膜１０６を除去し、ソース・ド
レイン形成のためのイオン注入を行った後、活性化の熱
処理を行って、ソース・ドレイン領域１１２を形成す
る。これにより、ソース・ドレイン領域１１２のコンタ
クトを第２のポリシリコン１０９から引き出すことがで
きるので、ソース・ドレイン領域１１２の各拡散層面積
は極めて小さくでき、拡散容量を大幅に低減できる。
のエッチングを行うことにより第１のフォトレジスト１
１０の薄い部分が無くなり、第２のポリシリコン１０９
がエッチングされる。このときサイドウォール１０８の
外側の第２のポリシリコン１０９を十分に除去するため
にオーバーエッチングを行うが、この結果ポリシリコン
で形成されたゲート電極１０５の上のポリシリコン１０
５’もエッチングされ、窒化膜１０６がエッチングスト
ッパとなる。この結果ソースとドレインをつないでいた
第２のポリシリコン１０９はゲート電極１０５を境に分
離される。その後、窒化膜１０６を除去し、ソース・ド
レイン形成のためのイオン注入を行った後、活性化の熱
処理を行って、ソース・ドレイン領域１１２を形成す
る。これにより、ソース・ドレイン領域１１２のコンタ
クトを第２のポリシリコン１０９から引き出すことがで
きるので、ソース・ドレイン領域１１２の各拡散層面積
は極めて小さくでき、拡散容量を大幅に低減できる。
【０００８】
【発明が解決しようとする課題】この従来の技術はソー
ス・ドレイン領域の拡散層面積は極めて小さくできる
が、製造プロセスが非常に複雑であるという問題があ
る。特に、ソース・ドレイン領域１１２を引き出すため
のポリシリコン電極１０９を形成するために２回のフォ
トリソグラフィ工程を必要とし、またフォトレジストに
よる平坦化が必要である。また、トランジスタの構造に
おいて、サイドウォール１０８が突起状に残るため、こ
のトランジスタの上に抵抗素子やアルミニウム配線を形
成する場合にこのサイドウォールの突起によって段切れ
による回路の分断が生じるという問題がある。
ス・ドレイン領域の拡散層面積は極めて小さくできる
が、製造プロセスが非常に複雑であるという問題があ
る。特に、ソース・ドレイン領域１１２を引き出すため
のポリシリコン電極１０９を形成するために２回のフォ
トリソグラフィ工程を必要とし、またフォトレジストに
よる平坦化が必要である。また、トランジスタの構造に
おいて、サイドウォール１０８が突起状に残るため、こ
のトランジスタの上に抵抗素子やアルミニウム配線を形
成する場合にこのサイドウォールの突起によって段切れ
による回路の分断が生じるという問題がある。
【０００９】本発明の目的は、ソース・ドレイン領域の
拡散面積を低減してその容量を低減するとともに、その
製造方法を簡略化することが可能な半導体装置とその製
造方法を提供することにある。
拡散面積を低減してその容量を低減するとともに、その
製造方法を簡略化することが可能な半導体装置とその製
造方法を提供することにある。
【００１０】
【課題を解決するための手段】本発明の半導体装置は、
シリコン基板と、このシリコン基板に形成されて素子領
域を画成する素子分離絶縁層と、この素子領域のシリコ
ン基板の表面に形成された選択シリコンエピタキシャル
層と、素子分離絶縁膜上に形成されて前記選択シリコン
エピタキシャル層に接続されるポリシリコン層および選
択ポリシリコン層と、前記選択シリコンエピタキシャル
層の上に形成されたゲート絶縁膜及びゲート電極と、前
記ゲート電極の側面に形成されてその膜厚がゲート電極
と素子分離絶縁層との間隔よりも幾分小さいＬＤＤサイ
ドウォールと、前記選択シリコンエピタキシャル層に形
成されたＬＤＤ領域と、少なくとも前記選択シリコンエ
ピタキシャル層を含む領域に形成されたソース・ドレイ
ン領域と、前記ゲート電極、選択ポリシリコン層、及び
選択シリコンエピタキシャル層の表面に形成されたシリ
サイド層と、前記選択ポリシリコン層のシリサイドに接
続されるソース・ドレインの各引出し電極とを備える。
シリコン基板と、このシリコン基板に形成されて素子領
域を画成する素子分離絶縁層と、この素子領域のシリコ
ン基板の表面に形成された選択シリコンエピタキシャル
層と、素子分離絶縁膜上に形成されて前記選択シリコン
エピタキシャル層に接続されるポリシリコン層および選
択ポリシリコン層と、前記選択シリコンエピタキシャル
層の上に形成されたゲート絶縁膜及びゲート電極と、前
記ゲート電極の側面に形成されてその膜厚がゲート電極
と素子分離絶縁層との間隔よりも幾分小さいＬＤＤサイ
ドウォールと、前記選択シリコンエピタキシャル層に形
成されたＬＤＤ領域と、少なくとも前記選択シリコンエ
ピタキシャル層を含む領域に形成されたソース・ドレイ
ン領域と、前記ゲート電極、選択ポリシリコン層、及び
選択シリコンエピタキシャル層の表面に形成されたシリ
サイド層と、前記選択ポリシリコン層のシリサイドに接
続されるソース・ドレインの各引出し電極とを備える。
【００１１】また、本発明の半導体装置は、シリコン基
板と、このシリコン基板に形成されて素子領域を画成す
る素子分離絶縁層と、この素子領域のシリコン基板の表
面に形成された選択シリコンエピタキシャル層と、前記
素子分離絶縁膜上に形成されて前記選択シリコンエピタ
キシャル層に接続されるポリシリコン層と、前記選択シ
リコンエピタキシャル層の上に形成されたゲート絶縁膜
及びゲート電極と、前記ゲート電極の側面に形成されて
その膜厚がゲート電極と素子分離絶縁層との間隔よりも
大きいＬＤＤサイドウォールと、前記選択シリコンエピ
タキシャル層に形成されたＬＤＤ領域と、前記ゲート電
極、および選択ポリシリコン層の表面に形成されたシリ
サイド層と、前記選択ポリシリコン層のシリサイドに接
続されるソース・ドレインの各引出し電極とを備える。
板と、このシリコン基板に形成されて素子領域を画成す
る素子分離絶縁層と、この素子領域のシリコン基板の表
面に形成された選択シリコンエピタキシャル層と、前記
素子分離絶縁膜上に形成されて前記選択シリコンエピタ
キシャル層に接続されるポリシリコン層と、前記選択シ
リコンエピタキシャル層の上に形成されたゲート絶縁膜
及びゲート電極と、前記ゲート電極の側面に形成されて
その膜厚がゲート電極と素子分離絶縁層との間隔よりも
大きいＬＤＤサイドウォールと、前記選択シリコンエピ
タキシャル層に形成されたＬＤＤ領域と、前記ゲート電
極、および選択ポリシリコン層の表面に形成されたシリ
サイド層と、前記選択ポリシリコン層のシリサイドに接
続されるソース・ドレインの各引出し電極とを備える。
【００１２】本発明の半導体装置の製造方法は、シリコ
ン基板上に素子分離絶縁層を形成して素子領域を画成す
る工程と、前記素子領域に形成するソース・ドレインに
隣接する前記素子分離絶縁層上にポリシリコン層を選択
的に形成する工程と、前記素子領域に選択的にシリコン
エピタキシャル層を成長し、かつこれと同時に前記ポリ
シリコン層上に選択ポリシリコン層を成長する工程と、
前記素子領域にゲート絶縁膜およびゲート電極を形成す
る工程と、前記素子分離絶縁層とゲート電極を利用して
不純物を注入してＬＤＤ領域を形成する工程と、前記ゲ
ート電極の側面にＬＤＤサイドウォールを形成する工程
と、このＬＤＤサイドウォールを利用して不純物を注入
する工程と、少なくとも前記ゲート電極、及び選択ポリ
シリコン層の表面をシリサイド化する工程と、全面に層
間絶縁膜を形成し、この層間絶縁膜に設けた開口を通し
て前記選択ポリシリコン層に接続されるソース・ドレイ
ンの引出し電極を形成する工程とを含むことを特徴とす
る。
ン基板上に素子分離絶縁層を形成して素子領域を画成す
る工程と、前記素子領域に形成するソース・ドレインに
隣接する前記素子分離絶縁層上にポリシリコン層を選択
的に形成する工程と、前記素子領域に選択的にシリコン
エピタキシャル層を成長し、かつこれと同時に前記ポリ
シリコン層上に選択ポリシリコン層を成長する工程と、
前記素子領域にゲート絶縁膜およびゲート電極を形成す
る工程と、前記素子分離絶縁層とゲート電極を利用して
不純物を注入してＬＤＤ領域を形成する工程と、前記ゲ
ート電極の側面にＬＤＤサイドウォールを形成する工程
と、このＬＤＤサイドウォールを利用して不純物を注入
する工程と、少なくとも前記ゲート電極、及び選択ポリ
シリコン層の表面をシリサイド化する工程と、全面に層
間絶縁膜を形成し、この層間絶縁膜に設けた開口を通し
て前記選択ポリシリコン層に接続されるソース・ドレイ
ンの引出し電極を形成する工程とを含むことを特徴とす
る。
【００１３】
【発明の実施の形態】次に、本発明の実施形態を図面を
参照して説明する。図１（ａ），（ｂ）は本発明の第１
の実施形態のＭＯＳ型トランジスタの平面レイアウト図
と断面図である。一導電型のシリコン基板１に素子分離
絶縁層２が形成され、この素子分離絶縁層２によって素
子領域が画成される。そして、この素子領域にはウェル
領域７が形成され、素子領域の表面上にはゲート酸化膜
９及びゲート電極１０が形成される。このゲート電極１
０の側面にはＬＤＤサイドウォール１２が、また上面に
はＴｉＳｉ（チタンシリサイド）層１４が形成される。
さらに、前記素子領域のシリコン基板１の表面に選択シ
リコンエピタキシャル層５が形成され、その外側にはポ
リシリコン層４と選択ポリシリコン層６が積層状態に形
成されている。ゲート電極１０の直下の選択シリコンエ
ピタキシャル層５にはチャネルドープ層８が形成され、
その両側にＬＤＤ領域１１が形成される。また、このＬ
ＤＤ領域１１の外側と素子分離絶縁層との間の領域の選
択シリコンエピタキシャル層５及びシリコン基板１にソ
ース・ドレイン領域１３が形成される。さらに、前記選
択ポリシリコン層６の表面にＴｉＳｉ層１４が形成され
ており、ポリシリコン層４と共にソース・ドレインの電
極として構成される。そして、全面に層間絶縁膜１５が
形成され、これに設けたコンタクトが前記ソース・ドレ
イン電極に接続されてソース・ドレインの各引出し電極
１６として構成される。
参照して説明する。図１（ａ），（ｂ）は本発明の第１
の実施形態のＭＯＳ型トランジスタの平面レイアウト図
と断面図である。一導電型のシリコン基板１に素子分離
絶縁層２が形成され、この素子分離絶縁層２によって素
子領域が画成される。そして、この素子領域にはウェル
領域７が形成され、素子領域の表面上にはゲート酸化膜
９及びゲート電極１０が形成される。このゲート電極１
０の側面にはＬＤＤサイドウォール１２が、また上面に
はＴｉＳｉ（チタンシリサイド）層１４が形成される。
さらに、前記素子領域のシリコン基板１の表面に選択シ
リコンエピタキシャル層５が形成され、その外側にはポ
リシリコン層４と選択ポリシリコン層６が積層状態に形
成されている。ゲート電極１０の直下の選択シリコンエ
ピタキシャル層５にはチャネルドープ層８が形成され、
その両側にＬＤＤ領域１１が形成される。また、このＬ
ＤＤ領域１１の外側と素子分離絶縁層との間の領域の選
択シリコンエピタキシャル層５及びシリコン基板１にソ
ース・ドレイン領域１３が形成される。さらに、前記選
択ポリシリコン層６の表面にＴｉＳｉ層１４が形成され
ており、ポリシリコン層４と共にソース・ドレインの電
極として構成される。そして、全面に層間絶縁膜１５が
形成され、これに設けたコンタクトが前記ソース・ドレ
イン電極に接続されてソース・ドレインの各引出し電極
１６として構成される。
【００１４】この実施形態では、素子分離絶縁膜２とゲ
ート電極１０及びＬＤＤサイドウォール１２との間隔寸
法が小さくされているため、ソース・ドレイン領域１３
の拡散層面積を小さくできると共に、ソース・ドレイン
領域１３は選択シリコンエピタキシャル層５を介してポ
リシリコン層４及び選択ポリシリコン層６に接続され、
かつソース・ドレインの引出し電極１６はこれらのポリ
シリコン層４及び選択ポリシリコン層６上に設けている
ため、ゲート電極１０と素子分離絶縁層２のマージンは
極めて小さくでき、ソース・ドレイン領域１３の拡散層
面積が大幅に低減できる。この結果、ソース・ドレイン
拡散層面積を削減していない構造のトランジスタに比べ
て拡散容量が格段に低減でき、その動作速度を約２０％
向上することが確認された。また、ゲート電極１０の直
下の選択シリコンエピタキシャル層５にはチャネルドー
プ層８が形成されており、ソース・ドレイン間のショー
トが防止される。さらに、従来例のようなＬＤＤサイド
ウォールの突起は存在しておらず、段切れ等による回路
の断線が防止される。
ート電極１０及びＬＤＤサイドウォール１２との間隔寸
法が小さくされているため、ソース・ドレイン領域１３
の拡散層面積を小さくできると共に、ソース・ドレイン
領域１３は選択シリコンエピタキシャル層５を介してポ
リシリコン層４及び選択ポリシリコン層６に接続され、
かつソース・ドレインの引出し電極１６はこれらのポリ
シリコン層４及び選択ポリシリコン層６上に設けている
ため、ゲート電極１０と素子分離絶縁層２のマージンは
極めて小さくでき、ソース・ドレイン領域１３の拡散層
面積が大幅に低減できる。この結果、ソース・ドレイン
拡散層面積を削減していない構造のトランジスタに比べ
て拡散容量が格段に低減でき、その動作速度を約２０％
向上することが確認された。また、ゲート電極１０の直
下の選択シリコンエピタキシャル層５にはチャネルドー
プ層８が形成されており、ソース・ドレイン間のショー
トが防止される。さらに、従来例のようなＬＤＤサイド
ウォールの突起は存在しておらず、段切れ等による回路
の断線が防止される。
【００１５】次に、図１に示したＭＯＳ型トランジスタ
の製造方法を図２ないし図４を用いて工程順に説明す
る。先ず、図２（ａ）に示すように、シリコン基板１上
に素子分離のための絶縁層２を形成し、その後、膜厚５
〜２０ｎｍのシリコン酸化膜３を形成する。さらに、全
面に膜厚５０〜１００ｎｍポリシリコン層４を成長す
る。次に、図２（ｂ）に示すように、フォトリソグラフ
ィ工程により、前記ポリシリコン層４をパターニングす
る。このときポリシリコン層４は図２（ｃ）の平面図に
示すように、素子分離絶縁層２とトランジスタを形成す
る素子領域の境界に沿ってソース・ドレイン形成領域に
隣接した形で、かつゲート電極１０に対して平行となる
ように素子分離絶縁層２上にパターニングされる。この
とき素子分離絶縁層２のエッジに対し、ポリシリコン層
４のエッジは０〜０．１ミクロン内側に設定する。な
お、シリコン酸化膜３はポリシリコン層４をエッチング
する際のストッパの役目を果たす。
の製造方法を図２ないし図４を用いて工程順に説明す
る。先ず、図２（ａ）に示すように、シリコン基板１上
に素子分離のための絶縁層２を形成し、その後、膜厚５
〜２０ｎｍのシリコン酸化膜３を形成する。さらに、全
面に膜厚５０〜１００ｎｍポリシリコン層４を成長す
る。次に、図２（ｂ）に示すように、フォトリソグラフ
ィ工程により、前記ポリシリコン層４をパターニングす
る。このときポリシリコン層４は図２（ｃ）の平面図に
示すように、素子分離絶縁層２とトランジスタを形成す
る素子領域の境界に沿ってソース・ドレイン形成領域に
隣接した形で、かつゲート電極１０に対して平行となる
ように素子分離絶縁層２上にパターニングされる。この
とき素子分離絶縁層２のエッジに対し、ポリシリコン層
４のエッジは０〜０．１ミクロン内側に設定する。な
お、シリコン酸化膜３はポリシリコン層４をエッチング
する際のストッパの役目を果たす。
【００１６】次に、図３（ａ）の断面図と図３（ｂ）の
平面図に示すように、シリコン酸化膜３をウェットエッ
チング液等で取り除いた後、シリコン基板１の表面に選
択的にシリコンエピタキシャル層５を成長する。成長膜
厚は３０ｎｍ〜１００ｎｍである。このとき同時に、ポ
リシリコン層４の表面および周囲に選択ポリシリコン層
６が成長する。ポリシリコン層４上に成長する選択ポリ
シリコン層６の成長膜厚は前記シリコンエピタキシャル
層５の成長膜厚の１／２から１／４程度となる。これは
シリコン表面が〈１００〉面なのに対し、ポリシリコン
では〈１１１〉面であり、〈１１１〉面のシリコン成長
速度が遅いためである。シリコン基板１の表面に選択的
に成長したシリコンエピタキシャル層５は、ポリシリコ
ン層４の側面および選択ポリシリコン層６とつながった
構造を得ることができる。
平面図に示すように、シリコン酸化膜３をウェットエッ
チング液等で取り除いた後、シリコン基板１の表面に選
択的にシリコンエピタキシャル層５を成長する。成長膜
厚は３０ｎｍ〜１００ｎｍである。このとき同時に、ポ
リシリコン層４の表面および周囲に選択ポリシリコン層
６が成長する。ポリシリコン層４上に成長する選択ポリ
シリコン層６の成長膜厚は前記シリコンエピタキシャル
層５の成長膜厚の１／２から１／４程度となる。これは
シリコン表面が〈１００〉面なのに対し、ポリシリコン
では〈１１１〉面であり、〈１１１〉面のシリコン成長
速度が遅いためである。シリコン基板１の表面に選択的
に成長したシリコンエピタキシャル層５は、ポリシリコ
ン層４の側面および選択ポリシリコン層６とつながった
構造を得ることができる。
【００１７】次に、図３（ｃ）に示すように、フォトレ
ジスト１７をマスクにしてイオン注入を行ってウェル領
域７を形成し、さらに閾値制御用のイオン注入を行って
チャネルドープ層８を形成する。続いて、図４（ａ）に
示すように、前記シリコンエピタキシャル層５、選択ポ
リシリコン層６の表面に膜厚３〜１０ｎｍのゲート酸化
膜９を形成した後、このゲート酸化膜９上に膜厚１０〜
２０ｎｍのポリシリコンからなるゲート電極１０を形成
する。このとき、図４（ｂ）の平面図に示すように、ゲ
ート電極１０と素子分離絶縁層２との距離は０．２から
０．４ミクロン程度に設定する。
ジスト１７をマスクにしてイオン注入を行ってウェル領
域７を形成し、さらに閾値制御用のイオン注入を行って
チャネルドープ層８を形成する。続いて、図４（ａ）に
示すように、前記シリコンエピタキシャル層５、選択ポ
リシリコン層６の表面に膜厚３〜１０ｎｍのゲート酸化
膜９を形成した後、このゲート酸化膜９上に膜厚１０〜
２０ｎｍのポリシリコンからなるゲート電極１０を形成
する。このとき、図４（ｂ）の平面図に示すように、ゲ
ート電極１０と素子分離絶縁層２との距離は０．２から
０．４ミクロン程度に設定する。
【００１８】次に、図４（ｃ）に示すように、低濃度に
不純物を注入してＬＤＤ領域１１を形成した後、ゲート
電極の側面にサイドウォール１２を形成し、さらにソー
ス・ドレイン形成のためのイオン注入を行った後、活性
化の熱処理を行ってソース・ドレイン領域１３を形成す
る。しかる上で、図１に示したように、シリサイド、こ
こではＴｉＳｉをスパッタ形成した後、シンタリングを
行って、ゲート電極１０の表面、選択ポリシリコン層６
およびその下に位置するポリシリコン層４の表面、さら
にソース・ドレイン領域１３の表面をシリサイド化す
る。その後、層間絶縁膜１５を形成し、これに開口を設
けた上でソース・ドレインの各引出し電極１６を形成す
ることによりＭＯＳ型トランジスタが完成される。
不純物を注入してＬＤＤ領域１１を形成した後、ゲート
電極の側面にサイドウォール１２を形成し、さらにソー
ス・ドレイン形成のためのイオン注入を行った後、活性
化の熱処理を行ってソース・ドレイン領域１３を形成す
る。しかる上で、図１に示したように、シリサイド、こ
こではＴｉＳｉをスパッタ形成した後、シンタリングを
行って、ゲート電極１０の表面、選択ポリシリコン層６
およびその下に位置するポリシリコン層４の表面、さら
にソース・ドレイン領域１３の表面をシリサイド化す
る。その後、層間絶縁膜１５を形成し、これに開口を設
けた上でソース・ドレインの各引出し電極１６を形成す
ることによりＭＯＳ型トランジスタが完成される。
【００１９】この製造方法によれば、従来例に比べトラ
ンジスタ構造および製造プロセスが簡単になる、特に、
ソース・ドレインの各電極としてのポリシリコン層４と
選択ポリシリコン層６からなるポリシリコン電極を形成
するのに、従来法では２回のフォトリソグラフィ工程が
必要とされていたのに対し、この実施形態では１回のフ
ォトリソグラフィ工程のみで形成することが可能とな
り、製造の容易化が実現できる。
ンジスタ構造および製造プロセスが簡単になる、特に、
ソース・ドレインの各電極としてのポリシリコン層４と
選択ポリシリコン層６からなるポリシリコン電極を形成
するのに、従来法では２回のフォトリソグラフィ工程が
必要とされていたのに対し、この実施形態では１回のフ
ォトリソグラフィ工程のみで形成することが可能とな
り、製造の容易化が実現できる。
【００２０】図５（ａ），（ｂ）は本発明の第２の実施
形態のＭＯＳ型トランジスタの平面図と断面図であり、
第１の実施形態と等価な部分には同一符号を付してあ
る。この実施形態では、ゲート電極１０の直下の選択シ
リコンエピタキシャル層５にはチャネルドープ層が存在
しておらず、その直下のシリコン基板１にデルタドープ
層１８が存在し、これによりソースとドレインのパンチ
スルーを防止している。デルタドープ層１８の不純物濃
度は図１の実施形態のウェル領域７の濃度に比べ３〜１
０倍高い濃度になっている。なお、このような高濃度の
デルタドープ層１８が存在しても、その上には不純物濃
度が低い選択シリコンエピタキシャル層５が存在してい
るため、閾値が高くなることはない。
形態のＭＯＳ型トランジスタの平面図と断面図であり、
第１の実施形態と等価な部分には同一符号を付してあ
る。この実施形態では、ゲート電極１０の直下の選択シ
リコンエピタキシャル層５にはチャネルドープ層が存在
しておらず、その直下のシリコン基板１にデルタドープ
層１８が存在し、これによりソースとドレインのパンチ
スルーを防止している。デルタドープ層１８の不純物濃
度は図１の実施形態のウェル領域７の濃度に比べ３〜１
０倍高い濃度になっている。なお、このような高濃度の
デルタドープ層１８が存在しても、その上には不純物濃
度が低い選択シリコンエピタキシャル層５が存在してい
るため、閾値が高くなることはない。
【００２１】そして、この選択シリコンエピタキシャル
層５にはポリシリコン層４及び選択ポリシリコン層６が
接続され、これらのポリシリコン層４，６からなる電極
にソース・ドレインのコンタクト引出し電極１６が接続
されるため、前記第１の実施形態と同様に、ゲート電極
１０と素子分離絶縁層２のマージンは極めて小さくで
き、ソース・ドレインの拡散層面積が大幅に削減され、
スピードを向上することができる。また、ＬＤＤサイド
ウォールの突起は存在しておらず、段切れ等による回路
の断線が防止される。
層５にはポリシリコン層４及び選択ポリシリコン層６が
接続され、これらのポリシリコン層４，６からなる電極
にソース・ドレインのコンタクト引出し電極１６が接続
されるため、前記第１の実施形態と同様に、ゲート電極
１０と素子分離絶縁層２のマージンは極めて小さくで
き、ソース・ドレインの拡散層面積が大幅に削減され、
スピードを向上することができる。また、ＬＤＤサイド
ウォールの突起は存在しておらず、段切れ等による回路
の断線が防止される。
【００２２】図６および図７は図５のＭＯＳ型トランジ
スタの製造方法を工程順に示す図である。この実施形態
では、図６（ａ）において、シリコン基板１上に素子分
離のための絶縁層２を形成し、膜厚５〜２０ｎｍのシリ
コン酸化膜３を形成した後、図６（ｂ）に示すように、
イオン注入を行ってウェル領域７を形成し、さらにソー
スとドレインのパンチスルーを防ぐデルタドープ層１８
形成のためのイオン注入を行う。このデルタドープ層１
８は先に述べた第１の実施形態のチャネルドープ層８に
くらべて低エネルギーのイオン注入で形成し、急峻な不
純物プロファイルを有している。たとえばＮチャネル型
ＭＯＳトランジスタの場合、ヒ素またはリンを１０ｋｅ
Ｖ〜３０ｋｅＶで５×１０12〜２×１０13ｃｍ-2注入す
る。閾値はこのデルタドープ層１８の濃度およびこの後
に成長する低濃度の選択シリコンエピタキシャル層５の
膜厚によって決まる。しかる後、全面に膜厚５０〜１０
０ｎｍポリシリコン層４を成長する。
スタの製造方法を工程順に示す図である。この実施形態
では、図６（ａ）において、シリコン基板１上に素子分
離のための絶縁層２を形成し、膜厚５〜２０ｎｍのシリ
コン酸化膜３を形成した後、図６（ｂ）に示すように、
イオン注入を行ってウェル領域７を形成し、さらにソー
スとドレインのパンチスルーを防ぐデルタドープ層１８
形成のためのイオン注入を行う。このデルタドープ層１
８は先に述べた第１の実施形態のチャネルドープ層８に
くらべて低エネルギーのイオン注入で形成し、急峻な不
純物プロファイルを有している。たとえばＮチャネル型
ＭＯＳトランジスタの場合、ヒ素またはリンを１０ｋｅ
Ｖ〜３０ｋｅＶで５×１０12〜２×１０13ｃｍ-2注入す
る。閾値はこのデルタドープ層１８の濃度およびこの後
に成長する低濃度の選択シリコンエピタキシャル層５の
膜厚によって決まる。しかる後、全面に膜厚５０〜１０
０ｎｍポリシリコン層４を成長する。
【００２３】以下の工程は第１の実施形態と同じである
が、図６（ｃ），図７（ａ），図７（ｂ），図７（ｃ）
に示されるように、選択シリコンエピタキシャル層５に
チャネルドープ層が形成されていない点で相違してい
る。なお、図７（ａ）において、シリコン酸化膜３を取
り除いた後シリコン基板１の表面に選択的に形成する選
択シリコンエピタキシャル層５は、その成長膜厚は３０
ｎｍ〜６０ｎｍとしている。
が、図６（ｃ），図７（ａ），図７（ｂ），図７（ｃ）
に示されるように、選択シリコンエピタキシャル層５に
チャネルドープ層が形成されていない点で相違してい
る。なお、図７（ａ）において、シリコン酸化膜３を取
り除いた後シリコン基板１の表面に選択的に形成する選
択シリコンエピタキシャル層５は、その成長膜厚は３０
ｎｍ〜６０ｎｍとしている。
【００２４】この第２の実施形態の製造方法において
も、従来例に比べてソース・ドレイン電極としてのポリ
シリコン電極を形成するためのフォトリソグラフィ工程
が１回でよく、製造工程を短縮することが可能となる。
も、従来例に比べてソース・ドレイン電極としてのポリ
シリコン電極を形成するためのフォトリソグラフィ工程
が１回でよく、製造工程を短縮することが可能となる。
【００２５】図８（ａ），（ｂ）は本発明の第３の実施
形態のＭＯＳ型トランジスタの平面図と断面図である。
この実施形態では、ゲート電極１０と素子分離絶縁層２
の距離をＬＤＤサイドウォール１２の幅よりも小さくす
ることによって、不純物濃度の高いソース・ドレインを
シリコン基板１に形成することなくトランジスタを形成
している。すなわち、シリコン基板１には低濃度のＬＤ
Ｄ領域１１のみが形成され、これらのＬＤＤ領域１１は
シリサイド化されたポリシリコン層４および選択ポリシ
リコン層６に接続され、さらにこれらのポリシリコン層
４，６に接続されるソース・ドレインの引き出し電極１
６によってよってコンタクトが形成される。
形態のＭＯＳ型トランジスタの平面図と断面図である。
この実施形態では、ゲート電極１０と素子分離絶縁層２
の距離をＬＤＤサイドウォール１２の幅よりも小さくす
ることによって、不純物濃度の高いソース・ドレインを
シリコン基板１に形成することなくトランジスタを形成
している。すなわち、シリコン基板１には低濃度のＬＤ
Ｄ領域１１のみが形成され、これらのＬＤＤ領域１１は
シリサイド化されたポリシリコン層４および選択ポリシ
リコン層６に接続され、さらにこれらのポリシリコン層
４，６に接続されるソース・ドレインの引き出し電極１
６によってよってコンタクトが形成される。
【００２６】このトランジスタでは、不純物濃度の高い
ソース・ドレイン領域１３がシリコン基板内に形成され
ないため、ソースとドレイン１３間のパンチスルー特性
は大幅に改善される。また、シリサイド層も選択ポリシ
リコン層６およびポリシリコン層４とゲート電極１０上
にのみ形成され、シリコン上には形成されない。この結
果、シリサイド層がシリコン表面に形成されたソース・
ドレインとウェル領域の接合部に達してリーク電流を引
き起こすといった問題も解決される。なお、この実施形
態のトランジスタにおいても、第２の実施形態のように
デルタドープ層を用いることによって、パンチスルー特
性はさらに向上する。
ソース・ドレイン領域１３がシリコン基板内に形成され
ないため、ソースとドレイン１３間のパンチスルー特性
は大幅に改善される。また、シリサイド層も選択ポリシ
リコン層６およびポリシリコン層４とゲート電極１０上
にのみ形成され、シリコン上には形成されない。この結
果、シリサイド層がシリコン表面に形成されたソース・
ドレインとウェル領域の接合部に達してリーク電流を引
き起こすといった問題も解決される。なお、この実施形
態のトランジスタにおいても、第２の実施形態のように
デルタドープ層を用いることによって、パンチスルー特
性はさらに向上する。
【００２７】この実施形態の製造方法は図９及び図１０
に示す通りであり、基本的には図２ないし図４に示した
第１の実施形態の製造方法と同じであるため、その詳細
な説明は省略する。ただし、図１０（ｂ）に示したゲー
ト電極１０と素子分離絶縁層２の距離を０．１〜０．２
ミクロンに設定し、かつ図１０（ｃ）に示すように、Ｌ
ＤＤサイドウォール１２の幅がゲート電極１０と素子分
離絶縁層２の距離と同じか、もしくはそれよりも幅広く
なるように形成する。この結果、ソース・ドレインのイ
オン注入をした場合に、不純物は選択ポリシリコン層６
およびポリシリコン層４とゲート電極１０のみに注入さ
れ、シリコンの表面にはソース・ドレイン領域が形成さ
れない構造となる。なお、ＬＤＤ領域１１は図８（ａ）
に示されるように、チタンシリサイド化された選択ポリ
シリコン層６およびポリシリコン層４によって引き出さ
れる。
に示す通りであり、基本的には図２ないし図４に示した
第１の実施形態の製造方法と同じであるため、その詳細
な説明は省略する。ただし、図１０（ｂ）に示したゲー
ト電極１０と素子分離絶縁層２の距離を０．１〜０．２
ミクロンに設定し、かつ図１０（ｃ）に示すように、Ｌ
ＤＤサイドウォール１２の幅がゲート電極１０と素子分
離絶縁層２の距離と同じか、もしくはそれよりも幅広く
なるように形成する。この結果、ソース・ドレインのイ
オン注入をした場合に、不純物は選択ポリシリコン層６
およびポリシリコン層４とゲート電極１０のみに注入さ
れ、シリコンの表面にはソース・ドレイン領域が形成さ
れない構造となる。なお、ＬＤＤ領域１１は図８（ａ）
に示されるように、チタンシリサイド化された選択ポリ
シリコン層６およびポリシリコン層４によって引き出さ
れる。
【００２８】
【発明の効果】以上説明したように本発明は、ゲート電
極の直下に選択シリコンエピタキシャル層を有し、素子
分離絶縁膜層上にこの選択シリコンエピタキシャル層に
つながるポリシリコン層を有し、選択エピタキシャル層
にＬＤＤ領域及びソース・ドレインを形成し、ポリシリ
コン層にソース・ドレインの引出し電極を接続している
ので、ゲート電極と素子分離絶縁層のマージンは極めて
小さくでき、ソース・ドレインの拡散層面積が大幅に削
減し、拡散容量を低減することができる。また、従来例
のようなＬＤＤサイドウォールの突起は存在しておら
ず、段切れ等による回路の断線が防止される。
極の直下に選択シリコンエピタキシャル層を有し、素子
分離絶縁膜層上にこの選択シリコンエピタキシャル層に
つながるポリシリコン層を有し、選択エピタキシャル層
にＬＤＤ領域及びソース・ドレインを形成し、ポリシリ
コン層にソース・ドレインの引出し電極を接続している
ので、ゲート電極と素子分離絶縁層のマージンは極めて
小さくでき、ソース・ドレインの拡散層面積が大幅に削
減し、拡散容量を低減することができる。また、従来例
のようなＬＤＤサイドウォールの突起は存在しておら
ず、段切れ等による回路の断線が防止される。
【００２９】また、本発明によれば、ソース・ドレイン
電極としてのポリシリコン電極を１回のフォトリソグラ
フィ工程のみで形成でき、従来法の２回のフォトリソグ
ラフィ工程が必要とされていたのに比較して製造工数の
増大を抑制し、製造を容易に行うことができる。
電極としてのポリシリコン電極を１回のフォトリソグラ
フィ工程のみで形成でき、従来法の２回のフォトリソグ
ラフィ工程が必要とされていたのに比較して製造工数の
増大を抑制し、製造を容易に行うことができる。
【図１】本発明の第１の実施形態の平面図と断面図であ
る。
る。
【図２】図１のトランジスタの製造方法を工程順に示す
断面図のその１である。
断面図のその１である。
【図３】図１のトランジスタの製造方法を工程順に示す
断面図のその２である。
断面図のその２である。
【図４】図１のトランジスタの製造方法を工程順に示す
断面図のその３である。
断面図のその３である。
【図５】本発明の第２の実施形態の平面図と断面図であ
る。
る。
【図６】図５のトランジスタの製造方法を工程順に示す
断面図のその１である。
断面図のその１である。
【図７】図５のトランジスタの製造方法を工程順に示す
断面図のその２である。
断面図のその２である。
【図８】本発明の第３の実施形態の平面図と断面図であ
る。
る。
【図９】図８のトランジスタの製造方法を工程順に示す
断面図のその１である。
断面図のその１である。
【図１０】図８のトランジスタの製造方法を工程順に示
す断面図のその２である。
す断面図のその２である。
【図１１】従来のトランジスタの製造方法を工程順に示
す断面図のその１である。
す断面図のその１である。
【図１２】従来のトランジスタの製造方法を工程順に示
す断面図のその２である。
す断面図のその２である。
１ シリコン基板 ２ 素子分離絶縁層 ４ ポリシリコン層 ５ 選択シリコンエピタキシャル層 ６ 選択ポリシリコン層 ７ ウェル領域 ８ チャネルドープ層 １０ ゲート酸化膜 １１ ＬＤＤ領域 １２ ＬＤＤサイドウォール １３ ソース・ドレイン領域 １４ チタンシリサイド層 １５ 層間絶縁膜 １６ ソース・ドレイン引出し電極 １８ デルタドープ層
Claims (7)
- 【請求項１】 シリコン基板と、このシリコン基板に形
成されて素子領域を画成する素子分離絶縁層と、前記素
子領域のシリコン基板の表面に形成された選択シリコン
エピタキシャル層と、前記素子分離絶縁膜上に形成され
て前記選択シリコンエピタキシャル層に接続されるポリ
シリコン層および選択ポリシリコン層と、前記選択シリ
コンエピタキシャル層の上に形成されたゲート絶縁膜及
びゲート電極と、前記ゲート電極の側面に形成されてそ
の膜厚がゲート電極と素子分離絶縁層との間隔よりも幾
分小さいＬＤＤサイドウォールと、前記選択シリコンエ
ピタキシャル層に形成されたＬＤＤ領域と、少なくとも
前記選択シリコンエピタキシャル層を含む領域に形成さ
れたソース・ドレイン領域と、前記ゲート電極、選択ポ
リシリコン層、及び選択シリコンエピタキシャル層の表
面に形成されたシリサイド層と、前記選択ポリシリコン
層のシリサイドに接続されるソース・ドレインの各引出
し電極とを備えることを特徴とする半導体装置。 - 【請求項２】 シリコン基板と、このシリコン基板に形
成されて素子領域を画成する素子分離絶縁層と、前記素
子領域のシリコン基板の表面に形成された選択シリコン
エピタキシャル層と、前記素子分離絶縁膜上に形成され
て前記選択シリコンエピタキシャル層に接続されるポリ
シリコン層および選択ポリシリコン層と、前記選択シリ
コンエピタキシャル層の上に形成されたゲート絶縁膜及
びゲート電極と、前記ゲート電極の側面に形成されてそ
の膜厚がゲート電極と素子分離絶縁層との間隔よりも大
きいＬＤＤサイドウォールと、前記選択シリコンエピタ
キシャル層に形成されたＬＤＤ領域と、前記ゲート電
極、および選択ポリシリコン層の表面に形成されたシリ
サイド層と、前記選択ポリシリコン層のシリサイドに接
続されるソース・ドレインの各引出し電極とを備えるこ
とを特徴とする半導体装置。 - 【請求項３】 ゲート電極直下の選択シリコンエピタキ
シャル層には、ソースとドレインのパンチスルーを防ぐ
のに十分な不純物濃度のチャネルドープ層が設けられる
請求項１または２の半導体装置。 - 【請求項４】 ゲート電極直下の選択シリコンエピタキ
シャル層の直下のシリコン基板にはデルタドープ層が設
けられる請求項１または２の半導体装置。 - 【請求項５】 シリコン基板上に素子分離絶縁層を形成
して素子領域を画成する工程と、前記素子領域に形成す
るソース・ドレインに隣接する前記素子分離絶縁層上に
ポリシリコン層を選択的に形成する工程と、前記素子領
域に選択的にシリコンエピタキシャル層を成長し、かつ
これと同時に前記ポリシリコン層上に選択ポリシリコン
層を成長する工程と、前記素子領域にゲート絶縁膜およ
びゲート電極を形成する工程と、前記素子分離絶縁層と
ゲート電極を利用して不純物を注入してＬＤＤ領域を形
成する工程と、前記ゲート電極の側面に素子分離絶縁層
とゲート電極との間隔寸法よりも小さい膜厚のＬＤＤサ
イドウォールを形成する工程と、このＬＤＤサイドウォ
ールを利用して不純物を注入してソース・ドレイン領域
を形成する工程と、前記ゲート電極、ソース・ドレイン
を形成した選択シリコンエピタキシャル層、及び選択ポ
リシリコン層の表面をシリサイド化する工程と、全面に
層間絶縁膜を形成し、この層間絶縁膜に設けた開口を通
して前記選択ポリシリコン層に接続されるソース・ドレ
インの引出し電極を形成する工程とを含むことを特徴と
する半導体装置の製造方法。 - 【請求項６】 シリコン基板上に素子分離絶縁層を形成
して素子領域を画成する工程と、前記素子領域に形成す
るソース・ドレインに隣接する前記素子分離絶縁層上に
ポリシリコン層を選択的に形成する工程と、前記素子領
域に選択的にシリコンエピタキシャル層を成長し、かつ
これと同時に前記ポリシリコン層上に選択ポリシリコン
層を成長する工程と、前記素子領域にゲート絶縁膜およ
びゲート電極を形成する工程と、前記素子分離絶縁層と
ゲート電極を利用して不純物を注入してＬＤＤ領域を形
成する工程と、前記ゲート電極の側面に素子分離絶縁層
とゲート電極との間隔寸法よりも大きな膜厚のＬＤＤサ
イドウォールを形成する工程と、このＬＤＤサイドウォ
ールを利用して不純物を注入する工程と、前記ゲート電
極、及び選択ポリシリコン層の表面をシリサイド化する
工程と、全面に層間絶縁膜を形成し、この層間絶縁膜に
設けた開口を通して前記選択ポリシリコン層に接続され
るソース・ドレインの引出し電極を形成する工程とを含
むことを特徴とする半導体装置の製造方法。 - 【請求項７】 選択シリコンエピタキシャル層の成長前
または後にチャネルとなる領域に閾値制御用の不純物を
注入する請求項５または６の半導体装置の製造方法。
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