CN1855395A - 用于制造能够改善击穿电压特性的半导体器件的方法 - Google Patents
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Abstract
在制造MOS晶体管的方法中,在半导体衬底内形成MOS晶体管隔离层,以围绕用于在该半导体衬底中形成该MOS晶体管的区域。然后,将第一杂质引入到该半导体衬底的该区域中,以调节该MOS晶体管的阈值电压。而且,将第二杂质仅引入到与该MOS晶体管隔离层相邻的上述区域的周边的一部分中,其中在所述部分上方将形成有所述MOS晶体管的栅电极。
Description
技术领域
本发明涉及一种制造半导体器件的方法,该半导体器件诸如是由厚元件隔离层如浅沟槽隔离(STI)层或硅局部氧化(LOCOS)层隔开的金属氧化物半导体(MOS)晶体管。
背景技术
当制造MOS晶体管时,将杂质引入到栅电极下面的硅衬底中,以由此调节MOS晶体管的阈值电压。另一方面,为了使MOS晶体管互相隔开,引入了由二氧化硅制成的厚元件隔离层,如STI层或LOCOS层。
当沟道的宽度和长度减小时,所谓的窄沟道宽度效应变得显著。例如,在n沟道MOS晶体管中,将硼原子引入到栅电极下面的硅衬底中以调节阈值电压;然而,在这种情况下,由于加热或退火处理,引入的硼原子被厚元件隔离层偏析(segregate)了,以致于硼原子的浓度在宽度方向上的沟道端部比在其中心低。这称为能够降低阈值电压的隆起现象。相似地,在p沟道MOS晶体管中,将砷(或磷)原子引入到栅电极下面的硅衬底中以调节阈值电压;然而,在这种情况下,由于加热或退火处理,引入的砷(或磷)原子被厚元件隔离层偏析了,以致于砷(或磷)原子的浓度在宽度方向上的沟道端部比在其中心高。这称为能够增加阈值电压绝对值的反隆起现象。
在制造半导体器件的现有技术的方法中,为了抵偿隆起或反隆起现象,将p型杂质如硼原子引入到与元件隔离层相邻的有源区的整个周边中,以便在进行加热或退火处理后,用于调节阈值电压的硼原子或砷(或磷)原子的浓度在沟道端部处和在其中心处基本相同。由此,不会改变阈值电压(参见:JP-2000-340791-A与美国专利No.6,492,220)。这将在下面详细地说明。
发明内容
然而,在上述现有技术的制造方法中,由于p型杂质引入到与元件隔离层相邻的有源区的整个周边中,所以击穿电压特性恶化了。
根据本发明,p型杂质引入到仅在栅电极下面的与元件隔离层相邻的有源区的周边的一部分中。结果,在保持改善的亚阈值(subthreshold)特性的同时,也能够改善击穿电压特性。
附图说明
参考附图,与现有技术相比,从下面提出的描述将更清楚地理解本发明,其中:
图1A是说明半导体器件中产生的隆起现象的平面图;
图1B是沿着图1A的B-B线得到的截面图;
图1C是示出在p型杂质扩散区经过加热或退火处理后,图1B的p型杂质扩散区中硼原子浓度的图表;
图2A是说明半导体器件中产生的反隆起现象的平面图;
图2B是沿着图2A的B-B线得到的截面图;
图2C是示出在n型杂质扩散区经过加热或退火处理后,图2B的n型杂质扩散区中砷(或磷)原子浓度的图表;
图3A至3J是说明制造半导体器件的现有技术方法的截面图;
图4A是通过如图3A至3J所示的方法获得的n沟道MOS晶体管的平面图;
图4B是沿着图4A的B-B线得到的截面图;
图4C是示出在p型杂质扩散区经过加热或退火处理后,图4B的p型杂质扩散区中杂质原子浓度的图表;
图5A是示出通过如图3A至3J中所示的方法获得的n沟道MOS晶体管的亚阈值特性的图表;
图5B是示出通过如图3A至3J中所示的方法获得的n沟道MOS晶体管的击穿电压特性的图表;
图6A至6J是说明根据本发明制造半导体器件的方法的第一实施例的截面图;
图7是图6F中的光致抗蚀剂图案层的平面图;
图8A是通过如图6A至6J中所示的方法获得的n沟道MOS晶体管的平面图;
图8B是沿着图8A的B-B线得到的截面图;
图8C是示出在p型杂质扩散区经过加热或退火处理后,图8B的p型杂质扩散区中杂质原子浓度的图表;
图9A是示出通过如图6A至6J中所示的方法获得的n沟道MOS晶体管的亚阈值特性的图表;
图9B是示出通过如图6A至6J中所示的方法获得的n沟道MOS晶体管的击穿电压特性的图表;和
图10A至10U是说明根据本发明制造半导体器件的方法的第二实施例的截面图。
具体实施方式
在描述优选实施例之前,将参考图1A、1B、1C、2A、2B、2C、3A至3J、4A、4B、4C、5A和5B说明制造半导体器件的现有技术的方法。
首先,参考图1A、1B和1C说明隆起现象。注意到图1A是n沟道MOS晶体管的平面图,图1B是沿着图1A的线B-B得到的截面图,以及图1C是示出在p型杂质扩散区经过加热或退火处理后,用于调节阈值电压Vthn的图1B的p型杂质扩散区中的硼原子浓度的图表。
在图1A和1B中,附图标记101表示被元件隔离层102围绕的p-型单晶硅衬底,该元件隔离层102在这种情况下是由二氧化硅制成的限定场区域的STI层。而且,在有源区中的硅衬底101内形成p型杂质扩散区103,以调节阈值电压Vthn。在这种情况下,p型杂质扩散区103起到提高阈值电压Vthn的作用。而且,在有源区上形成栅二氧化硅层104和栅电极105。另外,在与栅电极105自对准的有源区中的硅衬底101内形成分别用作源区和漏区的n+型杂质扩散区域106S和106D。
硼原子的固溶性在二氧化硅中比在硅中大。因此,如图1C所示,通过上面提到的加热或退火处理,硼原子从硅衬底101移向STI层102。结果,硼原子被STI层偏析了,以致于硼原子的浓度在宽度方向上的沟道端部比在其中心低。这称为隆起现象,其能够降低阈值电压Vthn,尤其是在短沟道型MOS晶体管中。
接下来,参考图2A、2B和2C说明反隆起现象。注意到图2A是p沟道MOS晶体管的平面图,图2B是沿着图2A的线B-B得到的截面图,以及图2C是示出在n型杂质扩散区经过加热或退火处理后,用于调节阈值电压Vthp的图2B的n型杂质扩散区中砷(或磷)原子浓度的图表。
在图2A和2B中,附图标记201表示被元件隔离层202围绕的n-型单晶硅衬底,该元件隔离层202在这种情况下是由二氧化硅制成的限定场区域的STI层。而且,在有源区中的硅衬底201内形成n型杂质扩散区203,以调节阈值电压Vthp。在这种情况下,n型杂质扩散区203起到提高阈值电压Vthp的绝对值的作用。而且,在有源区上形成栅二氧化硅层204和栅电极205。另外,在与栅电极205自对准的有源区中的硅衬底201内形成分别用作源区和漏区的p+型杂质扩散区域206S和206D。
砷(或磷)原子的固溶性在二氧化硅中比在硅中小。因此,如图2C所示,通过上面提到的加热或退火处理,砷(或磷)原子从STI层202移向硅衬底201。结果,砷(或磷)原子被硅衬底201偏析了,以致于砷(或磷)原子的浓度在宽度方向上的沟道端部比在其中心处高。这称为反隆起现象,其能够提高阈值电压Vthp的绝对值,尤其是在短沟道型MOS晶体管中。
为了抵偿上述提到的隆起现象,接下来将参考图3A至3J说明制造半导体器件如n沟道MOS晶体管的现有技术的方法(参见:JP-2000-340791-A与美国专利No.6,492,220)。
首先,参考图3A,在p-型单晶硅衬底301上沉积二氧化硅层302和氮化硅层303。在这种情况下,二氧化硅层302可以通过热氧化硅衬底301形成。然后,通过光刻和蚀刻工艺在氮化硅层303和二氧化硅层302中打一个开口304。
接下来,参考图3B,通过利用氮化硅层303和二氧化硅层302作掩模,将硼离子注入到硅衬底301中。结果,在开口304的底部和二氧化硅层302的下面形成了p型杂质扩散区305。即,由于硼离子对于硅衬底301具有大的扩散系数,所以硼离子沿着水平和垂直方向容易扩散到硅衬底301中。
接下来,参考图3C,通过利用氮化硅层303和二氧化硅层302作掩模,蚀刻硅衬底301。结果,在硅衬底301内形成了沟槽(沟)306。
接下来,参考图3D,通过热氧化工艺和化学汽相沉积(CVD)工艺在硅衬底301的沟槽306和氮化硅层303与二氧化硅层302的开口304中掩埋二氧化硅层307。
接下来,参考图3E,通过化学机械抛光(CMP)工艺平坦化二氧化硅层307、氮化硅层303和二氧化硅层302。结果,二氧化硅层307仅留在了沟槽306内。由此,掩埋在沟槽306中的二氧化硅层307用作STI层,以使元件形成区(有源区)相互隔开。
接下来,参考图3F,将硼离子注入硅衬底301中,以在硅衬底301内形成p型杂质扩散区308。注意到,包括p型杂质扩散区305的p型杂质扩散区308用于调节将要形成的n沟道MOS晶体管的阈值电压Vthn。
接下来,参考图3G,在清洁和冲洗器件的表面之后,通过热氧化该硅衬底301形成二氧化硅层,且通过CVD工艺在二氧化硅层上沉积多晶硅层。然后,通过光刻和蚀刻工艺图案化多晶硅层和二氧化硅层,以便形成栅二氧化硅层309和栅电极310。
接下来,参考图3H,通过利用栅电极310和栅二氧化硅层309作掩模,将砷离子注入硅衬底301中。结果,在硅衬底301内形成用于轻掺杂漏结构(LDD)的n-型杂质区311S和311D。
接下来,参考图3I,通过CVD工艺在整个表面上沉积二氧化硅层,且通过各向异性蚀刻工艺回蚀刻(etch back)二氧化硅层。结果,在栅二氧化硅层309和栅电极310的侧壁上形成了侧壁二氧化硅层312。
最后,参考图3J,通过利用栅电极310、栅二氧化硅层309和侧壁二氧化硅层312作掩模,再一次将砷离子注入硅衬底301中。结果,在硅衬底301内形成了分别用作源和漏的n+型杂质区313S和313D。
图4A是通过如图3A至3J中所示的方法获得的n沟道MOS晶体管的平面图,图4B是沿着图4A的线B-B得到的截面图,以及图4C是示出在p型杂质区305和308经过加热或退火处理后,图4B中的用来调节阈值电压Vthn的包括p型杂质区305的p型杂质区308中杂质原子浓度的图表。
如图4A和4B中所示,在有源区的整个周边上提供p型杂质扩散区305。因此,如图4C所示,当通过上面提到的加热或退火工艺硼原子从硅衬底301移向STI层307时,由于存在p型杂质扩散区305,而使得硼原子的浓度在宽度方向上的沟道端部和其中心处相同。因此,能够抵偿隆起现象,其将不会降低阈值电压Vthn,如图5A中所示,在图5A中VG是栅电压,Id是漏电流。注意到,图5A是示出通过如图3A至3J中所示的方法获得的n沟道MOS晶体管的亚阈值特性的图表。即,通过提供了p型杂质扩散区305的图3A至3J中所示的方法获得的n沟道MOS晶体管的亚阈值特性相比没有提供p型杂质扩散区305的n沟道MOS晶体管的亚阈值特性改善了。注意到,亚阈值特性的改善主要是由于位于栅电极310下面的p型杂质扩散区305引起的,如由图4A中的虚线、阴影部分所示。
然而,如图5B中所示,该图示出了通过图3A至3J所示的方法获得的n沟道MOS晶体管的击穿电压特性图表,其中VD是源漏电压,ID是漏电流,通过提供了p型杂质扩散区305的图3A至3J中所示的方法获得的n沟道MOS晶体管的击穿电压特性相比没有提供p型杂质扩散区305的n沟道MOS晶体管的击穿电压特性恶化。注意到,击穿电压特性的恶化主要是由于位于源区311S(313S)和漏区311D(313D)中的p型杂质扩散区305所引起的,如由图4A中的实线双阴影部分所示。因此,尤其是,当增加集成度来降低杂质扩散区311S(313S)和311D(313D)的尺寸时,击穿电压特性进一步恶化了。
上述的现有技术的方法对p沟道MOS晶体管是有效的,在该p沟道MOS晶体管中图3A至3J的杂质扩散区308、311S(313S)和311D(313D)是p型的。即,尽管通过p型杂质扩散区305抵偿了反隆起现象从而改善了亚阈值特性,但是击穿电压特性恶化了。
接下来参考图6A至6J说明制造半导体器件(如n沟道MOS晶体管)的方法的第一实施例。
首先,参考图6A,二氧化硅层12和氮化硅层13沉积在P-单晶硅衬底11上。在这种情况下,二氧化硅层12可以通过热氧化该硅衬底11形成。然后,通过光刻和蚀刻工艺在氮化硅层13和二氧化硅层12中打一个开口14。
接下来,参考图6B,通过利用氮化硅层13和二氧化硅层12作掩模蚀刻硅衬底11。结果,在硅衬底11内部形成了沟槽(沟)15。
接下来,参考图6C,通过热氧化工艺和CVD工艺在硅衬底11的沟槽15和氮化硅层13与二氧化硅层12的开口14中掩埋二氧化硅层16。
接下来,参考图6D,通过CMP工艺平坦化二氧化硅层16、氮化硅层13和二氧化硅层12。结果,二氧化硅层16仅留在了沟槽15内。由此,掩埋在沟槽15中的二氧化硅层16用作STI层,以使元件形成区(有源区)相互隔开。
接下来,参考图6E,将硼离子注入到硅衬底11中以在硅衬底11内形成p型杂质扩散区17。注意到,p型杂质扩散区17用于调节将要形成的n沟道MOS晶体管的阈值电压Vthn。
接下来,参考图6F,在整个表面上涂布光致抗蚀剂层,且通过光刻工艺图案化光致抗蚀剂层,以形成具有开口18a的光致抗蚀剂图案层18,该开口18a对应于仅在以后将形成的栅电极21下面的与STI层16相邻的有源区的周边的一部分。光致抗蚀剂图案层18示于图7中。然后,通过利用光致抗蚀剂图案层18作掩模,将硼离子注入到硅衬底11中。结果,在开口18a的底部和p型杂质扩散区17内形成了未示于图6F但示于图7中的p型杂质扩散区19。即,硼离子对于硅衬底11、也就是p型杂质扩散区17具有大的扩散系数,硼离子沿着水平和垂直方向容易扩散到p型杂质扩散区17中。然后,通过灰化工艺等移除光致抗蚀剂图案层18。
注意到,确定图6F中开口18a的尺寸以抵偿p型杂质扩散区17的隆起现象。
接下来,参考图6G,在清洁和冲洗器件的表面之后,通过热氧化该硅衬底11形成二氧化硅层,且通过CVD工艺在二氧化硅层上沉积多晶硅层。然后,通过光刻和蚀刻工艺图案化多晶硅层和二氧化硅层,以形成栅二氧化硅层20和栅电极21。
在图6G中,在形成栅电极21之后立即与其自对准形成栅二氧化硅层20;然而,可以在后期形成硅化物层(未示出)之前立即形成栅二氧化硅层20。
接下来,参考图6H,通过利用栅电极21和栅二氧化硅层20作掩模,将砷离子注入硅衬底11中。结果,在硅衬底11内形成了用于LDD结构的n-型杂质区22S和22D。
接下来,参考图6I,通过CVD工艺在整个表面上沉积二氧化硅层,且通过各向异性蚀刻工艺回蚀刻二氧化硅层。结果,在栅二氧化硅层20和栅电极21的侧壁上形成了侧壁二氧化硅层23。
最后,参考图6J,通过利用栅电极21、栅二氧化硅层20和侧壁二氧化硅层23作掩模,再一次将砷离子注入到硅衬底11中。结果,在硅衬底11内形成了分别用作源和漏的n+型杂质区24S和24D。
图8A是通过如图6A至6J中所示的方法获得的n沟道MOS晶体管的平面图,图8B是沿着图8A的线B-B的截面图,以及图8C是示出在p型杂质扩散区17和19经过加热或退火处理后,在图8B中的用于调节阈值电压Vthn的包括p型杂质扩散区19的p型杂质扩散区17中硼原子浓度的图表。
如图8A和8B所示,在有源区的周边的一部分上提供p型杂质扩散区19。因此,如图8C所示,当通过上面提到的加热或退火工艺硼原子从硅衬底11移向STI层16时,由于存在p型杂质扩散区19,使得硼原子的浓度在宽度方向上的沟道端部和在其中心处相同。由此,能够抵偿隆起现象,其将不会降低阈值电压Vthn,如图9A中所示,在图9A中VG是栅电压,Id是漏电流。注意到,图9A是示出通过如图6A至6J中所示的方法获得的n沟道MOS晶体管的亚阈值特性的图表。即,以与提供了p型杂质扩散区305的n沟道MOS晶体管相同的方式,改善了如由提供了p型杂质扩散区19的图6A至6J中所示的方法所获得的n沟道MOS晶体管的亚阈值特性。注意到,亚阈值特性的改善主要是由于位于栅电极21下面的p型杂质扩散区19引起的,如由图8A中的虚线、阴影部分所示。
同时,如图9B中所示,该图示出了通过图6A至6J所示的方法获得的n沟道MOS晶体管的击穿电压特性图表,其中VD是源漏电压,ID是漏电流,通过提供了p型杂质扩散区19的图6A至6J中所示的方法获得的n沟道MOS晶体管的击穿电压特性,与没有提供p型杂质扩散区17和19中任何一个的n沟道MOS晶体管的击穿电压特性相比,几乎没有恶化。即,p型杂质扩散区19没有位于源区22S(24S)和漏区22D(24D)的周边中。因此,尤其是,甚至当增加集成度来降低杂质扩散区22S(24S)和22D(24D)的尺寸时,击穿电压特性也几乎没有恶化。
上述的第一实施例对p沟道MOS晶体管是有效的,在该p沟道MOS晶体管中图6A至6J的杂质扩散区17、22S(24S)和22D(24D)是p型的。即,同样通过p型杂质扩散区19抵偿反隆起现象以便改善亚阈值特性,而且,击穿电压特性几乎没有恶化。
在上述的第一实施例中,形成p型杂质扩散区17之后形成p型杂质扩散区19;然而,也可以在形成p型杂质扩散区19之后形成p型杂质扩散区17。
接下来将参考图10A至10J说明制造半导体器件(如两个CMOS电路)的方法的第二实施例。在这种情况下,一个CMOS电路是由被提供3.3V电源的一个n沟道MOS晶体管Qn1和一个p沟道MOS晶体管Qp1形成的低击穿电压CMOS电路;另一个CMOS电路是由被提供5V电源的一个n沟道MOS晶体管Qn2和一个p沟道MOS晶体管Qp2形成的高击穿电压CMOS电路。
首先,参考图10A,以与图6A、6B、6C和6D相似的方式在p-型单晶硅衬底31内形成STI层32。结果,相互隔开了用于晶体管Qn1、Qp1、Qn2和Qp2的元件形成区(有源区)。
接下来,参考图10B,通过光刻工艺在硅衬底31上形成具有对应于n沟道MOS晶体管Qn2的开口33a的光致抗蚀剂图案层33。然后,通过利用光致抗蚀剂图案层33作掩模以相对高的能量将硼离子注入到硅衬底31中,以形成p-型杂质扩散阱34。
接下来,参考图10C,通过利用光致抗蚀剂图案层33作掩模以相对低的能量将硼离子注入到硅衬底31中,以在p-型杂质扩散阱34内形成p型杂质扩散区35。注意到p型杂质扩散区35用于调节n沟道MOS晶体管Qn2的阈值电压Vthn2。然后,通过灰化工艺等移除光致抗蚀剂图案层33。
接下来,参考图10D,通过光刻工艺在硅衬底31上形成具有对应于p沟道MOS晶体管Qp2的开口36a的光致抗蚀剂图案层36。然后,通过利用光致抗蚀剂图案层36作掩模以相对高的能量将砷(或磷)离子注入到硅衬底31中,以形成n-型杂质扩散阱37。
接下来,参考图10E,通过利用光致抗蚀剂图案层36作掩模以相对低的能量将砷(或磷)离子注入到硅衬底31中,以在n-型杂质扩散阱37内形成n型杂质扩散区38。注意到n型杂质扩散区38用于调节p沟道MOS晶体管Qp2的阈值电压Vthp2。然后,通过灰化工艺等移除光致抗蚀剂图案层36。
接下来,参考图10F,通过光刻工艺在硅衬底31上形成具有开口39a、开口39b和开口39c的光致抗蚀剂图案层39,其中开口39a对应于n沟道MOS晶体管Qn1,开口39b对应于仅在以后将形成的栅电极47下面的与STI层32相邻的n沟道MOS晶体管Qn2有源区的周边的一部分,开口39c对应于仅在以后将形成的栅电极47下面的与STI层32相邻的n沟道MOS晶体管Qp2有源区的周边的一部分。然后,通过利用光致抗蚀剂图案层39作掩模以相对低的能量将硼离子注入到硅衬底31中,以在p--型硅衬底31内形成p型杂质扩散区40,在这种情况下p--型硅衬底31用作p型杂质扩散阱。注意到p型杂质扩散区40用于调节n沟道MOS晶体管Qn1的阈值电压Vthn1。同时,在p型杂质扩散区35内开口39b的底部和n型杂质扩散区38内的开口39c的底部形成p型杂质扩散区(未示出),以抵偿在此的隆起现象和反隆起现象。然后,通过灰化工艺等移除光致抗蚀剂图案层39。
注意,确定图10F的开口39b和39c的尺寸,以抵偿隆起现象和反隆起现象。
接下来,参考图10G,通过光刻工艺在硅衬底31上形成具有对应于p沟道MOS晶体管Qp1的开口41a的光致抗蚀剂图案层41。然后,通过利用光致抗蚀剂图案层41作掩模以相对高的能量将砷(或磷)离子注入到硅衬底31中,以形成n--型杂质扩散阱42。
接下来,参考图10H,通过利用光致抗蚀剂图案层41作掩模以相对低的能量将砷(或磷)离子注入到硅衬底31中,以在n--型杂质扩散阱42内形成n型杂质扩散区43。注意到n型杂质扩散区43用于调节p沟道MOS晶体管Qp1的阈值电压Vthp1。然后,通过灰化工艺等移除光致抗蚀剂图案层41。
接下来,参考图10I,在整个表面上形成相对厚的栅二氧化硅层44。注意到,如果通过热氧化硅衬底31形成相对厚的栅二氧化硅层44,则相对厚的栅二氧化硅层44没有形成在STI层32上。
接下来,参考图10J,仅在晶体管Qn2和Qp2侧的栅二氧化硅层44上形成栅二氧化硅层45。然后,通过使用光致抗蚀剂图案层45作蚀刻掩模选择性地蚀刻晶体管Qn1和Qp1侧的栅二氧化硅层44。然后,通过灰化工艺等移除光致抗蚀剂图案层45。
接下来,参考图10K,在整个表面上形成相对薄的栅二氧化硅层46。在这种情况下,尽管未示出,但相对厚的栅二氧化硅层44也被制作得更厚。注意到,如果通过热氧化硅衬底31形成相对厚的栅二氧化硅层46,则相对薄的栅二氧化硅层46没有形成在STI层32上。
由此,相对厚的栅二氧化硅层44用于高击穿电压晶体管Qn2和Qp2,而相对薄的栅二氧化硅层46用于低击穿电压晶体管Qn1和Qp1。
接下来,参考图10L,通过CVD工艺在栅二氧化硅层44和46上沉积多晶硅层47。然后,通过光刻工艺形成光致抗蚀剂图案层48。
接下来,参考图10M,通过使用光致抗蚀剂图案层48作蚀刻掩模蚀刻多晶硅层47,以形成栅电极。然后,通过灰化工艺移除光致抗蚀剂图案层48。
接下来,参考图10N,通过光刻工艺在栅二氧化硅层44上形成具有对应于n沟道MOS晶体管Qn2的开口49a的光致抗蚀剂图案层49。然后,通过利用光致抗蚀剂图案层49作掩模以相对低的能量将砷(或磷)离子注入到硅衬底31中,以形成用于LDD结构的n-型杂质扩散区50。然后,通过灰化工艺等移除光致抗蚀剂图案层49。
接下来,参考图10O,通过光刻工艺在栅二氧化硅层44上形成具有对应于p沟道MOS晶体管Qp2的开口51a的光致抗蚀剂图案层51。然后,通过利用光致抗蚀剂图案层51作掩模以相对低的能量将硼离子注入到硅衬底31中,以形成用于LDD结构的p-型杂质扩散区52。然后,通过灰化工艺等移除光致抗蚀剂图案层51。
接下来,参考图10P,通过光刻工艺在栅二氧化硅层46上形成具有对应于n沟道MOS晶体管Qn1的开口53a的光致抗蚀剂图案层53。然后,通过利用光致抗蚀剂图案层53作掩模以相对低的能量将砷(或磷)离子注入到硅衬底31中,以形成用于LDD结构的n-型杂质扩散区54。然后,通过灰化工艺等移除光致抗蚀剂图案层53。
注意到n-型杂质扩散区54的浓度大于n-型杂质扩散区50的浓度,以致n沟道MOS晶体管Qn1的击穿电压小于n沟道MOS晶体管Qn2的击穿电压。
接下来,参考图10Q,通过光刻工艺在栅二氧化硅层46上形成具有对应于p沟道MOS晶体管Qp1的开口55a的光致抗蚀剂图案层55。然后,通过利用光致抗蚀剂图案层55作掩模以相对低的能量将硼离子注入到硅衬底31中,以形成用于LDD结构的p-型杂质扩散区56。然后,通过灰化工艺等移除光致抗蚀剂图案层55。
注意到n-型杂质扩散区56的浓度大于n-型杂质扩散区52的浓度,以致n沟道MOS晶体管Qp1的击穿电压小于n沟道MOS晶体管Qp2的击穿电压。
接下来,参考图10R,通过CVD工艺在整个表面上沉积二氧化硅层,且通过各向异性蚀刻工艺回蚀刻该二氧化硅层。结果,在栅电极47的侧壁上形成了侧壁二氧化硅层57。
接下来,参考图10S,通过光刻工艺在栅二氧化硅层44和46上形成具有对应于n沟道MOS晶体管Qn2和Qn1的开口58a和58b的光致抗蚀剂图案层58。然后,通过利用光致抗蚀剂图案层58作掩模以相对高的能量将砷(或磷)离子注入到硅衬底31中,以形成n+型杂质扩散区59。然后,通过灰化工艺等移除光致抗蚀剂图案层58。
接下来,参考图10T,通过光刻工艺在栅二氧化硅层44和46上形成具有对应于p沟道MOS晶体管Qp2和Qp1的开口60a和60b的光致抗蚀剂图案层60。然后,通过利用光致抗蚀剂图案层60作掩模以相对高的能量将硼离子注入到硅衬底31中,以形成p+型杂质扩散区61。然后,通过灰化工艺等移除光致抗蚀剂图案层60。
由此,如图10U所示,获得了具有两种击穿电压的CMOS半导体器件。注意到在后期形成硅化物层(未示出)之前立即移除了杂质扩散区59和61上的栅二氧化硅层44和46。然而,可以在形成栅电极47之后立即与它自对准地移除在杂质扩散区50、52、54、56、59和61上的栅二氧化硅层44和46。
在上述的第二实施例中,与形成图10F的开口39a下面的p型杂质扩散区40同时地形成图10F的开口39b和39c下面的p型杂质扩散区(未示出),从而不需要对于在前的p型杂质扩散区的额外工艺,其将不会增加制造步骤。
而且,在上述的第二实施例中,在开口39b和39c下面的p型杂质扩散区位于仅在栅电极下面的与STI层相邻的有源区的一部分处;然而,即使如同现有技术一样这些p型杂质扩散区形成在有源区的整个周边处,也不需要为此的额外工艺,其将不会增加制造步骤。
在上述实施例中,由STI层形成厚元件隔离层;然而,该厚元件隔离层可以由LOCOS层形成。
如上文所述,根据本发明,能够改善击穿电压特性,同时能够抵偿隆起现象和反隆起现象,以便保持改善的亚阈值特性。
Claims (17)
1.一种制造MOS晶体管的方法,其包括:
在半导体衬底内形成MOS晶体管隔离层,以围绕用于在所述半导体衬底中形成所述MOS晶体管的区域;
将第一杂质引入到所述半导体衬底的所述区域中,以调节所述MOS晶体管的阈值电压;以及
将第二杂质仅引入到其上方将形成有所述MOS晶体管的栅电极的、与所述MOS晶体管隔离层相邻的所述区域的周边的一部分中。
2.如权利要求1所述的方法,其中所述第一和第二杂质都是硼原子。
3.如权利要求1所述的方法,其中所述第一杂质是砷原子,且所述第二杂质是硼原子。
4.如权利要求1所述的方法,其中所述第一杂质是磷原子,且所述第二杂质是硼原子。
5.如权利要求1所述的方法,其中所述半导体衬底包括硅衬底,且所述MOS晶体管隔离层包括二氧化硅层。
6.如权利要求5所述的方法,其中所述二氧化硅层包括浅沟槽隔离(STI)层。
7.如权利要求5所述的方法,其中所述二氧化硅层包括硅局部氧化(LOCOS)层。
8.一种制造包括第一和第二MOS晶体管的半导体器件的方法,其包括:
在半导体衬底内形成MOS晶体管隔离层,以围绕在所述半导体衬底中分别用于形成所述第一和第二MOS晶体管的第一和第二区域;
将第一杂质引入到所述半导体衬底的所述第一区域中,以调节所述第一MOS晶体管的第一阈值电压;
将第二杂质引入到所述半导体衬底的所述第二区域中,以调节所述第二MOS晶体管的第二阈值电压;以及
将第三杂质仅引入到其上方将形成有所述第一MOS晶体管的栅电极的、与所述第一MOS晶体管隔离层相邻的所述第一区域的周边的一部分中,
所述第二和第三杂质是相同的杂质。
9.如权利要求8所述的方法,其中同时进行所述第二和第三杂质的引入。
10.如权利要求8所述的方法,其中所述第一、第二和第三杂质都是硼原子。
11.如权利要求8所述的方法,其中所述第一杂质是砷原子,且所述第二和第三杂质是硼原子。
12.如权利要求8所述的方法,其中所述第一杂质是磷原子,且所述的第二杂质是硼原子。
13.如权利要求8所述的方法,其中所述第一MOS晶体管的击穿电压比所述第二MOS晶体管的击穿电压高。
14.如权利要求8所述的方法,其中所述半导体衬底包括硅衬底,且所述MOS晶体管隔离层包括二氧化硅层。
15.如权利要求14所述的方法,其中所述二氧化硅层包括浅沟槽隔离(STI)层。
16.如权利要求14所述的方法,其中所述二氧化硅层包括硅局部氧化(LOCOS)层。
17.一种制造包括第一和第二MOS晶体管的半导体器件的方法,其包括:
在半导体衬底内形成MOS晶体管隔离层,以围绕在所述半导体衬底中分别用于形成所述第一和第二MOS晶体管的第一和第二区域;
将第一杂质引入到所述半导体衬底的所述第一区域中,以调节所述第一MOS晶体管的第一阈值电压;
将第二杂质引入到所述半导体衬底的所述第二区域中,以调节所述第二MOS晶体管的第二阈值电压;以及
将第三杂质引入到与所述第一MOS晶体管隔离层相邻的所述第一区域的整个周边中,其中在所述区域上方将形成所述第一MOS晶体管的栅电极,
所述第二和第三杂质是相同的杂质,以便同时进行所述第二和第三杂质的引入。
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