CN1195199A - 场效应晶体管及其制造方法 - Google Patents

场效应晶体管及其制造方法 Download PDF

Info

Publication number
CN1195199A
CN1195199A CN97122719A CN97122719A CN1195199A CN 1195199 A CN1195199 A CN 1195199A CN 97122719 A CN97122719 A CN 97122719A CN 97122719 A CN97122719 A CN 97122719A CN 1195199 A CN1195199 A CN 1195199A
Authority
CN
China
Prior art keywords
gate electrode
mentioned
effect transistor
conductivity type
semiconductor substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN97122719A
Other languages
English (en)
Inventor
安村贤二
村上隆昭
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Publication of CN1195199A publication Critical patent/CN1195199A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
    • H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H01L29/1041—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with a non-uniform doping structure in the channel region surface
    • H01L29/1045—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with a non-uniform doping structure in the channel region surface the doping structure being parallel to the channel length, e.g. DMOS like
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/107—Substrate region of field-effect devices
    • H01L29/1075—Substrate region of field-effect devices of field-effect transistors
    • H01L29/1079—Substrate region of field-effect devices of field-effect transistors with insulated gate
    • H01L29/1083—Substrate region of field-effect devices of field-effect transistors with insulated gate with an inactive supplementary region, e.g. for preventing punch-through, improving capacity effect or leakage current

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

本发明的目的是在栅极长度短的场效应晶体管中抑制反短沟效应。方案是:场效应晶体管由p型硅衬底1和栅极电极3和一对低浓度源漏区域51、高浓度源漏区域52构成。在硅衬底1上边形成了硼浓度峰值区域61、62和63。硼浓度峰值区域63对于栅极电极的长度L具有小于L/4的长度,且从栅极电极3的端缘向中央伸展。

Description

场效应晶体管及其制造方法
本发明涉及场效应晶体管及其制造方法，特别是涉及栅极电极的长度短的场效应晶体管及其制造方法。
近年来，随着半导体集成电路装置的集成度的显著提高，器件的微细化也急速地前进。特别是，作为半导体存储器的动态随机存取存储器(DRAM)中，存储器的集成度，随着存储容量从63兆位发展到256兆位进而到一千兆位这样地增加而不断地提高。作为构成已如此高度集成化了的存储器的有源器件的场效应晶体管，就必须具备微细化的构造。
大家熟知，当栅极电极的长度变短时，场效应晶体管的阈值电压就要降低，就要出现所谓的短沟效应。然而，当栅极电极的长度极端地缩短到0.5μm以下时，为使抗穿通性提高，由于提高硼的掺杂量，故在出现短沟效应的同时，还相反地表现出使阈值电压增高的反短沟效应。
图15的部分剖面图示出了为形成源漏区域而刚进行过杂质离子注入后的场效应晶体管的剖面构造。如图15所示，在硅衬底1上，已形成了用于控制场效应晶体管的阈值电压的掺硼区域60。在硅衬底1的上边中间夹有栅极氧化膜2形成了栅极电极3。在栅极电极3的侧壁上，形成了侧壁氧化膜4。该场效应晶体管具有LDD构造，具备一对低浓度源漏区域51和高浓度源漏区域52。在刚进行过杂质离子注入后的源漏区域的近旁，存在着因杂质离子注入而形成的晶格间原子或位错环等的晶格缺陷。
若在上述那样的状态下对硅衬底1施行热处理，则将产生已含于硼掺杂区域60的硼(B)原子和晶格缺陷的交互扩散。最终将如图16所示的那样形成为硼浓度峰值区域161、162和163。硼浓度峰值区域161和162在硅衬底1的内部存在于一定的深度上。硼浓度峰值区域163存在于栅极电极3的下边的硅衬底1的表面区域上。这样一来，在栅极电极3的端缘部分一侧在硅衬底1的表面(界面)上硼浓度就变高了。
在栅极电极的长度长的时候，由于存在于硅衬底1的表面上的硼浓度峰值区域163的长度d对于栅极电极的长度L来说相对地小，所以，不出现反短沟效应。可是，当栅极电极的长度L变短后，由于为了提高抗穿通性而提高了硼的掺杂量，故硼浓度峰值区域163的长度d对于栅极电极的长度L相对地变大，所以就将出现反短沟效应。
图17示出了短沟效应。如图17所示，当栅极长度变短时，阈值电压Vth则急剧地下降。
图18示出的是如上述那样当栅极长度变短，为改善抗穿通性而提高硼的掺杂量时所出现的反短沟效应。如图18所示，在栅极长度比较长的区域中，随着栅极长度变短阈值电压Vth反而变高，产生所谓的反短沟效应。若栅极长度进一步变短，则如图16所示，由于在栅极电极3中央部分处的硅衬底1的表面上的硼浓度变低，所以易于产生穿通，且如图18所示，短沟效应变得更加显著。
特别是在一兆位的DRAM中，由于所采用的场效应晶体管具有约0.15μm的栅极长度，故硼浓度峰值区域163的长度d变成为对于栅极长度L占有相对大的比率。为此，上述那种反短沟效应和短沟效应变得显著起来，变得不能得到良好的晶体管特性，以致于场效应晶体管不能正常地工作。
如图18所示，在栅极长度比较长的区域中当反短沟效应出现时，则在栅极长度比较短的区域中短沟效应会变得显著。就是说，对于栅极长度的变化，阈值电压的减少量将变得更大。这样一来，当阈值电压对栅极长度的依赖性变大时，结果将变成场效应晶体管的特性会因很少一点加工精度的改变而显著地变化。
所以，本发明的目的是在栅极电极的长度短的场效应晶体管中，抑制反短沟效应。
本发明的另一个目的是制造一种可抑制反短沟效应的、栅极电极的长度短的场效应晶体管。按照本发明的第1方面的场效应晶体管，栅极电极的长度(L)为0.50μm以下，具备有：具有主表面的第1导电型的半导体衬底；中间夹有栅极绝缘膜已形成于该半导体衬底的主表面上的栅极电极；在该栅极电极两侧在半导体衬底的区域上已形成的一对第2导电型的杂质区域。在栅极电极的下边的半导体衬底的表面区域之内，在从栅极电极的端缘向着中央离开不超过L/4的位置为止的表面区域上存在着第1导电型的杂质浓度峰值。
在如上述那样构成的场效应晶体管中，为控制阈值电压而掺入的第1导电型杂质的浓度的峰值，存在于栅极电极的下边的半导体衬底的表面区域之内，从栅极电极的端缘向着中央限定的区域内。因此，可以抑制反短沟效应，可以得到良好的特性的场效应晶体管。即便是栅极电极的长度变得极短，场效应晶体管的特性也不会因其加工精度稍微的改变而显著地变化。
另外，如上所述，在按照本发明的场效应晶体管中，如果为了提高抗穿通性使第1导电型的杂质浓度的峰值大于8.0×1016cm-3的话，就可有效地发挥抑制反短沟效应的效果。
理想的是栅极电极的长度为小于0.35μm，更理想的是小于0.25μm，最理想的是若小于0.15μm的话，就可以有效地发挥对上述反短沟效应的抑制。
在栅极电极的长度小于0.35μm的情况下，为了提高抗穿通性，第1导电型杂质浓度峰值理想的是1.0×1017cm-3。
此外，在栅极电极的长度小于0.25μm的情况下，为提高抗穿通性，第1导电型的杂质浓度峰值理想的是大于5.0×1017cm-3。
再有，在栅极电极的长度小于0.15μm的情况下，为了提高抗穿通性第1导电型的杂质浓度峰值理想的是大于8.0×1017m-3。
按照本发明的场效应晶体管的制造方法是一种栅极电极的长度小于0.50μm的场效应晶体管的制造方法，具备以下的工序。
(a)向第1导电型的半导体衬底的主表面离子注入第1导电型的杂质的工序。
(b)在半导体衬底的主表面上中间夹有栅极绝缘膜地形成栅极电极的工序。
(c)采用在栅极电极的两侧向半导体衬底的区域离子注入第2导电型的杂质，形成一对第2导电型杂质区域的工序。
(d)对半导体衬底施行快速退火处理(Rapid Thermal Anneling)的工序。
另外，按照本发明的另一方面的场效应晶体管的制造方法具备以下的工序。
(a)向第1导电型的半导体衬底的主表面离子注入第1导电型的杂质的工序。
(b)在半导体衬底的主表面上中间夹有栅极绝缘膜地形成栅极电极的工序。
(c)用离子簇射掺杂法(Ion Shower Doping)或等离子体掺杂法，在栅极电极的两侧在半导体衬底的区域上，形成一对第2导电型的杂质区域的工序。
按照上述的本发明的又一方面的场效应晶体管的制造方法中，在形成了一对第2导电型的杂质区域之后，还可具备对半导体衬底施行快速退火处理的工序。
此外，按照本发明的再一个方面的场效应晶体管的制造方法，具备以下的工序。
(a)向第1导电型的半导体衬底的主表面离子注入第1导电型的杂质的工序。
(b)在半导体衬底的主表面上中间夹有栅极绝缘膜地形成栅极电极的工序。
(c)在栅极电极的两侧，在半导体衬底的主表面上形成已掺入了第2导电型杂质的外延层的工序。
(d)采用从外延层用快速退火处理扩散第2导电性的杂质的办法，在栅极电极的两侧，在半导体衬底的区域上，形成一对第2导电型的杂质区域的工序。
不论在以上的任何一种场效应晶体管的制造方法中，为了抑制反短沟效应，都可在栅极电极的下边的半导体衬底的表面区域之内，在从栅极电极的端缘向着中央离开不超过L/4的位置为止的限定的表面区域上形成第1导电型杂质浓度峰值。因此，不必用复杂的制造工艺就可以容易地实现可抑制反短沟效应的、栅极电极的长度短的场效应晶体管。
倘采用按照本发明的、栅极电极的长度小于0.50μm的场效应晶体管，则可以抑制反短沟效应。
此外，在栅极电极的长度小于0.50μm的情况下，采用使第1导电型杂质浓度峰值大于8.0×1016cm-3的办法就可以提高抗穿通性，同时，还可以抑制反短沟效应。
再者，反短沟效应的抑制，理想的是栅极电极的长度小于0.35μm，更理想一点的是小于0.25μm，最为理想的是小于0.15μm的情况下，就能够更有效地发挥。
在栅极电极的长度为0.35μm以下的时候，采用使第1导电型的杂质浓度峰值为1.0×1017cm-3以上，在栅极电极的长度为0.25μm以下的时候，使第1导电型的杂质浓度峰值5.0×1017cm-3以上，在栅极电极的长度为0.15μm以下的时候，使第1导电型的杂质浓度峰值8.0×1017cm-3以上的办法，就可以提高抗穿通性的同时，还可以抑制反短沟效应，可以得到良好特性的场效应晶体管。
另外，倘采用按照本发明的场效应晶体管的制造方法，则不必采用复杂的制造工艺，就可以容易地制造可以抑制反短沟效应的、栅极电极的长度小于0.50μm的场效应晶体管。
图1的部分剖面图示出了实施例1的场效应晶体管的构造。
图2示出的是随着栅极电极下边的硅衬底表面区域上的硼浓度峰值区域的长度d和栅极电极长度的4分之1(L/4)之间的大小关系变化时的栅极长度与阈值电压之间的关系曲线图。
图3示出的是根据按照本发明的当栅极电极下边的硅衬底表面区域上的硼浓度峰值区域的长度d小于栅极电极长度的4分之1(L/4)时栅极长度和阈值电压之间的关系曲线图。
图4示出的是在现有的场效应晶体管中，在栅极电极的下边的硅衬底表面区域上，硼浓度峰值区域的长度d比栅极电极的长度的4分之1(L/4)还大的情况下的栅极长度与阈值电压之间的关系曲线图。
图5的部分剖面图示出了实施例2的场效应晶体管的制造方法中第1工序。
图6的部分剖面图示出了实施例2的场效应晶体管的制造方法中第2工序。
图7的部分剖面图示出了实施例2的场效应晶体管的制造方法中第3工序。
图8的部分剖面图示出了实施例2的场效应晶体管的制造方法中第4工序。
图9的部分剖面图示出了实施例2的场效应晶体管的制造方法中第5工序。
图10的部分剖面图示出了实施例2的场效应晶体管的制造方法中第6工序。
图11的部分剖面图示出了实施例4的场效应晶体管的制造方法中第1工序。
图12的部分剖面图示出了实施例4的场效应晶体管的制造方法中第2工序。
图13的部分剖面图示出了在实施例4的另一个例子的场效应晶体管的制造方法中第1工序。
图14的部分剖面图示出了在实施例4的另一个例子的场效应晶体管的制造方法中第2工序。
图15的部分剖面图示出了在现有的场效应晶体管的制造方法中，刚进行完用于形成源漏区域的离子注入之后的构造。
图16的部分剖面图示出了现有的场效应晶体管的构造。
图17示出的是用于说明短沟效应的栅极长度与阈值电压之间的关系曲线图。
图18示出的是用于说明反短沟效应的栅极长度与阈值电压之间的关系曲线图。
实施例
实施例1
图1的部分剖面图示出了本发明的实施例1的场效应晶体管。如图1所示，在p型硅衬底1的上边中间夹有栅极氧化膜2形成了栅极电极3。在栅极电极3的侧壁上形成了侧壁氧化膜4。栅极电极3的长度L小于0.5μm。栅极电极3的厚度为80～200nm，栅极氧化膜4的厚度为3～15nm。侧壁氧化膜4的厚度为30～80nm。
在栅极电极3的两侧在硅衬底1的区域中形成了一对源漏区域。源漏区域由n型的低浓度的源漏区域51和与其连续形成的n型的高浓度源漏区域52构成。
场效应晶体管具备以上那样地形成了的栅极电极3与一对低浓度源漏区域51，和高浓度源漏区域52。为了控制场效应晶体管的阈值Vth，把硼掺入硅衬底1中。已作为p型杂质掺了进来的硼的区域，如图1所示，最终具有硼浓度峰值61、62和63。硼浓度峰值区域61和62存在于硅衬底1内部一定深度的位置上。硼浓度峰值区域63存在于在栅极电极3的下边的硅衬底1的表面区域之内，从栅极电极3的端缘向着中央离开小于栅极电极的长度的4分之1的位置为止的表面区域上。就是说，硼浓度峰值区域63的长度d不大于栅极电极的长度L的四分之一。
在栅极电极的长度L小于0.5μm的情况下，硼浓度峰值区域63的峰值浓度大于8.0×1016cm-3。在栅极电极的长度L小于0.35μm的情况下，硼浓度峰值区域63的峰值浓度为1.0×1017cm-3以上。在栅极电极的长度L小于0.25μm的情况下，硼浓度峰值区域63的峰值浓度为5.0×1017cm-3以上。在栅极电极的长度L小于0.15μm的情况下，硼浓度峰值区域63的峰值浓度为8.0×1017cm-3以上。这样一来，为了提高抗穿通性就可根据栅极电极的长度以规定的浓度注入硼。
图2示出的是图1的场效应晶体管栅极长度L(μm)和阈值电压Vth(V)的关系曲线图。如图2所示，在硼浓度峰值区域63的长度d小于L/4的情况下，没有出现反短沟效应，而仅仅出现了短沟效应。对此，在硼浓度峰值区域63的长度d大于L/4的况下，若栅极长度变短，则阈值电压Vth就将暂时变大，若栅极长度进一步变短，则阈值电压Vth将减小。就是说，在硼浓度峰值区域63的长度d比L/4大的情况下，就会出现反短沟效应。另外，图2示出的是在设计栅极长度L为0.4μm的场效应晶体管的条件下，仅改变栅极长度L的模拟结果。因此，如图2所示，在硼浓度峰值区域63的长度d小于L/4的情况下，在栅极长度0.4μm的场效应晶体管中，就可以得到目标值所希望的阈值电压Vth。
图3示出的是把目标栅极长度L定为0.4μm设定其它条件时的模拟结果，是在硼浓度峰值区域63的长度d比L/4小的情况下的场效应晶体管的栅极长度与阈值电压之间的关系曲线图。在图3中，示出了在硼浓度高的情况(C2＝8.0×1016cm-3)和低的情况(C1＝3.0×1016cm-3)下的栅极长度—阈值电压特性。倘按照本发明把硼浓度峰值区域63的长度d做得比L/4小，则可知即使是提高硼峰值浓度也不产生反短沟效应。这意味着随着栅极长度L变短即使是为了提高抗穿通性而提高阈值电压调整用的硼的掺杂量，也不会产生反短沟效应。
对此，图4示出的是在硼浓度峰值区域63的长度d比L/4大的情况下的场效应晶体管的栅极长度—阈值电压的特性。在这种情况下也示出了在把目标栅极长度L定作0.4μm来设定了其它条件时的模拟结果。如图4所示，在硼的峰值浓度低的情况下(C1)，虽然没出现反短沟效应，但当硼的浓度峰值变高后(C2)，就会出现反短沟效应。因此，在现有的场效应晶体管中，在硼浓度峰值区域63的长度d比L/4大时，当为了提高抗穿通性而提高硼的峰值浓度时，就将出现反短构效应，从而难于得到呈现设计所要求的特性的场效应晶体管。
实施例2
参照图5～图10，对示于图1的场效应晶体管的制造方法进行说明。
如图5所示，对p型衬底1用规定的剂量作为p型杂质离子注入硼。这样一来，就在硅衬底1的内部形成掺硼区域60。在这种情况下，在要制造的场效应晶体管的栅极长度L小于0.5μm的情况下，在加速电压为10～50keV下，就用剂量为8×1011cm-2以上，在栅极电极的长度L为小于0.35μm的情况下，就用剂量1.0×1012cm-2以上，在栅极电极的长度L为小于0.25μm的情况下，就用剂量5.0×1012cm-2以上，在栅极电极的长度L为0.15μm的情况下，就用剂量8.0×1012cm-2以上，进行硼的离子注入。
之后，如图6所示，以3～15nm的厚度形成栅极氧化膜2，在其上边以80～200nm的膜厚形成栅极电极3。
如图7所示，把栅极电极3用作掩模，向硅衬底1的区域中在用箭头所示的方向上以加速电压10～50keV、剂量1×1013cm-2～10×1013cm-2离子注入磷(P)或砷(As)。由此，形成构成源漏区域的n型的低浓度的源漏区域51。
此后，为了除去在上述离子注入时所形成的晶格缺陷，在离子注入后马上施行快速退火处理(Rapid thermal Annealing)。作为快速退火处理的加热源使用卤族灯泡等在700～1000℃的温度下进行15～60秒钟。
接着，如图8所示，在栅极电极3的侧壁上形成宽30～80nm的侧壁氧化膜4。
如图9所示，把栅极电极3和侧壁氧化膜4用作掩模，在用箭头所示的方向上向硅衬底1的区域上，用加速电压10～70keV、剂量1×1014cm-2～5×1015cm-2离子注入磷(P)或砷(As)。由此，形成n型的高浓度源漏区域52。
为了除去因上述的离子注入而新产生的晶格缺陷，在离子注入后马上再次进行快速退火处理。快速退火处理，在温度700～1000℃下进行15～60秒钟。
此外，在没有进行用于形成低浓度源漏区域51的离子注入的时候，则仅仅在用于形成源漏区域52的离子注入之后，马上施行上述的快速退火处理。
其后，采用在炉内施行退火处理的办法，就完成了已形成了如图1所示的那样的硼浓度峰值区域61、62和63的场效应晶体管。在上述的制造方法中在各自的离子注入之后不施行快速退火处理的情况下，将形成图16所示那样的硼浓度峰值区域161、162、163。
在以上的制造方法中，采用通过施行快速退火处理以使因离子注入而形成的晶格缺陷进行再结合的办法来减少晶格缺陷。因此，用最后进行的在炉内的退火处理就可以抑制由硼(B)离子和晶格缺陷所产生的交互扩散。结果是可以抑制在界面(硅衬底的表面)处硼的浓度增加，可以降低反短沟效应。
实施例3
在上述的制造方法中采用用低损伤注入的办法进行用于形成低浓度源漏区域51和高浓度源漏区域52的各自的离子注入，就可以得到显示出与用上述方法得到的场效应晶体管同样效果的场效应晶体管。
例如，用离子簇射掺杂法进行上述离子注入。在这种情况下，用于形成低浓度源漏区域51和高浓度源漏区域52的离子注入条件是加速电压5～50keV，剂量1×1013cm-2～5×1015cm-2。
此外，也可不用离子簇射掺杂法而代之以采用等离子体掺杂法。
倘采用本实施例，则由于采用离子簇射掺杂法或等离子体掺杂法这样的低损伤注入，所以基本上不需要在其注入之后马上就进行快速退火处理，但也可与实施例2同样，在已形成了低浓度源漏区域51之后、在已形成了高浓度源漏区域52之后，马上施行快速退火处理。
实施例4
在实施例2所示的图6的工序之后，如图11所示，在栅极电极3的侧面和上面上边形成厚度为5～50nm的氧化膜7。然后，形成已掺入了磷(P)或砷(As)的硅外延层8。硅外延层8的掺杂量为5×1019cm-2～5×1020cm-2。此外，该硅外延层8也可以用多晶硅形成。
之后，如图12所示，在形成了掺杂硅外延层8之后立即施行快速退火处理，使已含于外延层8中的磷(P)或砷(As)向硅衬底1中扩散，形成高浓度的源漏区域52。这时的快速退火处理在温度900～1000℃下，进行30秒～3分钟。
在示于实施例2的图8的工序之后，也可如图13所示，先形成掺杂硅外延层8，之后，如图14所示，用施行快速退火处理的办法，使已含于掺杂外延层8中的磷(P)或砷(As)扩散，形成高浓度源漏区域52。
在上述的制造工序中，低浓度源漏区域51的形成也可按照实施例3采用离子簇射掺杂法或等离子体掺杂法进行。在该情况下，也可在形成了低浓度源漏区域51之后，立即施行快速退火处理。
在上述的制造工序中，虽然是用源于掺杂硅外延层8的扩散进行高浓度源漏区域52的形成，但低浓度源漏区域51的形成也可以用源于掺杂硅外延层8的扩散来形成。在这种情况下，把侧壁氧化膜4的宽度做成约3nm以形成掺杂硅外延层，然后，再用源于该外延层的扩散形成低浓度源漏区域。然后，高浓度源漏区域52也可采用按照实施例2的方法、按照实施例3的方法形成。
以上所讲的实施例在所有的点上都应该看作是一个例子而不是限制。本发明的范围，不是以上的实施例，而是权利要求的范围所示，并包括与权利要求的范围均等的意义和限制内的所有的修正或变形在内的范围。

Claims (12)

1、一种栅极电极的长度(L)小于0.50μm的场效应晶体管，
包括：
具有主表面的第1导电型的半导体衬底；
在上述半导体衬底的主表面上边，中间夹有栅极绝缘膜而形成的栅极电极；
在上述栅极电极的两侧在上述半导体衬底的区域上形成的一对第2导电型的杂质区域，
在上述栅极电极的下边的上述半导体衬底的表面区域之内，从上述栅极电极的端缘向着中央离开不超过L/4的位置为止的表面区域上，存在第1导电型的杂质浓度峰值。
2、根据权利要求1所述的场效应晶体管，其特征是，上述第1导电型的杂质浓度峰值大于8.0×1016cm-3。
3、根据权利要求1所述的场效应晶体管，其特征是，上述栅极电极的长度小于0.35μm。
4、根据权利要求3所述的场效应晶体管，其特征是，上述第1导电型的杂质浓度峰值大于1.0×1017cm-3。
5、根据权利要求1所述的场效应晶体管，其特征是，上述栅极电极的长度小于0.25μm。
6、根据权利要求5所述的场效应晶体管，其特征是，上述第1导电型的杂质浓度峰值大于5.0×1017cm-3。
7、根据权利要求1所述的场效应晶体管，其特征是，上述栅极电极的长度小于0.15μm。
8、根据权利要求7所述的场效应晶体管，其特征是，上述第1导电型的杂质浓度峰值大于8.0×1017cm-3。
9、一种栅极电极的长度小于0.50μm的场效应晶体管的制造方法，
具有下述工序；
向第1导电型的半导体衬底的主表面上离子注入第1导电型的杂质的工序；
在上述半导体衬底的主表面上中间夹有栅极绝缘膜形成栅极电极的工序；
采用对上述栅极电极的两侧在上述半导体衬底的区域上，离子注入第2导电型的杂质的办法，形成一对第2导电型杂质区域的工序；
对上述半导体衬底施行快速退火处理的工序。
10、一种栅极电极的长度小于0.50μm的场效应晶体管的制造方法，
具有下述工序；
向第1导电型的半导体衬底的主表面上离子注入第1导电型的杂质的工序；
在上述半导体衬底的主表面上中间夹有栅极绝缘膜形成栅极电极的工序；
用离子簇射掺杂法或等离子体掺杂法，在上述栅极电极的两侧在上述半导体衬底的区域上形成一对第2导电型的杂质区域的工序。
11、根据权利要求10所述的场效应晶体管的制造方法，其特征是，在形成了上述一对第2导电型的杂质区域的工序之后，还具有对上述半导体衬底施行快速退火处理的工序。
12、一种栅极电极的长度小于0.50μm的场效应晶体管的制造方法，
具有下述工序：
向第1导电型的半导体衬底的主表面上离子注入第1导电型的杂质的工序；
在上述半导体衬底的主表面上中间夹有栅极绝缘膜形成栅极电极的工序；
在上述栅极电极的两侧，在上述半导体衬底的主表面上形成已掺入了第2导电型的杂质的外延层的工序；以及
用快速退火处理使第2导电型的杂质从上述外延层进行扩散的办法，在上述栅极电极的两侧在上述半导体衬底的区域上，形成一对第2导电型杂质区域的工序。
CN97122719A 1997-03-27 1997-11-18 场效应晶体管及其制造方法 Pending CN1195199A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP9076158A JPH10270687A (ja) 1997-03-27 1997-03-27 電界効果トランジスタおよびその製造方法
JP076158/97 1997-03-27

Publications (1)

Publication Number Publication Date
CN1195199A true CN1195199A (zh) 1998-10-07

Family

ID=13597254

Family Applications (1)

Application Number Title Priority Date Filing Date
CN97122719A Pending CN1195199A (zh) 1997-03-27 1997-11-18 场效应晶体管及其制造方法

Country Status (6)

Country Link
US (1) US5895954A (zh)
JP (1) JPH10270687A (zh)
KR (1) KR100275846B1 (zh)
CN (1) CN1195199A (zh)
DE (1) DE19744687A1 (zh)
TW (1) TW345736B (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1310335C (zh) * 2001-08-28 2007-04-11 株式会社日立制作所 薄膜晶体管及其制造方法
CN100380581C (zh) * 1999-04-16 2008-04-09 东京毅力科创株式会社 半导体器件的制造生产线
CN102110614A (zh) * 2011-01-05 2011-06-29 北京大学深圳研究生院 高k金属栅mos晶体管的制造方法

Families Citing this family (67)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100223847B1 (ko) 1997-05-06 1999-10-15 구본준 반도체 소자의 구조 및 제조 방법
US6037640A (en) * 1997-11-12 2000-03-14 International Business Machines Corporation Ultra-shallow semiconductor junction formation
US6153892A (en) * 1998-02-12 2000-11-28 Nec Corporation Semiconductor device and method for manufacture thereof
JP2000049344A (ja) * 1998-07-31 2000-02-18 Mitsubishi Electric Corp 半導体装置およびその製造方法
US6221724B1 (en) * 1998-11-06 2001-04-24 Advanced Micro Devices, Inc. Method of fabricating an integrated circuit having punch-through suppression
US6084269A (en) * 1998-12-21 2000-07-04 Motorola, Inc. Semiconductor device and method of making
JP4397066B2 (ja) * 1999-03-24 2010-01-13 日本テキサス・インスツルメンツ株式会社 ラッチ回路
US6238982B1 (en) * 1999-04-13 2001-05-29 Advanced Micro Devices Multiple threshold voltage semiconductor device fabrication technology
US6333217B1 (en) 1999-05-14 2001-12-25 Matsushita Electric Industrial Co., Ltd. Method of forming MOSFET with channel, extension and pocket implants
US6420767B1 (en) 2000-06-28 2002-07-16 Advanced Micro Devices, Inc. Capacitively coupled DTMOS on SOI
US6623514B1 (en) * 2001-08-01 2003-09-23 Origin Medsystems, Inc. Method of cooling an organ
DE10245575A1 (de) * 2002-09-27 2004-04-15 Zentrum Mikroelektronik Dresden Ag Feldeffekttransistor
US6800887B1 (en) * 2003-03-31 2004-10-05 Intel Corporation Nitrogen controlled growth of dislocation loop in stress enhanced transistor
US20080099852A1 (en) * 2006-10-31 2008-05-01 Juergen Faul Integrated semiconductor device and method of manufacturing an integrated semiconductor device
US8273617B2 (en) 2009-09-30 2012-09-25 Suvolta, Inc. Electronic devices and systems, and methods for making and using the same
US8421162B2 (en) 2009-09-30 2013-04-16 Suvolta, Inc. Advanced transistors with punch through suppression
US8530286B2 (en) 2010-04-12 2013-09-10 Suvolta, Inc. Low power semiconductor transistor structure and method of fabrication thereof
US8569128B2 (en) 2010-06-21 2013-10-29 Suvolta, Inc. Semiconductor structure and method of fabrication thereof with mixed metal types
US8759872B2 (en) 2010-06-22 2014-06-24 Suvolta, Inc. Transistor with threshold voltage set notch and method of fabrication thereof
US8377783B2 (en) 2010-09-30 2013-02-19 Suvolta, Inc. Method for reducing punch-through in a transistor device
US8404551B2 (en) 2010-12-03 2013-03-26 Suvolta, Inc. Source/drain extension control for advanced transistors
US8461875B1 (en) 2011-02-18 2013-06-11 Suvolta, Inc. Digital circuits having improved transistors, and methods therefor
US8525271B2 (en) 2011-03-03 2013-09-03 Suvolta, Inc. Semiconductor structure with improved channel stack and method for fabrication thereof
US8400219B2 (en) 2011-03-24 2013-03-19 Suvolta, Inc. Analog circuits having improved transistors, and methods therefor
US8748270B1 (en) 2011-03-30 2014-06-10 Suvolta, Inc. Process for manufacturing an improved analog transistor
US8796048B1 (en) 2011-05-11 2014-08-05 Suvolta, Inc. Monitoring and measurement of thin film layers
US8999861B1 (en) 2011-05-11 2015-04-07 Suvolta, Inc. Semiconductor structure with substitutional boron and method for fabrication thereof
US8811068B1 (en) 2011-05-13 2014-08-19 Suvolta, Inc. Integrated circuit devices and methods
US8569156B1 (en) 2011-05-16 2013-10-29 Suvolta, Inc. Reducing or eliminating pre-amorphization in transistor manufacture
US8735987B1 (en) 2011-06-06 2014-05-27 Suvolta, Inc. CMOS gate stack structures and processes
US8995204B2 (en) 2011-06-23 2015-03-31 Suvolta, Inc. Circuit devices and methods having adjustable transistor body bias
US8629016B1 (en) 2011-07-26 2014-01-14 Suvolta, Inc. Multiple transistor types formed in a common epitaxial layer by differential out-diffusion from a doped underlayer
US8748986B1 (en) 2011-08-05 2014-06-10 Suvolta, Inc. Electronic device with controlled threshold voltage
WO2013022753A2 (en) 2011-08-05 2013-02-14 Suvolta, Inc. Semiconductor devices having fin structures and fabrication methods thereof
US8645878B1 (en) 2011-08-23 2014-02-04 Suvolta, Inc. Porting a circuit design from a first semiconductor process to a second semiconductor process
US8614128B1 (en) 2011-08-23 2013-12-24 Suvolta, Inc. CMOS structures and processes based on selective thinning
US8713511B1 (en) 2011-09-16 2014-04-29 Suvolta, Inc. Tools and methods for yield-aware semiconductor manufacturing process target generation
US9236466B1 (en) 2011-10-07 2016-01-12 Mie Fujitsu Semiconductor Limited Analog circuits having improved insulated gate transistors, and methods therefor
US8895327B1 (en) 2011-12-09 2014-11-25 Suvolta, Inc. Tipless transistors, short-tip transistors, and methods and circuits therefor
US8819603B1 (en) 2011-12-15 2014-08-26 Suvolta, Inc. Memory circuits and methods of making and designing the same
US8883600B1 (en) 2011-12-22 2014-11-11 Suvolta, Inc. Transistor having reduced junction leakage and methods of forming thereof
US8599623B1 (en) 2011-12-23 2013-12-03 Suvolta, Inc. Circuits and methods for measuring circuit elements in an integrated circuit device
US8877619B1 (en) 2012-01-23 2014-11-04 Suvolta, Inc. Process for manufacture of integrated circuits with different channel doping transistor architectures and devices therefrom
US8970289B1 (en) 2012-01-23 2015-03-03 Suvolta, Inc. Circuits and devices for generating bi-directional body bias voltages, and methods therefor
US9093550B1 (en) 2012-01-31 2015-07-28 Mie Fujitsu Semiconductor Limited Integrated circuits having a plurality of high-K metal gate FETs with various combinations of channel foundation structure and gate stack structure and methods of making same
US9406567B1 (en) 2012-02-28 2016-08-02 Mie Fujitsu Semiconductor Limited Method for fabricating multiple transistor devices on a substrate with varying threshold voltages
US8863064B1 (en) 2012-03-23 2014-10-14 Suvolta, Inc. SRAM cell layout structure and devices therefrom
US9299698B2 (en) 2012-06-27 2016-03-29 Mie Fujitsu Semiconductor Limited Semiconductor structure with multiple transistors having various threshold voltages
US8962434B2 (en) * 2012-07-10 2015-02-24 International Business Machines Corporation Field effect transistors with varying threshold voltages
US8637955B1 (en) 2012-08-31 2014-01-28 Suvolta, Inc. Semiconductor structure with reduced junction leakage and method of fabrication thereof
US9112057B1 (en) 2012-09-18 2015-08-18 Mie Fujitsu Semiconductor Limited Semiconductor devices with dopant migration suppression and method of fabrication thereof
US9041126B2 (en) 2012-09-21 2015-05-26 Mie Fujitsu Semiconductor Limited Deeply depleted MOS transistors having a screening layer and methods thereof
CN104854698A (zh) 2012-10-31 2015-08-19 三重富士通半导体有限责任公司 具有低变化晶体管外围电路的dram型器件以及相关方法
US8816754B1 (en) 2012-11-02 2014-08-26 Suvolta, Inc. Body bias circuits and methods
US9093997B1 (en) 2012-11-15 2015-07-28 Mie Fujitsu Semiconductor Limited Slew based process and bias monitors and related methods
US9070477B1 (en) 2012-12-12 2015-06-30 Mie Fujitsu Semiconductor Limited Bit interleaved low voltage static random access memory (SRAM) and related methods
US9112484B1 (en) 2012-12-20 2015-08-18 Mie Fujitsu Semiconductor Limited Integrated circuit process and bias monitors and related methods
US9268885B1 (en) 2013-02-28 2016-02-23 Mie Fujitsu Semiconductor Limited Integrated circuit device methods and models with predicted device metric variations
US8994415B1 (en) 2013-03-01 2015-03-31 Suvolta, Inc. Multiple VDD clock buffer
US8988153B1 (en) 2013-03-09 2015-03-24 Suvolta, Inc. Ring oscillator with NMOS or PMOS variation insensitivity
US9299801B1 (en) 2013-03-14 2016-03-29 Mie Fujitsu Semiconductor Limited Method for fabricating a transistor device with a tuned dopant profile
US9112495B1 (en) 2013-03-15 2015-08-18 Mie Fujitsu Semiconductor Limited Integrated circuit device body bias circuits and methods
US9449967B1 (en) 2013-03-15 2016-09-20 Fujitsu Semiconductor Limited Transistor array structure
US9478571B1 (en) 2013-05-24 2016-10-25 Mie Fujitsu Semiconductor Limited Buried channel deeply depleted channel transistor
US8976575B1 (en) 2013-08-29 2015-03-10 Suvolta, Inc. SRAM performance monitor
US9710006B2 (en) 2014-07-25 2017-07-18 Mie Fujitsu Semiconductor Limited Power up body bias circuits and methods
US9319013B2 (en) 2014-08-19 2016-04-19 Mie Fujitsu Semiconductor Limited Operational amplifier input offset correction with transistor threshold voltage adjustment

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5391508A (en) * 1992-12-21 1995-02-21 Sharp Kabushiki Kaisha Method of forming semiconductor transistor devices
JP2848757B2 (ja) * 1993-03-19 1999-01-20 シャープ株式会社 電界効果トランジスタおよびその製造方法
US5792699A (en) * 1996-06-03 1998-08-11 Industrial Technology Research Institute Method for reduction of reverse short channel effect in MOSFET

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100380581C (zh) * 1999-04-16 2008-04-09 东京毅力科创株式会社 半导体器件的制造生产线
US7566665B2 (en) 1999-04-16 2009-07-28 Tokyo Electron Limited Semiconductor device manufacturing method and manufacturing line thereof
CN1310335C (zh) * 2001-08-28 2007-04-11 株式会社日立制作所 薄膜晶体管及其制造方法
CN102110614A (zh) * 2011-01-05 2011-06-29 北京大学深圳研究生院 高k金属栅mos晶体管的制造方法
CN102110614B (zh) * 2011-01-05 2014-11-05 北京大学深圳研究生院 高k金属栅mos晶体管的制造方法

Also Published As

Publication number Publication date
DE19744687A1 (de) 1998-10-01
KR100275846B1 (ko) 2001-01-15
US5895954A (en) 1999-04-20
KR19980079368A (ko) 1998-11-25
JPH10270687A (ja) 1998-10-09
TW345736B (en) 1998-11-21

Similar Documents

Publication Publication Date Title
CN1195199A (zh) 场效应晶体管及其制造方法
CN1130757C (zh) 使用离子注入制造半导体器件的方法
CN1282253C (zh) 具有小袋的半导体器件及其制造
CN1731588A (zh) 半导体装置及其制造方法
CN1222986C (zh) 半导体装置的制造方法和半导体装置
CN1290203C (zh) 半导体器件的结构及其制造方法
CN1096107C (zh) 用改进的小型区抑制短沟道的mos晶体管及其制造方法
CN1855540A (zh) 半导体元件及其制造方法
CN1885557A (zh) 半导体元件及形成半导体元件的方法
CN1240131C (zh) 半导体装置及其制造方法
CN1815757A (zh) 横向双扩散的mos晶体管及其制造方法
CN1253929C (zh) 半导体装置及其制造方法
CN101079443A (zh) 半导体装置及其制作方法
CN1135656A (zh) 制造金属氧化物半导体场效应晶体管的方法
CN1855395A (zh) 用于制造能够改善击穿电压特性的半导体器件的方法
CN1291484C (zh) 半导体装置及其制造方法
CN1694263A (zh) 半导体装置及其制造方法
CN1421908A (zh) 具有浅源极/漏极结区的mos晶体管的制造方法
CN1540742A (zh) 半导体装置及其制造方法
CN1115729C (zh) 半导体器件及其制造方法
CN1499577A (zh) 制造半导体器件的方法
CN1945853A (zh) 包括具有非对称结构的场效应晶体管的半导体器件和制造该器件的方法
CN1841708A (zh) 制造快闪存储装置的方法
CN1264225C (zh) 具有含氮栅绝缘膜的半导体器件及其制造方法
CN1614785A (zh) 存储器混装半导体装置及其制造方法

Legal Events

Date Code Title Description
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C06 Publication
PB01 Publication
C02 Deemed withdrawal of patent application after publication (patent law 2001)
WD01 Invention patent application deemed withdrawn after publication