KR19980079368A - 전계 효과 트랜지스터 및 그 제조 방법 - Google Patents

전계 효과 트랜지스터 및 그 제조 방법 Download PDF

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Abstract

게이트 길이가 짧은 전계 효과 트랜지스터에서 역쇼트 채널 효과를 억제한다.
전계 효과 트랜지스터는 p형 실리콘 기판(1)과 게이트 전극(3)과 한 쌍의 저농도 소스·드레인 영역(51), 고농도 소스·드레인 영역(52)으로 구성한다. 실리콘 기판(1)에는 붕소 농도 피크 영역(61, 62 및 63)이 형성된다. 붕소 농도 피크 영역(63)이 게이트 전극의 길이(L)에 대해 L/4 이하의 길이(d)를 갖고 게이트 전극(3)의 끝 가장자리에서 중앙을 향해 연장한다.

Description

전계 효과 트랜지스터 및 그 제조 방법
본 발명은 전계 효과 트랜지스터 및 그 제조 방법에 관한 것으로 특히 게이트 전극 길이가 짧은 전계 효과 트랜지스터 및 그 제조 방법에 관한 것이다.
근년 반도체 집적 회로 장치의 집적도가 현저하게 높아짐에 따라 소자의 세밀화가 급속하게 발달하고 있다. 특히 반도체 기억 장치로서 다이나믹·램덤·액세스·메모리(DRAM)에 있어서는 메모리 집적도가 64 메가비트와 기억 용량의 증가에 따라 높여지고 있다. 이와 같이 고도로 집적화된 메모리를 구성하는 능동 소자로서의 전계 효과 트랜지스터는 미세화된 구조를 갖추고 있어야만 한다.
게이트 전극 길이가 짧아지면 전계 효과 트랜지스터의 임계값 전압이 저하하는 점, 이른바 쇼트 채널 효과를 볼 수 있음이 잘 알려 있다. 그러나 게이트 전극 길이가 0.5㎛이하로 극단적으로 짧아지면 펀치스루 내성을 향상시키기 위해 붕소의 도프량을 높이기 위해 쇼트 채널 효과와 동시에 반대로 임계값 전압이 증가하는 역쇼트 채널 효과가 보인다.
도 15는 소스·드레인 영역을 형성하기 위한 불순물 이온 주입이 행해진 직후 전계 효과 트랜지스터의 단면 구조를 나타낸 부분 단면도이다. 도 15에 나타낸 바와 같이 실리콘 기판(1)에는 전계 효과 트랜지스터의 임계값 전압을 제어하기 위해 붕소 도프 영역(60)이 형성된다. 실리콘 기판(1) 위에는 게이트 산화막(2)을 사이에 두고 게이트 전극(3)이 형성된다. 게이트 전극(3)의 측벽에는 측벽 산화막(4)을 형성한다. 이 전계 효과 트랜지스터는 LDD 구조를 갖고 한 쌍의 저농도 소스·드레인 영역(51)과 고농도 소스·드레인 영역(52)을 구비한다. 불순물 이온 주입 직후 소스·드레인 영역(52)을 구비한다. 불순물 이온 주입 직후 소스·드레인 영역 근처에는 불순물 이온 주입으로 형성된 격자간 원자나 전위 루프 등 격자 결함이 존재한다.
상기와 같은 상태로 실리콘 기판(1)에 열처리를 하면 붕소 도프 영역(60)에 포함되는 붕소(B) 원자의 격자 결함의 페어 확산이 일어난다. 그리고 최종적으로 도 16에 나타내는 바와 같이 붕소 농도 피크 영역(161,162,163)을 형성한다. 붕소 농도 피크 영역(161과 162)은 실리콘 기판(1) 내부에서 일정한 깊이에 존재한다. 붕소 농도 피크 영역(163)은 게이트 전극(3)의 아래 실리콘 기판(1) 표면 영역에 존재한다. 붕소 농도 피크 영역(163)은 게이트 전극(3)의 아래 실리콘 기판(1) 표면 영역에 존재한다. 이와 같이 게이트 전극(3)의 끝 가장자리 쪽에서 실리콘/판/표면(계면)에 붕소 농도가 높아진다.
게이트 전극 길이가 긴 경우 실리콘 기판/표면에 존재하는 붕소 농도 피크 영역(163)의 길이(d)가 게이트 전극 길이(L)에 비해 상대적으로 작기 때문에 역쇼트 채널 효과가 나타나지 않는다. 그러나 게이트 전극 길이(L)가 짧아지면 펀치스루 내성을 향상시키기 위해 붕소 도프량을 높이기 때문에 붕소 농도 피크 영역(163)의 길이(d)가 게이트 전극 길이(L)에 비해 상대적으로 커지고 역쇼트 채널 효과가 나타난다. 도 17은 쇼트 채널 효과를 도시한 것이다. 도 17에 나타낸 바와 같이 게이트 길이가 짧아지면 임계값 전압(Vth)이 급격히 저하한다.
도 18은 상술한 것처럼 게이트 길이가 짧아지고 펀치스루 내성을 향상시키기 위해 붕소 도프량을 높이면 나타나는 역쇼트 채널 효과를 도시한 것이다. 도 18에 나타낸 것처럼 게이트 길이가 비교적 긴 영역에서는 게이트 길이가 짧아짐에 따라 임계값 전압(Vth)이 반대로 높아지고 이른바 역쇼트 채널 효과가 일어난다. 그리하여 다시 게이트 길이가 짧아지면 도 16의 붕소 농도가 낮아지므로 펀치스루가 일어나기 쉽고 도 18에 명시한 것처럼 쇼트 채널 효과가 보다 현저하게 된다.
특히 1 기가비트의 DRAM에서 채용되는 전계 효과 트랜지스터는 0.15㎛ 정도의 게이트 길이를 갖기 때문에 붕소 농도 피크 영역(163) 길이(d)가 게이트(L)에 비해 상대적으로 큰 비율을 차지하게끔 된다. 그 때문에 상술한 바와 같은 역쇼트 채널 효과와 쇼트 채널 효과가 현저하게 되며 양호한 트랜지스터 특성을 얻을 수 없게 되고 나아가서는 전계 효과 트랜지스터가 정상적으로 동작하지 않게 된다.
도 18에 나타낸 바와 같이 게이트 길이가 비교적 긴 영역에서 역쇼트 채널 효과가 나타나면 게이트 길이가 비교적 짧은 영역에서 쇼트 채널 효과가 현저하게 된다. 즉 게이트 길이의 변화에 비해 임계값 전압의 감소량이 보다 커진다. 이와 같이 임계값 전압의 게이트 길이에 대한 의존성이 커지면 사소한 가공 정밀도의 분산으로 전계 효과 트랜지스터 특성이 현저하게 변화하게 된다.
따라서, 본 발명의 목적은 게이트 전극 길이가 짧은 전계 효과 트랜지스터에서 역쇼트 채널 효과를 억제함에 있다.
또 이 발명의 또다른 하나의 목적은 역쇼트 채널 효과를 억제하는 것이 가능한 게이트 전극 길이가 짧은 전계 효과 트랜지스터를 제조하는 것이다.
이 발명의 하나의 실시예에 따른 전계 효과 트랜지스터는 게이트 전극 길이(L)가 0.50㎛ 이하인 주표면을 가진 제 1 도전형 반도체 기판과 그 반도체 기판 주표면 상에 게이트 절연막을 사이에 두고 형성된 게이트 전극과 그 게이트 전극의 양쪽에서 반도체 기판 영역에 형성한 한 쌍의 제 2 도전형의 불순물 영역을 구비한다. 게이트 전극의 아래 반도체 기판의 표면 영역중 게이트 전극의 가장자리에서 중앙을 향해 L/4 이하 떨어진 위치까지의 표면 영역에 제 1 도전형의 불순물 농도 피크가 존재한다. 상술한 바와 같이 구성한 전계 효과 트랜지스터에 있어서는 임계값 전압을 제어하기 위해 도포한 제 1 도전형의 불순물 농도 피크가 게이트 전극의 아래 반도체 기판의 표면 영역중 게이트 전극의 가장자리에서 중앙을 향해 한정된 영역에 존재한다. 이에 따라 역쇼트 채널 효과를 억제할 수 있으며 양호한 특성의 전계 효과 트랜지스터를 얻을 수 있다. 게이트 전극 길이가 극도로 짧아지더라도 그 가공 정밀도의 사소한 분산으로 인해 전계 효과 트랜지스터 특성이 현저하게 변화하는 일이 없다.
또 상술한 바와 같이 이 발명에 의한 전계 효과 트랜지스터에서 펀치스루 내성을 높이기 위해 제 1 도전형의 불순물 농도 피크 값이 8.0×1016㎝-3이상이면 역쇼트 채널 효과의 억제가 효과적으로 발휘된다.
도 1은 실시 형태 1에 따른 전계 효과 트랜지스터 구조를 나타내는 부분 단면도.
도 2는 게이트 전극의 아래 실리콘 기판 표면 영역에서의 붕소 농도 피크 영역 길이 d와 게이트 전극의 길이 4분의 1(L/4)의 대소 관계를 변화시킨 경우의 게이트 길이 임계값 전압 관계를 도시한 것.
도 3은 본 발명에 따라 게이트 전극의 아래 실리콘 기판 표면 영역에서의 붕소 농도 피크 영역 길이 d가 게이트 전극 길이의 4분의 1(L/4) 보다도 작은 경우의 게이트 길이와 임계값 전압과의 관계를 도시한 것.
도 4는 종래의 전계 효과 트랜지스터에서 게이트 전극의 아래 실리콘 기판 표면 영역에서 붕소 농도 피크 영역 길이 d가 게이트 전극의 길이의 4분의 일(L/4)보다도 큰 경우의 게이트 길이와 임계값 전압과의 관계를 도시한 것.
도 5는 실시 형태 2에 따른 전계 효과 트랜지스터 제조 방법에 있어서 제 1 공정을 나타내는 부분 단면도.
도 6은 실시 형태 2에 따른 전계 효과 트랜지스터 제조 방법에 있어서 제 2 공정을 나타내는 부분 단면도.
도 7은 실시 형태 2에 따른 전계 효과 트랜지스터 제조 방법에 있어서 제 3 공정을 나타내는 부분 단면도.
도 8은 실시 형태 2에 따른 전계 효과 트랜지스터 제조 방법에 있어서 제 4 공정을 나타내는 부분 단면도.
도 9는 실시 형태 2에 따른 전계 효과 트랜지스터 제조 방법에 있어서 제 5 공정을 나타내는 부분 단면도.
도 10은 실시 형태 2에 따른 전계 효과 트랜지스터 제조 방법에 있어서 제 6 공정을 나타내는 부분 단면도.
도 11은 실시 형태 4에 따른 전계 효과 트랜지스터 제조 방법에 있어서 제 7 공정을 나타내는 부분 단면도.
도 12는 실시 형태 4에 따른 전계 효과 트랜지스터 제조 방법에 있어서 제 8 공정을 나타내는 부분 단면도.
도 13은 실시 형태 4의 또다른 한 예에 따른 전계 효과 트랜지스터 제조 방법에 있어서 제 1 공정을 나타내는 부분 단면도.
도 14는 실시 형태 4의 또다른 한 예에 따른 전계 효과 트랜지스터 제조 방법에 있어서 제 2 공정을 나타내는 부분 단면도.
도 15는 종래의 전계 효과 트랜지스터 제조 방법에 있어서 소스 드레인 영역을 형성하기 위한 이온 주입 직후의 구조를 나타내는 부분 단면도.
도 16은 종래의 전계 효과 트랜지스터 구조를 나타내는 부분 단면도.
도 17은 쇼트 채널 효과를 설명하기 위한 게이트 길이와 임계값 전압과의 관계를 도시한 도면.
도 18은 역쇼트 채널 효과를 설명하기 위한 게이트 길이와 임계값 전압과의 관계를 도시한 도면.
* 도면의 주요 부분에 대한 부호의 설명 *
1 : 실리콘 기판2 : 게이트 산화막
3 : 게이트 전극4 : 측벽 산화막
51 : 저농도 소스 드레인 영역52 : 고농도 소스 드레인 영역
60 : 붕소 도프 영역63 : 붕소 농도 피크 영역
본 발명에 의한 전계 효과 트랜지스터 제조 방법은 게이트 전극 길이가 0.50㎛이하의 전계 효과 트랜지스터 제조 방법으로서 이하의 공정을 구비한다.
(a) 제 1 도전형 반도체 기판 주표면에 제 1 도전형의 불순물을 이온 주입하는 공정.
(b) 반도체 기판 주표면 상에 게이트 절연막을 사이에 두고 게이트 전극을 형성하는 공정.
(c) 게이트 전극의 양쪽에서 반도체 기판 영역에 제 2 도전형 불순물을 이온 주입하므로써 한 쌍의 제 2 도전형 불순물을 형성하는 공정.
(d) 반도체 기판에 단시간 어닐링 처리(Rapid Thermal Annealing)를 하는 공정.
이상의 전계 효과 트랜지스터 제조 방법에서는 역쇼트 채널 효과를 억제하기 위해 게이트 전극의 아래 반도체 기판의 표면 영역중 게이트 전극 가장자리에서 중앙을 향해 L/4 이하 떨어진 위치까지의 한정된 표면 영역에 제 1 도전형 불순물 농도 피크를 형성할 수 있다. 따라서 역쇼트 채널 효과를 억제하는 것이 가능한 게이트 전극 길이가 짧은 전계 효과 트랜지스터를 복잡한 제조 프로세스를 사용함이 없이 용이하게 실현할 수 있다.
[실시 형태 1]
도 1은 이 발명의 한 실시 형태에 의한 전계 효과 트랜지스터를 나타내는 부분 단면도이다. 도 1에 나타낸 바와 같이 p형 실리콘 기판(1)상에 게이트 산화막(2)을 사이에 두고 게이트 전극(3)이 형성된다. 게이트 전극(3) 측벽에는 측벽 산화막(4)을 형성한다. 게이트 전극(3) 길이(L)는 0.5㎛ 이하이다. 게이트 전극(3) 두께는 80~200㎚, 게이트 산화막(2)의 두께는 3~15㎚이다. 측벽 산화막(4) 폭은 30~80㎚이다.
게이트 전극(3)의 양쪽에서 실리콘 기판(1) 영역에는 한 쌍의 소스·드레인 영역을 형성한다. 소스·드레인 영역은 n형 저농도 소스·드레인 영역(51)과 그것에 이어 형성하는 n형 고농도 소스·드레인 영역(52)으로 구성한다.
전계 효과 트랜지스터는 이상과 같이 해서 형성한 게이트 전극(3)과 한 쌍의 저농도 소스·드레인 영역(51), 고농도 소스·드레인 영역(52)을 구비한다. 전계 효과 트랜지스터의 임계값 전압(Vth)을 제어하기 위해 붕소가 실리콘 기판(1)에 도프한다. P형 불순물로서 도프한 붕소 영역은 최종적으로 도 1에 나타낸 바와 같이 붕소 농도 피크 영역(61,62,63)을 가진다. 붕소 농도 피크 영역(61,62)은 실리콘 기판(1) 내부에 일정 깊이의 위치에 존재한다. 붕소 농도 피크 영역(63)은 게이트 전극(3) 아래 실리콘 기판(1)의 표면 영역중 게이트 전극(3)의 가장자리에서 중앙으로 향해 게이트 전극 길이 4분의 1 이하 떨어진 위치까지의 표면 영역에 존재한다. 즉 붕소 농도 피크 영역(63) 길이(d)는 게이트 전극 길이(L)에 비해 L/4이하이다.
게이트 전극 길이(L)가 0.5㎛ 이하의 경우, 붕소 농도 피크 영역(63)의 피크 농도가 8.0×1016㎝-3이상이다. 게이트 전극 길이(L)가 0.35㎛ 이하의 경우 붕소 농도 피크 영역(63)의 피크 농도가 5.0×1017㎝-3이상이다. 게이트 전극 길이(L)가 0.15㎛ 이하의 경우에 붕소 농도 피크 영역(63)의 피크 농도가 8.0×1017㎝-3이상이다. 이와 같이 게이트 전극 길이에 따라 펀치스루 내성을 높이기 위해 소정의 농도로 붕소를 주입한다.
도 2는 도 1에 나타내는 전계 효과 트랜지스터의 게이트 길이(L)(㎛)와 임계값 전압 Vth(V)의 관계를 도시한 것이다. 도 2에 나타낸 바와 같이 붕소 농도 피크 영역(63) 길이(d)가 L/4 이하의 경우에 역쇼트 채널 효과는 보이지 않고 쇼트 채널 효과만이 나타난다. 이에 비해, 붕소 농도 피크 영역(63) 길이(d)가 L/4보다도 큰 경우에, 게이트 길이(L)가 짧아지면 일단 임계값 전압(Vth)이 커지고, 또한 게이트 길이(L)가 짧아지면 임계값 전압(Vth)이 감소한다. 즉 붕소 농도 피크 영역(63) 길이(d)가 L/4 보다 큰 경우, 역쇼트 채널 효과가 나타난다. 즉, 도 2는 게이트 길이(L)가 0.4㎛의 전계 효과 트랜지스터를 설계할 때의 조건으로 게이트 길이(L)만을 변화시킨 시뮬레이션 결과를 도시한다. 따라서, 도 2에 도시된 바와 같이, 붕소 농도 영역(63)의 길이가 L/4 이하인 경우, 게이트 길이(L)가 0.4㎛의 전계 효과 트랜지스터로 목표값 대로의 임계값 전압(Vth)을 얻을 수 있다.
도 3은 목표로 하는 게이트 길이(L)를 0.4㎛로 하여 타조건을 설정한 때의 시뮬레이션 결과를 나타내고 붕소 농도 피크 영역(63) 길이(d)가 L/4 보다도 작은 경우의 전계 효과 트랜지스터의 게이트 길이와 임계값 전압의 관계를 도시한 것이다. 도 3에서는 붕소 피크 농도가 높은 경우(C2=8.0×1016㎝-3)와 낮은 경우(C123.0×1016㎝-3)의 게이트 길이-임계값 전압 특성을 나타내었다. 본 발명에 따라 붕소 농도 피크 영역(63) 길이(d)를 L/4 보다도 작게 하면 붕소 피트 농도를 높여도 역쇼트 채널 효과가 발생하지 않는 것을 알 수 있다. 이 사실은 게이트 길이(L)가 짧아짐에 따라 펀치스루 내성을 향상시키기 위해 임계값 전압 조정용 붕소 도프량을 높여도 역쇼트 채널 효과가 발생하지 않는 것을 의미한다.
이에 비해 도 4는 붕소 농도 피크 영역(63) 길이(d)가 L/4 보다도 큰 경우의 전계 효과 트랜지스터 게이트 길이-임계값 전압의 특성을 도시한 것이다. 이 경우도 목표로 하는 게이트 길이(L)를 0.4㎛로 하여 타조건을 설정한 때의 시뮬레이션 결과를 나타내었다. 도 4에 나타낸 바와 같이 붕소 피크 농도가 낮은 경우(C1), 역쇼트 채널 효과가 나타나지 않지만 붕소 피크 농도가 높아지면(C2) 역쇼트 채널 효과가 나타난다. 따라서 종래의 전계 효과 트랜지스터에서 붕소 농도 피크 영역(63) 길이(d)가 L/4 보다도 큰 경우에 펀치스루 내성을 향상시키기 위해 붕소 피크 농도를 높이면 역쇼트 채널 효과가 나타나고 설계값대로의 특성을 보이는 전계 효과 트랜지스터를 얻는 일이 곤란하게 된다.
[실시 형태 2]
도 5 내지 도 10도를 참조하여 도 1에 나타내는 전계 효과 트랜지스터 제조 방법에 관해 설명한다.
도 5에 나타낸 것처럼 p형 실리콘 기판(1)에 소정의 선량으로 p형 불순물로서 붕소를 이온 주입한다. 이에 따라 붕소 도프 영역(60)이 실리콘 기판(1) 내부에 형성된다. 이 경우 제조하는 전계 효과 트랜지스터의 게이트 길이(L)가 0.5㎛이하의 경우, 가속 전압 10~50keV로 선량 8×1011㎝-2이상, 게이트 전극 길이(L)가 0.35㎛ 이하의 경우, 선량 1.0×1012㎝-2이상, 게이트 전극 길이(L)가 0.25㎛ 이하의 경우, 선량 5.0×1012㎝-2이상, 게이트 전극 길이(L)가 0.15㎛의 경우, 선량 8.0×1012㎝-2이상으로 붕소의 이온 주입을 행한다.
그 후, 도 6에 나타내는 바와 같이 3~15 ㎚의 막두께로 게이트 산화막(2)을 형성하며 그 위에 게이트 전극(3)을 80~200㎚의 막두께로 형성한다.
도 7에 나타낸 바와 같이 게이트 전극(3)을 마스크로 사용하고, 인(P) 또는 비소(As)가 화살표로 가리키는 방향으로 가속 전압 10~50 keV, 선량 1×1013~10×1013㎝-2 로 실리콘 기판(1) 영역에 이온 주입된다. 이에 따라 소스·드레인 영역을 구성하는 n형의 저농도 소스·드레인 영역(51)이 형성된다.
그 후, 상기 이온 주입시에 형성된 격자 결함을 제거하기 위해 이온 주입 직후에 단시간 어닐 처리(Rapid Thermal Annealing)를 실시한다. 단시간 어닐 처리는 가열원으로 할로겐 램프 등을 사용하여 700~1000 ℃의 온도로 15~60 초간 행한다.
그리고, 도 8에 나타낸 바와 같이 폭 30~80 ㎚의 측벽 산화막(4)이 게이트 전극(3) 측면에 형성된다.
도 9에 나타낸 것처럼, 게이트 전극(3)과 측벽 산화막(4)을 마스크로 사용하여 인(P) 또는 비소(As)가 화살표로 가리키는 방향으로 가속전압 10~70 keV, 선량 1×1014~5×1015㎝-2로 실리콘 기판(1) 영역에 이온 주입한다. 이에 따라 n형의 고농도 소스·드레인 영역(52)을 형성한다.
상기 이온 주입으로 새로이 발생한 격자 결함을 제거하기 위해 이온 주입 직후에 재차 단시간 어닐 처리를 한다. 단시간 어닐 처리는 온도 700~1000 ℃로 15~60초간 행한다.
또 저농도 소스·드레인 영역(51)을 형성하기 위한 이온 주입을 하지 않는 때는 고농도 소스·드레인 영역(52)을 형성하기 위한 이온 주입 직후에만 상기 단시간 어닐 처리를 한다.
그 후, 노 안에서 어닐 처리를 실시하므로써 도 1에 명시한 바와 같은 붕소 농도 피크 영역(61,62,63)을 형성한 전계 효과 트랜지스터를 완성한다. 상술한 제조 방법에서 각기 이온 주입 직후에 단시간 어닐 처리를 하지 않는 경우에는 도 16에 나타낸 바와 같은 붕소 농도 피크 영역(161,162,163)을 형성한다.
이상의 제조 방법에 있어서 단시간 어닐 처리하므로써 이온 주입으로 형성한 격자 결함이 재결합되므로써 감소된다. 따라서 최후에 행하는 노 안에서의 어닐처리로 붕소(B) 이온과 격자간 결함으로 인한 페어 확산을 억제할 수 있다. 그 결과 계면(실리콘 기판 표면)에서의 붕소 농도 증가를 억제할 수 있으며 역쇼트 채널 효과를 저감할 수 있다.
[실시 형태 3]
상술한 제조 방법에서 저농도 소스·드레인 영역(51)과 고농도 소스·드레인 영역(52)을 형성하기 위한 각기 이온 주입을 저대미지 주입으로 행하므로서 상술한 바에 따라 얻어진 전계 효과 트랜지스터와 다름없는 효과를 얻을 수 있다.
예컨대 상기 이온 주입을 이온 샤워 도핑법을 사용하여 행한다. 이 경우 저농도 소스·드레인 영역(51)과 고농도 소스·드레인 영역(52)을 형성하기 위한 이온 주입 조건은 가속 전압 5~50 keV·선량 1×1013~10×1015㎝-2이다.
또 이온 샤워 도핑법 대신에 플라즈마 도핑법을 채용해도 된다. 이 실시 형태에 의하면 이온 샤워 도핑법이나 플라즈마 도핑법이라 하는 저대미지 주입을 채용하므로 기본적으로 그 주입 직후에 단시간 어닐 처리를 할 필요가 없지만 실시 형태 2와 마찬가지로 저농도 소스·드레인 영역(51)을 형성한 직후 고농도 소스·드레인 영역(52)을 형성한 직후에 단시간 어닐 처리를 해도 된다.
[실시 형태 4]
실시 형태 2로 나타낸 도 6의 공정 후 도 11에 나타낸 것처럼 게이트 전극(3) 측면과 상면에 두께 5~50㎚의 산화막(7)이 형성된다. 그 후, 인(P) 또는 비소(As)를 도프한 실리콘 에피택셜층(8)을 형성한다. 실리콘 에피택셜층(8)에 대한 도프량에 5×1019~5×1020㎝-3이다.
또 이 실리콘 에피택셜층(8)은 다결정 실리콘으로 형성해도 된다.
그 후, 도 12에 나타낸 바와 같이 도프한 실리콘 에피택셜층(8)의 형성직후에 단시간 어닐 처리를 하고 에피택셜층(8)중에 함유된 인(P) 또는 비소(As)를 실리콘 기판(1)중에 확산시키고 고농도 소스·드레인 영역(52)을 형성한다. 이 때의 단시간 어닐 처리를 온도 900~1000 ℃로 30초간 ~ 3분간 행한다.
실시 형태 2에서 나타낸 도 8의 공정후 도 13에 나타낸 바와 같이 도포한 실리콘 에피택셜층(8)을 형성하고 그 후 도 14에 나타낸 바와 같이 단시간 어닐 처리를 하므로써 도포한 실리콘 에피택셜층(8)중에 함유된 인(P) 또는 비소(As)를 확산시키고 고농도 소스·드레인 영역(52)을 형성해도 된다.
상기 제조 공정에 있어서 저농도 소스·드레인 영역(51)의 형성은 실시 형태 3에 따라 이온 샤워 도핑법 또는 플라즈마 도핑법을 채용하여 실시해도 된다. 그경우 저농도 소스·드레인 영역(51)을 형성한 직후에 단시간 어닐 처리를 해도 된다.
상기 제조 공정에서는 고농도 소스·드레인 영역(52)의 형성을 도프한 실리콘 에피택셜층(8)의 확산에 의해 행하지만 저농도 소스·드레인 영역(51)의 형성도 도프한 실리콘 에피택셜층의 확산에 의해 형성해도 된다. 이 경우에 측벽 산화막(4)의 폭을 3㎚ 정도로 하여 도프한 실리콘 에피택셜층을 형성하고 그 에피택셜층의 확산으로 저농도 소스·드레인 영역을 형성한다. 그 후 고농도 소스·드레인 영역(52)을 실시 형태 2에 따른 방법 실시 형태 3에 따른 방법을 채용해서 형성해도 된다.
이상에 명시한 실시 형태는 모든 점에서 예시이지 제한적인 것은 아니므로 고려되어야 한다. 본 발명의 범위는 이상의 실시 형태가 아니라 특허청구범위에 의해 나타나고 특허청구범위와 균등한 의미 및 제한 내에서의 모든 수정이나 변형을 포함하는 것이다.
이 발명에 따른 게이트 전극 길이가 0.50㎛ 이하의 전계 효과 트랜지스터에 의하면 역쇼트 채널 효과를 억제할 수 있다. 또 게이트 전극 길이가 0.50㎛ 이하의 경우에 제 1 도전형의 불순물 농도 피크값을 8.0×1016㎝-3이상으로 하므로써 펀치스루 내성을 향상시킬 수 있음과 동시에 역쇼트 채널 효과를 억제할 수 있다.
또한 이 발명의 따른 전계 효과 트랜지스터 제조 방법에 의하면 역쇼트 채널 효과를 억제하는 것이 가능한 게이트 전극 길이가 0.50㎛ 이하의 전계 효과 트랜지스터를 복잡한 제조 프로세스를 사용하지 않고 용이하게 실현할 수 있다.

Claims (3)

  1. 게이트 전극 길이(L)가 0.50㎛ 이하의 전계 효과 트랜지스터로서,
    주표면을 가진 제 1 도전형 반도체 기판과,
    상기 반도체 기판 주표면 상에 게이트 절연막을 사이에 넣어 형성된 게이트 전극과,
    상기 게이트 전극 양쪽에서 상기 반도체 기판 영역에 형성한 한 쌍의 제 2 도전형의 불순물 영역을 구비하고,
    상기 게이트 전극의 아래 반도체 기판의 표면 영역중 상기 게이트 전극의 가장자리에서 중앙으로 향해 L/4 이하 떨어진 위치까지의 표면 영역에 제 1 도전형의 불순물 농도 피크가 존재하는, 전계 효과 트랜지스터.
  2. 제 1 항에 있어서, 제 1 도전형의 불순물 농도 피크 값이 8.0×1016㎝-3이상인 전계 효과 트랜지스터.
  3. 게이트 전극 길이가 0.50㎛이하의 전계 효과 트랜지스터 제조 방법으로서,
    제 1 도전형 반도체 기판의 주표면에 제 1 도전형의 불순물을 이온 주입하는 공정과,
    상기 반도체 기판 주표면 상에 게이트 절연막을 사이에 넣어 게이트 전극을 형성하는 공정과,
    상기 게이트 전극의 양측에 상기 반도체 기판 영역에 제 2 도전형 불순물을 이온 주입하여, 한 쌍의 제 2 도전형의 불순물 영역을 형성하는 공정과,
    상기 반도체 기판에 단시간 어닐 처리를 하는 공정을 구비한 전계 효과 트랜지스터 제조 방법.
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