KR100331853B1 - 반도체 소자의 제조방법 - Google Patents
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Abstract
본 발명은 워드 라인과 비트 라인간의 콘택 저항을 감소시키어 소자의 특성을 향상하도록 한 반도체 소자의 제조방법에 관한 것으로서, 반도체 기판상에 게이트 절연막과 제 1 폴리 실리콘 및 제 1 텅스텐 실리사이드막을 차례로 형성하는 단계와, 상기 제 1 텅스텐 실리사이드막에 10keV 이상의 에너지와 1013이상의 도즈로 인 이온을 주입하는 단계와, 상기 제 1 텅스텐 실리사이드막과 제 1 폴리 실리콘을 선택적으로 제거하여 워드 라인을 형성하는 단계와, 상기 워드 라인을 포함한 전면에 층간 절연막을 형성하는 단계와, 상기 워드 라인의 표면이 소정부분 노출되도록 층간 절연막을 선택적으로 제거하여 콘택홀을 형성하는 단계와, 상기 콘택홀을 포함한 반도체 기판의 전면에 제 2 폴리 실리콘 및 제 2 텅스텐 실리사이드막을 차례로 형성하는 단계와, 상기 제 2 텅스텐 실리사이드막에 10keV 이상의 에너지와 1013이상의 도즈로 인 이온을 주입하는 단계와, 상기 제 2 텅스텐 실리사이드막 및 제 2 폴리 실리콘을 선택적으로 제거하여 워드 라인과 전기적으로 연결되는 비트 라인을 형성하는 단계를 포함하여 형성함을 특징으로 한다.
Description
본 발명은 반도체 소자의 제조공정에 관한 것으로, 특히 워드 라인(Word Line)과 비트 라인(Bit Line)간의 콘택(Contact)저항을 감소시키어 소자의 특성을향상시키는데 적당한 반도체 소자의 제조방법에 관한 것이다.
이하, 첨부된 도면을 참고하여 종래의 반도체 소자의 제조방법을 설명하면 다음과 같다.
도 1a 내지 도 1c는 종래의 반도체 소자의 제조방법을 나타낸 공정단면도이다.
도 1a에 도시한 바와 같이, 액티브영역과 필드영역으로 정의된 반도체 기판(11)의 필드영역에 STI(Shallow Trench Isolation) 구조를 갖는 소자 격리막(12)을 형성한다.
여기서 STI 구조의 소자 격리막(12)은 반도체 기판(11)의 필드영역에 소정깊이를 갖는 트랜치를 형성한 후 상기 트랜치 내부에 절연물질을 매립하여 형성한다.
이어, 상기 소자 격리막(12)이 형성된 반도체 기판(11)에 게이트 산화막(13)을 개재하여 폴리 실리콘(Poly Si)(14a)과 텅스텐 실리사이드(Wsix)(14b)가 적층된 워드 라인(또는 게이트 전극)(14)들을 형성한다.
여기서 상기 워드 라인(14)은 통상적인 공정 즉, 게이트 산화막(13)상에 폴리 실리콘(14a)과 텅스텐 실리사이드(14b)를 차례로 형성하고, 포토 및 식각공정을 이용하여 텅스텐 실리사이드(14b)와 폴리 실리콘(14a)을 선택적으로 제거하여 형성한다.
그리고 상기 반도체 기판(11)의 소정영역에 통상적인 소오스/드레인용 이온주입 및 확산공정을 실시하여 소오스/드레인 불순물 확산영역(15)을 형성한다.
도 1b에 도시한 바와 같이, 상기 워드 라인(14)을 포함한 반도체 기판(11)의전면에 층간 절연막(16)을 형성하고, 포토 및 식각공정을 실시하여 상기 워드 라인(14) 및 소오스/드레인 불순물 확산영역(15)이 형성된 반도체 기판(11)의 표면이 소정부분 노출되도록 상기 층간 절연막(16)을 선택적으로 제거하여 콘택홀(17)을 형성한다.
여기서 상기 콘택홀(17)은 워드 라인(14) 및 소오스/드레인 불순물 확산영역(15)과 연결되는 비트 라인이 형성될 영역이다.
도 1c에 도시한 바와 같이, 상기 콘택홀(17)을 포함한 반도체 기판(11)의 전면에 폴리 실리콘(18a) 및 텅스텐 실리사이드(18b)를 차례로 형성한 후, 포토 및 식각공정으로 텅스텐 실리사이드(18b) 및 폴리 실리콘(18a)을 선택적으로 제거하여 상기 워드 라인(14)과 전기적으로 연결되는 비트 라인(18)을 형성한다.
그러나 상기와 같은 종래의 반도체 소자의 제조방법에 있어서 다음과 같은 문제점이 있었다.
즉, 비트 라인과 워드 라인간 콘택은 텅스텐 실리사이드/폴리 실리콘/텅스텐 실리사이드로 이루어지며, 이는 후속 고온열공정(예를 들면, 커패시터 형성공정)에 의해서 폴리 실리콘내의 인(P) 이온이 상하부에 형성된 텅스텐 실리사이드 쪽으로 아웃디퓨전(Outdiffusion)되어 폴리 실리콘내의 인(P)이온 농도 감소에 의한 비트 라인과 워드 라인간 콘택 저항이 높아져 반도체 소자의 특성을 저하시킨다.
그 이유는 금속 실리사이드와 폴리 실리콘간의 콘택저항(Contact Resistance : Rc)은 폴리 실리콘내의 도펀트(dopant) 농도에 지수함수적(/Nd1/2여기서,는 콘택재료의 일함수(Work Function) 차이, Nd는 폴리 실리콘내의 도펀트 농도)으로 비례하기 때문이다.
본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출한 것으로 폴리 실리콘내의 인(P)이온의 농도 감소를 억제하여 워드 라인과 비트 라인간의 콘택 저항을 감소시키어 소자의 특성을 향상하도록 한 반도체 소자의 제조방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1c는 종래의 반도체 소자의 제조방법을 나타낸 공정단면도
도 2a 내지 도 2d는 본 발명에 의한 반도체 소자의 제조방법을 나타낸 공정단면도
도 3은 비트 라인 및 워드 라인에 불순물 이온이 주입된 본 발명과 불순물 주입이 되지 않는 종래 기술의 비교를 나타낸 그래프
도면의 주요부분에 대한 부호의 설명
21 : 반도체 기판 22 : 소자 격리막
23 : 게이트 산화막 24 : 워드 라인
25 : 소오스/드레인 불순물 확산영역 26 : 층간 절연막
27 : 콘택홀 28 : 비트 라인
상기와 같은 목적을 달성하기 위한 본 발명에 의한 반도체 소자의 제조방법은 반도체 기판상에 게이트 절연막과 제 1 폴리 실리콘 및 제 1 텅스텐 실리사이드막을 차례로 형성하는 단계와, 상기 제 1 텅스텐 실리사이드막에 10keV 이상의 에너지와 1013이상의 도즈로 인 이온을 주입하는 단계와, 상기 제 1 텅스텐 실리사이드막과 제 1 폴리 실리콘을 선택적으로 제거하여 워드 라인을 형성하는 단계와, 상기 워드 라인을 포함한 전면에 층간 절연막을 형성하는 단계와, 상기 워드 라인의 표면이 소정부분 노출되도록 층간 절연막을 선택적으로 제거하여 콘택홀을 형성하는 단계와, 상기 콘택홀을 포함한 반도체 기판의 전면에 제 2 폴리 실리콘 및 제 2 텅스텐 실리사이드막을 차례로 형성하는 단계와, 상기 제 2 텅스텐 실리사이드막에 10keV 이상의 에너지와 1013이상의 도즈로 인 이온을 주입하는 단계와, 상기 제 2 텅스텐 실리사이드막 및 제 2 폴리 실리콘을 선택적으로 제거하여 워드 라인과 전기적으로 연결되는 비트 라인을 형성하는 단계를 포함하여 형성함을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명에 의한 반도체 소자의 제조방법을 상세히 설명하면 다음과 같다.
도 2a 내지 도 2d는 본 발명에 의한 반도체 소자의 제조방법을 나타낸 공정단면도이다.
도 2a에 도시한 바와 같이, 액티브영역과 필드영역으로 정의된 반도체 기판(21)의 필드영역에 STI(Shallow Trench Isolation) 구조를 갖는 소자 격리막(22)을 형성한다.
여기서 STI 구조의 소자 격리막(22)은 반도체 기판(21)의 필드영역에 소정깊이를 갖는 트랜치(Trench)를 형성한 후 상기 트랜치 내부에 절연물질을 매립하여 형성한다.
이어, 상기 소자 격리막(22)을 포함한 반도체 기판(21)의 전면에 게이트 산화막(23)을 형성하고, 상기 게이트 산화막(23)상에 폴리 실리콘(Poly Si)(24a)과 텅스텐 실리사이드(Wsix)(24b)를 차례로 형성한다.
그리고 상기 텅스텐 실리사이드(24b)에 인(P)(또는 비소(As)이온을 약 10keV이상(바람직하게는 50keV)의 에너지와 1013이상(바람직하게는 5×1015)의 도즈(Dose)로 이온 주입한다.
도 2b에 도시한 바와 같이, 상기 인 이온이 주입된 텅스텐 실리사이드(24b)와 폴리 실리콘(24a)에 포토 및 식각공정을 실시하여 워드 라인(또는 게이트 전극)(24)을 형성한다.
이어, 상기 반도체 기판(21)의 소정영역에 통상적인 소오스/드레인용 이온주입 및 확산공정을 실시하여 소오스/드레인 불순물 확산영역(25)을 형성한다.
그리고 상기 워드 라인(24)을 포함한 반도체 기판(21)의 전면에 층간 절연막(26)을 형성하고, 포토 및 식각공정을 실시하여 상기 워드 라인(24) 및 소오스/드레인 불순물 확산영역(25)이 형성된 반도체 기판(21)의 표면이 소정부분 노출되도록 상기 층간 절연막(26)을 선택적으로 제거하여 콘택홀(27)을 형성한다.
여기서 상기 콘택홀(27)은 워드 라인(24) 및 소오스/드레인 불순물 확산영역(25)과 연결되는 비트라인이 형성될 영역이다.
도 2c에 도시한 바와 같이, 상기 콘택홀(27)을 포함한 반도체 기판(21)의 전면에 폴리 실리콘(28a) 및 텅스텐 실리사이드(28b)를 차례로 형성하고, 상기 텅스텐 실리사이드(28b)에 인(P)(또는 비소(As))이온을 약 10keV이상(바람직하게는 50KeV)의 에너지와 1013이상(바람직하게는 5×1015)의 도즈(Dose)로 이온주입한다.
도 2d에 도시한 바와 같이, 상기 인(P) 이온이 주입된 텅스텐 실리사이드(28b) 및 폴리 실리콘(28a)에 포토 및 식각공정으로 실시하여 상기 워드 라인(24)과 전기적으로 연결되는 비트 라인(28)을 형성한다.
도 3은 비트 라인 및 워드 라인에 불순물 이온이 주입된 본 발명과 불순물 주입이 되지 않는 종래 기술의 비교를 나타낸 그래프이다.
도 3에서와 같이, 워드 라인 및 비트 라인에 인(P)이온을 주입할 경우 비트라인 및 워드 라인을 구성하는 폴리 실리콘내의 도펀트 손실이 발생되지 않아 워드라인과 비트 라인간의 콘택 저항을 낮출 수 있다.
즉, 도 3은 종래 기술과 같이 이온주입하지 않고 이후 열처리 공정을 실시한 경우 폴리 실리콘내의 인(P) 농도는 1019정도인 반면에 본 발명과 같이 이온주입한 후 열처리를 실시한 경우는 1020으로 10배이상 폴리 실리콘내의 인(P)농도가 차이가 남을 보여주는 SIMS 깊이 프로파일(Depth Profile) 분석결과이다.
이상에서 설명한 바와 같이 본 발명에 의한 반도체 소자의 제조방법은 다음과 같은 효과가 있다.
즉, 인(P)이온을 주입한 워드 라인과 비트 라인을 형성할 경우 워드 라인과 비트 라인간 콘택 저항이 높음에 의한 수율 손실을 방지하고 반도체 소자의 동작 속도를 개선할 수 있다.
Claims (4)
- 반도체 기판상에 게이트 절연막과 제 1 폴리 실리콘 및 제 1 텅스텐 실리사이드막을 차례로 형성하는 단계;상기 제 1 텅스텐 실리사이드막에 10keV 이상의 에너지와 1013이상의 도즈로 인 이온을 주입하는 단계;상기 제 1 텅스텐 실리사이드막과 제 1 폴리 실리콘을 선택적으로 제거하여 워드 라인을 형성하는 단계;상기 워드 라인을 포함한 전면에 층간 절연막을 형성하는 단계;상기 워드 라인의 표면이 소정부분 노출되도록 층간 절연막을 선택적으로 제거하여 콘택홀을 형성하는 단계;상기 콘택홀을 포함한 반도체 기판의 전면에 제 2 폴리 실리콘 및 제 2 텅스텐 실리사이드막을 차례로 형성하는 단계;상기 제 2 텅스텐 실리사이드막에 10keV 이상의 에너지와 1013이상의 도즈로 인 이온을 주입하는 단계;상기 제 2 텅스텐 실리사이드막 및 제 2 폴리 실리콘을 선택적으로 제거하여 워드 라인과 전기적으로 연결되는 비트 라인을 형성하는 단계를 포함하여 형성함을 특징으로 하는 반도체 소자의 제조방법.
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