CN1421908A - 具有浅源极/漏极结区的mos晶体管的制造方法 - Google Patents

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Abstract

本发明提供了一种制造具有浅源极/漏极结区的MOS晶体管的方法。扩散源层形成在其上形成有栅极构图的半导体衬底上。在不同方向上多次将相同类型的或不同类型的杂质注入到扩散源层内。结果，不发生位错，且扩散源层的杂质浓度可得以非均匀控制，使得对半导体衬底晶体结构的损伤不发生。此外，非均匀包含在扩散源层内的杂质通过固相扩散法扩散到半导体衬底内，以通过自对准法形成具有轻度掺杂漏极区和高度掺杂源极/漏极区的浅源极/漏极结区。

Description

具有浅源极/漏极结区的MOS晶体管的制造方法
                      技术领域
本发明涉及一种制造MOS晶体管的方法，更具体地，涉及一种制造具有浅源极/漏极结区的MOS晶体管的方法。
                      背景技术
通常，包括栅极氧化层和栅电极的栅极构图形成在半导体衬底上。源极/漏极结区形成在半导体衬底中、栅极构图的两个侧墙下方。结果，形成了MOS晶体管。
因为MOS晶体管是高度集成的，所以源极/漏极结区必须是浅结区。浅结区必须是这样的结区，它在衬底内形成至较浅的深度、具有高浓度和高激活率的杂质以减小电阻，以及在水平和垂直方向上具有明锐的结外形。
传统源极/漏极结区通过离子注入法或固相扩散法形成。在离子注入法内，离子注入机通过高的加速电压高度加速杂质，然后将杂质注入到衬底内，形成源极/漏极结区。在固相扩散法中，固相扩散源形成在衬底上，然后固相扩散源内的掺杂剂被扩散，并被掺入衬底中，形成浅结区。
为了避免混淆本发明详细说明中所用的术语，通过离子注入方法注入的杂质被称为“杂质”，通过固相扩散法注入的杂质称为“掺杂剂”。此外，注入离子杂质被称为“离子注入”，而通过固相扩散法扩散已经包含杂质的衬底中的杂质被称作“掺杂”。
离子注入法因杂质离子的动能而损坏衬底的晶体结构，于是发生位错。位错导致注入的杂质的急剧扩散和源极/漏极结区中的漏导。于是，不可能形成浅源极/漏极结区。固相扩散法难以增加固相扩散源内掺杂剂的掺杂浓度，以足以使浅源极/漏极结区具有低电阻。此外，还存在在固相扩散源中精确控制掺杂剂的掺杂浓度的问题。
                         发明内容
为了解决以上问题，本发明的目的是提供一种制造具有浅源极/漏极结区的MOS晶体管的方法，其中，位错不发生，且杂质的掺杂浓度也可精确控制。
因此，为了实现以上目的，根据本发明的实施例，提供一种制造MOS晶体管的方法。在该方法中，栅极构图形成在半导体衬底上，且扩散源层在半导体衬底的整个表面上。扩散源层可以是USG层或氧化硅层。USG层可以通过旋涂并致密化液态硅酸盐玻璃而形成。氧化硅层可以通过利用包括SiH4和O2的混合气体的CVD或PECVD、干法氧化或湿法氧化而形成。刻蚀整个扩散源层或部分扩散源层，使之减薄。
在不同的方向上，多次将相同类型的或不同类型的杂质注入到扩散源层内，使得扩散源层在栅极构图和半导体衬底上表面上的部分的杂质浓度因遮蔽效应而高于扩散源层在栅极构图侧壁上的杂质浓度。杂质向扩散源层内的注入可以使用包括PIII和ISI的常规的离子注入机或等离子体离子注入机进行。杂质可以相对于半导体衬底一角度注入到扩散源层内，以调节扩散源层在栅极构图侧壁上的部分的杂质浓度至1017-1022cm-3。杂质可以垂直注入到扩散源层内，以将扩散源层在栅极构图和半导体衬底上表面上的部分的杂质浓度调节至1018-1022cm-3。
扩散源层中包括的杂质通过固相扩散法扩散到半导体衬底内，以通过自对准方法形成浅源极/漏极结区，该结区具有在栅极构图的侧壁下方的LDD区和高度掺杂的源极/漏极区。通过固相扩散法形成浅源极/漏极结区可利用RTA、尖峰退火(spike annealing)或激光退火进行。优选的是，在RTA中，其上形成有包括杂质的扩散源层的半导体衬底在惰性气体气氛中在950℃-1150℃的温度退火1-1000秒。优选的是，在尖峰退火中，其上形成有包括杂质的扩散源层的半导体衬底在惰性气体气氛中在950℃-1200℃的温度退火。优选地，浅源极/漏极结区具有半导体衬底上50nm或更小的掺杂深度，以及1018-1022cm-3的掺杂浓度。
根据本发明的另一实施例，提供一种制造MOS晶体管的方法。在该方法中，栅极构图形成在其中形成有P阱和N阱的半导体衬底上。扩散源层形成在半导体衬底的整个表面上。在扩散源层上形成光致抗蚀剂构图，以敞开N阱或P阱。在不同的方向上，多次将相同类型或不同类型的杂质首先注入到扩散源层在N阱上方的部分内，然后注入到扩散源层在P阱上方的部分内，或者，首先注入到扩散源层在P阱上方的部分内，然后注入到扩散源层在N阱上方的部分内，使得扩散源层在栅极构图和半导体衬底上表面上的部分的杂质浓度因遮蔽效应而高于扩散源层在栅极构图侧壁上的部分的杂质浓度。除去光致抗蚀剂构图。扩散源层在N阱和P阱上方的部分内含的杂质通过固相扩散法而扩散到半导体衬底内，以通过自对准方法形成浅源极/漏极结区，该结区具有栅极构图侧壁下方的LDD区和高度掺杂的源极/漏极区。
如上所述，根据本发明，在不同方向上，多次将相同类型或不同类型的杂质注入到扩散源层内。结果，不发生位错，且扩散源层的杂质浓度可以不一致地控制。此外，扩散源层内非均匀包含的杂质通过固相扩散法扩散到半导体衬底内，以通过自对准方法形成具有LDD/SDE区和高度掺杂的源极/漏极区的浅源极/漏极结区。
                        附图说明
通过参照附图详细描述其优选实施例，本发明的以上目的和优点将变得更清晰，其中：
图1至6是横截面图，说明根据本发明第一实施例制造具有浅源极/漏极结区的MOS晶体管的方法；以及
图7至17是横截面图，说明根据本发明第二实施例制造具有浅源极/漏极结区的MOS晶体管的方法。
                     具体实施方式
以下，本发明的实施例将参照附图详细说明。然而，本发明的实施例可以改变成其它形式，本发明的范围不受实施例的限制。更确切地，提供实施例以更全面地向本领域技术人员解释本发明。附图中，为了清楚起见，层或区的厚度被夸大。附图中相似的附图标记表示相同的组元。此外，当撰写为一个层形成在另一层或衬底“上”时，该层可以直接形成在该另一层或该衬底上，或在其间可夹有其它层。
图1至6是横截面视图，说明根据本发明第一实施例制造具有浅源极/漏极结区的MOS晶体管的方法。参照图1，场氧化层12形成在例如p型或n型硅衬底的半导体衬底10上，以定义有源区和无源区。包括栅极氧化层14和栅电极16的栅极构图18形成在半导体衬底10上有源区内。为了形成栅极构图18，半导体衬底10的表面被氧化，以形成氧化硅层，通过低压化学气相沉积(LPCVD)在氧化硅层上沉积100-300nm厚的多晶硅层，并通过光刻构图该多晶硅层和该氧化物层。
参照图2，扩散源层20形成在半导体衬底10的整个表面上。扩散源层20形成至20-400nm的厚度。扩散源层20用作缓冲层，以防止半导体衬底10在杂质离子的注入过程中被损坏。
扩散源层20是未掺杂的硅酸盐玻璃(USG)层或氧化硅层。为了形成USG层，旋涂液体硅酸盐玻璃，然后在200-600℃的温度致密化2-30分钟。氧化硅层通过利用包括SiH4和O2的混合气体的CVD或等离子体强化化学气相沉积(PECVD)、或干法氧化或湿法氧化而形成。刻蚀整个扩散源层20或部分扩散源层20，使之减薄。
参照图3和4，杂质22和26以一角度注入到扩散源层20内。也就是，如图3中的附图标记24所示，杂质22从要被注入的半导体衬底10的左侧以一角度辐射到扩散源层20在栅极构图18的左侧壁和上表面、场氧化层12的表面以及半导体衬底10的表面上的各部分内。在图4中，杂质26从要被注入的半导体衬底10的右侧以一角度辐射到扩散源层20在栅极构图18右侧壁和上表面、场氧化层12的表面以及半导体衬底10的表面上的部分内。
结果，其中均匀注入杂质的扩散源层28得以形成。具体地，扩散源层28的通过将杂质注入到栅极构图18的两个侧壁内形成的部分的杂质浓度被调整至1017-1022cm-3。
注入到扩散源层20内的杂质22和26具有与半导体衬底10的导电类型相反的导电类型。例如，如果半导体衬底10是p型硅衬底，则杂质22和26是n型杂质，例如P、As或Sb。如果半导体衬底10是n型硅衬底，则杂质22和26是p型杂质，例如B或In。
考虑到形成轻度掺杂漏极(LDD)区或源极/漏极延伸区(SDE)的后续工艺，替代P或B，诸如As(或Sb)或In的重杂质元素被选作杂质22和26。于是，扩散深度在后续的热处理工艺中可以减小。
利用包括等离子体浸没离子注入机(PIII)和离子簇射注入机(ISI)的常规离子注入机或等离子体离子注入机，杂质22和26以一个角度注入到扩散源层20内。
等离子体离子注入机使用低的加速电压，其中，杂质离子在预定的方向上被注入。PIII如此运行：在晶片，即半导体衬底上产生等离子体；周期性地向晶片加载负电压；以及将等离子体离子加速以用等离子体离子轰击晶片。ISI如此运行：将等离子体离子从晶片引出/加速到大面积电极，以用等离子体离子轰击晶片。
当杂质22和26以一角度注入到扩散源层20内时，杂质22和26的加速电压得以控制，使得最大杂质浓度的位置在扩散源层20内。结果，对半导体衬底晶体结构的损伤被减少。
尤其是，在等离子体离子注入机内，在低加速电压下辐射出的杂质离子22和26可以被注入到扩散源层20内，至超过1013-1015cm-3的高浓度，而不损伤半导体衬底10的晶体结构。
参照图5，杂质29在垂直方向上，即垂直于半导体衬底10的方向，额外地注入到扩散源层28内，在该扩散源层28内已经注入了杂质22和26。此处，杂质29被选择性地注入到扩散源层28的暴露在垂直移动的杂质29下的部分内，至超过1021cm-3的高浓度，该部分即扩散源层28的形成在栅极构图18上表面上的横向部分、半导体衬底10的表面和场氧化层12的表面。杂质29因遮蔽效应而不额外地注入到扩散源层28的未暴露在垂直移动的杂质离子29下的部分内，即扩散源层28的形成在栅极构图18的两个侧壁上的垂直部分。此外，与图3和4内的杂质22和26相比，杂质29可以适当扩散。
当杂质29垂直注入到扩散源层28内时，扩散源层28的形成在栅极构图18上表面和半导体衬底10的表面上的各部分的杂质浓度被调整至1018-1023cm-3。这将以后形成的浅结区的掺杂深度维持在50nm或更小的程度，并将浅结区的掺杂浓度保持在1018-1022cm-3的范围内。
当杂质29垂直注入扩散源层28内时，如果半导体衬底10是n型硅衬底，则杂质29是B或In，如果半导体衬底10是p型硅衬底，则杂质29为P、As或Sb。
尤其是，考虑到形成高度掺杂的源极/漏极区的后续工艺，取代As(或Sb)或In，诸如P或B的轻杂质元素被选作杂质29。结果，扩散深度在后续热处理工艺中可加深。于是，以一角度和垂直注入进扩散源层28的杂质22和26、以及29可以是相同类型的或不同类型的杂质，即使它们被注入到相同类型的半导体衬底内。
如果杂质29被垂直地注入到扩散源层28内，则扩散源层28在栅极构图18的上表面、半导体衬底10的表面和场氧化层12的表面上的部分30的杂质浓度高于扩散源层28在栅极构图18的侧壁上的部分34的杂质浓度。扩散源层28的形成在场氧化层12的倾斜侧上的部分32具有中等的杂质浓度水平。
因此，在图3至5中，多次在不同的方向上将相同类型或不同类型杂质注入到扩散源层20内。于是，在栅极构图18的上表面和半导体衬底10的表面上的扩散源层28部分30的杂质浓度因遮蔽效应而可以高于在栅极构图18的侧壁上的扩散源层28部分34的杂质浓度。也就是，扩散源层28在半导体衬底10上的部分30具有高浓度的扩散源，扩散源层28在栅极构图18的侧壁上的部分34具有低浓度扩散源。
另外，多次在不同方向上向扩散源层20注入相同类型或不同类型的杂质。结果，扩散源层20的杂质浓度被控制成非均匀。于是，包括LDD区和以后将形成的高度掺杂的源极/漏极区的浅源极/漏极结区的掺杂浓度可以精确地控制，使得对半导体衬底10的晶体结构的损伤不会发生。
参照图6，其上形成有高浓度扩散源和低浓度扩散源的半导体衬底10被快速热处理，以将扩散源层28的部分30、32和34内的杂质扩散到半导体衬底10内。结果，形成浅源极/漏极结区36和38。
也即，扩散源层28的部分30、32和34内的杂质被快速热处理，并通过固相扩散方法扩散，以形成浅源极/漏极结区36和38。于是，浅源极/漏极结区36和38易于形成，且杂质的活化效率在使用固相扩散方法的条件下增加。
快速热处理代表快速热退火(RTA)、尖峰退火或激光退火，该快速热处理适于在固相扩散中形成浅结。
在RTA中，其上形成有包括杂质的扩散源层28的部分30、32和34的半导体衬底10在惰性气体气氛中在950℃-1150℃的温度退火1-1000秒。于是，可以形成浅源极/漏极结区36和38，该结区在半导体衬底10上具有50nm或更小的掺杂深度，优选地是8-35nm，以及1018-1022cm-3的掺杂浓度。
在尖峰退火中，其上形成有包括杂质的扩散源层28的部分30、32和34的半导体衬底10在惰性气体气氛中在950℃-1200℃的温度退火。于是，可以形成浅源极/漏极结区36和38，该结区在半导体衬底10上具有50nm或更小的掺杂深度，优选地是8-35nm，以及1018-1022cm-3的掺杂浓度。
当浅源极/漏极结区36和38通过快速热处理形成时，在浅结区38的掺杂浓度和浅结区36的掺杂浓度之间存在不同，浅结区38从半导体衬底10上的高浓度扩散源扩散，而浅结区36从栅极构图18侧壁上的低浓度扩散源扩散。结果，高掺杂的源极/漏极区38在半导体衬底10的表面附近形成，LDD区36在半导体衬底10的表面附近栅极构图18的侧墙下方形成。
也即，在此实施例中，LDD区36和源极/漏极延伸区36在半导体衬底10的表面附近在栅极构图18的侧壁下方自对准。在LDD区36附近形成高度掺杂的源极/漏极区38。通过自对准方法形成LDD区36和高度掺杂的源极/漏极区38的工艺比通过使用传统侧壁隔离件的两次离子注入而形成LDD区和高度掺杂的源极/漏极区的工艺简单，并被有利地用作形成适于形成浅结的纳米器件的工艺。
图7至17是横截面视图，说明根据本发明第二实施例制造具有浅源极/漏极结区的MOS晶体管的方法。具体地，除了所述的制造CMOS晶体管的方法外，本发明的第二实施例与第一实施例相同。
参照图7，场氧化层56形成在例如p型或n型硅衬底的半导体衬底50上，以定义有源区和无源区。P阱52和N阱54形成在半导体衬底50上有源区和无源区内。
包括栅极氧化层58和栅电极60的栅极构图62形成在半导体衬底50上有源区内。栅极构图62形成与第一实施例中图1的栅极构图相同的厚度，并通过与之相同方法形成。
参照图8，扩散源层64形成在半导体衬底50的整个表面上。扩散源层64被形成至20-400nm的厚度。扩散源层64用作缓冲层，以防止半导体衬底50在杂质离子的注入过程中被损伤。扩散源层64通过与第一实施例的扩散源层20相同的方法形成。整个扩散源层64或部分扩散源层64可以被蚀刻，以较薄。
参照图9，第一光致抗蚀剂构图66形成在扩散源层64在P阱52上的部分上，以敞开扩散源层64在N阱54上的部分。在此实施例中，扩散源层64在N阱54上的部分首先被敞开。然而，可以首先敞开扩散源层64在P阱52上的部分。
参照图10和11，杂质68和72以一角度注入到敞开的在N阱54上的扩散源层64部分内。也即，如图10中的附图标记70所示，杂质68从半导体衬底50的左侧以一角度辐射出，以注入到扩散源层64在栅极构图62的左侧壁和上表面上的部分、场氧化层56的表面和半导体衬底50在N阱54上的表面内。在图11中，杂质72从半导体衬底50的右侧以一角度辐射出，以注入到扩散源层64在栅极构图62的右侧壁和上表面上的部分、场氧化层56的表面和半导体衬底50在N阱54上的表面内。
结果，形成扩散源层74，在该层内均匀注入有杂质。具体地，扩散源层74在栅极构图62的两个侧壁上的部分的杂质被调整至1017-1022cm-3。包含在扩散源层74内的杂质68和72是p型杂质，例如B或In。
考虑到形成LDD区或源极/漏极延伸区的后续工艺，取代B，例如In的重杂质元素被选作扩散源层74内包含的杂质68和72。于是，扩散深度可以在后续热处理工艺中减小。将杂质68和72注入到扩散源层74内的工艺与参照图3和4描述的第一实施例的相同。于是，其细节描述将略去。
参照图12，在垂直方向上，即垂直于半导体衬底50方向上，将杂质注入到扩散源层74内的工艺与参照图5所述的第一实施例的相同。具体地，杂质76垂直地注入到扩散源层74在N阱54上的部分内。也即，在扩散源层74在N阱54上的部分内注入p型杂质，例如B或In。此处，杂质76选择性地注入到扩散源层74在N阱54上的暴露在垂直移动的杂质76下的部分内，至超过1021cm-3的高浓度，该部分即扩散源层74在栅极构图62的上表面上的横向部分、半导体衬底50的表面和场氧化层56的表面。由于遮蔽效应，杂质76不额外地注入到扩散源层74在N阱54上的未暴露在垂直移动的杂质76下的部分内，该部分即扩散源层74在N阱上方的栅极构图62两个侧壁上的垂直部分。
当杂质76垂直注入扩散源层74在N阱54上的部分内时，考虑到形成高度掺杂的源极/漏极区的后续工艺，取代In，例如B的轻杂质元素被选作杂质76。于是，扩散深度在后续热处理工艺中可以加深。结果，相同类型或不同类型杂质可以以一角度和垂直地注入到扩散源层74在N阱54上的部分内。
当杂质76被垂直注入到扩散源层74在N阱54上的部分内时，扩散源层74在栅极构图62的上表面和半导体衬底50的表面上的部分的杂质浓度被调至1018-1023cm-3。这将以后形成的浅源极/漏极结区的掺杂深度维持在50nm或更小的深度，并将浅源极/漏极结区的掺杂浓度保持在1018-1022cm-3的范围内。
如果杂质76垂直注入到扩散源层74在N阱54上的部分内，扩散源层74在栅极构图62的上表面上的部分78、半导体衬底50的表面和场氧化层56的表面的杂质浓度高于扩散源层74在栅极构图62的两侧壁上的部分82的杂质浓度。扩散源层74在场氧化层56的倾斜侧上的部分80的杂质浓度具有中等浓度的杂质水平。此外，相比于参照图10和11所述的杂质68和72，杂质76可以充分扩散。
因此，在图10至12中，在不同方向上多次将相同类型或不同类型的杂质注入到扩散源层64在N阱54上的部分内。于是，扩散源层74在栅极构图62上表面和半导体衬底50的表面上的部分78的杂质浓度因遮蔽效应可以高于扩散源层74在栅极构图62的两个侧壁上的部分82的杂质浓度。也即，扩散源层74在半导体衬底50上的部分78是高浓度扩散源，而扩散源层74在栅极构图62的两个侧壁上的部分82是低浓度扩散源。
此外，控制扩散源层64的杂质浓度，以使之非均匀。于是，包括LDD区和将在以后形成的高度掺杂源极/漏极区的浅源极/漏极区的掺杂浓度得以精确控制，使得对半导体衬底50的晶体结构的损伤不发生。
参照图13，P阱52上的第一光致抗蚀剂构图66被除去。接着，在扩散源层64在N阱54上的部分上形成第二光致抗蚀剂构图84，以敞开扩散源层64在P阱52上的部分。
参照图14和15，参照图14和15所述的离子注入工艺与参照图10和11所述的离子注入工艺相同。也即，杂质86和90以一角度注入敞开的扩散源层64在P阱52上的部分内。此处，例如P、As或Sb的n型杂质被注入到敞开的扩散源层64在P阱52上的部分内。具体地，考虑到形成LDD区和源极/漏极延伸区的工艺，取代P，例如As或Sb的重杂质元素被选择为包括在扩散源层64内的杂质86和90。于是，在后续热处理工艺中，扩散深度可以降低。
具体地，如图14中的附图标记88所示，杂质86从半导体衬底50的左侧以一角度辐射出，以注入扩散源层64在栅极构图62左侧壁和上表面上的部分、场氧化层56的表面和半导体衬底50的表面内。图15中，杂质90从半导体衬底50的右侧以一角度辐射出，以注入扩散源层64在栅极构图62右侧壁和上表面上的部分、场氧化层56的表面和半导体衬底50的表面内。
结果，其中均匀注入有杂质的扩散源层92得以形成。具体地，扩散源层92在栅极构图62的两个侧壁上的部分的杂质浓度被调节至1017-1022cm-3。
参照图16，除了例如P、As或Sb的n型杂质被注入到P阱内以外，参照图16说明的离子注入工艺与参照图12说明的离子注入工艺相同。
具体地，在垂直方向上，即垂直于半导体衬底50方向上，将杂质94辐射到P阱52上方的扩散源层92内。此处，杂质94选择性地注入到扩散源层92在P阱52上方的暴露在垂直移动杂质94下的部分内，至超过1021cm-3的高浓度，该部分即扩散源层92的形成在栅极构图62的上表面上的横向部分、半导体衬底50的表面和场氧化层56的表面。由于遮蔽效应，杂质94不额外地注入到扩散源层92在P阱52上的未暴露在垂直移动的杂质离子94下的部分内，该部分即扩散源层92的形成在栅极构图62两个侧壁上的垂直部分。
当杂质94垂直注入到P阱52上的扩散源层92内时，考虑到形成高度掺杂的源极/漏极区的后续工艺，取代Sb或As，例如P的轻杂质元素被选作杂质94。于是，扩散深度在后续热处理工艺中可以加深。结果，相同类型或不同类型的杂质可以以一角度和垂直地注入到P阱52上的扩散源层64内。
当杂质94被垂直注入到P阱52上的扩散源层92内时，扩散源层92在栅极构图62的上表面和半导体衬底50的表面上的部分的杂质浓度被调至1018-1023cm-3。这将以后形成的浅源极/漏极结区的掺杂深度维持在50nm或更小的深度，并将浅源极/漏极结区的掺杂浓度保持在1018-1022cm-3的范围内。
如果杂质94垂直注入到P阱52上的扩散源层92内，扩散源层92在栅极构图62的上表面上的部分96、半导体衬底50的表面和场氧化层56的表面的杂质浓度高于扩散源层92在栅极构图62的两个侧壁上的部分100的杂质浓度。扩散源层92在场氧化层56的倾斜侧上的部分98的杂质浓度具有中等浓度的杂质水平。此外，相比于参照图14和15所述的杂质86和90，杂质94可以充分扩散。
因此，在图14至16中，在不同方向上多次将相同类型或不同类型的杂质注入到P阱52上的扩散源层64内。于是，扩散源层92在栅极构图62上表面和半导体衬底50的表面上的部分96的杂质浓度因遮蔽效应可以高于扩散源层92在栅极构图62的侧壁上的部分100的杂质浓度。也即，扩散源层92在半导体衬底50上的部分96是高浓度扩散源，而扩散源层92在栅极构图62的侧墙上的部分100是低浓度扩散源。
此外，在多个方向上多次将相同类型或不同类型的杂质注入到P阱52上方的扩散源层64内。结果，控制扩散源层92的杂质浓度，以使之非均匀。于是，包括LDD区和将在以后形成的高度掺杂源极/漏极区的浅源极/漏极结区的掺杂浓度能得以精确控制，使得对半导体衬底50的晶体结构的损伤不发生。
参照图17，除去N阱54上方的第二光致抗蚀剂构图84。然后，其上形成有包括杂质的扩散源层64的部分78、80、82、96、98和100的半导体衬底50被快速热处理，以将扩散源层64的部分78、80、82、96、98和100内的杂质扩散到半导体衬底50内。结果，形成浅源极/漏极结区102、104、106和108。
也即，扩散源层74在N阱54上的部分78、80和82内的杂质被快速热处理，并通过固相扩散方法扩散，以形成浅源极/漏极结区102和104。扩散源层92在P阱52上的部分96、98和100内的杂质被快速热处理，并通过固相扩散方法扩散，以形成浅源极/漏极结区106和108。于是，浅源极/漏极结区102、104、106和108易于形成，且杂质的活化效率在使用固相扩散方法的条件下增加。
快速热处理代表RTA、尖峰退火或激光退火，该快速热处理适于在固相扩散中形成浅结。
在RTA中，其上形成有包括杂质的扩散源层64的部分78、80、82、96、98和100的半导体衬底50在惰性气体气氛中在950℃-1150℃的温度退火1-1000秒。于是，可以形成浅源极/漏极结区102、104、106和108，该结区在半导体衬底50上具有50nm或更小的掺杂深度，优选地是8-35nm，并形成1018-1022cm-3的掺杂浓度。
在尖峰退火中，其上形成有包括杂质的扩散源层64的部分78、80、82、96、98和100的半导体衬底50在惰性气体气氛中在950℃-1200℃的温度退火。于是，可以形成浅源极/漏极结区102、104、106和108，该结区在半导体衬底50上具有50nm或更小的掺杂深度，优选地是8-35nm，并形成1018-1022cm-3的掺杂浓度。
当浅源极/漏极结区102、104、106和108通过快速热处理形成时，在浅结区104和108的掺杂浓度和浅结区102和106的掺杂浓度之间存在不同，浅结区104和108从半导体衬底50上的具有高浓度的扩散源层64的部分78和96扩散，而浅结区102和106从栅极构图62侧壁上的具有低浓度的扩散源层64的部分82和100扩散。
结果，LDD区102和106和源极/漏极延伸区102和106在半导体衬底50的表面附近栅极构图62的两个侧墙下方自对准。高度掺杂的源极/漏极区104和108在LDD区102和106附近形成。
通过自对准方法形成LDD区102和106和高度掺杂的源极/漏极区104和108的工艺比通过使用传统侧墙隔离的两次离子注入而形成LDD区和高度掺杂的源极/漏极区的工艺简单，并被有利地用作形成适于形成浅结的纳米器件的工艺。
此外，在本实施例中，扩散源层64在N阱54上的部分78、80和82以及扩散源层64在P阱52上的部分96、98和100得以形成，然后快速热处理。结果，LDD区102和106和高度掺杂的源极/漏极区104和108通过自对准方法形成。
然而，如图12所示，扩散源层64的部分78、80和82可以形成在N阱54上方，然后快速热处理，以将LDD区102和高度掺杂的源极/漏极区104自对齐。接着，如图16所示，扩散源层64的部分96、98和100可以形成在P阱52上方，然后快速热处理，以将LDD区106和高度掺杂的源极/漏极区108自对齐。
如上所述，根据本发明，扩散源层形成在其上形成有栅极构图的半导体衬底上。接着，在不同方向上多次将相同类型的或不同类型的杂质注入到扩散源层内。结果，不发生位错，且扩散源层的杂质浓度可得以非均匀地控制，使得对半导体衬底的晶体结构损伤不发生。
此外，包含在具有非均匀杂质浓度的扩散源层内的杂质通过固相扩散方法扩散到半导体衬底内。于是，通过自对准方法，在半导体衬底的表面附近在栅极构图侧壁下方形成包括LDD区和高度掺杂的源极/漏极区的浅源极/漏极结区。

Claims (28)

1.一种制造MOS晶体管的方法，包括：
在半导体衬底上形成栅极构图；
在半导体衬底的整个表面上形成扩散源层；
在不同的方向上，多次将相同类型的或不同类型的杂质注入到扩散源层内，使得扩散源层在栅极构图和半导体衬底上表面上的部分的杂质浓度因遮蔽效应而高于扩散源层在栅极构图侧壁上的部分的杂质浓度；以及
通过固相扩散法扩散包含在扩散源层内的杂质到半导体衬底内，以通过自对准方法形成浅源极/漏极结区，该结区具有在栅极构图的侧壁下方的轻度掺杂漏极区和高度掺杂的源极/漏极区。
2.如权利要求1所述的方法，其中，扩散源层是未掺杂的硅酸盐玻璃层(USG)或氧化硅层。
3.如权利要求2所述的方法，其中，未掺杂的硅酸盐玻璃层通过旋涂并致密化液态硅酸盐玻璃而形成。
4.如权利要求3所述的方法，其中，液态硅酸盐玻璃在200-600℃的温度致密化2-30分钟。
5.如权利要求1所述的方法，其中，氧化硅层通过利用包括SiH4和O2的混合气体的CVD和PECVD、干法氧化和湿法氧化中的一种形成。
6.如权利要求1所述的方法，其中，扩散源层形成至20-400nm的厚度。
7.如权利要求1所述的方法，其中，蚀刻整个扩散源层或部分扩散源层，以使之较薄。
8.如权利要求1所述的方法，其中，杂质向扩散源层内的注入使用包括等离子体浸没离子注入机和离子簇射注入机的常规离子注入机或等离子体离子注入机进行。
9.如权利要求1所述的方法，其中，杂质相对于半导体衬底以一角度注入到扩散源层内，以调节扩散源层在栅极构图侧壁上的部分的杂质浓度至1017-1022cm-3。
10.如权利要求1所述的方法，其中，杂质垂直注入到扩散源层内，以将扩散源层在栅极构图和半导体衬底上表面上的部分的杂质浓度调节至1018-1022cm-3。
11.如权利要求1所述的方法，其中，即使半导体衬底是p型硅衬底，注入到扩散源层在P阱上的部分内的杂质是为n型杂质的P、As和Sb中的一种，并且即使半导体衬底是n型硅衬底，注入到扩散源层在N阱上的部分内的杂质是为p型杂质的B和In中的一种。
12.如权利要求1所述的方法，其中，p型和n型杂质的轻的B和轻的P中的一种被注入到扩散源层在栅极构图和半导体衬底上表面上的部分内，p型和n型杂质的重的In、重的As和重的Sb中的一种被注入到扩散源层在栅极构图侧壁上的部分内。
13.如权利要求1所述的方法，其中，通过固相扩散方法形成浅源极/漏极结区是利用快速热退火、尖峰退火和激光退火中的一种进行的。
14.如权利要求13所述的方法，其中，在快速热退火中，其上形成有包括杂质的扩散源层的半导体衬底在惰性气体气氛中、在950℃-1150℃的温度退火1-1000秒。
15.如权利要求13所述的方法，其中，在尖峰退火中，其上形成有包括杂质的扩散源层的半导体衬底在惰性气体气氛中、在950℃-1200℃的温度退火。
16.如权利要求1所述的方法，其中，浅源极/漏极结区具有半导体衬底上50nm或更小的掺杂深度，以及1018-1022cm-3的掺杂浓度。
17.一种制造MOS晶体管的方法，包括：
在其中形成有P阱和N阱的半导体衬底上形成栅极构图；
在半导体衬底的整个表面上形成扩散源层；
在扩散源层上形成光致抗蚀剂构图，以敞开N阱或P阱；
在不同的方向上，多次将相同类型或不同类型的杂质首先注入到扩散源层在N阱上方的部分内，然后注入到扩散源层在P阱上方的部分内，或者，首先注入到扩散源层在P阱上方的部分内，然后注入到扩散源层在N阱上方的部分内，使得扩散源层在栅极构图和半导体衬底上表面上的部分的杂质浓度因遮蔽效应而高于扩散源层在栅极构图侧壁上的部分的杂质浓度；
除去光致抗蚀剂构图；以及
通过固相扩散法将包含在扩散源层在N阱和P阱上方的部分内的杂质扩散到半导体衬底内，以通过自对准方法形成浅源极/漏极结区，该结区具有栅极构图侧壁下方的轻度掺杂漏极区和高度掺杂的源极/漏极区。
18.如权利要求17所述的方法，其中，扩散源层是未掺杂的硅酸盐玻璃(USG)层或氧化硅层。
19.如权利要求17所述的方法，其中，扩散源层形成至20-400nm的厚度。
20.如权利要求17所述的方法，其中，蚀刻整个扩散源层或部分扩散源层，以使之较薄。
21.如权利要求17所述的方法，其中，杂质向扩散源层内的注入使用包括等离子体浸没离子注入机和离子簇射注入机的常规离子注入机或等离子体离子注入机进行。
22.如权利要求17所述的方法，其中，杂质相对于半导体衬底以一角度注入到扩散源层内，以调节扩散源层在栅极构图侧壁上的部分的杂质浓度至1017-1022cm-3。
23.如权利要求17所述的方法，其中，杂质垂直注入到扩散源层内，以将扩散源层在栅极构图和半导体衬底上表面上的部分的杂质浓度调节至1018-1022cm-3。
24.如权利要求17所述的方法，其中，即使半导体衬底是p型硅衬底，注入到扩散源层在P阱上的部分内的杂质是为n型杂质的P、As和Sb中的一种，并且即使半导体衬底是n型硅衬底，注入到扩散源层在N阱上的部分内的杂质是为p型杂质的B和In中的一种。
25.如权利要求17所述的方法，其中，p型和n型杂质的轻的B和轻的P中的一种被注入到扩散源层在栅极构图和半导体衬底上表面上的部分内，p型和n型杂质的重的In、重的As和重的Sb中的一种被注入到扩散源层在栅极构图侧壁上的部分内。
26.如权利要求17所述的方法，其中，通过固相扩散方法形成浅源极/漏极结区是利用快速热退火、尖峰退火和激光退火中的一种进行的。
27.如权利要求17所述的方法，其中，浅源极/漏极结区具有半导体衬底上50nm或更小的掺杂深度，以及1018-1022cm-3的掺杂浓度。
28.如权利要求17所述的方法，其中，杂质被注入到扩散源层在N阱或P阱上的部分内，除去光致抗蚀剂构图，以及将包含在扩散源层部分内的杂质扩散进半导体衬底内，以形成浅源极/漏极结区。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102054698B (zh) * 2009-11-03 2012-05-30 中芯国际集成电路制造(上海)有限公司 提高半导体器件阈值电压的方法
CN105097546A (zh) * 2014-05-05 2015-11-25 台湾积体电路制造股份有限公司 用于FinFET器件的方法
CN108630531A (zh) * 2018-05-04 2018-10-09 武汉新芯集成电路制造有限公司 解决有源区位错缺陷的方法及半导体器件

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100509780B1 (ko) * 2001-12-31 2005-08-24 동부아남반도체 주식회사 트랜지스터에서 소오스/드레인 생성을 위한 셀프 어라인드스페이서 형성 방법
JP2003258245A (ja) * 2002-03-01 2003-09-12 Mitsubishi Electric Corp 半導体装置およびその製造方法
US7887711B2 (en) * 2002-06-13 2011-02-15 International Business Machines Corporation Method for etching chemically inert metal oxides
US6783591B1 (en) * 2002-08-06 2004-08-31 Advanced Micro Devices, Inc. Laser thermal annealing method for high dielectric constant gate oxide films
US20040195650A1 (en) * 2003-04-04 2004-10-07 Tsung-Ju Yang High-Q inductor device with a shielding pattern embedded in a substrate
EP1695381A4 (en) * 2003-12-04 2008-09-17 Ibm METHOD FOR FORMING NON-AMORPHOUS, ULTRA-FINE DEVICES USING SACRIFICIAL IMPLANTATION LAYER
JP2009081202A (ja) * 2007-09-25 2009-04-16 Toshiba Corp 半導体記憶装置及びその製造方法
TWI483345B (zh) * 2008-05-07 2015-05-01 Univ Nat Chiao Tung 利用自動對準低溫淺接面製造具有極低臨界電壓金屬閘極／高介電常數材質之互補金氧半場效電晶體之方法
US8592270B2 (en) 2011-05-25 2013-11-26 International Business Machines Corporation Non-relaxed embedded stressors with solid source extension regions in CMOS devices
CN111223768B (zh) * 2018-11-27 2024-04-05 上海先进半导体制造有限公司 低压cmos器件的制作方法
CN113451399A (zh) * 2021-06-02 2021-09-28 广东美的白色家电技术创新中心有限公司 绝缘栅双极型晶体管及其制备方法

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6080267A (ja) * 1983-10-07 1985-05-08 Toshiba Corp 半導体集積回路装置の製造方法
US5279976A (en) 1991-05-03 1994-01-18 Motorola, Inc. Method for fabricating a semiconductor device having a shallow doped region
US5340770A (en) 1992-10-23 1994-08-23 Ncr Corporation Method of making a shallow junction by using first and second SOG layers
US5478776A (en) 1993-12-27 1995-12-26 At&T Corp. Process for fabricating integrated circuit containing shallow junction using dopant source containing organic polymer or ammonium silicate
JP3542376B2 (ja) * 1994-04-08 2004-07-14 キヤノン株式会社 半導体基板の製造方法
JP3133667B2 (ja) * 1995-02-23 2001-02-13 三洋電機株式会社 スプリットゲート型トランジスタ、スプリットゲート型トランジスタの製造方法、不揮発性半導体メモリ
US6355554B1 (en) * 1995-07-20 2002-03-12 Samsung Electronics Co., Ltd. Methods of forming filled interconnections in microelectronic devices
JP2735041B2 (ja) * 1995-07-28 1998-04-02 日本電気株式会社 半導体装置およびその製造方法
US5897364A (en) 1996-06-24 1999-04-27 Chartered Semiconductor Manufacturing, Ltd. Method of forming N- and P-channel transistors with shallow junctions
US6008098A (en) 1996-10-04 1999-12-28 Advanced Micro Devices, Inc. Ultra shallow junction formation using amorphous silicon layer
US6097059A (en) * 1996-12-27 2000-08-01 Sanyo Electric Co., Ltd. Transistor, transistor array, method for manufacturing transistor array, and nonvolatile semiconductor memory
TW316330B (en) * 1996-12-28 1997-09-21 Tian-Sheng Jaw Manufacturing method of complement metal oxide semiconductor (CMOS) transistor shallow junction
US6372588B2 (en) * 1997-04-21 2002-04-16 Advanced Micro Devices, Inc. Method of making an IGFET using solid phase diffusion to dope the gate, source and drain
JP3221484B2 (ja) 1998-03-04 2001-10-22 日本電気株式会社 半導体装置の製造方法
US6303479B1 (en) * 1999-12-16 2001-10-16 Spinnaker Semiconductor, Inc. Method of manufacturing a short-channel FET with Schottky-barrier source and drain contacts
US6265255B1 (en) * 2000-03-17 2001-07-24 United Microelectronics Corp. Ultra-shallow junction formation for deep sub-micron complementary metal-oxide-semiconductor

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102054698B (zh) * 2009-11-03 2012-05-30 中芯国际集成电路制造(上海)有限公司 提高半导体器件阈值电压的方法
CN105097546A (zh) * 2014-05-05 2015-11-25 台湾积体电路制造股份有限公司 用于FinFET器件的方法
CN108630531A (zh) * 2018-05-04 2018-10-09 武汉新芯集成电路制造有限公司 解决有源区位错缺陷的方法及半导体器件

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