JPH0357261A - 半導体装置 - Google Patents
半導体装置Info
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- JPH0357261A JPH0357261A JP19149089A JP19149089A JPH0357261A JP H0357261 A JPH0357261 A JP H0357261A JP 19149089 A JP19149089 A JP 19149089A JP 19149089 A JP19149089 A JP 19149089A JP H0357261 A JPH0357261 A JP H0357261A
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- 238000009792 diffusion process Methods 0.000 claims description 60
- 239000003990 capacitor Substances 0.000 claims description 16
- 239000000758 substrate Substances 0.000 claims description 8
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- 230000010354 integration Effects 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
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- 239000003989 dielectric material Substances 0.000 description 1
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- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、半導体装置に適用して有効な技術に関するも
ので、例えばＭＩＳ容量を備える半導体装置に利用して
有効な技術に関するものである。
ので、例えばＭＩＳ容量を備える半導体装置に利用して
有効な技術に関するものである。
［従来の技術］
ＤＡＣ （デジタル／アナログ・コンバータ）や、ＡＤ
Ｃ （アナログ／デジタル・コンバータ）等の機能を備
える半導体装置にはＭＩＳ容量（キャパシタ）が形成さ
れている。このＭＩＳ容量は、半導体基板の一主表面に
形成される拡散層と、この拡散層上に絶縁膜を介して形
成される電極とよりなるもので、該絶縁膜は、例えばＳ
ｉ０２等の誘電体により構成されている。
Ｃ （アナログ／デジタル・コンバータ）等の機能を備
える半導体装置にはＭＩＳ容量（キャパシタ）が形成さ
れている。このＭＩＳ容量は、半導体基板の一主表面に
形成される拡散層と、この拡散層上に絶縁膜を介して形
成される電極とよりなるもので、該絶縁膜は、例えばＳ
ｉ０２等の誘電体により構成されている。
［発明が解決しようとする課題］
ここで、このＭＩＳ容量値Ｃと、容量の両端の電極の電
位差（絶縁膜上の電極の電位一拡散層の電位）Ｖａとの
関係を示すと第２図（ＭＩＳ容量のＣ−■特性曲線図）
の実線Ｘのようになる。このＭＩＳ容量値Ｃは、半導体
基板の一主表面に形成される拡散層をＰ型拡散層とした
ものであり、同図から明らかなように、蓄積層が形威さ
れる条件下（第２図におけるＶＧ≦Ｏの領域）において
は空乏層がないために，コンデンサとしては１Ｂ膜容量
のみとなり電圧依存性のない容量値となるが、その他の
場合（第２図におけるＶ ａ ＞ Ｏの領域）において
は金属電極（ゲート）の電圧に応じて半導体表面に空乏
層や反転層が形成されるので、その容量値は第２図に示
されるような特徴的な電圧依存性を示すことになる。
位差（絶縁膜上の電極の電位一拡散層の電位）Ｖａとの
関係を示すと第２図（ＭＩＳ容量のＣ−■特性曲線図）
の実線Ｘのようになる。このＭＩＳ容量値Ｃは、半導体
基板の一主表面に形成される拡散層をＰ型拡散層とした
ものであり、同図から明らかなように、蓄積層が形威さ
れる条件下（第２図におけるＶＧ≦Ｏの領域）において
は空乏層がないために，コンデンサとしては１Ｂ膜容量
のみとなり電圧依存性のない容量値となるが、その他の
場合（第２図におけるＶ ａ ＞ Ｏの領域）において
は金属電極（ゲート）の電圧に応じて半導体表面に空乏
層や反転層が形成されるので、その容量値は第２図に示
されるような特徴的な電圧依存性を示すことになる。
すなわち、電位差ＶＧがマイナスとなる場合には容量値
は高く一定に維持されるが、電位差ｖＧがプラスとなる
場合には容量値が変化しバラついたり（図における空乏
層の領域），低くなってしまう（図における反転層の領
域）。
は高く一定に維持されるが、電位差ｖＧがプラスとなる
場合には容量値が変化しバラついたり（図における空乏
層の領域），低くなってしまう（図における反転層の領
域）。
なお、第２図における符号ＶＴはしきい値電圧を示して
いる。
いる。
このように、絶縁膜上の電極の電位と拡散層の電位との
関係から電位差Ｖ ｅ ＞ Ｏとなる半導体装置におい
ては、容量値が低くなってしまうので、第２図における
電位差Ｖａ≦Ｏの領域と同値の容量を得るためには容量
部（キャパシタ部）の面積を大きくしなければならず，
該半導体装置の高集積化が図れないという問題がある。
関係から電位差Ｖ ｅ ＞ Ｏとなる半導体装置におい
ては、容量値が低くなってしまうので、第２図における
電位差Ｖａ≦Ｏの領域と同値の容量を得るためには容量
部（キャパシタ部）の面積を大きくしなければならず，
該半導体装置の高集積化が図れないという問題がある。
特に、上記のＤＡＣ （デジタル／アナログ・コンバー
タ）や、ＡＤＣ （アナログ／デジタル・コンバータ）
等の機能を備える半導体装置においては高精度な容量値
（一定な容量値）が求められるため、図における空乏層
の領域のように容量値がパラつくのは好ましくない６ また、半導体基板の一主表面に形威される拡散層をＮ型
拡散層とした場合には、ＭＩＳ容量値Ｃと電位差ＶＧと
の関係は第２図に示される仮想線Ｙのようになり、上記
のＰ型拡散層の場合とは逆に、電位差ｖＧがプラスとな
る場合には容量値は高く一定に維持され，＠位差ＶＧが
マイナスとなる場合には容量値が変化しバラついたり、
低くなってしまうというようになるが、上記のＰ型拡散
層の場合と同様に容量値を高く一定にすることはできな
いという問題点がある。
タ）や、ＡＤＣ （アナログ／デジタル・コンバータ）
等の機能を備える半導体装置においては高精度な容量値
（一定な容量値）が求められるため、図における空乏層
の領域のように容量値がパラつくのは好ましくない６ また、半導体基板の一主表面に形威される拡散層をＮ型
拡散層とした場合には、ＭＩＳ容量値Ｃと電位差ＶＧと
の関係は第２図に示される仮想線Ｙのようになり、上記
のＰ型拡散層の場合とは逆に、電位差ｖＧがプラスとな
る場合には容量値は高く一定に維持され，＠位差ＶＧが
マイナスとなる場合には容量値が変化しバラついたり、
低くなってしまうというようになるが、上記のＰ型拡散
層の場合と同様に容量値を高く一定にすることはできな
いという問題点がある。
本発明は係る問題点に鑑みなされたものであって、絶縁
膜上の電極の電位に拘らず、高く一定なる容量を備える
ことが可能で、しかも高集積化が図られる半導体装置を
提供することを目的としている。
膜上の電極の電位に拘らず、高く一定なる容量を備える
ことが可能で、しかも高集積化が図られる半導体装置を
提供することを目的としている。
［課題を解決するための手段］
本願において開示される発明のうち代表的なものの概要
を説明すれば、下記のとおりである．すなわち、半導体
基板の一主表面に形成される拡散層と、この拡散層上に
Ｉｆ！縁膜を介して形成される電極とによりＭＩＳ容量
が形成された半導体装置において、前記拡散層をＰ型拡
散層とした場合には、該拡散層を半導体チップ内の動作
電圧より高い電位に固定し、一方前記拡散層をＮ型拡散
層とした場合には、該拡散層を半導体チップ内の動作電
圧より低い電位に固定したものである。
を説明すれば、下記のとおりである．すなわち、半導体
基板の一主表面に形成される拡散層と、この拡散層上に
Ｉｆ！縁膜を介して形成される電極とによりＭＩＳ容量
が形成された半導体装置において、前記拡散層をＰ型拡
散層とした場合には、該拡散層を半導体チップ内の動作
電圧より高い電位に固定し、一方前記拡散層をＮ型拡散
層とした場合には、該拡散層を半導体チップ内の動作電
圧より低い電位に固定したものである。
［作用コ
上記した手段によれば、拡散層をＰ型拡散層とした場合
には、該拡散層を半導体チップ内の動作電圧より高い電
位に固定し、一方前記拡散層をＮ型拡散層とした場合に
は、該拡散層を半導体チップ内の動作電圧より低い電位
に固定したので、絶縁膜上の電極の電位がどのような値
をとっても、容量部の電位差が、拡散層をＰ型拡散層と
した場合には常にマイナス側になり、一方該拡散層をＮ
型拡散層とした場合には常にプラス側になるという作用
により、絶縁膜上の電極の電位に拘らず、高く一定なる
容量を備えるという上記目的が達成されることになる。
には、該拡散層を半導体チップ内の動作電圧より高い電
位に固定し、一方前記拡散層をＮ型拡散層とした場合に
は、該拡散層を半導体チップ内の動作電圧より低い電位
に固定したので、絶縁膜上の電極の電位がどのような値
をとっても、容量部の電位差が、拡散層をＰ型拡散層と
した場合には常にマイナス側になり、一方該拡散層をＮ
型拡散層とした場合には常にプラス側になるという作用
により、絶縁膜上の電極の電位に拘らず、高く一定なる
容量を備えるという上記目的が達成されることになる。
また、この高く一定なる容量は、容量部の面積を大きく
することなく得られるという作用により，高集積化を図
るという上記目的も達成されることになる。
することなく得られるという作用により，高集積化を図
るという上記目的も達成されることになる。
［実施例］
以下、本発明の実施例を図面を参照しながら説明する。
第１図には本発明に係る半導体装置の実施例が示されて
いる。
いる。
この実施例の半導体装置はＣＭＯＳのＤＡＣ（デジタル
／アナログ・コンバータ）機能を備える半導体装置であ
って、同図にはその要部（容量部）が示されている。
／アナログ・コンバータ）機能を備える半導体装置であ
って、同図にはその要部（容量部）が示されている。
同図において、符号１はＮ型のシリコン半導体基板を示
しており、このＮ型半導体基板ｌの一主表面にはＰウェ
ル（拡散Ｎ）２が形成されている。
しており、このＮ型半導体基板ｌの一主表面にはＰウェ
ル（拡散Ｎ）２が形成されている。
このＰウェル２上には、例えばＳｉＯ２よりなる絶縁膜
４が形威され、この絶縁膜４上には、例えば多結晶シリ
コンよりなる電極（ゲート）５が形成されており、上記
Ｐウエル２，，ＩＩ！ｉ縁膜４，電極５によりＭＩＳ容
量が構成された状態となっている。
４が形威され、この絶縁膜４上には、例えば多結晶シリ
コンよりなる電極（ゲート）５が形成されており、上記
Ｐウエル２，，ＩＩ！ｉ縁膜４，電極５によりＭＩＳ容
量が構成された状態となっている。
上記Ｐウェル２の表面には高濃度のＰ型拡散層３が形成
されており、該Ｐ型拡散層３は、本実施例においては、
半導体チップ内の最高電位ＶＤＤに接続されている。
されており、該Ｐ型拡散層３は、本実施例においては、
半導体チップ内の最高電位ＶＤＤに接続されている。
従って、絶縁膜４上の電極５の電位がどのような値をと
ろうとも，容量の両端の電極の電位差（絶縁膜４上の電
極５の電位一拡敗層２の電位）ＶＧは常にマイナス側（
第２図におけるＶｃ≦Ｏの領域）となり、ＭＩＳ容量値
Ｃは常に高く一定に維持されることになる。
ろうとも，容量の両端の電極の電位差（絶縁膜４上の電
極５の電位一拡敗層２の電位）ＶＧは常にマイナス側（
第２図におけるＶｃ≦Ｏの領域）となり、ＭＩＳ容量値
Ｃは常に高く一定に維持されることになる。
このように構成される半導体装置によれば次のような効
果を得ることができる。
果を得ることができる。
すなわち、拡散層２をＰ型拡ｆｌｌとした場合には、該
拡散層２を最高電位Ｖ ｏ ｏに固定するようにしたの
で、絶縁膜４上の電極５の電位がどのような値をとって
も、容量部の電位差ＶＧが常にマイナス側になるという
作用により、絶縁膜４上の電極５の電位に拘らず，高く
一定なる容量を備えることができるようになる。
拡散層２を最高電位Ｖ ｏ ｏに固定するようにしたの
で、絶縁膜４上の電極５の電位がどのような値をとって
も、容量部の電位差ＶＧが常にマイナス側になるという
作用により、絶縁膜４上の電極５の電位に拘らず，高く
一定なる容量を備えることができるようになる。
また、この高く一定なる容量は、容量部の面積を大きく
することなく得られるという作用により、高集積化を図
ることも可能になる。
することなく得られるという作用により、高集積化を図
ることも可能になる。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。
例えば、上記実施例おいては、Ｐ型拡散層２を最高電位
Ｖ ｏ ｏで固定するようにしているが、Ｐ型拡散層２
を固定するのは最高電位■ＤＤに限られるものではなく
、半導体チップ内の動作電圧より高い電位であればなん
でも良い． また、上記実施例おいては，拡較Ｍ２をＰ型拡散層とし
た場合の適用例が述べられているが、本発明は拡散層を
Ｎ型拡散層とした場合にも同様に適用可能である。この
場合には、該Ｎ型拡散層を半導体チップ内の動作電圧よ
り低い電位，例えば最低電位に固定すれば良く、このよ
うに構或すれば、絶縁膜４上の電極５の電位がどのよう
な値をとっても、容量部の電位差が常にプラス側になる
という作用により，上記実施例のＰ型拡散層の場合と同
様に、絶縁膜４上の電極５の電位に拘らず、高く一定な
る容量を備えることができ、しかも高集積化を図ること
が可能になる。
Ｖ ｏ ｏで固定するようにしているが、Ｐ型拡散層２
を固定するのは最高電位■ＤＤに限られるものではなく
、半導体チップ内の動作電圧より高い電位であればなん
でも良い． また、上記実施例おいては，拡較Ｍ２をＰ型拡散層とし
た場合の適用例が述べられているが、本発明は拡散層を
Ｎ型拡散層とした場合にも同様に適用可能である。この
場合には、該Ｎ型拡散層を半導体チップ内の動作電圧よ
り低い電位，例えば最低電位に固定すれば良く、このよ
うに構或すれば、絶縁膜４上の電極５の電位がどのよう
な値をとっても、容量部の電位差が常にプラス側になる
という作用により，上記実施例のＰ型拡散層の場合と同
様に、絶縁膜４上の電極５の電位に拘らず、高く一定な
る容量を備えることができ、しかも高集積化を図ること
が可能になる。
なお，本発明は，容量を高くしかも一定にすることがで
きるので、高精度な容量値（一定な容量値）が要求され
る上記のＤＡＣ （デジタル／アナログ・コンバータ）
や、ＡＤＣ （アナログ／デジタル・コンバータ）等の
機能を備える半導体装置に対して特に有効であるが、本
発明はこれら半導体装置に対してのみ適用されるもので
はなく、容量（キャパシタ）を備える回路素子全てに対
して適用可能である。
きるので、高精度な容量値（一定な容量値）が要求され
る上記のＤＡＣ （デジタル／アナログ・コンバータ）
や、ＡＤＣ （アナログ／デジタル・コンバータ）等の
機能を備える半導体装置に対して特に有効であるが、本
発明はこれら半導体装置に対してのみ適用されるもので
はなく、容量（キャパシタ）を備える回路素子全てに対
して適用可能である。
［発明の効果］
本願において間示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記のとおりである
。
て得られる効果を簡単に説明すれば下記のとおりである
。
すなわち、半導体基板の一主表面に形成される拡散層と
、この拡散層上に絶縁膜を介して形成される電極とによ
りＭＩＳ容量が形成された半導体装置において、前記拡
散層をＰ型拡散層とした場合には、該拡散層を半導体チ
ップ内の動作電圧より高い電位に固定し、一方前記拡散
層をＮ型拡散層とした場合には、該拡散層を半導体チッ
プ内の動作電圧より低い電位に固定するようにしたので
、＃＠縁膜上の電極の電位がどのような値をとっても、
容量部の電位差が、拡散層をＰ型拡散層とした場合には
常にマイナス側になり、一方該拡散層をＮ型拡散層とし
た場合には常にプラス側になる。その結果、絶縁膜上の
電極の電位に拘らず、高く一定なる容量を備えることが
できるようになる。
、この拡散層上に絶縁膜を介して形成される電極とによ
りＭＩＳ容量が形成された半導体装置において、前記拡
散層をＰ型拡散層とした場合には、該拡散層を半導体チ
ップ内の動作電圧より高い電位に固定し、一方前記拡散
層をＮ型拡散層とした場合には、該拡散層を半導体チッ
プ内の動作電圧より低い電位に固定するようにしたので
、＃＠縁膜上の電極の電位がどのような値をとっても、
容量部の電位差が、拡散層をＰ型拡散層とした場合には
常にマイナス側になり、一方該拡散層をＮ型拡散層とし
た場合には常にプラス側になる。その結果、絶縁膜上の
電極の電位に拘らず、高く一定なる容量を備えることが
できるようになる。
また，この高く一定なる容量は、容量部の面積を大きく
することなく得られるので，高集積化を図ることも可能
になる。
することなく得られるので，高集積化を図ることも可能
になる。
第１図は本発明に係る半導体装置の実施例の要部の縦断
面図、 第２図はＭＩＳ容量のＣ−■特性曲線図である。 １・・・・半導体基板、２・・・・拡散層、４・・・・
絶縁膜、５・・・・電極，Ｃ・・・・ＭＩＳ容量値．Ｖ
ｏｏ・・・・半導体チップ内の動作電圧より高い電位。 第 ２ 図 Ｃ
面図、 第２図はＭＩＳ容量のＣ−■特性曲線図である。 １・・・・半導体基板、２・・・・拡散層、４・・・・
絶縁膜、５・・・・電極，Ｃ・・・・ＭＩＳ容量値．Ｖ
ｏｏ・・・・半導体チップ内の動作電圧より高い電位。 第 ２ 図 Ｃ
Claims (1)
- 【特許請求の範囲】 １、半導体基板の一主表面に形成される拡散層と、この
拡散層上に絶縁膜を介して形成される電極とによりＭＩ
Ｓ容量が形成された半導体装置において、前記拡散層を
Ｐ型拡散層とした場合には、該拡散層を半導体チップ内
の動作電圧より高い電位に固定し、一方前記拡散層をＮ
型拡散層とした場合には、該拡散層を半導体チップ内の
動作電圧より低い電位に固定したことを特徴とする半導
体装置。 ２、前記半導体チップ内の動作電圧より高い電位は、最
高電位であることを特徴とする特許請求の範囲第１項記
載の半導体装置。 ３、前記半導体チップ内の動作電圧より低い電位は、最
低電位であることを特徴とする特許請求の範囲第１項記
載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19149089A JPH0357261A (ja) | 1989-07-26 | 1989-07-26 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19149089A JPH0357261A (ja) | 1989-07-26 | 1989-07-26 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0357261A true JPH0357261A (ja) | 1991-03-12 |
Family
ID=16275513
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19149089A Pending JPH0357261A (ja) | 1989-07-26 | 1989-07-26 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0357261A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005079159A (ja) * | 2003-08-28 | 2005-03-24 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
-
1989
- 1989-07-26 JP JP19149089A patent/JPH0357261A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005079159A (ja) * | 2003-08-28 | 2005-03-24 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
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