KR920003503A - 반도체 디바이스 - Google Patents

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Abstract

내용 없음

Description

반도체 디바이스
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 n-채널형 MISFET 즉, 본 발명의 제1실시예에 따른 반도체 디바이스내에 내장된 게이트 전극의 하부코너 부분의 주변 영역을 확대 도시한 단면도.
제2A도 내지 제2F도는 제1도에 도시된 반도체 디바이스를 제조하기 위한 단계들을 도시한 단면도.

Claims (20)

  1. 반도체기판(1, 61), 상기 기판위에 형성된 전극(4a, 64), 및 상기 기판과 상기 전극사이에 배치되고, 상기 기판(1, 61)부근의 제1절연막 수단 내지 상기 전극(4a, 64)부근의 n-번째 전극막 수단으로 이루어진 n개의 절연막 수단으로 형성된 박막 구조물을 포함하고, 상기 전극이 상기 기판에 접하는 코너 부분 및 상기 코너 부분과 연속인 측벽 부분을 갖고 있으며, 상기 박막 구조물이 상기 기판과 상기 전극의 코너 부분을 연장하는 직선을 관통하도록 연장되고, 상기 박막형 절연막 수단의 유전 상수 값이 상기 절연막의 박막형 수의 증가에 따라 점진적으로 증가하는 것을 특징으로 하는 반도체 디바이스.
  2. 제1항에 있어서, 상기 박막형 구조물이 제1및 제2절연막 수단(3, 62;6, 74, 84)로 이루어지는 것을 특징으로 하는 반도체 디바이스.
  3. 제2항에 있어서, 상기 반도체 디바이스가, 소오스 및 드레인 영역(7a, 72a, 82a;7b, 72b, 82b)가 상기 기판(1, 61)의 표면 영역내에 형성되도록 구성되는 MISFET이고, 상기 전극이 소오스 및 드레인 영역에 관련되는 게이트 전극(4a, 64)로서 작용하며, 제1및 제2절연막 수단(3, 62;6, 74, 84)가 게이트 전극과 소오스/드레인 영역 사이에 배치되는 것을 특징으로 하는 반도체 디바이스.
  4. 제3항에 있어서, 상기 기판(1,61)이 실리콘으로 형성되고, 상기 제1절연막 수단(3,62)가 실리콘 산화물로 형성되며, 상기 제2절면막(6,74)가 실리콘 질화물로 형성되는 것을 특징으로 하는 반도체 디바이스.
  5. 제3항에 있어서, 상기 제2절연막 수단(84)가 전극(64)의 측면 표면과 거의 일치하는 측벽 부분을 포함하고, 제2절연막 수단(84)의 상기 측벽 부분이 측벽 절연막 수단(86)으로 커버되며, 상기 측벽 절연막 수단(86)이 제2절연막 수단(84)의 유전 상수보다 크고 제1절연막 수단(62)의 유전 상수보다 큰 유전 상수를 갖고 있는 것을 특징으로 하는 반도체 디바이스.
  6. 제5항에 있어서, 상기 기판(61)이 실리콘으로 형성되고, 상기 제1절연막 수단(62)가 실리콘 산화물로 형성되며, 상기 제2절연막 수단(84)가 탄탈 산화물로 형성되고, 상기 측벽 절연막수단(86)이 실리콘 질화물로 형성되는 것을 특징으로 하는 반도체 디바이스.
  7. 반도체 기판(1), 기판위에 형성된 전극(4a), 기판과 전극사이에 형성된 제1절연막 수단(3), 및 전극(4a)의 측벽 부분을 커버하도록 형성되고, 전극(4a)의 코너부분(46)을 포위하기 위해 전극(4a)와 제1절연막 수단(3)사이에 배치된 연장된 부분을 갖고 있는 측벽 절연막 수단(6)을 포함하고, 상기 전극이 기판에 접하는 코너 부분(46)을 갖고 있고, 상기 측벽 부분이 코너 부분과 연속되며, 측벽 절연막 (6)의 유전 상수가 제1절연막 수단(3)의 유저상수보다 큰 것을 특징으로 하는 반도체 디바이스.
  8. 제7항에 있어서, 상기 반도체 디바이스가, 소오스 및 드레인 영역(7a;7b)가 기판(1)의 표면 영역내에 형성되도록 구성되는 MISFET이고, 상기 전극이 소오스 및 드레인 영역들에 관련되는 게이트 전극(4a)로서 작용하며, 상기 제1절연막 수단(3)이 게이트 전극과 소오스/드레인 영역들 사이에 배치되는 것을 특징으로 하는 반도체 디바이스.
  9. 제8항에 있어서, 상기 기판(1)이 실리콘으로 형성되고 상기 제1절연막 수단 (3)이 실리콘 산화물로 형성되며, 상기 측벽 절연막 수단(6)이 실리콘 질화물로 형성되는 것을 특징으로 하는 반도체 디바이스.
  10. 제7항에 있어서, 상기 반도체 디바이스가 MOS형 캐패시터이고, 상기 전극 (48c)가 실리콘으로 형성되며, 상기 제1절연막 수단(48b)가 실리콘 산화물로 형성되고, 상기 측벽 절연막 수단(48e)가 실리콘 질화물로 형성되는 것을 특징으로 하는 반도체 디바이스.
  11. 반도체 기판(61), 기판위에 형성된 전극(64), 및 전극의 측벽 부분위로 연장되도록 기판(1)과 전극(64)사이에 형성된 제1및 제2절연막 수단(62;74,84)를 포함하고, 상기 전극이 기판에 접하는 코너 부분을 갖고 있고, 측벽 부분이 양측면 모두 코너 부분에 연속되며, 상기 제1절연막 수단(62)가 기판의 측면상에 배치되고, 상기 제2절연막 수단(74,84)가 전극(64)의 측면상에 배치되며, 제2절연막 수단 (74,84)의 유전상수가 제1절연막(62) 수단의 유전상수보다 큰 것을 특징으로 하는 반도체 디바이스.
  12. 제11항에 있어서, 상기 제2절연막 수단(84)가 전극(64)의 측벽 표면과 거의 일치하는 측벽 부분을 포함하고, 제2절연막 수단(84)의 상기 측벽 부분이 측벽 절연막 수단(86)으로 커버되고, 상기 측벽 절연막 수단(86)이 제2절연막 수단(84)의 유전상수보다 크고 제1절연막 수단(62)의 유전 상수보다 큰 유전 상수를 갖고 있는 것을 특징으로 하는 반도체 디바이스.
  13. 제11항에 있어서, 상기 반도체 디바이스가, 소오스 및 드레인 영역 (72a, 82a;72b,82b)가 기판(61)의 표면 영역내에 형성되도록 구성되는 MISFET이고, 상기 전극이 소오스 및 드레인 영역들에 관련되는 게이트 전극(64)로서 작용하며, 상기 제1및 제2절연막 수단(62;74,84)가 게이트 전극(64)와 소오스/드레인 영역 (72a, 82a;72b,82b)들 사이에 배치되는 것을 특징으로 하는 반도체 디바이스.
  14. 제12항에 있어서, 상기 기판(61)이 실리콘으로 형성되고, 상기 제1절연막 수단(62)가 실리콘 산화물로 형성되며, 상기 측벽 절연막 수단(74)가 실리콘 질화물로 형성되는 것을 특징으로 하는 반도체 디바이스.
  15. 제12항에 있어서, 상기 반도체 디바이스가, 소오스 및 드레인 영역 (82a;82b)가 기판(61)의 표면 영역내에 형성되도록 구성되는 MISFET이고, 상기 전극이 소오스 및 드레인 영역들에 관련되는 게이트 전극(64)로서 작용하며, 상기 제1및 제2절연막 수단(62,84)가 게이트 전극(64)와 소오스/드레인 영역 (82a;82b)들 사이에 배치되는 것을 특징으로 하는 반도체 디바이스.
  16. 제15항에 있어서, 상기 기판(61)이 실리콘으로 형성되고, 상기 제1절연막 수단(62)가 실리콘 산화물로 형성되며, 상기 제2절연막 수단(84)가 탄탈 산화물로 형성되고, 상기 측벽 절연막 수단(86)이 실리콘 질화물로 형성되는 것을 특징으로 하는 반도체 디바이스.
  17. 제11항에 있어서, 제3절연막 수단(96)이 제1및 제2절연막 수단(62;94) 사이에 형성되고, 상기 제3절연막 수단(96)이 제2절연막 수단(94)의 유전 상수보다 작고, 제1절연막 수단(62)의 유전상수보다 큰 유전상수를 갖는 것을 특징으로 하는 반도체 디바이스.
  18. 제17항에 있어서, 상기 반도체 디바이스가, 소오스 및 드레인 영역(92a, 92b)가 기판(61)의 표면 영역내에 형성되도록 구성하는 MISFET이고, 상기 전극이 소오스 및 드레인 영역들에 관련되는 게이트 전극(64)로서 작용하며, 상기 제1, 제2및 제3절연막 수단(62;94;96)이 게이트 전극(64)와 소오스/드레인 영역 (92a;92b)들 사이에 배치되는 것을 특징으로 하는 반도체 디바이스.
  19. 제18항에 있어서, 상기 기판(61)이 실리콘으로 형성되고, 상기 제1절연막 수단(62)가 실리콘 산화물로 형성되며, 상기 측벽 절연막 수단(94)가 실리콘 질화물로 형성되고, 상기 제3절연막 수단(96)이 실리콘 산화물로 형성되는 것을 특징으로 하는 반도체 디바이스.
  20. ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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