KR20090031263A - 반도체 기판 및 반도체 장치의 제작 방법 - Google Patents

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Abstract

본 발명은 대면적화를 가능하게 함으로써, 생산성을 향상시킬 수 있는 SOI 기판의 제작 방법을 제공한다.
복수의 단결정 반도체 기판을 배열시킨 후, 배열된 상태의 복수의 단결정 반도체 기판에 하나의 베이스 기판을 겹침으로써, 하나의 베이스 기판과 상기 복수의 단결정 반도체 기판을 접합한다. 그리고, 복수의 각 단결정 반도체 기판을 분할함으로써, 베이스 기판 위에 복수의 단결정 반도체층을 형성한다. 또한, 복수의 단결정 반도체 기판을 배열시켜 일시적으로 수용하기 위한 용기(트레이)를 준비하여, 복수의 단결정 반도체 기판을 트레이 내에 배열시킨 채, 상기 접합을 행한다. 다음에, 복수의 단결정 반도체층 내에 존재하는 결정 결함을 저감시키기 위하여, 복수의 단결정 반도체층에 레이저 빔을 조사하지만, 레이저 빔을 조사하기 전 혹은 조사한 후에, 복수의 단결정 반도체층을 에칭에 의하여 박막화한다.
SOI 기판, 대면적화, 접합, 박막화, 레이저 조사

Description

반도체 기판 및 반도체 장치의 제작 방법{METHOD FOR MANUFACTURING SEMICONDUCTOR SUBSTRATE AND SEMICONDUCTOR DEVICE}
본 발명은, SOI(Silicon on Insulator) 구조의 반도체 기판의 제작 방법에 관한 것이다. 또한, 상기 반도체 기판이 사용된 반도체 장치의 제작 방법에 관한 것이다. 또한, 본 명세서 중에 있어서 반도체 장치란 반도체 특성을 이용함으로써 기능할 수 있는 장치 전반을 가리킨다.
근년에 들어, VLSI 기술이 비약적인 진보를 이룬 가운데, 고속화, 저소비 전력화를 실현할 수 있는 SOI 구조가 주목을 받고 있다. 이 기술은, 종래 벌크(bulk) 단결정 실리콘으로 형성된 전계 효과 트랜지스터(FET: Field Effect Transistor)의 활성 영역(채널 형성 영역)을, 단결정 실리콘 박막으로 형성하는 기술이다. SOI 구조를 사용하여 MOS형 전계 효과 트랜지스터를 제작하면, 종래의 벌크 단결정 실리콘 기판을 사용하는 경우보다 기생 용량을 작게 할 수 있어, 고속화에 유리하게 되는 것이 알려져 있다.
SOI 기판으로서는, SIMOX 기판, 접합 기판을 들 수 있다. 예를 들어, SIMOX 기판은, 단결정 실리콘 기판에 산소 이온을 주입하여, 1300℃ 이상에서 열 처리하 여 매립 산화막(BOX: Buried Oxide)층을 형성함으로써, 표면에 단결정 실리콘 박막을 형성하여 SOI 구조를 얻는다. SIMOX 기판은, 산소 이온의 주입을 정밀하게 제어할 수 있으므로 단결정 실리콘 박막을 균일한 막 두께 및 높은 정밀도로 형성할 수 있지만, 산소 이온의 주입에 시간이 많이 걸리기 때문에, 비용에 문제가 있다. 또한, 산소 이온을 주입할 때 단결정 실리콘 박막이 대미지를 받기 쉽다는 문제도 있다.
접합 기판은, 산화막을 통하여 2장의 단결정 실리콘 기판(베이스 기판 및 본드 기판)을 접합하여, 한쪽의 단결정 실리콘 기판(본드 기판)을 이면(접합하지 않은 면)으로부터 박막화함으로써, 단결정 실리콘 박막을 형성하여 SOI 구조를 얻는다. 박막화하는 수단은, 연삭·연마(硏削·硏磨)로는 균일하고 얇은 단결정 실리콘 박막을 형성하기 어렵기 때문에, 스마트 컷(등록 상표)이라고 불리는 수소 이온 주입을 이용하는 기술이 제안되고 있다(예를 들어, 특허 문헌 1 참조).
[특허 문헌 1] 특개평5-211128호 공보
그러나, 종래의 SOI 기판은 단결정 실리콘 웨이퍼의 크기에 의존하므로, 대면적화를 도모하기 어려웠다. 따라서, 본 발명은, 단결정 실리콘 기판보다 대면적 기판에 복수의 단결정 반도체층을 접합한 반도체 기판을 제공하는 것을 과제의 하나로 한다. 또한, 복수의 단결정 반도체층을 효율 좋게 대면적 기판에 접합하는 것을 가능하게 하는 반도체 기판의 제작 방법을 제공하는 것을 과제로 한다.
본 발명의 제 1 구성에서는, 복수의 단결정 반도체 기판을 배열시킨 후, 배열된 상태에서의 복수의 단결정 반도체 기판에 하나의 베이스 기판을 겹침으로써, 하나의 베이스 기판과 상기 복수의 단결정 반도체 기판을 접합한다. 그리고, 복수의 각 단결정 반도체 기판을 분할함으로써, 베이스 기판 위에 복수의 단결정 반도체층을 형성한다. 또한, 본 발명의 하나의 구성에서는, 복수의 단결정 반도체 기판을 배열시켜 일시적으로 수용하기 위한 용기(트레이)를 준비하여, 복수의 단결정 반도체 기판을 트레이 내에 배열시킨 채, 상기 접합을 행한다. 다음에, 복수의 단결정 반도체층 내에 존재하는 결정 결함을 저감시키기 위하여, 복수의 단결정 반도체층에 레이저 빔을 조사하지만, 본 발명의 제 1 구성에서는, 레이저 빔을 조사하기 전 혹은 조사한 후에, 복수의 단결정 반도체층을 에칭에 의하여 박막화한다.
또한, 본 발명의 제 2 구성에서는, 복수의 단결정 반도체 기판을 트레이 내에 배열시킨 상태에서, 복수의 단결정 반도체 기판에 절연막을 형성한다. 그리고, 트레이 내에 배열시킨 복수의 단결정 반도체 기판에 상기 절연막을 사이에 끼우도록 하나의 베이스 기판을 겹침으로써, 하나의 베이스 기판과 상기 복수의 단결정 반도체 기판을 접합한다. 다음에, 복수의 각 단결정 반도체 기판을 분할함으로써, 베이스 기판 위에 복수의 단결정 반도체층을 형성한다. 또한, 절연막을 형성할 때 사용하는 트레이와, 하나의 베이스 기판과 상기 복수의 단결정 반도체 기판을 접합할 때 사용하는 트레이는 반드시 같은 트레이일 필요는 없다. 공정마다 트레이를 바꾸어도 좋다. 다음에, 복수의 단결정 반도체층 내에 존재하는 결정 결함을 저감시키기 위하여, 복수의 단결정 반도체층에 레이저 빔을 조사하지만, 본 발명의 제 2 구성에서는, 레이저 빔을 조사하기 전 혹은 조사한 후에, 복수의 단결정 반도체층을 에칭에 의하여 박막화한다.
또한, 본 발명의 제 3 구성에서는, 복수의 단결정 반도체 기판을 트레이 내에 배열시킨 상태에서, 복수의 단결정 반도체 기판에 도핑함으로써, 복수의 각 단결정 반도체 기판의 소정의 깊이의 영역에, 손상 영역을 형성한다. 그리고, 트레이 내에 배열시킨 복수의 단결정 반도체 기판에 하나의 베이스 기판을 겹침으로써, 하나의 베이스 기판과 상기 복수의 단결정 반도체 기판을 접합한다. 다음에, 복수의 각 단결정 반도체 기판을 상기 손상 영역에 있어서 분할함으로써, 베이스 기판 위에 복수의 단결정 반도체층을 형성한다. 또한, 손상 영역을 형성할 때 사용하는 트레이와, 하나의 베이스 기판과 상기 복수의 단결정 반도체 기판을 접합할 때 사용하는 트레이는 반드시 같은 트레이일 필요는 없다. 공정마다 트레이를 바꾸도록 하여도 좋다. 다음에, 복수의 단결정 반도체층 내에 존재하는 결정 결함을 저감시 키기 위하여, 복수의 단결정 반도체층에 레이저 빔을 조사하지만, 본 발명의 제 3 구성에서는, 레이저 빔을 조사하기 전 혹은 조사한 후에, 복수의 단결정 반도체층을 에칭에 의하여 박막화한다.
Si 웨이퍼 등의 벌크 상태 단결정 반도체 기판보다 대면적 반도체 기판(반도체막이 붙은 기판)을 제공할 수 있게 된다. 따라서, 본 발명에 따른 반도체 기판을 사용함으로써, 예를 들어, 반도체 집적 회로 등의 반도체 장치의 생산성을 향상시킬 수 있다.
이하에, 본 발명을 설명한다. 본 발명은 많은 다른 모양으로 실시하는 것이 가능하고, 본 발명의 형태 및 상세한 사항은 본 발명의 취지 및 범위에서 벗어남이 없이 다양하게 변경될 수 있다는 것은 당업자라면 용이하게 이해할 수 있다. 따라서, 본 발명이 하기 실시형태 및 실시예의 기재 내용에 한정하여 해석되는 것은 아니다. 또한, 다른 도면간에서 동일 참조 부호가 붙여진 요소는 같은 요소를 나타내고, 재료, 형상, 제작 방법 등에 대하여 반복 설명은 생략한다.
(실시형태 1)
본 실시형태에서는, 복수의 단결정 반도체층을 기판 위에 가지는 SOI 구조를 가지는 반도체 기판 및 그 제작 방법에 대하여 설명한다.
도 1은, 반도체 기판(100)의 구성 예를 도시하는 사시도이다. 반도체 기판(100)은, 1장의 베이스 기판(101)에 복수의 단결정 반도체층(116)이 접합된다. 각 단결정 반도체층(116)은 절연층(102)을 통하여 베이스 기판(101)에 형성되고, 반도체 기판(100)은 소위 SOI 구조의 기판이다.
절연층(102)은 단층 구조라도, 적층 구조라도 좋다. 본 실시형태에서는 절연층(102)은 3층 구조이고, 베이스 기판(101) 측에서, 접합층(114), 질산화실리콘층인 절연막(112b), 산질화실리콘층인 절연막(112a)이 적층된다.
단결정 반도체층(116)은, 단결정 반도체 기판을 박막화함으로써 형성되는 층이다. 단결정 반도체 기판으로서, 시중 판매되는 반도체 기판을 사용할 수 있고, 예를 들어, 단결정 실리콘 기판, 단결정 게르마늄 기판, 단결정 실리콘 게르마늄 기판 등, 제 4 족 원소로 이루어지는 단결정 반도체 기판을 사용할 수 있다. 또한, 갈륨비소나 인듐인 등의 화합물 반도체 기판도 사용할 수 있다.
베이스 기판(101)은, 절연 표면을 가지는 기판을 사용할 수 있다. 구체적으로는, 알루미노 실리케이트 유리, 알루미노 보로실리케이트 유리, 바륨 보로실리케이트 유리와 같은 전자 공업용에 사용되는 각종 유리 기판, 석영 기판, 세라믹스 기판, 사파이어 기판을 들 수 있다. 바람직하게는, 베이스 기판(101)으로서 유리 기판을 사용한다. 유리 기판으로서, 열 팽창 계수가 25×10-7/℃ 이상 50×10-7/℃ 이하(바람직하게는 30×10-7/℃ 이상 40×10-7/℃ 이하)이고, 변형점(strain point)이 580℃ 이상 680℃ 이하(바람직하게는, 600℃ 이상 680℃ 이하)인 기판을 사용하는 것이 바람직하다. 또한, 반도체 장치의 오염을 억제하기 위하여, 유리 기판은 무 알칼리 유리 기판이 바람직하다. 무 알칼리 유리 기판의 재료로서는, 예를 들 어, 알루미노 실리케이트 유리, 알루미노 보로실리케이트 유리, 바륨 보로실리케이트 유리와 같은 유리 재료 등이 있다. 또한, 베이스 기판(101)으로서, 상술한 절연 표면을 가지는 기판 이외에, 금속이나 스테인리스 등의 도전체로 이루어지는 도전성 기판, 실리콘이나 갈륨비소 등의 반도체로 이루어지는 반도체 기판 등을 사용할 수 있다.
유리 기판으로서는, 액정 패널의 제작용으로 개발된 마더 유리(mother glass) 기판을 사용하는 것이 바람직하다. 마더 유리로서는, 예를 들어, 제 3 세대(550mm×650mm), 제 3.5 세대(600mm×720mm), 제 4 세대(680mm×880mm 혹은 730mm×920mm), 제 5 세대(1100mm×1300mm), 제 6 세대(1500mm×1850mm), 제 7 세대(1870mm×2200mm), 제 8 세대(2200mm×2400mm) 등의 크기의 기판이 알려져 있다.
마더 유리 기판과 같은 대면적 기판을 베이스 기판(101)으로서 사용함으로써, SOI 기판의 대면적화가 실현된다. SOI 기판의 대면적화가 실현되면, 한번에 다수의 IC, LSI 등의 칩을 제작할 수 있어, 1장의 기판으로부터 제작되는 칩의 개수가 증가되므로, 생산성을 비약적으로 향상시킬 수 있다.
이하, 도 2 내지 10b를 참조하여, 도 1에 도시하는 반도체 기판(100)의 제작 방법을 설명한다.
우선, 단결정 반도체 기판(110)을 준비한다. 단결정 반도체 기판(110)은, 원하는 크기 및 형상으로 가공된다. 도 2는, 단결정 반도체 기판(110)의 구성의 일례를 도시하는 사시도이다. 직사각형 형상의 베이스 기판(101)에 접합하는 점, 및 축소 투영(投影)형 노광 장치 등의 노광 장치의 노광 영역이 직사각형인 점 등 을 고려하면, 도 2에 도시하는 바와 같이, 단결정 반도체 기판(110)의 형상은 직사각형인 것이 바람직하다. 또한, 특히 기재하지 않는 한, 직사각형에는 정사각형이 포함되는 것으로 한다. 예를 들어, 직사각형의 단결정 반도체 기판(110)의 긴 변의 길이는, 축소 투영형 노광 장치의 1샷(shot)의 노광 영역의 1변의 n배(n은 임의의 양의 정수이며, n≥1)를 충족시키도록 가공하는 것이 바람직하다.
직사각형 단결정 반도체 기판(110)은, 시중 판매되는 원형 형상 벌크 단결정 반도체 기판을 절단함으로써 형성할 수 있다. 기판의 절단에는, 다이서(dicer) 혹은 와이어 소(wire-saw) 등의 절단 장치, 레이저 절단, 플라즈마 절단, 전자 빔 절단, 그 외 임의의 절단 수단을 사용할 수 있다. 또한, 기판으로서 박편화되기 전의 반도체 기판 제작용의 잉곳(ingot)을, 그 단면이 직사각형이 되도록 직방체 형상으로 가공하고, 이 직방체 형상의 잉곳을 박편화함으로써도, 직사각형 형상 단결정 반도체 기판(110)을 제작할 수 있다.
단결정 반도체 기판(110)을 세정한 후, 트레이(10)에 복수의 단결정 반도체 기판(110)을 배치한다. 도 3은, 트레이(10)의 구성의 일례를 도시하는 사시도이다. 트레이(10)는, 판 형상의 부재이고, 단결정 반도체 기판(110)을 유지하기 위한 복수의 오목부(11)가 형성된다. 도 3은, 도 1의 반도체 기판(100)을 제작하기 위한 트레이이고, 3행 3렬에 오목부(11)가 형성된다. 도 4에 도시하는 바와 같이, 오목부(11)에 수납되도록 단결정 반도체 기판(110)을 트레이(10)에 배치한다.
트레이(10)는, 반도체 기판(100)의 기판의 제작 공정에서의 열 처리로 변질 및 변형되지 않는 재료로 제작된다. 특히, 열 처리시의 열 팽창이 적은 재료를 선 택하는 것이 바람직하다. 예를 들어, 석영 유리, 스테인리스, 무 알칼리 유리 등으로 트레이(10)를 제작할 수 있다.
트레이(10)의 두께는, 1.1mm 이상 2mm 이하로 할 수 있다. 오목부(11)의 깊이는, 0.2mm 이상 0.6mm 이하로 할 수 있고, 0.3mm 이상 0.5mm 이하가 바람직하다. 트레이(10)의 크기는, 베이스 기판(101)과 같은 크기로 하는 것이 바람직하다. 오목부(11)의 크기는, 단결정 반도체 기판(110)이 수납되는 크기라면 좋다. 또한, 본 실시형태의 제작 방법에서는, 도 4에 도시하는 바와 같이, 오목부(11)의 크기 및 배열에 따라, 반도체 기판(100)의 단결정 반도체층(116)의 크기, 배열이 제약된다.
도 5a 내지 도 6b는, 트레이(10)의 구성 예를 도시하는 상면도이다. 도 5a 및 도 5b는, 베이스 기판(101)에, 크기가 600mm×720mm인 마더 유리 기판을 사용하는 경우의 트레이(10)의 평면도이고, 트레이(10)의 크기는 600mm×720mm이다. 도 6a 및 도 6b는, 베이스 기판(101)에, 크기가 730mm×920mm인 제 4 세대의 마더 유리 기판을 사용하는 경우의 트레이(10)의 평면도이고, 트레이(10)의 크기는 730mm×920mm이다.
도 5a는, 노광 영역의 크기가 4인치 모서리의 축소 투영형 노광 장치에 대응하도록, 오목부(11)의 크기 및 배치를 고려한 트레이(10)의 평면도이다. 트레이(10)는 4개의 블록으로 구분되고, 각 블록에는 3행 3렬로 배치된 9개의 오목부(11)가 형성된다. 각 오목부(11)의 크기는 1샷의 노광 영역에 수납되는 102mm×82mm이다. 1블록에 있어서, 오목부(11)들의 간격은 세로 및 가로 양쪽 모두가 11mm이고, 트레이(10)의 가장자리에서 오목부(11)까지의 거리는 세로 및 가로 양쪽 모두가 16mm이다.
도 5b는, 노광 영역의 크기가 5인치 모서리의 축소 투영형 노광 장치에 대응하도록, 오목부(11)의 크기 및 배치를 고려한 트레이(10)의 평면도이다. 트레이(10)는 4개의 블록으로 구분되고, 각 블록에는 3행 2렬로 배치된 6개의 오목부(11)가 형성된다. 각 오목부(11)의 크기는 1샷 노광 영역에 수납되는 102mm×130mm이다. 1블록에 있어서, 오목부(11)들의 간격은 세로는 11mm이고, 가로는 10mm이고, 트레이(10)의 가장자리에서 오목부(11)까지의 거리는 세로 및 가로 양쪽 모두가 16mm이다.
도 6a는, 노광 영역의 크기가 4인치 모서리의 축소 투영형 노광 장치에 대응하도록, 오목부(11)의 크기 및 배치를 고려한 트레이(10)의 평면도이다. 트레이(10)는 6개의 블록으로 구분되고, 각 블록에는 3행 3렬로 배치된 9개의 오목부(11)가 형성된다. 각 오목부(11)의 크기는 1샷 노광 영역에 수납되는 105mm×84mm이다. 1블록에 있어서, 오목부(11)들의 간격은 세로는 11mm이고, 가로는 10mm이고, 트레이(10)의 가장자리에서 오목부(11)까지의 거리는 세로는 16mm이고, 가로는 15mm이다.
도 6b는, 노광 영역의 크기가 5인치 모서리의 축소 투영형 노광 장치에 대응하도록, 오목부(11)의 크기 및 배치를 고려한 트레이(10)의 평면도이다. 트레이(10)는 6개의 블록으로 구분되고, 각 블록에는 2행 3렬로 배치된 6개의 오목부(11)가 형성된다. 각 오목부(11)의 크기는 1샷 노광 영역에 수납되는 132mm× 105mm이다. 1블록에 있어서, 오목부(11)들의 간격은 세로는 13mm이고, 가로는 10mm이고, 트레이(10)의 가장자리에서 오목부(11)까지의 거리는 세로 및 가로 양쪽 모두가 15mm이다.
도 4에 도시하는 바와 같이, 트레이(10)에 단결정 반도체 기판(110)을 배치한 후, 도 7a에 도시하는 바와 같이, 단결정 반도체 기판(110) 위에 절연층(112)을 형성한다. 절연층(112)은 단층 구조, 2층 이상의 다층 구조로 할 수 있다. 그 두께는 5nm 이상 400nm 이하로 할 수 있다. 절연층(112)을 구성하는 막으로서, 산화실리콘막, 질화실리콘막, 산질화실리콘막, 질산화실리콘막, 산화게르마늄막, 질화게르마늄막, 산질화게르마늄막, 질산화게르마늄막 등의 실리콘 혹은 게르마늄을 조성에 포함하는 절연막을 사용할 수 있다. 또한, 산화알루미늄, 산화탄탈, 산화하프늄 등의 금속 산화물로 이루어지는 절연막, 질화알루미늄 등의 금속 질화물로 이루어지는 절연막, 산질화알루미늄막 등의 금속 산질화물로 이루어지는 절연막, 질산화알루미늄막 등의 금속의 질산화물로 이루어지는 절연막을 사용할 수도 있다.
또한, 본 명세서에 있어서, 산질화물이란, 그 조성으로서, 질소 원자보다 산소 원자의 개수가 많은 물질이고, 또한, 질산화물이란, 그 조성으로서, 산소 원자보다 질소 원자의 개수가 많은 물질로 한다. 예를 들어, 러더퍼드 후방(後方) 산란법(RBS: Rutherford Backscattering Spectrometry) 및 수소 전방(前方) 산란법(HFS: Hydrogen Forward Scattering)을 사용하여 측정한 경우에, 산질화실리콘이란, 산소가 50at.% 내지 70at.%, 질소가 0.5at.% 내지 15at.%, Si이 25at.% 내지 35at.%, 수소가 0.1at.% 내지 10at.%의 범위로 포함되는 물질로 한다. 또한, 질산 화실리콘이란, 산소가 5at.% 내지 30at.%, 질소가 20at.% 내지 55at.%, Si이 25at.% 내지 35at.%, 수소가 10at.% 내지 30at.%의 범위로 포함되는 물질로 한다. 다만, 산질화실리콘 혹은 질산화실리콘을 구성하는 원자의 합계를 100at.%로 할 때, 질소, 산소, Si 및 수소의 함유 비율이 상기 범위 내에 포함되는 것으로 한다.
절연층(112)을 구성하는 절연막은, CVD법, 스퍼터링법, 단결정 반도체 기판(110)을 산화 혹은 질화하는 등의 방법에 의하여 형성할 수 있다.
베이스 기판(101)에 알칼리 금속 혹은 알칼리 토류 금속 등의 반도체 장치의 신뢰성을 저하시키는 불순물을 포함하는 기판을 사용한 경우, 이러한 불순물이 베이스 기판(101)으로부터, SOI 기판의 반도체층으로 확산되는 것을 방지할 수 있는 막을 적어도 1층 이상 절연층(112)에 형성하는 것이 바람직하다. 이러한 막으로서, 질화실리콘막, 질산화실리콘막, 질화알루미늄막, 질산화알루미늄막 등이 있다. 이러한 막을 포함시킴으로써, 절연층(112)을 배리어층으로서 기능시킬 수 있다.
예를 들어, 절연층(112)을 단층 구조의 배리어층으로서 형성하는 경우, 두께5nm 이상 200nm 이하의 질화실리콘막, 질산화실리콘막, 질화알루미늄막, 혹은 질산화알루미늄막으로 형성할 수 있다.
절연층(112)을 배리어층으로서 기능하는 2층 구조의 막으로 하는 경우는, 상층은 배리어 기능이 높은 절연막으로 구성한다. 상층은, 두께 5nm 내지 200nm의 질화실리콘막, 질산화실리콘막, 질화알루미늄막, 혹은 질산화알루미늄막으로 형성할 수 있다. 이들 막은, 불순물의 확산을 방지하는 블로킹 효과가 높지만, 내부 응력이 높다. 따라서, 단결정 반도체 기판(110)과 접하는 하층 절연막은, 상층 절 연막의 응력을 완화하는 효과가 있는 막을 선택하는 것이 바람직하다. 이러한 절연막으로서, 산화실리콘막 및 산질화실리콘막, 및 단결정 반도체 기판(110)을 열 산화하여 형성한 열 산화막 등이 있다. 하층의 절연막의 두께는 5nm 이상 300nm 이하로 할 수 있다.
본 실시형태에서는, 절연층(112)을 절연막(112a, 112b)으로 이루어지는 2층 구조로 한다. 절연층(112)을 블로킹막으로서 기능시키는 절연막(112a)과 절연막(112b)의 조합은, 예를 들어, 산화실리콘막과 질화실리콘막, 산질화실리콘막과 질화실리콘막, 산화실리콘막과 질산화실리콘막, 산질화실리콘막과 질산화실리콘막 등이 있다.
예를 들어, 하층의 절연막(112a)은, 프로세스 가스에 SiH4 및 N2O를 사용하여 플라즈마 여기 CVD법(이하, “PECVD법”이라고 기재함)으로 형성한 산질화실리콘막으로 형성할 수 있다. 또한, 절연막(112a)으로서, 프로세스 가스에 유기 실란 가스와 산소를 사용하여, PECVD법으로 산화실리콘막을 형성할 수도 있다. 또한, 단결정 반도체 기판(110)을 산화한, 산화막으로 절연막(112a)을 형성할 수도 있다.
유기 실란이란, 테트라에톡시실란(TEOS: 화학식 Si(OC2H5)4), 테트라메틸실란(TMS: 화학식 Si(CH3)4), 테트라메틸사이클로테트라실록산(TMCTS), 옥타메틸사이클로테트라실록산(OMCTS), 헥사메틸디실라잔(HMDS), 트리에톡시실란(SiH(OC2H5)3), 트리스디메틸아미노실란(SiH(N(CH3)2)3) 등의 화합물이다.
상층의 절연막(112b)은, 프로세스 가스에 SiH4 및 N2O, NH3 및 H2를 사용하여 PECVD법으로 형성한 질산화실리콘막으로 형성할 수 있다. 프로세스 가스에 SiH4, N2, NH3 및 H2를 사용하여 PECVD법으로 형성한 질화실리콘막으로 형성할 수 있다.
예를 들어, PECVD법으로, 산질화실리콘으로 이루어지는 절연막(112a), 질산화실리콘으로 이루어지는 절연막(112b)을 형성하는 경우, 트레이(10)에 배치된 복수의 단결정 반도체 기판(110)을 PECVD 장치의 처리실에 반입하고, SiH4 및 N2O의 가스 플라즈마를 생성함으로써, 산질화실리콘막을 단결정 반도체 기판(110) 위에 형성한다. 다음에, 처리실에 도입하는 가스를 SiH4, N2O, NH3 및 H2로 변경하고 이들 혼합 가스의 플라즈마를 생성함으로써, 산질화실리콘막 위에 질산화실리콘막을 연속적으로 형성한다. 또한, 복수의 처리실을 가지는 PECVD 장치를 사용하는 경우에는, 질산화실리콘막과 산질화실리콘막과 다른 처리실에서 형성할 수도 있다. 물론, 처리실에 도입하는 가스를 변경함으로써, 하층에 산화실리콘막을 형성할 수도 있고, 상층에 질화실리콘막을 형성할 수도 있다.
상술한 바와 같이, 절연막(112a) 및 절연막(112b)을 형성함으로써, 스루풋이 좋게 복수의 단결정 반도체 기판(110)에 절연층(112)을 형성할 수 있다. 또한, 대기에 노출시키지 않고 절연막(112a) 및 절연막(112b)을 형성할 수 있으므로, 절연막(112a)과 절연막(112b)의 계면이 대기로 인하여 오염되는 것을 방지할 수 있다.
또한, 절연막(112a)을, 단결정 반도체 기판(110)을 산화 처리함으로써 얻어 지는 산화막으로 형성할 수 있다. 이 산화막을 형성하기 위한, 열 산화 처리는, 드라이 산화라도 좋지만, 산화 분위기 중에 할로겐을 포함하는 가스를 첨가하는 것이 바람직하다. 할로겐을 포함하는 가스로서, HCl, HF, NF3, HBr, Cl, ClF, BCl3, F, Br2 등 중에서 선택된 1종 혹은 복수종의 가스를 사용할 수 있다.
예를 들어, 산소에 대하여 HCl을 0.5volume% 내지 10volume%(바람직하게는 3volume%)의 비율로 포함하는 분위기 중에서, 700℃ 이상의 온도에서 열 처리를 행한다. 950℃ 이상 1100℃ 이하의 가열 온도에서 열 산화를 행하면 좋다. 처리 시간은 0.1시간 내지 6시간, 바람직하게는 0.5시간 내지 1시간으로 하면 좋다. 형성되는 산화막의 막 두께는, 10nm 내지 1000nm(바람직하게는 50nm 내지 200nm), 예를 들어, 100nm의 두께로 할 수 있다.
이러한 온도 범위에서 산화 처리를 행함으로써, 할로겐 원소에 의한 게터링 효과를 얻을 수 있다. 게터링으로서는, 특히, 금속 불순물을 제거하는 효과가 있다. 즉, 염소의 작용에 의하여, 금속 등의 불순물이 휘발성 염화물이 되어 기상(氣相) 중으로 이탈됨으로써, 단결정 반도체 기판(110)으로부터 제거된다. 또한, 산화 분위기 중에 포함되는 할로겐 원소에 의하여, 단결정 반도체 기판(110) 표면의 결함이 종단화되기 때문에, 산화막과 단결정 반도체 기판(110)의 계면의 국재 준위 밀도(localized-level density)를 저감할 수 있다.
이 할로겐을 포함하는 분위기에서의 열 산화 처리에 의하여, 산화막에 할로겐을 포함시킬 수 있다. 할로겐 원소를 1×1017atoms/cm3 내지 5×1020atoms/cm3의 농도로 포함시킴으로써, 반도체 기판(100)에 있어서, 금속 등의 불순물을 포획(捕獲)하여 단결정 반도체층(116)의 오염을 방지하는 보호막으로서의 기능을 발현시킬 수 있다.
열 산화 처리에서 하층의 절연막(112a)을 형성하고, PECVD법 등의 기상법으로 상층의 절연막(112b)을 형성하는 경우에는, 단결정 반도체 기판(110)을 트레이(10)에 배치하기 전에, 열 산화 처리로 절연막(112a)을 형성하고, 산화막으로 이루어지는 절연막(112a)이 형성된 단결정 반도체 기판(110)을 트레이(10)에 배치한 후, 절연막(112b)을 형성할 수도 있다.
다음에, 도 7b에 도시하는 바와 같이, 절연층(112)을 통하여, 전계에 의하여 가속된 이온으로 이루어지는 이온 빔(121)을, 단결정 반도체 기판(110)에 조사하여, 단결정 반도체 기판(110) 표면으로부터 소정 깊이의 영역에, 손상 영역(113)을 형성한다. 여기서, 손상 영역이란, 단결정 반도체 기판에 이온을 조사함으로써, 이온 혹은 이온으로부터 생성된 원자 혹은 분자가 반도체에 충돌하여 미소한 공동(minute void)을 가지도록 취약화(脆弱化)된 영역이다. 손상 영역(113)이 형성되는 영역의 깊이는, 이온 빔(121)의 가속 에너지와 이온 빔(121)의 입사각에 의하여 조절할 수 있다. 가속 에너지는 가속 전압, 도즈(dose)량 등에 의하여 조절할 수 있다. 이온의 평균 침입 깊이와 대략 같은 깊이의 영역에 손상 영역(113)이 형성된다. 이온을 첨가하는 깊이에 따라, 단결정 반도체 기판(110)으로부터 분리되는 반도체층의 두께가 결정된다. 손상 영역(113)이 형성되는 깊이는 50nm 이상 500nm 이하이고, 바람직한 깊이 범위는 50nm 이상 200nm 이하이다.
이온을 단결정 반도체 기판(110)에 첨가하는 방법은, 질량 분리가 수반되는 이온 주입법보다, 질량 분리가 수반되지 않는 이온 도핑법이 바람직하다. 이로써, 대면적 트레이(10)에 배치된 복수의 단결정 반도체 기판(110)에 손상 영역(113)을 형성하는 택트 타임(tact time)을 단축할 수 있기 때문이다.
트레이(10)에 수납된 단결정 반도체 기판(110)을, 이온 도핑 장치의 처리실에 반입한다. 프로세스 가스를 여기하여 플라즈마를 생성하고, 이 플라즈마로부터 원하는 이온을 추출하여 가속함으로써 이온 빔(121)을 생성하고, 이 이온 빔(121)을, 복수의 단결정 반도체 기판(110)에 조사함으로써, 소정의 깊이에 이온이 고농도로 도입되어, 손상 영역(113)이 형성된다.
소스 가스로 수소(H2)를 사용하는 경우, 수소 가스를 여기하여 H+, H2 +, H3 +을 생성할 수 있다. 소스 가스로 생성되는 이온종의 비율은, 플라즈마 여기 방법, 플라즈마를 발생하는 분위기의 압력, 소스 가스 공급량 등을 조절함으로써, 변화시킬 수 있다. 이온 도핑법으로 이온 조사를 행하는 경우, 이온 빔(121)에, H+, H2 +, H3 +의 총량에 대하여 H3 +가 70% 이상 포함되도록 하는 것이 바람직하고, H3 +의 비율은 80% 이상인 것이 더 바람직하다. H3 +의 비율을 70% 이상으로 함으로써, 이온 빔(121)에 포함되는 H2 + 이온의 비율이 상대적으로 작게 되기 때문에, 이온 빔(121) 에 포함되는 수소 이온의 평균 침입 깊이의 변동을 작게 할 수 있으므로, 이온의 첨가 효율이 향상되고, 택트 타임을 단축할 수 있다.
또한, H3 +는 H+, H2 +와 비교하여 질량이 크다. 따라서, 이온 빔(121)에 있어서, H3 +의 비율이 많은 경우와, H+및 H2 +의 비율이 많은 경우에서는, 조사시의 가속 전압이 같아도, 전자(前者)가 단결정 반도체 기판(110)의 더 얕은 영역에 수소를 첨가할 수 있다. 또한 전자의 경우, 단결정 반도체 기판(110)에 첨가되는 수소의, 두께 방향에 있어서의 농도 분포가 급준하게 되므로, 손상 영역(113)의 두께 자체도 얇게 할 수 있다.
수소 가스를 사용하여, 이온 도핑법으로 이온 조사를 행하는 경우, 가속 전압 10kV 이상 200kV 이하, 도즈량 1×1016ions/cm2 이상 6×1016ions/cm2 이하로 할 수 있다. 이 조건에서 수소 이온을 조사함으로써, 이온 빔(121)에 포함되는 이온종 및 그 비율에 따라 다르지만, 손상 영역(113)을 단결정 반도체 기판(110)의 깊이 50nm 이상 500nm 이하의 영역에 형성할 수 있다.
예를 들어, 단결정 반도체 기판(110)이 단결정 실리콘 기판이고, 절연막(112a)이 두께 50nm의 산질화실리콘막이고, 절연막(112b)이 두께 50nm의 질산화실리콘막인 경우, 소스 가스가 수소이고, 가속 전압 40kV, 도즈량 2.2×1016ions/cm2의 조건으로는, 단결정 반도체 기판(110)으로부터 두께 120nm 정도의 단결정 반도체층을 분리할 수 있다. 또한, 절연막(112a)을 두께 100nm의 산질화실 리콘막으로 하고, 그 외에는 같은 조건으로 수소 이온을 조사하면, 단결정 반도체 기판(110)으로부터 두께 70nm 정도의 반도체층을 분리할 수 있다.
이온 빔(121)의 소스 가스로 헬륨(He)을 사용할 수도 있다. 헬륨을 여기하여 생성되는 이온종이 거의 He+이온이므로, 질량 분리가 수반되지 않는 이온 도핑법이라도, He+이온을 주된 이온으로서 단결정 반도체 기판(110)에 조사할 수 있다. 따라서, 이온 도핑법으로, 효율 좋게, 미소한 공공(micro void)을 손상 영역(113)에 형성할 수 있다. 헬륨을 사용하여, 이온 도핑법으로 이온 조사를 행하는 경우, 가속 전압 10kV 이상 200kV 이하, 도즈량 1×1016ions/cm2 이상 6×1016ions/cm2 이하로 할 수 있다.
소스 가스로 염소 가스(Cl2 가스), 불소 가스(F2 가스) 등의 할로겐 가스를 사용할 수도 있다.
또한, 이온 도핑법에서는, 질량 분리를 행하지 않고 이온을 전계에 의하여 가속하여 반도체에 도입(introduce)함으로 이온 조사를 행하는 장치 내의 금속, 화합물 등의 불순물이 이온과 함께 반도체에 도입되어 버릴 수 있다. 따라서, 이온 도핑법으로 단결정 반도체 기판(110)에 이온 조사를 행하는 경우, 상기 불순물이 가장 위에 있는 표면의 절연막(112b)에 존재할 가능성이 있다. 이 경우, 절연막(112b)의 표면을 에칭하여 불순물을 제거하여도 좋다.
손상 영역(113)을 형성한 후, 절연층(112) 위쪽 면에, 도 7c에 도시하는 바 와 같이, 접합층(114)을 형성한다. 접합층(114)을 형성하는 공정에서는, 단결정 반도체 기판(110)의 가열 온도는, 손상 영역(113)에 첨가된 원소 혹은 분자가 석출(析出)되지 않는 온도로 하고, 그 가열 온도는 350℃ 이하인 것이 바람직하다. 바꾸어 말하면, 이 가열 온도는 손상 영역(113)에서 탈(脫)가스가 발생하지 않는 온도이다. 또한, 접합층(114)은, 이온 첨가 공정을 행하기 전에 형성할 수도 있다. 이 경우는, 접합층(114)을 형성할 때의 프로세스 온도는, 350℃ 이상으로 할 수 있다.
접합층(114)은, 평활하고 친수성의 접합면을 단결정 반도체 기판(110) 표면에 형성하기 위한 층이다. 따라서, 접합층(114)의 평균 거칠기Ra가 0.7nm 이하, 더 바람직하게는, 0.4nm 이하인 것이 바람직하다. 또한, 접합층(114)의 두께는 10nm 이상 200nm 이하로 할 수 있다. 바람직한 두께는 5nm 이상 500nm 이하이고, 더 바람직하게는 10nm 이상 200nm 이하이다.
접합층(114)은, 화학적 기상 반응에 의하여 형성되는 절연막인 것이 바람직하고, 산화실리콘막인 것이 바람직하다. 접합층(114)으로서, 플라즈마 여기 CVD법으로 산화실리콘막을 형성하는 경우에는, 소스 가스로 유기 실란 가스 및 산소(O2) 가스를 사용하는 것이 바람직하다. 소스 가스로 유기 실란을 사용함으로써, 프로세스 온도가 350℃ 이하에서, 평활한 표면을 가지는 산화실리콘막을 형성할 수 있다. 또한, 열 CVD법으로, 가열 온도가 500℃ 이하 200℃ 이상으로 형성되는 LTO(저온 산화물, Low Temperature Oxide)로 형성할 수 있다. LTO의 형성에는, 실 리콘 소스 가스로 모노 실란(SiH4) 혹은 디실란(Si2H6) 등을 사용하고, 산소 소스 가스로 일산화이질소(N2O) 등을 사용할 수 있다.
예를 들어, 소스 가스로 TEOS와 O2를 사용하여, 산화실리콘막으로 이루어지는 접합층(114)을 형성하기 위한 조건 예로서, 유량 15sccm로 TEOS를, 유량 750sccm로 O2를 처리실에 도입한다. 성막 압력은 100Pa, 성막 온도 300℃, RF 출력 300W, 전원 주파수 13.56MHz를 들 수 있다.
또한, 유기 실란을 사용하여 형성된 산화실리콘막, 혹은 저온에서 형성한 질산화실리콘막 등의, 비교적 저온에서 형성된 접합층은, 표면에 OH기를 대량으로 가진다. OH기는 물 분자와 수소 결합함으로써 실라놀기를 형성하여, 베이스 기판과 접합층을 저온에서 접합한다. 그리고, 최종적으로는 공유 결합인 실록산 결합이, 베이스 기판과 접합층 사이에 형성된다. 따라서, 상기 유기 실란을 사용하여 형성된 산화실리콘막 혹은 저온에서 형성한 질산화실리콘막 등의 비교적 저온에서 형성된 접합층은, Smart Cut 등에 사용되는 OH기가 내재하지 않거나 혹은 비약적으로 적은 열 산화막보다도, 저온에서의 접합에 적합하다고 말할 수 있다.
다음에, 절연층(112) 및 접합층(114)이 형성된 단결정 반도체 기판(110)을 트레이(110)로부터 떼고, 복수의 단결정 반도체 기판(110)을 세정한다. 이 세정 공정은, 순수(純水)에 의한 초음파 세정에서 행할 수 있다. 초음파 세정은 메가 헤르츠 초음파 세정(메가 소닉 세정)이 바람직하다. 초음파 세정 후, 단결정 반도체 기판(110)을 오존수로 세정하여도 좋다. 오존수로 세정함으로써, 유기물의 제 거와 접합층(114) 표면의 친수성을 향상시키는 표면 활성화 처리를 행할 수 있다. 세정 처리 및 표면 활성화 처리가 종료된 후, 도 7d에 도시하는 바와 같이, 단결정 반도체 기판(110)을 트레이(10)의 오목부(11)에 배치한다.
접합층(114) 표면의 활성화 처리는, 오존수에 의한 세정 외에 원자 빔 혹은 이온 빔의 조사 처리, 플라즈마 처리, 혹은 라디칼 처리에서 행할 수 있다. 원자 빔 혹은 이온 빔을 이용하는 경우에는, 아르곤 등의 불활성 가스 중성 원자 빔 혹은 불활성 가스 이온 빔을 사용할 수 있다. 이들 처리는, 단결정 반도체 기판(110)을 트레이(10)에 배치한 상태에서도 행할 수 있다.
다음에, 트레이(10)에 배치된 단결정 반도체 기판(110)과 베이스 기판(101)을 접합한다. 접합하기 전에, 베이스 기판(101)도 세정한다. 염산과 과산화 수소수를 사용한 세정이나, 메가 헤르츠 초음파 세정으로 행할 수 있다. 또한, 베이스 기판(101)의 접합면이 되는 표면을, 접합층(114)과 같은 처리로, 표면 활성화 처리를 행하는 것이 바람직하다.
또한, EAGLE2000(Corning Incorporated사 제) 등과 같이, 가열 처리를 가함으로써 크게 쉬링크(shrink)하는 유리 기판을 베이스 기판(101)으로서 사용하는 경우, 접합 공정 후에 접합 불량이 생기는 경우가 있다. 따라서, 쉬링크에 기인하는 접합 불량을 회피하기 위하여, 이하에 제시하는 접합 공정으로 이행하기 전에, 베이스 기판(101)에 미리 가열 처리를 행하여도 좋다.
도 8a는 접합 공정을 설명하는 단면도이다. 복수의 단결정 반도체 기판(110)이 배치된 트레이(10) 위쪽에 베이스 기판(101)을 재치(載置)한다. 베이스 기판(101)의 단부의 1개소에 300N/cm2 내지 15000N/cm2 정도의 압력을 가한다. 이 압력은, 1000N/cm2 내지 5000N/cm2인 것이 바람직하다. 압력을 가한 부분에서 접합층(114)과 베이스 기판(101)이 밀착하기 시작한다. 곧 1장의 베이스 기판(101)에 대하여, 트레이(10) 위의 모든 단결정 반도체 기판(110)이 밀착된다. 이 접합 공정은, 가열 처리가 수반되지 않고, 상온에서 행할 수 있으므로, 베이스 기판(101)에, 유리 기판 등 내열성이 낮은 기판을 사용할 수 있다.
복수의 단결정 반도체 기판(110)을 트레이(10)에 배치하기 때문에, 단결정 반도체 기판(110)의 두께 차이에 따라, 접합층(114)의 표면이 베이스 기판(101)과 접촉하지 않는 단결정 반도체 기판(110)이 생길 경우가 있다. 따라서, 압력을 가하는 부분은 1개소가 아니라, 각 단결정 반도체 기판(110)에 압력을 가하도록 하는 것이 바람직하다. 또한, 트레이(10)에 배치된 상태에서, 접합층(114) 표면의 높이가 다소 상이하여도, 베이스 기판(101)이 휨으로써 접합층(114)의 일부분이 베이스 기판(101)과 밀착되면, 접합층(114) 표면 전체에 접합이 진행될 수 있다.
또한, 도 8a와 같이 베이스 기판(101)을 트레이(10)에 재치한 후, 도 9에 도시하는 바와 같이, 베이스 기판(101)을 하측으로 바꾸어 놓음으로써, 단결정 반도체 기판(110)의 두께의 차이가 상쇄(相殺)되어, 접합층(114) 표면 전체를 베이스 기판(101) 표면에 용이하게 접촉시킬 수 있다.
베이스 기판(101)에 단결정 반도체 기판(110)을 접합한 후, 베이스 기판(101)과 접합층(114)의 접합 계면에서의 결합력을 증가시키기 위한 가열 처리를 행하는 것이 바람직하다. 이 처리 온도는, 손상 영역(113)에 균열을 발생시키지 않는 온도로 하며, 200℃ 이상 450℃ 이하의 온도 범위에서 처리할 수 있다. 또한, 이 온도 범위에서 가열하면서, 베이스 기판(101)에 단결정 반도체 기판(110)을 접합함으로써, 베이스 기판(101)과 접합층(114)의 접합 계면에서의 결합력을 강고하게 할 수 있다.
도 8a에 도시하는 바와 같이, 트레이(10)에 배치된 단결정 반도체 기판(110) 위에 베이스 기판(101)을 재치할 때, 접합면이 먼지 등으로 오염되어 버리면, 오염 부분은 접합되지 않게 된다. 따라서, 접합면의 오염을 방지하기 위하여, 베이스 기판(101)을 재치할 때는, 기밀한 처리실 내에서 행하는 것이 바람직하다. 또한, 처리실 내를 5.0×10-3Pa 정도의 감압 상태로 하여, 접합 처리의 분위기를 청정하게 하는 것이 바람직하다.
다음에, 가열 처리를 행함으로써, 손상 영역(113)에서 분리가 생기게 하여, 단결정 반도체 기판(110)으로부터 단결정 반도체층(115)을 분리한다. 도 8b는, 단결정 반도체 기판(110)으로부터 단결정 반도체층(115)을 분리하는 분리 공정을 설명하는 도면이다. 단결정 반도체 기판(117)은, 단결정 반도체층(115)이 분리된 단결정 반도체 기판(110)을 도시한다.
또한, 도 8b에 도시하는 바와 같이, 단결정 반도체 기판(110)의 주변부가 베이스 기판(101)에 접합하지 않는 경우가 흔히 있다. 이것은, 단결정 반도체 기판(110)의 주변부가 모서리가 깎이거나(chamfered), 혹은 주변부가 곡률을 가지므 로, 베이스 기판(101)과 접합층(104)이 밀착되지 않거나, 단결정 반도체 기판(110)의 주변부에서는 손상 영역(113)이 분할되기 어려운 등의 이유로 인한 것이다. 또한, 그 외의 이유로서, 단결정 반도체 기판(110)을 제작할 때에 행해지는 CMP 등의 연마가 단결정 반도체 기판(110)의 주변부에서 불충분하고, 중앙부와 비교하여 주변부에서는 표면이 거칠한 점을 들 수 있다. 또한, 단결정 반도체 기판(110)을 트레이(10)에 배치할 때, 캐리어 등으로 단결정 반도체 기판(110)의 주변부에 흠집이 간 경우, 상기 흠집도, 주변부가 베이스 기판(101)에 접합되기 어려운 이유가 될 수 있다. 따라서, 베이스 기판(101)에는, 단결정 반도체 기판(110)보다 크기가 작은 단결정 반도체층(115)이 접합되고, 또한, 단결정 반도체 기판(117) 주위에는 볼록부가 형성되고, 그 볼록부 위에, 베이스 기판(101)에 접합되지 않는, 절연막(112b), 절연막(112a) 및 접합층(114)이 남는다.
가열 처리를 행함으로써, 온도 상승에 의하여, 손상 영역(113)에 형성되는 미소한 구멍에는, 이온 조사로 첨가한 원소가 석출되어, 내부의 압력이 상승된다. 압력의 상승에 의하여, 손상 영역(113)의 미소한 구멍이 체적 변화가 일어나, 손상 영역(113)에 균열이 생기므로, 손상 영역(113)을 따라 단결정 반도체 기판(110)이 분리된다. 접합층(114)은 베이스 기판(101)에 접합하므로, 베이스 기판(101) 위에는 단결정 반도체 기판(110)으로부터 분리된 단결정 반도체층(115)이 고정된다. 단결정 반도체층(115)을 단결정 반도체 기판(110)으로부터 분리하기 위한 가열 처리의 온도는, 베이스 기판(101)의 변형점을 넘지 않는 온도로 한다.
이 가열 처리에는, RTA(Rapid Thermal Anneal) 장치, 저항가열로, 마이크로 파 가열 장치를 사용할 수 있다. RTA 장치에는, GRTA(Gas Rapid Thermal Anneal) 장치, LRTA(Lamp Rapid Thermal Anneal) 장치를 사용할 수 있다.
GRTA 장치를 사용하는 경우는, 가열 온도 550℃ 이상 650℃ 이하, 처리 시간 0.5분 이상 60분 이내로 할 수 있다. 저항 가열로를 사용하는 경우는, 가열 온도 220℃ 이상 650℃ 이하, 처리 시간 2시간 이상 4시간 이내로 할 수 있다. 마이크로파 처리 장치를 사용하는 경우는, 마이크로파 주파수를 2.45GHz로 하고, 처리 시간을 10분 이상 20분 이내로 할 수 있다.
저항 가열을 가지는 종형로(縱型爐)를 사용한 가열 처리의 구체적인 처리 방법을 설명한다. 트레이(10)에 배치된 단결정 반도체 기판(110)이 접합된 베이스 기판(101)을, 종형로의 보트(boat)에 재치한다. 보트를 종형로의 챔버에 반입한다. 단결정 반도체 기판(110)의 산화를 억제하기 위하여, 우선 챔버 내를 배기하여 진공 상태로 한다. 진공도는, 5×10-3Pa 정도로 한다. 진공 상태로 한 후, 질소를 챔버 내에 공급하여, 챔버 내를 대기압의 질소 분위기로 한다. 그 동안, 가열 온도를 200℃로 상승시킨다.
챔버 내를 대기압의 질소 분위기로 한 후, 온도 200℃에서 2시간 가열한다. 그 후, 1시간에 걸쳐서 400℃로 온도 상승시킨다. 가열 온도 400℃의 상태가 안정되면, 1시간에 걸쳐서 온도를 600℃로 상승시킨다. 가열 온도 600℃의 상태가 안정되면, 600℃에서 2시간 가열 처리한다. 그 후, 1시간에 걸쳐서, 가열 온도 400℃까지 내려, 10분 내지 30분 후에, 챔버 내로부터 보트를 반출한다. 대기 분위기 하에서, 보트 위의 트레이(10)에 배치된 단결정 반도체 기판(117), 및 단결정 반도체층(115)이 접합된 베이스 기판(101)을 냉각한다.
상기 저항 가열로를 사용한 가열 처리는, 접합층(114)과 베이스 기판(101)의 결합력을 강화하기 위한 가열 처리와, 손상 영역(113)을 분할시키기 위한 가열 처리가 연속해서 행해진다. 이 2개의 가열 처리를 상이한 장치에서 행하는 경우는, 예를 들어, 저항 가열로에 있어서, 처리 온도 200℃, 처리 시간 2시간의 가열 처리를 행한 후, 접합된 베이스 기판(101)과 단결정 반도체 기판(110)을 노에서 반출한다. 다음에, RTA 장치에서, 처리 온도 600℃ 이상 700℃ 이하, 처리 시간 1분 이상 30분 이하의 가열 처리를 행하여, 단결정 반도체 기판(110)을 손상 영역(113)에서 분할시킨다.
다음에 본 발명에서는, 도 8c에 도시하는 바와 같이, 단결정 반도체층(115)을 에칭하여, 손상 영역(113)의 분할로 인하여 거칠어진 단결정 반도체층(115) 표면을 평탄화한다. 본 실시형태에서는, 예를 들어, 반응성 이온 에칭(RIE: Reactive Ion Etching)법, ICP(Inductively Coupled Plasma) 에칭법, ECR(Electron Cyclotron Resonance) 에칭법, 평행 평판형(용량 결합형) 에칭법, 마그네트론(magnetron) 플라즈마 에칭법, 2주파 플라즈마(dual plasma) 에칭법 혹은 헬리콘파 플라즈마 에칭법 등의 드라이 에칭법을 사용한다.
예를 들어, ICP 에칭법을 사용하는 경우, 에칭 가스인 염소의 유량 40sccm 내지 100sccm, 코일형 전극에 투입하는 전력 100W 내지 200W, 하부 전극(바이어스 측)에 투입하는 전력 40W 내지 100W, 반응 압력 0.5Pa 내지 1.0Pa로 하면 좋다. 본 실시형태에서는, 에칭 가스인 염소의 유량 100sccm, 반응 압력 1.0Pa, 하부 전극의 온도 70℃, 코일형 전극에 투입하는 RF(13.56MHz) 전력 150W, 하부 전극(바이어스 측)에 투입하는 전력 40W, 에칭 시간 25sec 내지 27sec로 하여, 단결정 반도체층(115)을 50nm 내지 60nm 정도까지 박막화한다. 에칭 가스로서, 염소, 염화붕소, 염화실리콘 혹은 사염화탄소 등의 염소계 가스, 사불화탄소, 불화유황 혹은 불화질소 등의 불소계 가스, 산소 등을 적절히 사용할 수 있다.
상기 에칭에 의하여, 이후 형성되는 반도체 소자에 있어서 최적의 막 두께까지 단결정 반도체층(115)을 박막화할 수 있을 뿐만 아니라, 단결정 반도체층(115) 표면을 평탄화할 수 있다.
또한, 베이스 기판(101)에 밀착된 단결정 반도체층(115)은, 손상 영역(113)의 분리, 및 손상 영역(113)의 형성에 의하여, 결정 결함이 형성된다. 또한, 단결정 반도체층(115) 표면은 평탄성이 손실되어 있다. 결정 결함을 저감, 및 평탄성을 향상시키기 위하여, 도 10a에 도시하는 바와 같이, 단결정 반도체층(115)에 레이저 빔(122)을 조사한다.
레이저 빔(122)을 단결정 반도체층(115) 측에서 조사함으로써, 단결정 반도체층(115) 위쪽 면으로부터 용융시킨다. 용융된 후, 단결정 반도체층(115)이 냉각, 고화됨으로써, 도 10b에 도시하는 바와 같이, 그 위쪽 면의 평탄성이 향상된 단결정 반도체층(116)이 형성된다. 도 10b의 사시도가 도 1에 대응한다.
또한, 레이저 빔(122)을 조사하기 전에, 드라이 에칭에 의하여 단결정 반도체층(115) 표면을 평탄화하는 경우, 드라이 에칭에 의하여 단결정 반도체층(115) 표면 부근에서 결정 결함 등의 손상이 생기는 경우가 있다. 그러나, 상기 레이저 빔(122)의 조사에 의하여, 드라이 에칭으로 인하여 생기는 손상까지 보상할 수 있다.
이 레이저 빔의 조사 공정에서는, 레이저 빔(122)을 사용하므로, 베이스 기판(101)의 온도 상승이 억제되므로, 유리 기판과 같은 내열성이 낮은 기판을 베이스 기판(101)에 사용할 수 있게 된다. 레이저 빔(122)의 조사에 의하여 단결정 반도체층(115)을 부분 용융시키는 것이 바람직하다. 완전 용융시키면, 액상(液相)이 된 단결정 반도체층(115)에서의 무질서한 핵 발생으로 인하여, 단결정 반도체층(115)이 재결정화되게 되고, 단결정 반도체층(115)의 결정성이 저하되기 때문이다. 부분 용융시킴으로써, 단결정 반도체층(115)에서는, 용융되지 않는 고상 부분에서 결정 성장이 진행되는, 소위, 세로 성장이 일어난다. 세로 성장에 의한 재결정화로, 단결정 반도체층(115)의 결정 결함이 감소되고, 결정성이 회복된다. 또한, 단결정 반도체층(115)이 완전 용융 상태인 것은, 도 10a의 적층 구조에서는, 단결정 반도체층(115)이 접합층(114) 계면까지 용융되고, 액체 상태인 것을 가리킨다. 한편, 단결정 반도체층(115)이 부분 용융 상태인 것은, 상층이 용융되어 액상이고, 하층이 고상인 상태를 가리킨다.
레이저 빔(122)을 발진하는 레이저 발진기는, 그 발진 파장이, 자외광 영역 내지 가시광 영역에 있는 것이 선택된다. 레이저 빔(122)의 파장은, 단결정 반도체층(115)에 흡수되는 파장으로 한다. 그 파장은, 레이저 광의 표피 깊이(skin depth) 등을 고려하여 결정할 수 있다. 예를 들어, 파장은 250nm 이상 700nm 이하 의 범위로 할 수 있다.
이 레이저 발진기로서, 연속 발진 레이저 발진기, 의사 연속 발진 레이저 발진기 및 펄스 발진 레이저 발진기를 사용할 수 있다. 부분 용융시키기 위하여 펄스 발진 레이저 발진기를 사용하는 것이 바람직하다. 예를 들어, 펄스 발진 레이저 발진기의 경우는, 반복 주파수 1MHz 이하, 펄스 폭 10n초 이상 500n초 이하이다. 예를 들어, 반복 주파수 10Hz 내지 300Hz, 펄스 폭 25n초, 파장 308nm의 XeCl 엑시머 레이저 발진기를 사용할 수 있다.
또한, 레이저 빔(122)의 에너지는, 레이저 빔(122)의 파장, 레이저 광의 표피 깊이, 단결정 반도체층(115)의 막 두께 등을 고려하여 결정할 수 있다. 레이저 빔(122)의 에너지는, 예를 들어, 300mJ/cm2 이상 800 mJ/cm2 이하의 범위로 할 수 있고, 예를 들어, 단결정 반도체층(115)의 두께가 120nm 정도이고, 레이저 발진기에 펄스 발진 레이저 발진기를 사용하여, 레이저 빔(122)의 파장이 308nm인 경우는, 레이저 빔(122)의 에너지 밀도는 600mJ/cm2 내지 700mJ/cm2로 할 수 있다.
레이저 빔(122)을 조사하는 분위기는, 희소 가스 혹은 질소 분위기와 같은 불활성 분위기, 혹은 진공 상태에서 행하는 것이 바람직하다. 불활성 분위기 중에서 레이저 빔(122)을 조사하려면, 기밀성이 있는 챔버 내에서 레이저 빔(122)을 조사하여, 이 챔버 내의 분위기를 제어하면 좋다. 챔버를 사용하지 않는 경우는, 레이저 빔(122)이 조사되는 면에 질소 가스 등 불활성 가스를 살포함으로써 불활성 분위기에서의 레이저 빔(122)의 조사를 실현할 수 있다.
질소 등의 불활성 분위기나 진공 상태에서의 레이저 빔(122)의 조사가, 대기 분위기보다 단결정 반도체층(116)의 평탄성을 향상시키는 효과가 높고, 또한, 질소 등의 불활성 분위기나 진공 상태에서의 레이저 빔(122)의 조사가 대기 분위기보다 크랙이나 리지(ridge)의 발생을 억제하는 효과가 높아지기 때문에, 레이저 빔(122)을 사용할 수 있는 에너지 범위가 확대된다.
광학계에 의하여, 레이저 빔(122)은, 에너지 분포를 균일하게 하고, 또 단면의 형상을 선형으로 하는 것이 바람직하다. 이로써, 스루풋이 좋게, 또 레이저 빔(122)의 조사를 균일하게 행할 수 있다. 레이저 빔(122)의 빔 길이는, 베이스 기판(101)의 1변보다 길게 함으로써, 한번의 주사로 베이스 기판(101)에 접합된 모든 단결정 반도체층(115)에 레이저 빔(122)을 조사할 수 있다. 레이저 빔(122)의 빔 길이가 베이스 기판(101)의 1변보다 짧은 경우는, 복수회의 주사로 베이스 기판(101)에 접합된 모든 단결정 반도체층(115)에 레이저 빔(122)을 조사할 수 있는 길이로 하면 좋다.
또한, 레이저 빔(122)을 단결정 반도체층(115)에 조사하기 전에, 단결정 반도체층(115) 표면에 형성된 자연 산화막 등의 산화막을 제거하는 처리를 행한다. 산화막을 제거하는 이유는, 단결정 반도체층(115) 표면에 산화막이 잔존된 상태에서, 레이저 빔(122)을 조사하여도, 평탄화의 효과를 충분히 얻을 수 없기 때문이다. 산화막의 제거 처리는, 플루오르화수소로 단결정 반도체층(115)을 처리함으로써 행할 수 있다. 플루오르화수소에 의한 처리는, 단결정 반도체층(115) 표면이 발수성(撥水性)을 나타낼 때까지 행하는 것이 바람직하다. 발수성을 나타냄으로 써, 단결정 반도체층(115)으로부터 산화막이 제거된 것을 확인할 수 있다.
도 10a의 레이저 빔(122)의 조사 공정은, 다음과 같이 행할 수 있다. 우선, 단결정 반도체층(115)을 1/100로 희석된 플루오르화수소로 110초간 처리하여, 표면의 산화막을 제거한다. 레이저 빔(122)의 레이저 발진기로서, XeCl 엑시머 레이저 발진기(파장: 308nm, 펄스 폭: 25n초, 반복 주파수 60Hz)를 사용한다. 광학계에 의하여, 레이저 빔(122)의 단면을 300mm×0.34mm의 선형으로 정형한다. 레이저 빔(122)의 주사 속도를 2.0mm/초로 하고, 스캔 피치를 33㎛, 빔샷 횟수를 약 10샷으로 하여, 레이저 빔(122)을 단결정 반도체층(115)에 조사한다. 조사 면에 질소 가스를 살포하면서, 레이저 빔(122)을 주사한다. 베이스 기판(101)이 730mm×920mm인 경우는, 레이저 빔(122)의 빔 길이가 300mm이므로, 레이저 빔(122)의 조사 영역을 3분할함으로써, 베이스 기판(101)에 접합된 모든 단결정 반도체층(115)에 레이저 빔(122)을 조사할 수 있다.
다음에, 본 발명에서는, 도 8c의 경우와 마찬가지로, 단결정 반도체층(116) 표면을 에칭하여도 좋다. 레이저 빔을 조사한 후에 단결정 반도체층(116) 표면을 에칭하는 경우는, 반드시 레이저 빔의 조사를 행하기 전에 단결정 반도체층(115) 표면을 에칭할 필요는 없다. 또한, 레이저 빔의 조사를 행하기 전에 단결정 반도체층(115) 표면을 에칭한 경우는, 반드시 레이저 빔을 조사한 후에 단결정 반도체층(116) 표면을 에칭할 필요는 없다. 또한, 레이저 빔을 조사하기 전과 조사한 후의 양쪽 모두의 타이밍에서 에칭하여도 좋다.
상기 에칭에 의하여, 이후 형성되는 반도체 소자에 있어서 최적의 막 두께까 지 단결정 반도체층(116)을 박막화할 수 있을 뿐만 아니라, 단결정 반도체층(116) 표면을 평탄화할 수 있다.
레이저 빔(122)을 조사한 후, 단결정 반도체층(116)에 500℃ 이상 650℃ 이하의 가열 처리를 행하는 것이 바람직하다. 이 가열 처리에 의하여, 레이저 빔(122)의 조사로 회복되지 않는, 단결정 반도체층(116)의 결함의 소멸, 단결정 반도체층(116)의 변형을 완화할 수 있다. 이 가열 처리에는, RTA(Rapid Thermal Anneal) 장치, 저항가열로, 마이크로파 가열 장치를 사용할 수 있다. RTA 장치로서, GRTA(Gas Rapid Thermal Anneal) 장치, LRTA 장치(Lamp Rapid Thermal Anneal) 장치를 사용할 수 있다. 예를 들어, 저항 가열로를 사용하는 경우는, 온도 500℃에서 1시간 가열한 후, 550℃에서 4시간 가열하면 좋다.
상술한 공정에 의하여, 도 1 및 도 10b에 도시하는 반도체 기판(100)을 제작할 수 있다. 본 실시형태에서는, 절연층(112)의 형성, 손상 영역(113)의 형성 및 접합층(114)의 형성을, 복수의 단결정 반도체 기판(110)을 트레이(10)에 재치하여 행하기 때문에, 복수의 단결정 반도체 기판(110)을 일괄 처리할 수 있으므로, 스루풋이 좋게, 반도체 기판(100)을 형성할 수 있다. 또한, 트레이(10)에 단결정 반도체 기판(110)을 재치한 상태에서, 베이스 기판(101)과 단결정 반도체 기판(110)을 접합하기 때문에, 복수의 단결정 반도체층(115)을 스루풋이 좋게, 또 용이하게 베이스 기판(101)에 형성할 수 있다.
또한, 도 7a부터 도 7c까지의 공정은, 단결정 반도체 기판(110)을 다른 트레이(10)에 이동하지 않고 행하지만, 공정마다 그 공정에 사용하는 장치의 전용 트레 이(10)에 단결정 반도체 기판(110)을 이동하여도 좋다. 예를 들어, 도 7a의 절연층(112)의 형성 공정에서는, PECVD 장치 전용의 트레이(10)를 사용하여, 도 7b의 공정에서는 도핑 장치 전용의 트레이(10)를 사용하여도 좋다.
또한, 도 7a의 절연층(112)의 형성 공정 후, 절연층(112)이 형성된 단결정 반도체 기판(110)을 트레이(10)로부터 꺼내고, 이 단결정 반도체 기판(110)을 초음파 세정 등의 세정 처리를 행하여, 세정 처리 후, 청정한 다른 트레이(10)에 단결정 반도체 기판(110)을 배치할 수도 있다.
또한, 도 7b의 손상 영역(113)의 형성 공정 후, 손상 영역(113)이 형성된 단결정 반도체 기판(110)을 트레이(10)로부터 꺼내고, 이 단결정 반도체 기판(110)을, 초음파 세정 등의 세정 처리를 행하여, 세정 처리 후, 청정한 다른 트레이(10)에 단결정 반도체 기판(110)을 배치할 수도 있다.
(실시형태 2)
본 실시형태에서는, 단결정 반도체 기판의 재생 처리에 대하여 설명한다. 도 8b에 도시하는 단결정 반도체층(115)이 분리된 단결정 반도체 기판(117)을 재생 처리한다. 도 11a 내지 도 11d를 사용하여, 단결정 반도체 기판의 재생 처리를 설명한다.
도 8b의 공정 후, 도 11a에 도시하는 바와 같이, 단결정 반도체 기판(117) 주위에는 볼록부(117a)가 형성되고, 이 볼록부(117a) 위에, 베이스 기판(101)에 접합되지 않는, 절연막(112b, 112a) 및 접합층(114)이 남는다.
우선, 절연막(112b, 112a) 및 접합층(114)을 제거하는 에칭 처리를 행한다. 이들 막이, 산화실리콘, 산질화실리콘, 질산화실리콘으로 형성되는 경우, 플루오르화수소를 사용한 웨트 에칭 처리를 행한다. 이 에칭 처리에 의하여, 도 11b에 도시하는 바와 같이, 단결정 반도체 기판(117)이 얻어진다. 도 11c는, 도 11b의 쇄선XY에 있어서의 단면도이다.
다음에, 도 11b 및 도 11c에 도시하는 단결정 반도체 기판(117)을 에칭 처리하여, 볼록부(117a) 및 단결정 반도체층(115)의 분리 면(117b)을 제거한다. 도 11c의 파선으로 둘러싼 부분은, 이 에칭 처리에 의하여, 제거해야 하는 부분을 가리킨다. 이 에칭에 의하여, 단결정 반도체 기판(117)에 남은 손상 영역(113)과 같은 수소를 과잉으로 포함하는 영역을 제거한다. 단결정 반도체 기판(117)의 에칭 처리는 웨트 에칭 처리가 바람직하고, 에칭액으로서 수산화테트라메틸암모늄(tetramethylammonium hydroxide, 약칭: TMAH) 용액을 사용할 수 있다.
단결정 반도체 기판(117)을 에칭 처리하여, 도 11c에 도시하는 볼록부(117a), 분리 면(117b), 및 손상 영역(113)을 제거한 후, 그 표면을 연마하여, 도 11d에 도시하는 바와 같은 평활한 표면을 가지는 단결정 반도체 기판(118)으로 한다. 이 단결정 반도체 기판(118)을 도 2에 도시하는 단결정 반도체 기판(110)으로서 재이용할 수 있다.
연마 처리에는, 화학 기계 연마(Chemical Mechanical Polishing, 약칭: CMP)를 사용할 수 있다. 단결정 반도체 기판(118) 표면을 평활하게 하기 위하여, 1㎛ 내지 10㎛ 정도 연마하는 것이 바람직하다. 연마 후에는, 단결정 반도체 기판(118) 표면에 연마 입자 등이 남으므로, 플루오르화수소 세정이나 RCA 세정을 행 한다. 또한, RCA 세정이란, 미국RCA사가 개발한 반도체 기판용의 세정 방법이며, 과산화 수소를 기초로, 알칼리나 산을 가한 약액을 고온에서 사용하는 세정 방법이다.
단결정 반도체 기판(118)을 재이용함으로써, 반도체 기판(100)의 재료 비용을 삭감할 수 있다.
(실시형태 3)
본 실시형태에서는, 반도체 기판(100)을 사용한 반도체 장치의 제작 방법의 일례로서, 반도체 소자의 하나인 박막 트랜지스터를 제작하는 방법을 설명한다. 복수의 박막 트랜지스터를 조합함으로써, 각종 반도체 장치가 형성된다. 본 실시형태에서는, 실시형태 1의 제작 방법으로 제작한 반도체 기판(100)을 사용한다.
우선, 도 12a에 도시하는 바와 같이, 베이스 기판(101) 위의 단결정 반도체층(116)을 에칭에 의하여 원하는 형상으로 가공(패터닝)함으로써, 반도체막(603, 604)을 형성한다.
반도체막(603, 604)에는, 임계값 전압을 제어하기 위하여, 붕소, 알루미늄, 갈륨 등의 p형 불순물, 혹은 인, 비소 등의 n형 불순물이 첨가되어도 좋다. 예를 들어, p형을 부여하는 불순물로서 붕소를 첨가하는 경우, 5×1016cm-3 이상 1×1017cm-3 이하의 농도로 첨가하면 좋다. 임계값 전압을 제어하기 위한 불순물의 첨가는, 단결정 반도체층(116)에 대하여 행하여도 좋고, 반도체막(603, 604)에 대하여 행하여도 좋다. 또한, 임계값 전압을 제어하기 위한 불순물의 첨가를, 단결정 반도체 기판(110)에 대하여 행하여도 좋다. 혹은, 불순물의 첨가를, 임계값 전압을 대충 조정하기 위해 단결정 반도체 기판(110)에 대하여 행하고, 임계값 전압을 미조정(微調整)하기 위하여, 단결정 반도체층(116)에 대하여, 혹은 반도체막(603, 604)에 대하여도 행하도록 하여도 좋다.
또한, 반도체막(603, 604)을 형성한 후, 게이트 절연막(606)을 형성하기 전에 수소화 처리를 행하여도 좋다. 수소화 처리는, 예를 들어, 수소 분위기 중에 있어서 350℃, 2시간 정도 행한다.
다음에, 도 12b에 도시하는 바와 같이, 반도체막(603, 604)을 덮도록, 게이트 절연막(606)을 형성한다. 게이트 절연막(606)은, 고밀도 플라즈마 처리를 행함으로써 반도체막(603, 604) 표면을 산화 혹은 질화함으로써 형성할 수 있다. 고밀도 플라즈마 처리는, 예를 들어, He, Ar, Kr, Xe 등의 희소 가스와 산소, 산화질소, 암모니아, 질소, 수소 등의 혼합 가스를 사용하여 행한다. 이 경우, 플라즈마의 여기를 마이크로파의 도입에 의하여 행함으로써, 저전자 온도에서 고밀도의 플라즈마를 생성할 수 있다. 상술한 바와 같은 고밀도 플라즈마로 생성된 산소 라디칼(OH 라디칼을 포함하는 경우도 있다)이나 질소 라디칼(NH 라디칼을 포함하는 경우도 있다)에 의하여, 반도체막 표면을 산화 혹은 질화함으로써, 1nm 내지 20nm, 바람직하게는 5nm 내지 10nm의 절연막이 반도체막에 접하도록 형성된다. 이 5nm 내지 10nm의 절연막을 게이트 절연막(606)으로서 사용한다.
상술한 고밀도 플라즈마 처리에 의한 반도체막의 산화 혹은 질화는 고상 반응으로 진행되기 때문에, 게이트 절연막(606)과 반도체막(603, 604)의 계면 준위 밀도를 극히 낮게 할 수 있다. 또한, 고밀도 플라즈마 처리에 의하여 반도체막을 직접 산화 혹은 질화함으로써, 형성되는 절연막의 두께의 변동을 억제할 수 있다. 또한, 반도체막이 결정성을 가지는 경우, 고밀도 플라즈마 처리를 사용하여 반도체막 표면을 고상 반응으로 산화시킴으로써, 결정립계에 있어서만 산화가 빨리 진행되는 것을 억제하고, 균일성이 좋게, 계면 준위 밀도가 낮은 게이트 절연막을 형성할 수 있다. 고밀도 플라즈마 처리에 의하여 형성된 절연막을, 게이트 절연막의 일부 혹은 전부에 포함하여 형성되는 트랜지스터는, 특성의 변동을 억제할 수 있다.
혹은, 반도체막(603, 604)을 열 산화시킴으로써, 게이트 절연막(606)을 형성하도록 하여도 좋다. 또한, 플라즈마 CVD법 혹은 스퍼터링법 등을 사용하여, 산화실리콘, 질산화실리콘, 질화실리콘, 산화하프늄, 산화알루미늄 혹은 산화탄탈을 포함하는 막을, 단층으로, 혹은 적층으로 형성함으로써, 게이트 절연막(606)을 형성하여도 좋다.
혹은, 수소를 포함하는 게이트 절연막(606)을 형성한 후, 350℃ 이상 450℃ 이하의 온도에서 가열 처리를 행함으로써, 게이트 절연막(606) 중에 포함되는 수소를 반도체막(603, 604) 중에 확산시키도록 하여도 좋다. 이 경우, 게이트 절연막(606)은, 프로세스 온도를 350℃ 이하에서, 플라즈마 CVD법으로 질화실리콘 혹은 질산화실리콘을 퇴적함으로써, 형성하면 좋다. 반도체막(603, 604)에 수소를 공급함으로써, 반도체막(603, 604) 중, 및 게이트 절연막(606)과 반도체막(603, 604) 계면에서의, 포획 중심(trapping center)이 되는 결함을 효과적으로 저감시킬 수 있다.
다음에, 도 12c에 도시하는 바와 같이, 게이트 절연막(606) 위에 도전막을 형성한 후, 상기 도전막을 소정의 형상으로 가공(패터닝)함으로써, 반도체 막(603, 604)의 위쪽에 전극(607)을 형성한다. 도전막의 형성에는 CVD법, 스퍼터링법 등을 사용할 수 있다. 도전막은, 탄탈(Ta), 텅스텐(W), 티타늄(Ti), 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 크롬(Cr), 니오븀(Nb) 등을 사용할 수 있다. 또한, 상기 금속을 주성분으로 하는 합금을 사용하여도 좋고, 상기 금속을 포함하는 화합물을 사용하여도 좋다. 또한, 반도체막에 도전성을 부여하는 인 등의 불순물 원소를 도핑한, 다결정 실리콘 등의 반도체를 사용하여 형성하여도 좋다.
또한, 본 실시형태에서는, 전극(607)을 단층의 도전막으로 형성하지만, 본 실시형태는 이 구성에 한정되지 않는다. 전극(607)은 적층된 복수의 도전막으로 형성되어도 좋다. 2개의 도전막의 조합으로서, 1층째에 질화탄탈 혹은 탄탈(Ta)을, 2층째에 텅스텐(W)을 사용할 수 있다. 상기 예 외에, 질화텅스텐과 텅스텐, 질화몰리브덴과 몰리브덴, 알루미늄과 탄탈, 알루미늄과 티타늄 등을 들 수 있다. 텅스텐이나 질화탄탈은 내열성이 높기 때문에, 2층의 도전막을 형성한 후의 공정에 있어서, 열 활성화를 목적으로 한 가열 처리를 행할 수 있다. 또한, 2층의 도전막의 조합으로서, 예를 들어, n형을 부여하는 불순물이 도핑된 실리콘과 니켈실리사이드, n형을 부여하는 불순물이 도핑된 Si와 WSix 등도 사용할 수 있다.
3개 이상의 도전막을 적층하는 3층 구조의 경우는, 몰리브덴막과 알루미늄막과 몰리브덴막의 적층 구조를 채용하면 좋다.
또한, 전극(607)을 형성할 때 사용하는 마스크로서, 레지스트 대신에 산화실리콘, 질산화실리콘 등을 마스크로서 사용하여도 좋다. 이 경우, 패터닝하여 산화실리콘, 질산화실리콘 등의 마스크를 형성하는 공정이 추가되지만, 에칭을 할 때 마스크의 막 감소가 레지스트보다 적기 때문에, 원하는 폭을 가지는 전극(607)을 형성할 수 있다. 또한, 마스크를 사용하지 않고, 액적 토출법을 사용하여 선택적으로 전극(607)을 형성하여도 좋다.
또한, 액적 토출법이란, 소정의 조성물을 포함하는 액적을 세공(pore)으로부터 토출 혹은 분출함으로써 소정의 패턴을 형성하는 방법을 의미하고, 잉크젯법 등이 그 범주에 포함된다.
또한, 전극(607)은, 도전막을 형성한 후, ICP(Inductively Coupled Plasma: 유도 결합형 플라즈마) 에칭법을 사용하여, 에칭 조건(코일형 전극층에 인가되는 전력량, 기판 측의 전극층에 인가되는 전력량, 기판 측의 전극 온도 등)을 적절히 조절함으로써, 원하는 테이퍼 형상을 가지도록 에칭할 수 있다. 또한, 테이퍼 형상은, 마스크의 형상에 따라 각도 등을 제어할 수 있다. 또한, 에칭용 가스로서는, 염소, 염화붕소, 염화실리콘 혹은 사염화탄소 등의 염소계 가스, 테트라플루오로카본, 불화유황 혹은 불화질소 등의 불소계 가스 혹은 산소를 적절히 사용할 수 있다.
다음에, 도 12d에 도시하는 바와 같이, 전극(607)을 마스크로 하여 일 도전형을 부여하는 불순물 원소를 반도체막(603, 604)에 첨가한다. 본 실시형태에서는, 반도체막(604)에 p형을 부여하는 불순물 원소(예를 들어, 붕소)를, 반도체 막(603)에 n형을 부여하는 불순물 원소(예를 들어, 인 혹은 비소)를 첨가한다. 또한, p형을 부여하는 불순물 원소를 반도체막(604)에 첨가할 때, n형 불순물이 첨가되는 반도체막(603)은 마스크 등으로 덮고, p형을 부여하는 불순물 원소의 첨가가 선택적으로 행해지도록 한다. 한편, n형을 부여하는 불순물 원소를 반도체막(603)에 첨가할 때, p형 불순물이 첨가되는 반도체막(604)은 마스크 등으로 덮고, n형을 부여하는 불순물 원소를 반도체막(603)에 첨가할 때, p형 불순물이 첨가되는 반도체막(604)은 마스크 등으로 덮고, n형을 부여하는 불순물 원소의 첨가가 선택적으로 행해지도록 한다. 혹은, 먼저 반도체 막(603, 604)에 p형 혹은 n형 중 어느 한쪽을 부여하는 불순물 원소를 첨가한 후, 한쪽의 반도체막에만 선택적으로 더 높은 농도로 p형 혹은 n형 중의 다른 쪽을 부여하는 불순물 원소의 어느 하나를 첨가하도록 하여도 좋다. 상기 불순물의 첨가에 의하여, 반도체막(603)에 불순물 영역(608), 반도체막(604)에 불순물 영역(609)이 형성된다.
다음에, 도 13a에 도시하는 바와 같이, 전극(607) 측면에 사이드 월(610)을 형성한다. 사이드 월(610)은, 예를 들어, 게이트 절연막(606) 및 전극(607)을 덮도록 새로 절연막을 형성하고, 수직 방향을 주체로 한 이방성 에칭에 의하여, 새로 형성된 상기 절연막을 부분적으로 에칭함으로써, 형성할 수 있다. 상기 이방성 에칭에 의하여, 새로 형성된 절연막이 부분적으로 에칭되어, 전극(607) 측면에 사이드 월(610)이 형성된다. 또한, 상기 이방성 에칭에 의하여, 게이트 절연막(606)도 부분적으로 에칭하여도 좋다. 사이드 월(610)을 형성하기 위한 절연막은, 플라즈마 CVD법이나 스퍼터링법 등에 의하여, 실리콘막, 산화실리콘막, 질산화실리콘막이 나, 유기 수지 등의 유기 재료를 포함하는 막을, 단층 혹은 적층하여 형성할 수 있다. 본 실시형태에서는, 막 두께 100nm의 산화실리콘막을 플라즈마 CVD법에 의하여 형성한다. 또한, 에칭 가스로서는, CHF3와 헬륨의 혼합 가스를 사용할 수 있다. 또한, 사이드 월(610)을 형성하는 공정은, 이들에 한정되지 않는다.
다음에, 도 13b에 도시하는 바와 같이, 전극(607) 및 사이드 월(610)을 마스크로 하여, 반도체막(603, 604)에 일 도전형을 부여하는 불순물 원소를 첨가한다. 또한, 반도체막(603, 604)에는, 각각, 상기 공정으로 첨가한 불순물 원소와 같은 도전형 불순물 원소를 더 높은 농도로 첨가한다. 또한, p형을 부여하는 불순물 원소를 반도체막(604)에 첨가할 때, n형의 불순물이 첨가되는 반도체막(603)은 마스크 등으로 덮어, p형을 부여하는 불순물 원소의 첨가가 선택적으로 행해지도록 한다. 한편, n형을 부여하는 불순물 원소를 반도체막(603)에 첨가할 때, p형 불순물이 첨가되는 반도체막(604)은 마스크 등으로 덮어, n형을 부여하는 불순물 원소의 첨가가 선택적으로 행해지도록 한다.
상기 불순물 원소의 첨가에 의하여, 반도체막(603)에, 한 쌍의 고농도 불순물 영역(611)과, 한 쌍의 저농도 불순물 영역(612)과, 채널 형성 영역(613)이 형성된다. 또한, 상기 불순물 원소의 첨가에 의하여, 반도체막(604)에, 한 쌍의 고농도 불순물 영역(614)과, 한 쌍의 저농도 불순물 영역(615)과, 채널 형성 영역(616)이 형성된다. 고농도 불순물 영역(611, 614)은 소스 혹은 드레인으로서 기능하고, 저농도 불순물 영역(612, 615)은 LDD(Lightly Doped Drain)영역으로서 기능한다.
또한, 반도체막(604) 위에 형성된 사이드 월(610)과, 반도체막(603) 위에 형성된 사이드 월(610)은, 캐리어가 이동하는 방향에 있어서의 폭이 같은 폭이 되도록 형성되어도 좋지만, 상기 폭이 상이한 폭이 되도록 형성하여도 좋다. p형 트랜지스터가 되는 반도체막(604) 위의 사이드 월(610)의 폭은, n형 트랜지스터가 되는 반도체막(603) 위의 사이드 월(610)의 폭보다 길게 하면 좋다. 왜냐하면, p형 트랜지스터에 있어서 소스 및 드레인을 형성하기 위하여 주입되는 붕소는, 확산되기 쉽고, 단채널 효과(short channel effect)를 유발하기 쉽기 때문이다. p형 트랜지스터에 있어서, 사이드 월(610)의 폭을 더 길게 함으로써, 소스 및 드레인에 고농도의 붕소를 첨가할 수 있고, 소스 및 드레인을 저저항화할 수 있다.
다음에, 소스 및 드레인을 더 저저항화하기 위하여, 반도체막(603, 604)을 실리사이드화함으로써, 실리사이드 층을 형성하여도 좋다. 실리사이드화는, 반도체막에 금속을 접촉시켜, 가열 처리, GRTA법, LRTA법 등에 의하여, 반도체층 중의 실리콘과 금속을 반응시켜 행한다. 실리사이드 층으로서는, 코발트 실리사이드 혹은 니켈 실리사이드를 사용하면 좋다. 반도체막(603, 604)의 두께가 얇은 경우에는, 이 영역의 반도체막(603, 604)의 저부까지 실리사이드 반응을 진행시켜도 좋다. 실리사이드화에 사용하는 금속의 재료로서, 티타늄(Ti), 니켈(Ni), 텅스텐(W), 몰리브덴(Mo), 코발트(Co), 지르코늄(Zr), 하프늄(Hf), 탄탈(Ta), 바나듐(V), 네오디뮴(Nd), 크롬(Cr), 백금(Pt), 팔라듐(Pd) 등을 사용할 수 있다. 또한, 레이저 조사나 램프 등의 광 조사에 의하여 실리사이드를 형성하여도 좋다.
상술한 일련의 공정에 의하여, n채널형 트랜지스터(617)와, p채널형 트랜지 스터(618)가 형성된다.
다음에, 도 13c에 도시하는 바와 같이, 트랜지스터(617, 618)를 덮도록 절연막(619)을 형성한다. 절연막(619)은, 반드시 형성할 필요는 없지만, 절연막(619)을 형성함으로써, 알칼리 금속이나 알칼리 토류 금속 등의 불순물이 트랜지스터(617, 618)에 침입하는 것을 방지할 수 있다. 구체적으로는, 절연막(619)으로서, 질화실리콘, 질산화실리콘, 질화알루미늄, 산화알루미늄, 산화실리콘 등을 사용하는 것이 바람직하다. 본 실시형태에서는, 막 두께가 600nm 정도의 질산화실리콘막을 절연막(619)으로서 사용한다. 이 경우, 상기 수소화 공정은, 상기 질산화실리콘막을 형성한 후에 행하여도 좋다.
다음에, 트랜지스터(617, 618)를 덮도록, 절연막(619) 위에 절연막(620)을 형성한다. 절연막(620)은, 폴리이미드, 아크릴, 폴리이미드, 벤조시클로부텐, 폴리아미드, 에폭시 등의 내열성을 가지는 유기 재료를 사용할 수 있다. 또한, 상기 유기 재료 외에, 저유전율 재료(low-k 재료), 실록산계 수지, 산화실리콘, 질화실리콘, 질산화실리콘, PSG(인 유리), BPSG(붕소 인 유리), 알루미나 등을 사용할 수 있다. 실록산계 수지는, 치환기에 수소 외에, 불소, 알킬기, 혹은 방향족 탄화 수소 중 적어도 1종을 가져도 좋다. 또한, 이들 재료로 형성되는 절연막을 복수 적층시킴으로써, 절연막(620)을 형성하여도 좋다. 절연막(620)은, 그 표면을 CMP법 등에 의하여 평탄화시켜도 좋다.
또한, 실록산계 수지란, 실록산계 재료를 출발 재료로 하여 형성된 Si-O-Si 결합을 포함하는 수지에 상당한다. 실록산계 수지는, 치환기에 수소 외에, 불소, 알킬기, 혹은 방향족 탄화수소 중, 적어도 1종을 가져도 좋다.
절연막(620)의 형성에는, 그 재료에 따라, CVD법, 스퍼터링법, SOG법, 스핀코팅법, 딥, 스프레이 도포, 액적 토출법(잉크젯법, 스크린 인쇄, 오프셋 인쇄 등), 닥터 나이프, 롤 코터, 커튼 코터, 나이프 코터 등을 사용할 수 있다.
다음에, 도 14에 도시하는 바와 같이, 반도체막(603, 604)이 각각 일부 노출되도록 절연막(619, 620)에 콘택트 홀을 형성한다. 그리고, 상기 콘택트 홀을 통하여 반도체막(603, 604)에 접하는 도전막(621, 622)을 형성한다. 콘택트 홀 개구시의 에칭에 사용되는 가스는 CHF3와 He의 혼합 가스를 사용하지만, 이것에 한정되지 않는다.
도전막(621, 622)은 CVD법이나 스퍼터링법 등에 의하여 형성할 수 있다. 구체적으로 도전막(621, 622)으로서 알루미늄(Al), 텅스텐(W), 티타늄(Ti), 탄탈(Ta), 몰리브덴(Mo), 니켈(Ni), 백금(Pt), 구리(Cu), 금(Au), 은(Ag), 망간(Mn), 네오디뮴(Nd), 탄소(C), 실리콘(Si) 등을 사용할 수 있다. 또한 상기 금속을 주성분으로 하는 합금을 사용하여도 좋고, 상기 금속을 포함하는 화합물을 사용하여도 좋다. 도전막(621, 622)은 상기 금속이 사용된 막을 단층 혹은 복수 적층시켜 형성할 수 있다.
알루미늄을 주성분으로 하는 합금의 예로서, 알루미늄을 주성분으로 하고 니켈을 포함하는 합금을 들 수 있다. 또한, 알루미늄을 주성분으로 하고, 니켈과, 탄소 혹은 실리콘의 한쪽 혹은 양쪽 모두를 포함하는 합금도 예로 들 수 있다. 알 루미늄이나 알루미늄실리콘은 저항값이 낮고, 가격이 저렴하기 때문에, 도전막(621, 622)을 형성하는 재료로서 최적이다. 특히, 알루미늄실리콘(Al-Si)막은 도전막(621, 622)을 패터닝으로 형성할 때, 레지스트 베이크에 있어서의 힐록(hillock)의 발생을 알루미늄막과 비교하여 방지할 수 있다. 또한, 실리콘(Si) 대신에, 알루미늄막에 0.5% 정도의 Cu를 혼입시켜도 좋다.
도전막(621, 622)은 예를 들어, 배리어 막과 알루미늄실리콘(A1-Si)막과 배리어막의 적층 구조, 배리어막과 알루미늄실리콘(Al-Si)막과 질화티타늄막과 배리어 막의 적층 구조를 채용하면 좋다. 또한, 배리어 막은, 티타늄, 티타늄의 질화물, 몰리브덴 혹은 몰리브덴의 질화물을 사용하여 형성된 막이다. 알루미늄실리콘(Al-Si)막을 사이에 끼우도록 배리어 막을 형성하면, 알루미늄이나 알루미늄실리콘의 힐록의 발생을 더 방지할 수 있다. 또한, 환원성이 높은 원소인 티타늄을 사용하여 배리어막을 형성하면, 반도체막(603, 604) 위에 얇은 산화막이 형성되어 있다고 하여도, 배리어막에 포함되는 티타늄이 이 산화막을 환원하여, 도전막(621, 622)과 반도체막(603, 604) 각각이 양호한 콘택트를 취할 수 있다. 또한 배리어막을 복수 적층되도록 하여 사용하여도 좋다. 이 경우, 예를 들어, 도전막(621, 622)을 하층에서 Ti, 질화티타늄, Al-Si, Ti, 질화티타늄의 순서로 적층된 5층 구조로 할 수 있다.
또한, 도전막(621, 622)으로서, WF6가스와 SiH4가스를 사용하여 화학 기상 성장법으로 형성한 텅스텐실리사이드를 사용하여도 좋다. 또한, WF6를 수소 환원하 여 형성한 텅스텐을, 도전막(621, 622)으로서 사용하여도 좋다.
또한, 도전막(621)은 n채널형 트랜지스터(617)의 고농도 불순물 영역(611)에 접속된다. 도전막(622)은 p채널형 트랜지스터(618)의 고농도 불순물 영역(614)에 접속된다.
도 14에는, n채널형 트랜지스터(617) 및 p채널형 트랜지스터(618)의 상면도가 도시된다. 다만, 도 14에서는 도전막(621, 622), 절연막(619, 620)을 생략한 도면을 도시한다.
또한, 본 실시형태에서는, n채널형 트랜지스터(617)와 p채널형 트랜지스터(618)가 각각 게이트로서 기능하는 전극(607)을 하나씩 가지는 경우를 예시하지만, 본 발명은 이 구성에 한정되지 않는다. 본 발명에서 제작되는 트랜지스터는, 게이트로서 기능하는 전극을 복수 가지고, 또 상기 복수의 전극이 전기적으로 접속되는 멀티 게이트 구조를 가져도 좋다.
또한, 본 발명에서 제작되는 반도체 장치가 가지는 트랜지스터는, 게이트 프레이너 구조를 가져도 좋다.
또한, SOI 기판이 가지는 반도체막은, 대략 단결정과 비슷한 막이 얻어진다. 따라서, 다결정 반도체막과 비교하여, 배향의 변동이 작으므로 트랜지스터의 임계값 전압의 변동을 작게 할 수 있다. 또한, 다결정의 반도체막과는 달리 결정립계가 거의 보이지 않으므로, 결정립계에 기인하는 리크 전류를 억제하고, 반도체 장치의 전력 절약화를 실현할 수 있다. 그리고 레이저 결정화에 의하여 얻어지는 다결정 반도체막에서는, 빔 스폿 내의 에너지 밀도의 분포에 기인하여, 반도체막 표 면에 돌기(리지)가 형성되기 쉽다. 그러나, SOI 기판이 가지는 반도체막은, 접합으로 인하여 생긴 반도체막 내의 결함을 수복할 수 있을 정도로, 낮은 에너지 밀도에서 조사하면 좋다. 따라서, SOI 기판이 가지는 반도체막 표면의 평탄성은, 레이저 결정화에 의하여 얻어지는 다결정 반도체막과 비교하여 비약적으로 높으므로, SOI 기판이 가지는 반도체막 위에 형성되는 게이트 절연막의 막 두께를 5nm 내지 50nm 정도까지 얇게 할 수 있다. 따라서, 게이트 전압을 억제하면서도 높은 온(on) 전류를 얻을 수 있다. 또한, 레이저 결정화에 의하여 얻어지는 다결정 반도체막을 사용하는 경우, 높은 이동도를 가지기 위하여, 레이저 광의 주사 방향을 따라 트랜지스터가 가지는 반도체막의 배치를 결정할 필요가 있었지만, SOI 기판이 가지는 반도체막을 사용하는 경우에는 그럴 필요가 없으므로, 반도체 장치의 설계에 있어서 제약이 적게 된다.
[실시예 1]
본 실시예에서는, 본 발명의 반도체 장치가 가지는 각종 회로의 구체적인 구성에 대하여, 인버터를 예로 들어 설명한다. 인버터의 회로도를 도 15a에, 또한 도 15a에 도시하는 인버터의 상면도를 도 15b에, 일례로서 도시한다.
도 15a에 도시하는 인버터는, p채널형 트랜지스터(2001)와, n채널형 트랜지스터(2002)를 가진다. 트랜지스터(2001)와 트랜지스터(2002)는 직렬로 접속된다. 구체적으로는, 트랜지스터(2001)의 드레인과, 트랜지스터(2002)의 드레인이 접속된다. 그리고, 트랜지스터(2001)의 드레인 및 트랜지스터(2002)의 드레인의 전위는, 출력 단자OUT에 인가된다.
또한, 트랜지스터(2001)의 게이트와 트랜지스터(2002)의 게이트는 접속된다. 그리고, 입력 단자IN에 입력된 신호의 전위는, 트랜지스터(2001)의 게이트 및 트랜지스터(2002)의 게이트에 인가된다. 트랜지스터(2001)의 소스에는 하이(high) 레벨의 전압VDD가 인가되고, 트랜지스터(2002)의 소스에는 로(low) 레벨의 전압VSS가 인가된다.
도 15b에 도시하는 인버터에서는, 트랜지스터(2001)는 반도체막(2010)을 가지고, 트랜지스터(2002)는 반도체막(2008)을 가진다. 또한, 트랜지스터(2001)의 드레인과, 트랜지스터(2002)의 드레인은, 배선(2003)을 통하여 전기적으로 접속된다. 그리고 배선(2003)은 배선(2004)에 접속된다. 따라서, 트랜지스터(2001)의 드레인 및 트랜지스터(2002)의 드레인의 전위는, 배선(2003) 및 배선(2004)을 통하여, 출력 단자OUT의 전위로서 후단의 회로에 인가된다.
또한, 도 15b에 도시하는 인버터에서는, 배선(2005)의 일부가 트랜지스터(2001)의 게이트 및 트랜지스터(2002)의 게이트로서 기능한다. 그리고, 배선(2005)에 인가된 전위가, 입력 단자IN의 전위로서 트랜지스터(2001)의 게이트 및 트랜지스터(2002)의 게이트에 인가된다. 그리고, 트랜지스터(2001)의 소스에는, 배선(2006)을 통하여 전압VDD가 인가되고, 트랜지스터(2002)의 소스에는, 배선(2007)을 통하여 전압VSS가 인가된다.
본 실시예에서는, 상기 실시형태와 적절히 조합하여 실시할 수 있다.
[실시예 2]
본 실시예에서는, 본 발명의 반도체 장치가 가지는 각종 회로의 구체적인 구 성에 대하여, NAND를 예로 들어 설명한다. NAND 회로도를 도16a에, 또한, 도 16a에 도시하는 NAND의 상면도를 도 16b에, 일례로서 도시한다.
도 16a에 도시하는 NAND는, p채널형 트랜지스터(3001, 3002)와, n채널형 트랜지스터(3003, 3004)를 가진다. 트랜지스터(3001)와, 트랜지스터(3003)와, 트랜지스터(3004)는, 순차로 직렬로 접속된다. 또한, 트랜지스터(3001)와, 트랜지스터(3002)는 병렬로 접속된다.
구체적으로, 트랜지스터(3001)의 소스와 드레인은, 한쪽에는 하이 레벨의 전압VDD가 인가되고, 다른 쪽은 출력 단자OUT에 접속된다. 트랜지스터(3002)의 소스와 드레인은, 한쪽에는 하이 레벨의 전압VDD가 인가되고, 다른 쪽은 출력 단자OUT에 접속된다. 트랜지스터(3004)의 소스와 드레인은, 한쪽에는 로 레벨의 전압VSS가 인가된다. 트랜지스터(3003)의 소스와 드레인은, 한쪽은 출력 단자OUT에 접속된다. 그리고, 트랜지스터(3003)의 소스와 드레인의 다른 쪽과, 트랜지스터(3004)의 소스와 드레인의 다른 쪽이 접속된다. 트랜지스터(3001)의 게이트와, 트랜지스터(3003)의 게이트에는, 입력 단자IN1의 전위가 인가된다. 또한, 트랜지스터(3002)의 게이트와, 트랜지스터(3004)의 게이트에는, 입력 단자IN2의 전위가 인가된다.
도 16b에 도시하는 NAND는, 병렬로 접속되는 트랜지스터(3001, 3002)가, 반도체막(3005)을 공유한다. 또한, 직렬로 접속되는 트랜지스터(3003, 3004)가, 반도체막(3006)을 공유한다. 또한, 배선(3007)의 일부는 트랜지스터(3001)의 게이트 및 트랜지스터(3003)의 게이트로서 기능한다. 그리고 배선(3007)에 인가된 전위 가, 입력 단자IN1의 전위로서 트랜지스터(3001)의 게이트 및 트랜지스터(3003)의 게이트에 인가된다. 배선(3008)의 일부는 트랜지스터(3002)의 게이트 및 트랜지스터(3004)의 게이트로서 기능한다. 그리고 배선(3008)에 인가된 전위가, 입력 단자IN2의 전위로서 트랜지스터(3002)의 게이트 및 트랜지스터(3004)의 게이트에 인가된다.
하이 레벨의 전위VDD는, 배선(3009)을 통하여 트랜지스터(3001)의 소스와 드레인의 한쪽, 및 트랜지스터(3002)의 소스와 드레인의 한쪽에 인가된다. 또한, 로 레벨의 전위VSS는, 배선(3010)을 통하여 트랜지스터(3004)의 소스와 드레인의 한쪽에 인가된다. 트랜지스터(3001)의 소스와 드레인의 다른 쪽, 트랜지스터(3002)의 소스와 드레인의 다른 쪽, 및 트랜지스터(3003)의 소스와 드레인의 한쪽은, 그 전위가 배선(3011) 및 배선(3012)을 통하여 출력 단자OUT의 전위로서 후단의 회로에 인가된다.
본 실시예는, 상기 실시형태 혹은 실시예와 적절히 조합하여 실시할 수 있다.
[실시예 3]
본 실시예에서는, 본 발명의 반도체 장치의 하나인 RF 태그의 구성에 대하여 설명한다. 도 17a는 본 발명의 RF 태그의 일 형태를 도시하는 블록도이다. 도 17a에 있어서 RF 태그(500)는, 안테나(501)와, 집적 회로(502)를 가진다. 집적 회로(502)는, 전원 회로(503), 복조 회로(504), 변조 회로(505), 레귤레이터(506), 제어 회로(507), 메모리(509)를 가진다.
질문기로부터 전파가 송신되면, 안테나(501)에 있어서 상기 전파가 교류 전압으로 변환된다. 전원 회로(503)에서는, 안테나(501)에서 공급되는 교류 전압을 정류하여, 전원용의 전압을 생성한다. 전원 회로(503)에 있어서 생성된 전원용의 전압은, 제어 회로(507)와 레귤레이터(506)에 인가된다. 레귤레이터(506)는, 전원 회로(503)로부터의 전원용 전압을 안정화시키거나, 혹은 그 높이를 조정한 후, 집적 회로(502) 내의 복조 회로(504), 변조 회로(505), 제어 회로(507) 혹은 메모리(509) 등의 각종 회로에 공급한다.
복조 회로(504)는, 안테나(501)에서 공급되는 교류 전압을 복조하여 신호를 생성하고, 후단의 제어 회로(507)에 출력한다. 제어 회로(507)는 복조 회로(504)로부터 입력된 신호에 따라 연산 처리를 행하여, 별도 신호를 생성한다. 상기 연산 처리를 행할 때, 메모리(509)는 1차 캐시 메모리 혹은 2차 캐시 메모리로서 사용할 수 있다. 또한, 제어 회로(507)는, 복조 회로(504)로부터 입력된 신호를 해석하고, 질문기로부터 송신된 명령의 내용에 따라, 메모리(509) 내의 정보의 출력, 혹은 메모리(509) 내에 있어서의 명령의 내용을 보존한다. 제어 회로(507)로부터 출력되는 신호는 부호화되고, 변조 회로(505)에 송신된다. 변조 회로(505)는 상기 신호에 따라 안테나(501)가 수신하는 전파를 변조한다. 안테나(501)에서 변조된 전파는 질문기에서 수신된다. 그리고 RF 태그(500)로부터 출력된 정보를 얻을 수 있다.
이러한 RF 태그(500)와 질문기의 통신은, 캐리어(반송파)로서 사용하는 전파를 변조함으로써 행해진다. 캐리어는, 125kHz, 13.56MHz, 950MHz 등 규격에 따라 다양하다. 또한, 변조 방식도 규격에 따라 진폭 변조, 주파수 변조, 위상 변조 등 다양한 방식이 있지만, 규격에 맞는 변조 방식이라면 어느 변조 방식을 사용하여도 좋다.
신호의 전송 방식은, 캐리어의 파장에 따라, 전자 결합 방식, 전자 유도 방식, 마이크로파 방식 등 다양한 종류로 분류할 수 있다.
메모리(509)는 비휘발성 메모리와 휘발성 메모리의 어느 쪽이라도 좋다. 메모리(509)로서, 예를 들어, SRAM, DRAM, 플래시 메모리, EEPROM, FeRAM 등을 사용할 수 있다.
본 실시예에서는, 안테나(501)를 가지는 RF 태그(500)의 구성에 대하여 설명하지만, 본 발명의 RF 태그는 반드시 안테나를 가지지 않아도 좋다. 또한, 도 17a에 도시하는 RF 태그에, 발진 회로 혹은 2차 전지를 형성하여도 좋다.
또한, 도 17a에서는, 안테나를 하나만 가지는 RF 태그의 구성에 대하여 설명하지만, 본 발명은 이 구성에 한정되지 않는다. 전력을 수신하기 위한 안테나와, 신호를 수신하기 위한 안테나의, 2개의 안테나를 가져도 좋다. 안테나가 하나면, 예를 들어, 950MHz의 전파에서 전력의 공급과 신호의 전송을 양쪽 모두 행하는 경우, 먼 곳까지 대전력이 전송되고, 다른 무선 기기의 수신 방해를 일으킬 가능성이 있다. 따라서, 전력의 공급은 전파의 주파수를 낮추어 근거리에서 행하는 것이 바람직하지만, 이 경우 통신 거리는 필연적으로 짧게 된다. 그러나 안테나가 2개 있으면, 전력을 공급하는 전파의 주파수와, 신호를 송신하기 위한 전파의 주파수를 나누어 사용할 수 있다. 예를 들어, 전력을 송신할 때는 전파의 주파수 13.56MHz 로 하여 자계(磁界)를 사용하고, 신호를 송신할 때는 전파의 주파수 950MHz로 하여 전계를 사용할 수 있다. 상술한 바와 같이, 기능에 맞추어 안테나를 나누어 씀으로써, 전력의 공급은 근거리만의 통신으로 하고, 신호의 전송은 원거리도 가능한 것으로 할 수 있다.
본 발명의 반도체 장치의 하나인 RF 태그는, 절연 표면을 가지는 기판 혹은 절연 기판 위에 접합된 단결정 반도체층(SOI층)으로 집적 회로(502)를 형성할 수 있으므로, 처리 속도의 고속화뿐만 아니라 저소비 전력화를 도모할 수 있다. 또한, 본 발명에서는 베이스 기판을 대형화하면서 생산성을 높일 수 있어, RF 태그 하나당의 가격을 억제할 수 있게 된다.
본 실시예는, 상기 실시형태 혹은 실시예와 적절히 조합하여 실시할 수 있다.
다음에, 본 발명의 반도체 장치의 하나인 CPU(Central Processing Unit)의 구성에 대하여 설명한다.
도 17b에, 본 실시예의 CPU의 구성을 블록도에 도시한다. 도 17b에 도시하는 CPU는, 기판(800) 위에, 연산 회로(801; ALU: Arithmetic logic unit), 연산 회로용 제어회로부(802; ALU Controller), 명령 해석부(803; Instruction Decoder), 인터럽트 제어부(804; Interrupt Controller), 타이밍 제어부(805; Timing Controller), 레지스터(806; Register), 레지스터 제어부(807; Register Controller), 버스 인터페이스(808; Bus I/F), 메모리(809), 메모리용 인터페이스(820)를 주로 가진다. 메모리(809) 및 메모리용 인터페이스(820)는, 다른 칩에 형성하여도 좋다. 물론, 도 17b에 도시하는 CPU는, 그 구성을 간략화하여 제시한 일례에 불과하고, 실제의 CPU는 그 용도에 따라 다종다양한 구성을 가진다.
버스 인터페이스(808)를 통하여 CPU에 입력된 명령은, 명령 해석부(803)에서 디코더된 후, 연산 회로용 제어부(802), 인터럽트 제어부804), 레지스터 제어부(807), 타이밍 제어부(805)에 입력된다. 연산 회로용 제어 회로부(802), 인터럽트 제어부(804), 레지스터 제어부(807), 타이밍 제어부(805)는, 디코더된 명령에 의거하여, 각종 제어를 행한다. 구체적으로 연산 회로용 제어부(802)는, 연산 회로(801)의 구동을 제어하기 위한 신호를 생성한다. 또한, 인터럽트 제어부(804)는, CPU의 프로그램 실행 중에, 외부의 입출력 장치나, 주변 회로로부터의 인터럽트 요구를, 그 우선도나 마스크 상태로 판단하여 처리한다. 레지스트 제어부(807)는, 레지스트(806)의 어드레스를 생성하여, CPU의 상태에 따라 레지스트(806)의 판독이나 기록을 행한다.
또한, 타이밍 제어부(805)는, 연산 회로(801), 연산 회로용 제어부(802), 명령 해석부(803), 인터럽트 제어부(804), 레지스트 제어부(807)의 동작 타이밍을 제어하는 신호를 생성한다. 예를 들어, 타이밍 제어부(805)는, 기준 클록 신호에 의거하여, 내부 클록 신호를 생성하는 내부 클록 생성부를 구비하여, 내부 클록 신호를 상기 각종 회로에 공급한다.
본 발명의 반도체 장치의 하나인 CPU는, 절연 표면을 가지는 기판 혹은 절연 기판 위에 접합된 단결정 반도체층(SOI층)에 의하여 집적 회로를 형성할 수 있으므로, 처리 속도의 고속화뿐만 아니라 저소비 전력화를 도모할 수 있다. 또한, 본 발명에서는 베이스 기판을 대형화하면서 생산성을 높일 수 있으므로, CPU 하나당의 가격을 억제할 수 있게 된다.
본 실시예는, 상기 실시형태 혹은 실시예와 적절히 조합하여 실시할 수 있다.
[실시예 4]
본 실시예에서는, 본 발명에서 제작되는 반도체 장치의 하나인, 액티브 매트릭스형 반도체 표시 장치의 구성에 대하여 설명한다.
액티브 매트릭스형 발광 장치는, 각 화소에 표시 소자에 상당하는 발광 소자가 형성된다. 발광 소자는 스스로 발광하기 때문에 시인성이 높고, 액정 표시 장치에 필요한 백 라이트가 필요하지 않고 박형화에 최적임과 함께, 시야각에도 제한이 없다. 본 실시예에서는, 발광 소자의 하나인 유기 발광 소자(OLED: Organic Light Emitting Diode)를 사용한 발광 장치에 대하여 설명하지만, 본 발명에서 제작되는 반도체 표시 장치는, 다른 발광 소자를 사용한 발광 장치라도 좋다.
OLED는, 전장을 가함으로써 발생하는 루미네선스(Electroluminescence)가 얻어지는 재료를 포함하는 층(이하, 전계 발광층이라고 기재함)과, 양극층, 음극층을 가진다. 일렉트로 루미네선스에는, 1중항 여기 상태로부터 기저 상태로 되돌아갈 때 발광(형광)과 3중항 여기 상태로부터 기저 상태로 되돌아갈 때의 발광(인광)이 있지만, 본 발명에서 제작되는 발광 장치는, 상술한 발광 중, 어느 하나의 발광을 사용하여도 좋고, 혹은 양쪽 모두의 발광을 사용하여도 좋다.
도 18a에, 본 실시예의 발광 장치의 단면도를 도시한다. 도 18a에 도시하는 발광 장치는, 구동 회로에 사용되는 트랜지스터(1601, 1602)와, 화소에 사용되는 구동용 트랜지스터(1604), 스위칭용 트랜지스터(1603)를 소자 기판(1600) 위에 가진다. 또한, 도 18a에 도시하는 발광 장치는, 소자 기판(1600) 위에 있어서, 화소에 발광 소자(1605)를 가진다.
발광 소자(1605)는, 화소 전극(1606)과, 전계 발광층(1607)과, 대향 전극(1608)을 가진다. 화소 전극(1606)과 대향 전극(1608)은, 어느 한쪽이 양극이고, 다른 쪽이 음극이다.
양극은, 산화실리콘을 포함하는 인듐주석산화물(ITSO), 인듐주석산화물(ITO), 산화아연(ZnO), 산화인듐아연(IZO), 갈륨을 첨가한 산화아연(GZO) 등의 투광성 산화물 도전 재료를 사용할 수 있다. 또한, 양극은, 투광성 산화물 도전 재료 이외에, 예를 들어, 질화티타늄, 질화지르코늄, Ti, W, Ni, Pt, Cr, Ag, Al 등의 하나 혹은 복수로 이루어지는 단층막 외에, 질화티타늄과 알루미늄을 주성분으로 하는 막의 적층, 질화티타늄막과 알루미늄을 주성분으로 하는 막과 질화티타늄막의 3층 구조 등을 사용할 수 있다. 다만, 투광성 산화물 도전 재료 이외의 재료로 양극 측으로부터 빛을 추출하는 경우, 빛이 투과하는 정도의 막 두께(바람직하게는, 5nm 내지 30nm정도)로 형성한다.
또한, 양극으로서 도전성 고분자(도전성 폴리머라고도 함)를 포함하는 도전성 조성물을 사용할 수도 있다. 도전성 조성물은, 양극이 되는 도전막의 표면 저항(sheet resistance)이 10000Ω/□ 이하, 파장 550nm에 있어서의 투광률이 70% 이상인 것이 바람직하다. 또한, 포함되는 도전성 고분자의 저항률이 0.1Ω·cm 이하 인 것이 바람직하다.
도전성 고분자로서는, 소위 π전자 공액계 도전성 고분자를 사용할 수 있다. 예를 들어, π전자 공액계 도전성 고분자로서, 폴리아닐린 및/혹은 그 유도체, 폴리피롤 및/혹은 그 유도체, 폴리티오펜 및/혹은 그 유도체, 이들 2종 이상의 공중합체 등을 들 수 있다.
공액 도전성 고분자의 구체예로서, 폴리피롤, 폴리(3-메틸피롤), 폴리(3-부틸피롤), 폴리(3-옥틸피롤), 폴리(3-데실피롤), 폴리(3,4-디메틸피롤), 폴리(3,4-디부틸피롤), 폴리(3-하이드록시피롤), 폴리(3-메틸-4-하이드록시피롤), 폴리(3-메톡시피롤), 폴리(3-에톡시피롤), 폴리(3-옥토시피롤), 폴리(3-카르복실피롤), 폴리(3-메틸-4-카복실피롤), 폴리(N-메틸피롤), 폴리티오펜, 폴리(3-메틸티오펜), 폴리(3-부틸티오펜), 폴리(3-옥틸티오펜), 폴리(3-데실티오펜), 폴리(3-도데실티오펜), 폴리(3-메톡시티오펜), 폴리(3-에톡시티오펜), 폴리(3-옥토시티오펜), 폴리(3-카복실티오펜), 폴리(3-메틸-4-카복실티오펜), 폴리(3,4-에틸렌디옥시티오펜), 폴리아닐린, 폴리(2-메틸아닐린), 폴리(2-옥틸아닐린), 폴리(2-이소부틸아닐린), 폴리(3-이소부틸아닐린), 폴리(2-아닐린설폰산), 폴리(3-아닐린설폰산) 등을 들 수 있다.
상기 도전성 고분자를, 단독으로 도전성 조성물로서 양극에 사용하여도 좋고, 도전성 조성물의 막 두께의 균일성, 막 강도 등의 막 특성을 조정하기 위하여, 유기 수지를 첨가하여 사용할 수 있다.
유기 수지로서는 도전성 고분자와 상용(相溶) 혹은 혼합 분산이 가능한 열 경화성 수지, 열 가소성 수지, 광 경화성 수지 중의 어느 유기 수지라도 좋다. 예를 들어, 폴리에틸렌테레프탈레이트, 폴리부틸렌테레프탈레이트, 폴리에틸렌나프탈레이트 등의 폴리에스테르계 수지, 폴리이미드, 폴리아미드이미드 등의 폴리이미드계 수지, 폴리아미드6, 폴리아미드66, 폴리아미드12, 폴리아미드11 등의 폴리아미드수지, 폴리플루오르화비닐리덴, 폴리플루오르화비닐, 폴리테트라플루오로에틸렌, 에틸렌테트라플루오로에틸렌 공중합체, 폴리클로로트리플루오로에틸렌 등의 불소 수지, 폴리비닐알콜, 폴리비닐에테르, 폴리비닐부티랄, 폴리아세트산비닐, 폴리염화비닐 등의 비닐 수지, 에폭시 수지, 크실렌 수지, 아라미드 수지, 폴리우레탄계 수지, 폴리우레아계 수지, 멜라민 수지, 페놀계 수지, 폴리에테르, 아크릴계 수지, 및 이들 수지의 공중합체 등을 들 수 있다.
또한, 도전성 조성물의 전기 전도도를 조정하기 위하여, 도전성 조성물에 억셉터성 혹은 도너성 도펀트를 도핑함으로써, 공액 도전성 고분자의 공액 전자의 산화 환원 전위를 변화시켜도 좋다.
억셉터성 도펀트로서는, 할로겐 화합물, 루이스산, 프로톤산, 유기시아노 화합물, 유기금속 화합물 등을 사용할 수 있다. 할로겐 화합물로서는 염소, 브롬, 요오드, 염화요오드, 브롬화요오드, 플루오르화요오드 등을 들 수 있다. 루이스산으로서는 오플루오르화인, 오플루오르화비소, 오플루오르화안티몬, 삼플루오르화붕소, 삼염화붕소, 삼브롬화붕소 등을 들 수 있다. 프로톤산으로서는, 염산, 황산, 질산, 인산, 붕불화수소산, 플루오르화수소산, 과염소산 등의 무기산과, 유기카르복실산, 유기설폰산 등의 유기산을 들 수 있다. 유기카르복실산 및 유기설폰산으 로서는 카르복실산화합물 및 설폰산화합물을 사용할 수 있다. 유기시아노화합물로서는 공액 결합에 두 개 이상의 시아노기를 포함하는 화합물을 사용할 수 있다. 예를 들어, 테트라시아노에틸렌, 테트라시아노에틸렌옥사이드, 테트라시아노벤젠, 테트라시아노퀴노디메탄, 테트라시아노아자나프탈렌 등을 들 수 있다.
도너성 도펀트로서는, 알칼리 금속, 알칼리 토류 금속, 4급 아민 화합물 등을 들 수 있다.
또한, 도전성 조성물을, 물 혹은 유기 용제(알콜계 용제, 케톤계 용제, 에스테르계 용제, 탄화 수소계 용제, 방향족계 용제 등)에 용해시켜, 습식법에 의하여 양극이 되는 박막을 형성할 수 있다.
도전성 조성물을 용해하는 용매로서는, 특히 한정하지 않고, 상술한 도전성 고분자 및 유기 수지 등의 고분자 수지 화합물을 용해하는 것을 사용하면 좋고, 예를 들어, 물, 메탄올, 에탄올, 프로필렌카보네이트, N-메틸피롤리돈, 디메틸포름아미드, 디메틸아세토아미드, 사이클로헥사논, 아세톤, 메틸에틸케톤, 메틸이소부틸케톤, 톨루엔 등의 단독 혹은 혼합 용제에 용해하면 좋다.
도전성 조성물의 성막은, 상술한 바와 같이 용매에 용해한 후, 도포법, 코팅법, 액적 토출법(잉크젯법이라고도 함), 인쇄법 등의 습식법을 사용하여 성막할 수 있다. 용매의 건조는 열 처리를 하여도 좋고, 감압하에서 행하여도 좋다. 또한, 유기 수지가 열 경화성인 경우는, 또 열 처리를 행하면 좋고, 광 경화성의 경우는 광 조사 처리를 행하면 좋다.
음극은, 일반적으로 일 함수가 작은 금속, 합금, 전기 전도성 화합물, 및 이 들 혼합물 등을 사용할 수 있다. 구체적으로는, Li이나 Cs 등의 알칼리 금속, 및 Mg, Ca, Sr 등의 알칼리 토류 금속, 및 이들을 함유하는 합금(Mg: Ag, Al: Li 등) 외에, Yb, Er 등의 희토류 금속을 사용하여 형성할 수도 있다. 또한, 전자 주입성이 높은 재료를 포함하는 층을 음극에 접하도록 형성함으로써, 알루미늄이나, 투광성 산화물 도전 재료 등을 사용한, 일반적인 도전막도 사용할 수 있다.
전계 발광층(1607)은, 단층으로 구성되어도 좋고, 복수층이 적층되도록 구성되어도 좋고, 각 층에는 유기 재료뿐만 아니라 무기 재료가 포함되어도 좋다. 전계 발광층(1607)에 있어서의 루미네선스에는, 1중항 여기 상태에서 기저 상태로 되돌아갈 때의 발광(형광)과 3중항 여기 상태에서 기저 상태로 되돌아갈 때의 발광(인광)이 포함된다. 복수층으로 구성되는 경우, 화소 전극(1606)이 음극이면, 화소 전극(1606) 위에 전자 주입층, 전자 수송층, 발광층, 홀 수송층, 홀 주입층의 순서로 적층한다. 또한, 화소 전극(1606)이 양극에 상당하는 경우는, 전계 발광층(1607)을, 홀 주입층, 홀 수송층, 발광층, 전자 수송층, 전자 주입층의 순서로 적층하여 형성한다.
또한, 전계 발광층(1607)은, 고분자계 유기 화합물, 중분자계 유기 화합물(승화(昇華)성을 가지지 않고, 연쇄되는 분자의 길이가 10㎛ 이하의 유기 화합물), 저분자계 유기 화합물, 무기 화합물의 어느 것을 사용하여도, 액적 토출법으로 형성할 수 있다. 또한, 중분자계 유기 화합물, 저분자계 유기 화합물, 무기 화합물은 증착법으로 형성하여도 좋다.
또한, 스위칭용 트랜지스터(1603), 구동용 트랜지스터(1604)는, 싱글 게이트 구조가 아니라, 더블 게이트 구조나 트리플 게이트 구조 등의 멀티 게이트 구조를 가져도 좋다.
다음에, 도 18b에, 본 실시예의 액정 표시 장치의 단면도를 도시한다. 도 18b에 도시하는 액정 표시 장치는, 구동 회로에 사용되는 트랜지스터(1611, 1612)와, 화소에 있어서 스위칭 소자로서 기능하는 트랜지스터(1613)를 소자 기판(1610) 위에 가진다. 또한, 도 18b에 도시하는 액정 표시 장치는, 소자 기판(1610)과 대향 기판(1614) 사이에 액정 셀(1615)을 가진다.
액정 셀(1615)은, 소자 기판(1610)에 형성된 화소 전극(1616)과, 대향 기판(1614)에 형성된 대향 전극(1617)과, 화소 전극(1616)과 대향 전극(1617) 사이에 형성된 액정(1618)을 가진다. 화소 전극(1616)에는, 예를 들어, 산화인듐주석(ITSO), 인듐주석산화물(ITO), 산화아연(ZnO), 산화인듐아연(IZO), 갈륨을 첨가한 산화아연(GZO) 등을 사용할 수 있다.
본 실시예는, 상기 실시형태 혹은 실시예와 적절히 조합하여 실시할 수 있다.
[실시예 5]
본 발명의 반도체 장치를 사용할 수 있는 전자기기로서, 휴대 전화, 휴대형 게임기 혹은 전자 서적, 비디오 카메라, 디지털 스틸 카메라 등의 카메라, 고글형 디스플레이(헤드 장착형 디스플레이), 내비게이션 시스템, 음향 재생 장치(카 오디오, 오디오 컴포넌트 등), 노트북형 퍼스널 컴퓨터, 기록 매체를 구비한 화상 재생 장치(구체적으로는, DVD: Digital Versatile Disc 등의 기록 매체를 재생하고, 그 화상을 표시할 수 있는 디스플레이를 가지는 장치) 등을 들 수 있다. 이들 전자기기의 구체예를 도 19a 내지 도 19c에 도시한다.
도 19a는 휴대 전화이며, 본체(2101), 표시부(2102), 음성 입력부(2103), 음성 출력부(2104), 조작 키(2105)를 가진다. 표시부(2102) 혹은 그 외의 신호 처리 회로에 본 발명의 제작 방법으로 형성된 반도체 장치를 사용함으로써, 비용을 억제한 휴대 전화가 얻어진다.
도 19b는 비디오 카메라이며, 본체(2601), 표시부(2602), 케이스(2603), 외부 접속 포트(2604), 리모트 컨트롤 수신부(2605), 수상부(2606), 배터리(2607), 음성 입력부(2608), 조작 키(2609), 접안부(2610) 등을 가진다. 표시부(2602) 혹은 그 외의 신호 처리 회로에 본 발명의 제작 방법으로 형성된 반도체 장치를 사용함으로써, 비용을 억제한 비디오 카메라가 얻어진다.
도 19c는 영상 표시 장치이며, 하우징(2401), 표시부(2402), 스피커부(2403) 등을 가진다. 표시부(2402) 혹은 그 외의 신호 처리 회로에 본 발명의 제작 방법으로 형성된 반도체 장치를 사용함으로써, 비용을 억제한 영상 표시 장치가 얻어진다. 또한, 영상 표시 장치에는 퍼스널 컴퓨터용, TV 방송 수신용, 광고 표시용 등, 영상을 표시하기 위한 모든 영상 표시 장치가 포함된다.
상술한 바와 같이, 본 발명의 적용 범위는 극히 넓고, 모든 분야의 전자기기에 사용할 수 있다.
본 실시예는, 상기 실시형태 혹은 상기 실시예와 적절히 조합하여 실시할 수 있다.
도 1은 반도체 장치의 사시도.
도 2는 단결정 반도체 기판의 사시도.
도 3은 트레이의 사시도.
도 4는 단결정 반도체 기판이 트레이에 배치된 상태를 도시하는 도면.
도 5a 및 도 5b는 트레이의 상면도.
도 6a 및 도 6b는 트레이의 상면도.
도 7a 내지 도 7d는 반도체 기판의 제작 방법을 도시하는 도면.
도 8a 내지 도 8c는 반도체 기판의 제작 방법을 도시하는 도면.
도 9는 반도체 기판의 제작 방법을 도시하는 도면.
도 10a 및 도 10b는 반도체 기판의 제작 방법을 도시하는 도면.
도 11a 내지 도 11d는 단결정 반도체 기판의 재생 처리 방법을 도시하는 도면.
도 12a 내지 도 12d는 반도체 기판을 사용한 반도체 장치의 제작 방법을 도시하는 도면.
도 13a 내지 도 13c는 반도체 기판을 사용한 반도체 장치의 제작 방법을 도시하는 도면.
도 14는 반도체 기판을 사용한 반도체 장치의 제작 방법을 도시하는 도면.
도 15a 및 도 15b는 본 발명의 제작 방법을 사용하여 형성되는 인버터의 구성을 도시하는 도면.
도 16a 및 도 16b는 본 발명의 제작 방법을 사용하여 형성되는 NAND의 구성을 도시하는 도면.
도 17a 및 도 17b는 본 발명의 제작 방법을 사용하여 형성되는 반도체 장치의 구성을 도시하는 도면.
도 18a 및 도 18b는 본 발명의 제작 방법을 사용하여 형성되는 반도체 장치의 구성을 도시하는 도면
도 19a 내지 도 19c는 본 발명의 제작 방법을 사용하여 형성되는 반도체 장치를 사용한 전자기기의 도면.
<도면의 주요 부분에 대한 부호의 설명>
100: 반도체 기판 101: 베이스 기판
102: 절연층 112a: 절연막
112b: 절연막 114: 접합층
116: 단결정 반도체층

Claims (22)

  1. 복수의 단결정 반도체 기판들이 트레이에 배열된 상태에서, 상기 복수의 단결정 반도체 기판들을 베이스 기판에 접합하는 단계와;
    상기 베이스 기판 위에 복수의 단결정 반도체층들을 형성하기 위하여 상기 복수의 단결정 반도체 기판들을 분할하는 단계와;
    에칭에 의하여 상기 복수의 단결정 반도체층들을 박막화하는 단계와;
    상기 복수의 단결정 반도체층들에 레이저 빔을 조사하는 단계를 포함하는, 반도체 기판의 제작 방법.
  2. 제 1 항에 있어서,
    상기 복수의 단결정 반도체 기판들이 상기 트레이에 배열된 상태에서, 상기 복수의 단결정 반도체 기판들 위에 절연막을 형성하는 단계를 더 포함하는, 반도체 기판의 제작 방법.
  3. 제 1 항에 있어서,
    상기 복수의 단결정 반도체 기판들이 상기 트레이에 배열된 상태에서, 상기 복수의 단결정 기판들에 손상 영역을 형성하기 위하여 상기 복수의 단결정 반도체 기판들에 이온 조사를 행하는 단계를 더 포함하는, 반도체 기판의 제작 방법.
  4. 제 1 항에 있어서,
    상기 복수의 단결정 반도체층들을 박막화하는 상기 단계는 상기 복수의 단결정 반도체층들을 조사하는 상기 단계 전에 행해지는, 반도체 기판의 제작 방법.
  5. 제 1 항에 있어서,
    상기 복수의 단결정 반도체층들을 박막화하는 상기 단계는 상기 복수의 단결정 반도체층들을 조사하는 상기 단계 후에 행해지는, 반도체 기판의 제작 방법.
  6. 복수의 단결정 반도체 기판들이 제 1 트레이에 배열된 상태에서, 상기 복수의 단결정 반도체 기판들 위에 절연막을 형성하는 단계와;
    상기 복수의 단결정 반도체 기판들을 상기 제 1 트레이에서 제 2 트레이로 이동하는 단계와;
    상기 복수의 단결정 반도체 기판들이 상기 제 2 트레이에 배열된 상태에서, 상기 절연층이 상기 복수의 단결정 반도체 기판들과 베이스 기판 사이에 개재되도록 상기 복수의 단결정 반도체 기판들을 상기 베이스 기판에 접합하는 단계와;
    상기 베이스 기판 위에 복수의 단결정 반도체층들을 형성하기 위하여 상기 복수의 단결정 반도체 기판들을 분할하는 단계와;
    에칭에 의하여 상기 복수의 단결정 반도체층들을 박막화하는 단계와;
    상기 복수의 단결정 반도체층들에 레이저 빔을 조사하는 단계를 포함하는, 반도체 기판의 제작 방법.
  7. 제 6 항에 있어서,
    상기 복수의 단결정 반도체층들을 박막화하는 상기 단계는 상기 복수의 단결정 반도체층들을 조사하는 상기 단계 전에 행해지는, 반도체 기판의 제작 방법.
  8. 제 6 항에 있어서,
    상기 복수의 단결정 반도체층들을 박막화하는 상기 단계는 상기 복수의 단결정 반도체층들을 조사하는 상기 단계 후에 행해지는, 반도체 기판의 제작 방법.
  9. 복수의 단결정 반도체 기판들이 제 1 트레이에 배열된 상태에서, 상기 복수의 단결정 반도체 기판들에 손상 영역을 형성하기 위하여 상기 복수의 단결정 반도체 기판에 이온 조사를 행하는 단계와;
    상기 복수의 단결정 반도체 기판들을 상기 제 1 트레이에서 제 2 트레이로 이동하는 단계와;
    상기 복수의 단결정 반도체 기판들이 상기 제 2 트레이에 배열된 상태에서, 상기 복수의 단결정 반도체 기판들을 베이스 기판에 접합하는 단계와;
    상기 베이스 기판 위에 복수의 단결정 반도체층들을 형성하기 위하여 상기 복수의 단결정 반도체 기판들을 상기 손상 영역에서 분할하는 단계와;
    에칭에 의하여 상기 복수의 단결정 반도체층들을 박막화하는 단계와;
    상기 복수의 단결정 반도체층들에 레이저 빔을 조사하는 단계를 포함하는, 반도체 기판의 제작 방법.
  10. 제 9 항에 있어서,
    상기 복수의 단결정 반도체층들을 박막화하는 상기 단계는 상기 복수의 단결정 반도체층들을 조사하는 상기 단계 전에 행해지는, 반도체 기판의 제작 방법.
  11. 제 9 항에 있어서,
    상기 복수의 단결정 반도체층들을 박막화하는 상기 단계는 상기 복수의 단결정 반도체층들을 조사하는 상기 단계 후에 행해지는, 반도체 기판의 제작 방법.
  12. 복수의 단결정 반도체 기판들이 트레이에 배열된 상태에서, 상기 복수의 단결정 반도체 기판들을 상기 베이스 기판에 접합하는 단계와;
    상기 베이스 기판 위에 복수의 단결정 반도체층들을 형성하기 위하여 상기 복수의 단결정 반도체 기판들을 분할하는 단계와;
    에칭에 의하여 상기 복수의 단결정 반도체층들을 박막화하는 단계와;
    상기 복수의 단결정 반도체층에 레이저 빔을 조사하는 단계와;
    박막화된 상기 복수의 단결정 반도체층들을 사용함으로써 반도체 소자를 형성하는 단계를 포함하는, 반도체 장치의 제작 방법.
  13. 제 12 항에 있어서,
    상기 복수의 단결정 반도체 기판들이 상기 트레이에 배열된 상태에서, 상기 복수의 단결정 반도체 기판들 위에 절연막을 형성하는 단계를 더 포함하는, 반도체 장치의 제작 방법.
  14. 제 12 항에 있어서,
    상기 복수의 단결정 반도체 기판들이 상기 트레이에 배열된 상태에서, 상기 복수의 단결정 기판들에 손상 영역을 형성하기 위하여 상기 복수의 단결정 반도체 기판들에 이온 조사를 행하는 단계를 더 포함하는, 반도체 장치의 제작 방법.
  15. 제 12 항에 있어서,
    상기 복수의 단결정 반도체층들을 박막화하는 상기 단계는 상기 복수의 단결정 반도체층들을 조사하는 상기 단계 전에 행해지는, 반도체 장치의 제작 방법.
  16. 제 12 항에 있어서,
    상기 복수의 단결정 반도체층들을 박막화하는 상기 단계는 상기 복수의 단결정 반도체층들을 조사하는 상기 단계 후에 행해지는, 반도체 장치의 제작 방법.
  17. 복수의 단결정 반도체 기판들이 제 1 트레이에 배열된 상태에서, 상기 복수의 단결정 반도체 기판들 위에 절연막을 형성하는 단계와;
    상기 복수의 단결정 반도체 기판들을 상기 제 1 트레이에서 제 2 트레이로 이동하는 단계와;
    상기 복수의 단결정 반도체 기판들이 상기 제 2 트레이에 배열된 상태에서, 상기 절연층이 상기 복수의 단결정 반도체 기판들과 베이스 기판 사이에 개재되도록 상기 복수의 단결정 반도체 기판들을 상기 베이스 기판에 접합하는 단계와;
    상기 베이스 기판 위에 복수의 단결정 반도체층들을 형성하기 위하여 상기 복수의 단결정 반도체 기판들을 분할하는 단계와;
    에칭에 의하여 상기 복수의 단결정 반도체층들을 박막화하는 단계와;
    상기 복수의 단결정 반도체층들에 레이저 빔을 조사하는 단계와;
    박막화된 상기 복수의 단결정 반도체층들을 사용함으로써 반도체 소자를 형성하는 단계를 포함하는, 반도체 장치의 제작 방법.
  18. 제 17 항에 있어서,
    상기 복수의 단결정 반도체층들을 박막화하는 상기 단계는 상기 복수의 단결정 반도체층들을 조사하는 상기 단계 전에 행해지는, 반도체 장치의 제작 방법.
  19. 제 17 항에 있어서,
    상기 복수의 단결정 반도체층들을 박막화하는 상기 단계는 상기 복수의 단결정 반도체층들을 조사하는 상기 단계 후에 행해지는, 반도체 장치의 제작 방법.
  20. 복수의 단결정 반도체 기판들이 제 1 트레이에 배열된 상태에서, 상기 복수의 단결정 반도체 기판들에 손상 영역을 형성하기 위하여 상기 복수의 단결정 반도 체 기판들에 이온 조사를 행하는 단계와;
    상기 복수의 단결정 반도체 기판들을 상기 제 1 트레이에서 제 2 트레이로 이동하는 단계와;
    상기 복수의 단결정 반도체 기판들이 상기 제 2 트레이에 배열된 상태에서, 상기 복수의 단결정 반도체 기판들을 베이스 기판에 접합하는 단계와;
    상기 베이스 기판 위에 복수의 단결정 반도체층들을 형성하기 위하여 상기 복수의 단결정 반도체 기판들을 상기 손상 영역에서 분할하는 단계와;
    에칭에 의하여 상기 복수의 단결정 반도체층들을 박막화하는 단계와;
    상기 복수의 단결정 반도체층들에 레이저 빔을 조사하는 단계와;
    박막화된 상기 복수의 단결정 반도체층들을 사용함으로써 반도체 소자를 형성하는 단계를 포함하는, 반도체 장치의 제작 방법.
  21. 제 20 항에 있어서,
    상기 복수의 단결정 반도체층들을 박막화하는 상기 단계는 상기 복수의 단결정 반도체층들을 조사하는 상기 단계 전에 행해지는, 반도체 장치의 제작 방법.
  22. 제 20 항에 있어서,
    상기 복수의 단결정 반도체층들을 박막화하는 상기 단계는 상기 복수의 단결 정 반도체층들을 조사하는 상기 단계 후에 행해지는, 반도체 장치의 제작 방법.
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