KR20100127716A - Ｓｏｉ 기판의 제작 방법 - Google Patents

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토모아키 모리와카
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

단결정 실리콘 기판보다도 대면적인 기판에, 균일한 질을 가지는 복수의 단결정 반도체층을 접착한 SOI 기판의 제작 방법을 제공하는 것을 과제로 한다.
열처리에 있어서, 베이스 기판 지지 및 단결정 반도체 기판 보유의 트레이로서, 오목부의 바닥이 깊고, 베이스 기판에 접착된 단결정 반도체 기판과 접촉하지 않는 트레이를 사용하여, 단결정 반도체 기판의 열 분포의 균일화를 도모한다. 또한, 상기 트레이 각각의 오목부 사이에 베이스 기판 지지부를 형성함으로써, 상기 트레이와 베이스 기판의 접촉 면적을 저감한다. 이상으로부터, 단결정 반도체 기판으로부터 단결정 반도체층을 분리하는 열처리 시에, 단결정 반도체 기판 및 베이스 기판의 열 분포가 균일하게 되도록 한다.

Description

ＳＯＩ 기판의 제작 방법{MANUFACTURING METHOD OF SOI SUBSTRATE}
본 발명은 절연막을 사이에 두고 반도체층이 형성된 기판, 특히 SOI(Silicon on Insulator) 기판의 제작 방법에 관한 것이다.
최근, 벌크형의 실리콘 웨이퍼를 대신하여, 절연 표면에 얇은 단결정 반도체층이 형성된 SOI(Silicon on Insulator) 기판을 사용한 집적 회로가 개발되어 있다. 절연막 위에 형성된 얇은 단결정 실리콘막의 특장점을 살림으로써, 집적 회로 중의 트랜지스터끼리를 완전하게 분리하여 형성할 수 있다. 또 트랜지스터를 완전 공핍 형태로 할 수 있기 때문에, 고집적, 고속 구동, 저소비 전압 등 부가 가치가 높은 반도체 집적 회로를 실현할 수 있다.
SOI 기판을 제조하는 방법의 하나로서, 스마트컷(등록상표)법을 들 수 있다. 스마트컷법을 사용함으로써, 실리콘 기판 위뿐만 아니라, 유리 기판 등의 절연 기판 위에 단결정 실리콘막을 가지는 SOI 기판도 제작할 수 있다.(예를 들어, 특허문헌 1 참조). 스마트컷법을 사용한, 유리 기판 위에 단결정 실리콘 박막을 가지는 SOI 기판의 제작 방법의 개요는 이하와 같다. 우선, 단결정 실리콘편 표면에 이산화실리콘막을 형성한다. 다음에, 단결정 실리콘편에 수소 이온을 주입함으로써 단결정 실리콘편 중의 소정의 깊이에 수소 이온 주입면을 형성한다. 그것으로부터, 이산화실리콘막을 사이에 두고, 수소 이온을 주입한 단결정 실리콘편을 유리 기판에 접합시킨다. 그 후 열처리를 실시함으로써, 상기 수소 이온 주입면이 벽개면이 되고, 수소 이온을 주입한 단결정 실리콘편이 박막형으로 분리하고, 접합시킨 유리 기판 위에 단결정 실리콘 박막을 형성할 수 있다. 이 스마트컷법은 수소 이온 주입 박리법이라고 부르기도 한다.
[특허문헌 1]
일본 공개특허공보 2004-87606호
그러나, 종래의 SOI 기판은 단결정 실리콘 웨이퍼의 크기에 의존하고 있어, 대면적화를 도모하는 것은 어려웠다. 대면적인 베이스 기판에, 보유용의 트레이를 사용하여 복수의 단결정 실리콘 웨이퍼를 접착하고, 수소 이온 주입 박리법을 행함으로써, SOI 기판의 대면적화를 도모할 수 있지만, 그 경우도 각 단결정 실리콘 웨이퍼 간에서 단결정 반도체층의 분리에 차가 생겨, 각 단결정 반도체층의 질이 균일하게 되지 않는다는 문제가 있었다.
이것은 베이스 기판에 접착한 단결정 실리콘 웨이퍼로부터 단결정 반도체층을 분리하는 열처리 시에, 베이스 기판 및 각 단결정 실리콘 웨이퍼의 열 분포에 치우침이 생기는 것이 주된 이유라고 생각된다.
따라서, 본 발명의 일 형태는 단결정 실리콘 기판보다도 대면적인 기판에, 균일한 질을 가지는 복수의 단결정 반도체층을 접착한 SOI 기판의 제작 방법을 제공하는 것을 과제로 한다.
상기 과제를 해결하기 위하여, 단결정 반도체 기판으로부터 단결정 반도체층을 분리하는 열처리 시에, 단결정 반도체 기판 및 베이스 기판의 열 분포가 균일해지도록 한다. 상기 열처리에 있어서, 베이스 기판 지지 및 단결정 반도체 기판 보유의 트레이로서, 베이스 기판에 접착된 단결정 반도체 기판과, 오목부의 바닥이 접촉하지 않을 정도로 깊은 트레이를 사용하여, 단결정 반도체 기판의 열 분포의 균일화를 도모한다. 또한, 상기 트레이의 각각의 오목부 사이에 베이스 기판 지지부를 형성함으로써, 상기 트레이와 베이스 기판의 접촉 면적을 저감한다.
본 발명의 일 형태는 상면에 접합층이 형성되고, 원하는 깊이에 취화층이 형성된 복수의 단결정 반도체 기판과, 베이스 기판과, 복수의 오목부가 형성된 제 1 트레이와, 복수의 오목부가 형성된 제 2 트레이를 준비하고, 복수의 단결정 반도체 기판을, 제 1 트레이의 복수의 오목부에 배치하고, 제 1 트레이의 복수의 오목부에 배치된 복수의 단결정 반도체 기판을, 접합층을 사이에 두고, 베이스 기판에 밀접시킴으로써, 접합층의 표면과 베이스 기판 표면을 접합시켜서, 베이스 기판과 복수의 단결정 반도체 기판을 접합하고, 제 1 트레이를 복수의 단결정 반도체 기판으로부터 분리하여, 복수의 단결정 반도체 기판과 제 2 트레이에 형성된 복수의 오목부가 겹치도록, 제 2 트레이를 배치하고, 제 2 트레이에 배치된 복수의 단결정 반도체 기판의 가열 처리에 의해 취화층에 균열을 발생시켜, 각 단결정 반도체 기판으로부터 분리된 복수의 단결정 반도체층이 밀착된 베이스 기판을 형성하고, 제 1 트레이에 형성된 복수의 오목부의 깊이는, 단결정 반도체 기판의 두께보다 작고, 제 2 트레이에 형성된 복수의 오목부의 깊이는, 단결정 반도체 기판의 두께보다 큰 것을 특징으로 하는 SOI 기판의 제작 방법이다. 여기에서, 제 1 트레이에 형성된 복수의 오목부의 깊이는, 도 3b에 도시하는, 오목부(11)의 깊이(D1)를 가리킨다. 또한, 제 2 트레이에 형성된 복수의 오목부의 깊이란, 도 11b에 도시하는, 오목부(21)의 깊이(D2)를 가리킨다.
본 발명의 다른 일 형태는 상면에 접합층이 형성되고, 원하는 깊이에 취화층이 형성된 복수의 단결정 반도체 기판과, 베이스 기판과, 복수의 오목부가 형성된 제 1 트레이와, 복수의 오목부와 각각의 오목부 사이에 지지부가 형성된 제 2 트레이를 준비하고, 복수의 단결정 반도체 기판을, 제 1 트레이의 복수의 오목부에 배치하고, 제 1 트레이의 복수의 오목부에 배치된 복수의 단결정 반도체 기판을, 접합층을 사이에 두고, 베이스 기판에 밀접시킴으로써, 접합층의 표면과 베이스 기판 표면을 접합시키고, 베이스 기판과 복수의 단결정 반도체 기판을 접합하고, 제 1 트레이를 복수의 단결정 반도체 기판으로부터 분리하고, 복수의 단결정 반도체 기판과 제 2 트레이에 형성된 복수의 오목부가 겹치도록, 제 2 트레이를 배치하고, 제 2 트레이에 배치된 복수의 단결정 반도체 기판의 가열 처리에 의해 취화층에 균열을 발생시켜, 각 단결정 반도체 기판으로부터 분리된 복수의 단결정 반도체층이 밀착된 베이스 기판을 형성하고, 제 1 트레이에 형성된 복수의 오목부의 깊이는, 단결정 반도체 기판의 두께보다 작고, 제 2 트레이에 형성된 복수의 오목부의 깊이와 지지부의 높이의 합은 단결정 반도체 기판의 두께보다 크고, 제 2 트레이에 형성된 각각의 오목부 사이의 폭은 지지부의 폭보다 큰 것을 특징으로 하는 SOI 기판의 제작 방법이다. 여기에서, 제 1 트레이에 형성된 복수의 오목부의 깊이란, 도 3b에 도시하는, 오목부(11)의 깊이(D1)를 가리킨다. 또한, 제 2 트레이에 형성된 복수의 오목부의 깊이란, 도 13b에 도시하는, 오목부(31)의 깊이(D3a)를 가리킨다. 또한, 제 2 트레이에 형성된 지지부의 높이란 도 13b에 도시한, 지지부(32)의 높이(D3b)를 가리킨다. 또한, 제 2 트레이에 형성된 각각의 오목부의 사이의 폭이란 도 13b에 도시하는, 폭(D4a)을 가리킨다. 또한, 제 2 트레이에 형성된 지지부의 폭이란 도 13b에 도시하는, 지지부(32)의 폭(D4b)을 가리킨다.
또한, 제 2 트레이는, 복수의 단결정 반도체 기판과 접촉하지 않고 배치하는 것이 바람직하다. 또한, 단결정 반도체층과 분리한 단결정 반도체 기판은, 제 2 트레이에 형성된 복수의 오목부에 보유되는 것이 바람직하다. 또한, 제 2 트레이에 형성된 복수의 오목부의 저면의 면적은, 단결정 반도체 기판의 저면의 면적의 1.1배 이하로 하는 것이 바람직하다.
또한, 접합층은 단결정 반도체 기판에 접하여 형성된 절연층 위에 형성되어 있어도 좋다. 또한, 절연층은 복수의 절연막으로 이루어지는 적층 구조라도 좋다.
또한, 취화층의 형성을 위한 소스 가스에 수소 가스를 사용하여, 수소 가스를 여기하여, H3 +을 포함하는 플라즈마를 생성하고, 플라즈마에 포함되는 이온종을 가속하고, 단결정 반도체 기판에 도프함으로써, 취화층을 형성하는 것이 바람직하다.
또한, 베이스 기판은, 유리 기판인 것이 바람직하다. 또한, 제 2 트레이는, 석영 유리, 실리콘, 실리콘 카바이드, 또는 무알칼리 유리인 것이 바람직하다.
또한, 제 1, 제 2로서 붙여지는 서수사는 편의상 사용하는 것이며, 공정순 또는 적층순을 나타내는 것이 아니다. 또한, 본 명세서에서 발명을 특정하기 위한 사항으로서 고유한 명칭을 나타내는 것은 아니다.
본 발명의 일 형태에 나타내는 SOI 기판의 제작 방법에 의해, 단결정 실리콘 기판보다도 대면적인 기판에, 균일한 질을 가지는 복수의 단결정 반도체층이 형성된 SOI 기판을 제공할 수 있다. 본 발명의 일 형태에 따른 SOI 기판을 사용함으로써, 예를 들어, 반도체 집적 회로 등의 반도체 장치의 생산성을 향상시킬 수 있다. 또한, 본 명세서 중에서 반도체 장치란 반도체 특성을 이용함으로써 기능할 수 있는 장치 전반을 나타낸다.
도 1은 본 발명의 일 형태에 따른 SOI 기판의 구성의 일 예를 도시하는 외관도.
도 2는 단결정 반도체 기판의 구성의 일 예를 도시하는 외관도.
도 3은 트레이의 구성의 일 예를 도시하는 도면.
도 4는 트레이에 배치된 복수의 단결정 반도체 기판을 도시하는 외관도.
도 5는 트레이의 구성예를 도시하는 상면도.
도 6은 트레이의 구성예를 도시하는 상면도.
도 7은 본 발명의 일 형태에 따른 SOI 기판의 제작 방법을 도시하는 단면도.
도 8은 본 발명의 일 형태에 따른 SOI 기판의 제작 방법을 도시하는 단면도.
도 9는 본 발명의 일 형태에 따른 SOI 기판의 제작 방법을 도시하는 단면도.
도 10은 본 발명의 일 형태에 따른 SOI 기판의 제작 방법을 도시하는 단면도.
도 11은 트레이의 구성의 일 예를 도시하는 도면.
도 12는 본 발명의 일 형태에 따른 SOI 기판의 제작 방법을 도시하는 단면도.
도 13은 트레이의 구성의 일 예를 도시하는 도면.
도 14는 단결정 반도체 기판의 재생 처리를 설명하는 도면.
도 15는 본 발명의 일 형태에 따른 SOI 기판을 사용한 반도체 장치의 제작 방법을 도시하는 도면.
도 16은 본 발명의 일 형태에 따른 SOI 기판을 사용한 반도체 장치의 제작 방법을 도시하는 도면.
도 17은 본 발명의 일 형태에 따른 SOI 기판을 사용한 반도체 장치의 제작 방법을 도시하는 도면.
도 18은 본 발명의 일 형태에 따른 SOI 기판을 사용하여 형성되는 인버터의 구성을 도시하는 도면.
도 19는 본 발명의 일 형태에 따른 SOI 기판을 사용하여 형성되는 NAND 회로의 구성을 도시하는 도면.
도 20은 본 발명의 일 형태에 따른 SOI 기판을 사용하여 형성되는 반도체 장치의 구성을 도시하는 도면.
도 21은 본 발명의 일 형태에 따른 SOI 기판을 사용하여 형성되는 반도체 장치의 구성을 도시하는 도면.
도 22는 본 발명의 일 형태에 따른 SOI 기판을 사용하여 형성되는 반도체 장치를 사용한 전자 기기의 도면.
실시형태에 대하여, 도면을 사용하여 상세하게 설명한다. 단, 본 발명은 이하의 설명에 한정되지 않고, 본 발명의 취지 및 그 범위로부터 벗어남이 없이 그 형태 및 상세를 다양하게 변경할 수 있는 것은 당업자라면 용이하게 이해된다. 따라서, 본 발명은 이하에 나타내는 실시형태의 기재 내용에 한정하여 해석되는 것이 아니다. 또한, 이하에 설명하는 발명의 구성에 있어서, 동일 부분 또는 같은 기능을 가지는 부분에는 동일한 부호를 다른 도면 간에서 공통적으로 사용하고, 그 반복 설명은 생략한다.
(실시형태 1)
본 실시형태에서는, 복수의 단결정 반도체층이 기판 위에 형성된 SOI 기판 및 그 제작 방법에 대하여 설명한다.
도 1은 SOI 기판(100)의 구성예를 도시하는 사시도이다. SOI 기판(100)은 1장의 베이스 기판(101)에 복수의 단결정 반도체층(116)이 접착되어 있다. 각 단결정 반도체층(116)은 절연층(102)을 사이에 두고 베이스 기판(101)에 형성되어 있고, SOI 기판(100)은 소위 SOI 구조의 반도체 기판이다.
절연층(102)은 단층 구조이거나 적층 구조라도 좋다. 본 실시형태에서는 절연층(102)은 3층 구조이며, 베이스 기판(101)측으로부터, 접합층(114), 절연막(112b), 절연막(112a)이 적층되어 있다.
단결정 반도체층(116)은 단결정 반도체 기판을 박막화함으로써 형성되는 층이다. 단결정 반도체 기판에는 시판의 반도체 기판을 사용할 수 있고, 예를 들어, 단결정 실리콘 기판, 단결정 게르마늄 기판, 단결정 실리콘 게르마늄 기판 등, 제 14 족 원소로 이루어지는 단결정 반도체 기판을 사용할 수 있다. 또한, 갈륨비소나 인듐인 등의 화합물 반도체 기판도 사용할 수 있다.
베이스 기판(101)은 절연 표면을 가지는 기판을 사용한다. 구체적으로는, 알루미노실리케이트 유리, 알루미노보로실리케이트 유리, 바륨보로실리케이트 유리와 같은 전자공업용으로 사용되는 각종 유리 기판, 석영 기판, 세라믹 기판, 사파이어 기판을 들 수 있다. 바람직하게는 베이스 기판(101)으로서 유리 기판을 사용하는 것이 좋다. 유리 기판에는 열팽창 계수가 25×10-7/℃ 이상 5O×10-7/℃ 이하(바람직하게는, 30×10-7/℃ 이상 4O×10-7/℃ 이하)이며, 변형점이 580℃ 이상 750℃ 이하(바람직하게는, 600℃ 이상 680℃ 이하)인 기판을 사용하는 것이 바람직하다. 또한, 반도체 장치의 오염을 억제하기 위해서, 유리 기판은 무알칼리 유리 기판이 바람직하다. 무알칼리 유리 기판 재료에는 예를 들어, 알루미노실리케이트 유리, 알루미노보로실리케이트 유리, 바륨보로실리케이트 유리 등의 유리 재료 등이 있다. 또한, 베이스 기판(101)에는 유리 기판 외에, 세라믹 기판, 석영 기판이나 사파이어 기판 등의 절연체로 이루어지는 절연성 기판, 금속이나 스테인리스 등의 도전체로 이루어지는 도전성 기판, 실리콘이나 갈륨비소 등 반도체로 이루어지는 반도체 기판 등을 사용할 수 있다.
베이스 기판(101)에는 300mm×300mm 이상의 기판을 사용하는 것이 바람직하다. 예를 들어, 이러한 대면적 기판으로서, 액정 패널의 제조용으로 개발된 마더 유리 기판이 적합하다. 마더 유리 기판으로서는, 예를 들어, 제 3 세대(550mm×650mm), 제 3.5 세대(600mm×720mm), 제 4 세대(680mm×880mm, 또는 730mm×920mm), 제 5 세대(1100mm×1300mm), 제 6 세대(1500mm×1850mm), 제 7 세대(1870mm×2200mm), 제 8 세대(2200mm×2400mm), 제 9 세대(2400mm×2800mm), 제10 세대(2850mm×3050mm) 등의 사이즈의 기판이 알려져 있다.
마더 유리 기판과 같은 대면적의 기판을 베이스 기판(101)으로서 사용함으로써, SOI 기판의 대면적화를 실현할 수 있다. SOI 기판의 대면적화가 실현되면, 1장의 SOI 기판으로부터 다수의 IC, LSI 등의 칩을 제조할 수 있고, 1장의 기판으로부터 제조되는 칩 수가 증가하므로, 생산성을 비약적으로 향상시킬 수 있다.
이하, 도 2 내지 도 13을 참조하여, 도 1에 도시하는 SOI 기판(100)의 제작 방법을 설명한다.
우선, 단결정 반도체 기판(111)을 준비한다. 단결정 반도체 기판(111)은 원하는 크기, 형상으로 가공되어 있다. 도 2는 단결정 반도체 기판(111)의 구성의 일 예를 도시하는 외관도이다. 직사각형상의 베이스 기판(101)에 접합시키는 것, 및 축소 투영형 노광 장치 등의 노광 장치의 노광 영역이 직사각형인 것 등을 고려하면, 도 2에 도시하는 바와 같이 단결정 반도체 기판(111)의 형상은 직사각형인 것이 바람직하다. 또한, 특별한 언급이 없는 한, 직사각형에는 정사각형이 포함되는 것으로 한다. 예를 들어, 직사각형상의 단결정 반도체 기판(111)의 장변의 길이는, 축소 투영형 노광 장치 1샷의 노광 영역의 1변의 n배(n은 임의의 양의 정수로, n≥1)를 만족시키도록 가공하는 것이 바람직하다.
직사각형의 단결정 반도체 기판(111)은 시판의 원형상의 벌크 단결정 반도체 기판을 절단함으로써 형성할 수 있다. 기판의 절단에는 다이 소 또는 와이어 소 등의 절단 장치, 레이저 절단, 플라즈마 절단, 전자 빔 절단, 그 외 임의의 절단 수단을 사용할 수 있다. 또한, 기판으로서 박편화하기 전의 반도체 기판 제조용의 잉곳을, 그 단면이 직사각형이 되도록 직방체형으로 가공하고, 이 직방체형의 잉곳을 박편화하는 것으로도, 직사각형상의 단결정 반도체 기판(111)을 제조할 수 있다.
또한, 단결정 반도체 기판(111)에, 단결정 실리콘 기판과 같은 결정 구조가 다이아몬드 구조의 제 14 족 원소로 이루어지는 기판이 사용하는 경우는, 그 주표면의 면 방위는, (100)이라도 좋고, (110)면이라도 좋고, (111)이라도 좋다. 주표면의 면 방위가 (100)인 단결정 반도체 기판(111)을 사용함으로써, 단결정 반도체층(116)과 그 표면에 형성되는 절연층의 계면 준위 밀도를 작게 할 수 있기 때문에, 전계 효과형 트랜지스터의 제작에 적합하다.
주표면의 면 방위가 (110)의 단결정 반도체 기판(111)을 사용함으로써, 접합층(114)과 단결정 반도체층(116)의 접합면에 있어서, 접합층(114)을 구성하는 원소와 단결정 반도체층(116)을 구성하는 제 14 족 원소(예를 들어 실리콘 원소)와의 결합이 조밀하게 형성되기 때문에, 접합층(114)과 단결정 반도체층(116)의 결합력이 향상된다.
주표면의 면 방위가 (110)면인 단결정 반도체 기판(111)을 사용함으로써, 그 주표면에는 다른 면 방위와 비교하여 원자가 조밀하게 배열되어 있기 때문에, 단결정 반도체층(116)의 평탄성이 향상된다. 따라서, 주표면의 면 방위가 (110)면인 단결정 반도체층(116)을 사용하여 제작한 트랜지스터는, 작은 S값, 고전계 효과 이동도 등의, 우수한 전기적 특성을 가진다. 또한, 주표면의 면 방위가 (110)면인 단결정 반도체 기판은, (100)면의 단결정 반도체 기판보다도 영률이 크고, 벽개하기 쉽다는 장점이 있다.
단결정 반도체 기판(111)을 세정한 후, 제 1 트레이(10)에 복수의 단결정 반도체 기판(111)을 배치한다. 또한, 단결정 반도체 기판(111)의 표면은, 황산과수(SPM), 암모니아과수(APM), 염산과수(HPM), 희불산(DHF) 등을 사용하여 세정해 두는 것이 바람직하다. 도 3a는 제 1 트레이(10)의 구성의 일 예를 도시하는 외관도이다. 또한, 도 3b는 도 3a의 직선(AB)에 대응하는 단면도이다. 제 1 트레이(10)는, 판형의 부재이며, 단결정 반도체 기판(111)을 보유하기 위한 복수의 오목부(11)가 형성되어 있다. 도 3은, 도 1의 SOI 기판(100)을 제조하기 위한 제 1 트레이(10)이며, 여기에서는 3행 3열의 오목부(11)가 형성되어 있다. 도 4에 도시하는 바와 같이, 복수의 오목부(11) 각각에 들어가도록 복수의 단결정 반도체 기판(111)을 제 1 트레이(10)에 나란히 배열한다. 또한, 오목부(11)의 형상은, 단결정 반도체 기판(111)에 맞추어서 직사각형인 것이 바람직하다. 또한, 특별한 언급이 없는 한, 직사각형에는 정사각형이 포함되는 것으로 한다. 또한, 본 명세서 중에서 오목부란, 구덩이형, 오목형 또는 홈형의 형상 부분을 나타낸다.
제 1 트레이(10)는, SOI 기판(100)의 기판의 제작 공정에서의 열처리에서 변질, 변형하지 않는 재료로 제작된다. 예를 들어, 석영 유리, 실리콘이나 실리콘 카바이드 등의 반도체 재료, 또는 무알칼리 유리 등으로 제 1 트레이(10)를 제작할 수 있다.
제 1 트레이(10)의 두께는, 1.1mm 이상 2mm 이하로 할 수 있다. 오목부(11)의 깊이(D1)는, 단결정 반도체 기판(111)의 두께보다 작게 한다. 여기에서 오목부(11)의 깊이(D1)는, 0.2mm 이상 0.6mm 이하로 할 수 있고, 0.3mm 이상 0.5mm 이하가 바람직하다. 제 1 트레이(10)의 사이즈는, 베이스 기판(101)과 같은 사이즈로 하는 것이 바람직하다. 오목부(11)의 사이즈는, 단결정 반도체 기판(111)이 들어가는 사이즈로 하고, 오목부(11) 저면의 면적은, 단결정 반도체 기판(111)의 저면의 면적의 1.1배 이하로 하는 것이 바람직하다. 또한, 오목부(11)의 사이즈는, 단결정 반도체 기판(111)을 넣을 때에, 단결정 반도체 기판(111)의 가장자리와 오목부(11)의 가장자리 사이의 거리는 1mm 이하로 하는 것이 바람직하다. 또 본 실시형태의 제작 방법에서는, 도 4에 도시하는 바와 같이, 오목부(11)의 사이즈 및 배열에 의해, SOI 기판(100)의 단결정 반도체층(116)의 사이즈, 배열이 제약된다. 또한, 오목부(11)의 저면이란, 도 3b에 도시하는, 각각의 오목부(11) 상측 방향으로 개방된 면을 가리키는 것이며 제 1 트레이(10) 전체의 저면을 가리키는 것은 아니다.
도 5, 도 6은 제 1 트레이(10)의 구성예를 도시하는 상면도이다. 도 5는, 베이스 기판(101)에, 사이즈가 600mm×720mm인 마더 유리 기판을 사용하는 경우의 제 1 트레이(10)의 평면도이며, 제 1 트레이(10)의 사이즈는 600mm×720mm이다. 도 6은 베이스 기판(101)에, 사이즈가 730mm×920mm인 제 4 세대의 마더 유리 기판을 사용하는 경우의 제 1 트레이(10)의 평면도이며, 제 1 트레이(10)의 사이즈는 730mm×920mm이다.
도 5a는 노광 영역의 사이즈가 4인치각(角)인 축소 투영형 노광 장치에 대응하도록, 오목부(11)의 사이즈 및 배치를 고려한 제 1 트레이(10)의 평면도이다. 제 1 트레이(10)는 4개의 블록으로 구분되어 있고, 각 블록에는 3행 3열로 배치된 9개의 오목부(11)가 형성되어 있다. 각 오목부(11)의 사이즈는 1샷의 노광 영역에 들어가는 102mm×82mm이다. 1 블록에 있어서, 오목부(11)의 간격은, 세로, 가로 모두 11mm이며, 제 1 트레이(10)의 가장자리로부터 오목부(11)의 가장자리까지의 거리는, 세로, 가로 모두 16mm이다.
도 5b는 노광 영역의 사이즈가 5인치각인 축소 투영형 노광 장치에 대응하도록, 오목부(11)의 사이즈 및 배치를 고려한 제 1 트레이(10)의 평면도이다. 제 1 트레이(10)는 4개의 블록으로 구분되어 있고, 각 블록에는 3행 2열로 배치된 6개의 오목부(11)가 형성되어 있다. 각 오목부(11)의 사이즈는 1샷의 노광 영역에 들어가는 102mm×130mm이다. 1 블록에 있어서, 오목부(11)의 간격은, 세로는 11mm이며 가로는 10mm이며, 제 1 트레이(10)의 가장자리로부터 오목부(11)의 가장자리까지의 거리는, 세로, 가로 모두 16mm이다.
도 6a는 노광 영역의 사이즈가 4인치각인 축소 투영형 노광 장치에 대응하도록, 오목부(11)의 사이즈 및 배치를 고려한 제 1 트레이(10)의 평면도이다. 제 1 트레이(10)는 6개의 블록으로 구분되어 있고, 각 블록에는 3행 3열로 배치된 9개의 오목부(11)가 형성되어 있다. 각 오목부(11)의 사이즈는 1샷의 노광 영역에 들어가는 105mm×84mm이다. 1 블록에 있어서, 오목부(11)의 간격은 세로는 11mm이며, 가로는 10mm이며, 제 1 트레이(10)의 가장자리로부터 오목부(11)의 가장자리까지의 거리는, 세로는 16mm이며, 가로는 15mm이다.
도 6b는 노광 영역의 사이즈가 5인치각인 축소 투영형 노광 장치에 대응하도록, 오목부(11)의 사이즈 및 배치를 고려한 제 1 트레이(10)의 평면도이다. 제 1 트레이(10)는 6개의 블록으로 구분되어 있고, 각 블록에는 2행 3열로 배치된 6개의 오목부(11)가 형성되어 있다. 각 오목부(11)의 사이즈는 1샷의 노광 영역에 들어가는 132mm×105mm이다. 1 블록에 있어서, 오목부(11)의 간격은, 세로는 13mm이며 가로는 10mm이며, 제 1 트레이(10)의 가장자리로부터 오목부(11)의 가장자리까지의 거리는, 세로, 가로 모두 15mm이다.
도 4에 도시하는 바와 같이, 제 1 트레이(10)에 단결정 반도체 기판(111)을 배치한 후, 도 7a에 도시하는 바와 같이, 단결정 반도체 기판(111) 위에 절연층(112)을 형성한다. 절연층(112)은 단층 구조, 2층 이상의 다층 구조로 할 수 있다. 그 두께는 5nm 이상 400nm 이하로 할 수 있다. 절연층(112)을 구성하는 막에는 산화실리콘막, 질화실리콘막, 산화질화실리콘막, 질화산화실리콘막, 산화게르마늄막, 질화게르마늄막, 산화질화게르마늄막, 질화산화게르마늄막 등의 실리콘 또는 게르마늄을 조성에 포함하는 절연막을 사용할 수 있다. 또한, 산화알루미늄, 산화탄탈, 산화하프늄 등의 금속 산화물로 이루어지는 절연막, 질화알루미늄 등의 금속의 질화물로 이루어지는 절연막, 산화질화알루미늄막 등의 금속의 산화질화물로 이루어지는 절연막, 질화산화알루미늄막 등의 금속의 질화산화물로 이루어지는 절연막을 사용할 수도 있다.
또한, 본 명세서에서, 산화질화물이란, 그 조성으로서, 질소 원자보다도 산소 원자의 수가 많은 물질로 하고, 또한, 질화산화물이란, 그 조성으로서, 산소 원자보다 질소 원자의 수가 많은 물질로 한다. 예를 들어, 산화질화실리콘막이란, 러더포드 후방 산란법(RBS: Rutherford Back scattering Spectrometry) 및 수소 전방 산란법(HFS: Hydrogen Forward Scattering)을 사용하여 측정한 경우에, 농도 범위로서 산소가 50 내지 70원자%, 질소가 0.5 내지 15원자%, Si가 25 내지 35원자%, 수소가 0.1 내지 10원자%의 범위에서 포함되는 것을 말한다. 또한, 질화산화실리콘막이란, RBS 및 HFS를 사용하여 측정한 경우에, 농도 범위로서 산소가 5 내지 30원자%, 질소가 20 내지 55원자%, Si가 25 내지 35원자%, 수소가 10 내지 30원자%의 범위에서 포함되는 것을 말한다. 단, 산화질화실리콘 또는 질화산화실리콘을 구성하는 원자의 합계를 100원자%로 하였을 때, 질소, 산소, Si 및 수소의 함유 비율이 상기의 범위 내에 포함되는 것으로 한다.
절연층(112)을 구성하는 절연막은, CVD법, 스퍼터링법, 단결정 반도체 기판(111)을 산화하거나 또는 질화하는 등의 방법에 의해 형성할 수 있다.
베이스 기판(101)에 알칼리 금속 또는 알칼리 토류 금속 등의 반도체 장치의 신뢰성을 저하시키는 불순물을 포함하는 기판을 사용한 경우, 이러한 불순물이 베이스 기판(101)으로부터, SOI 기판의 반도체층으로 확산하는 것을 방지할 수 있는 막을 적어도 1층 이상, 절연층(112)에 형성하는 것이 바람직하다. 이러한 막에는 질화실리콘막, 질화산화실리콘막, 질화알루미늄막, 또는 질화산화알루미늄막 등이 있다. 이러한 막을 포함시킴으로써, 절연층(112)을 배리어층으로서 기능시킬 수 있다.
예를 들어, 절연층(112)을 단층 구조의 배리어층으로서 형성하는 경우, 두께 5nm 이상 200nm 이하의 질화실리콘막, 질화산화실리콘막, 질화알루미늄막, 또는 질화산화알루미늄막으로 형성할 수 있다.
절연층(112)을, 배리어층으로서 기능하는 2층 구조의 막으로 하는 경우는, 상층은 배리어 기능이 높은 절연막으로 구성하는 것이 바람직하다. 상층은 두께 5nm 내지 200nm의 질화실리콘막, 질화산화실리콘막, 질화알루미늄막, 또는 질화산화알루미늄막으로 형성할 수 있다. 이들의 막은, 불순물의 확산을 방지하는 블로킹 효과가 높지만, 내부 응력이 높다. 따라서, 단결정 반도체 기판(111)과 접하는 하층의 절연막에는 상층의 절연막의 응력을 완화시키는 효과가 있는 막을 선택하는 것이 바람직하다. 이러한 절연막에는 산화실리콘막 및 산화질화실리콘막, 및 단결정 반도체 기판(111)을 열산화하여 형성한 열산화막 등이 있다. 하층의 절연막의 두께는 5nm 이상 300nm 이하로 할 수 있다.
본 실시형태에서는, 절연층(112)을 절연막(112a)과 절연막(112b)으로 이루어지는 2층 구조로 한다. 절연층(112)을 블로킹막으로서 기능시키는, 절연막(112a)과 절연막(112b)의 조합은, 예를 들어, 산화실리콘막과 질화실리콘막, 산화질화실리콘막과 질화실리콘막, 산화실리콘막과 질화산화실리콘막, 산화질화실리콘막과 질화산화실리콘막 등이 있다.
예를 들어, 하층의 절연막(112a)은 프로세스 가스에 SiH4 및 N2O를 사용하여 플라즈마 여기 CVD법(이하, 「PECVD법」이라고 함.)으로 형성한 산화질화실리콘막으로 형성할 수 있다. 또한, 절연막(112a)으로서, 프로세스 가스에 유기 실란 가스와 산소를 사용하여, PECVD법으로 산화실리콘막을 형성할 수도 있다. 또한, 단결정 반도체 기판(111)을 산화한, 산화막으로 절연막(112a)을 형성할 수도 있다.
유기 실란 가스로서는, 테트라에톡시실란(TEOS: 화학식Si(OC2H5)4), 테트라메틸실란(TMS: 화학식Si(CH3)4), 테트라메틸시클로테트라실록산(TMCTS), 옥타메틸시클로테트라실록산(OMCTS), 헥사메틸실라잔(HMDS), 트리에톡시실란(SiH(OC2H5)3), 트리스디메틸아미노실란(SiH(N(CH3)2)3) 등의 실리콘 함유 화합물을 사용할 수 있다.
상층의 절연막(112b)은 프로세스 가스에 SiH4, N2O, NH3 및 H2를 사용하여 PECVD법으로 형성한 질화산화실리콘막으로 형성할 수 있다. 또는, 프로세스 가스에 SiH4, N2, NH3 및 H2를 사용하여 PECVD법으로 형성한 질화실리콘막으로 형성할 수 있다.
예를 들어, PECVD법으로, 산화질화실리콘으로 이루어지는 절연막(112a), 질화산화실리콘으로 이루어지는 절연막(112b)을 형성하는 경우, 제 1 트레이(10)에 배치된 복수의 단결정 반도체 기판(111)을 PECVD 장치의 처리실에 반입한다. 그리고, 절연막(112a)의 형성용 프로세스 가스로서 SiH4 및 N2O를 처리실에 공급하고, 이 프로세스 가스의 플라즈마를 생성하여, 산화질화실리콘막을 단결정 반도체 기판(111) 위에 형성한다. 다음에, 처리실에 도입하는 가스를 절연막(112b) 형성용의 프로세스로 변경한다. 여기에서는, SiH4, N2O, NH3 및 H2 및 N2O를 사용한다. 이들의 혼합 가스의 플라즈마를 생성하고, 산화질화실리콘막 위에 질화산화실리콘막을 연속하여 형성한다. 또한, 복수의 처리실을 가지는 PECVD 장치를 사용하는 경우는, 산화질화실리콘막과 질화산화실리콘막과 다른 처리실에서 형성할 수도 있다. 물론, 처리실에 도입하는 가스를 변경함으로써, 하층에 산화실리콘막을 형성할 수도 있고, 상층에 질화실리콘막을 형성할 수도 있다.
상기한 바와 같이 절연막(112a) 및 절연막(112b)을 형성함으로써, 스루풋 좋게, 복수의 단결정 반도체 기판(111)에 절연층(112)을 형성할 수 있다. 또한, 대기에 접촉시키지 않고서 절연막(112a), 절연막(112b)을 형성할 수 있으므로, 절연막(112a)과 절연막(112b)의 계면이 대기에 의해 오염되는 것을 방지할 수 있다.
또한, 절연막(112a)으로서, 단결정 반도체 기판(111)을 산화 처리하여 산화막을 형성할 수 있다. 이 산화막을 형성하기 위한, 열산화 처리에는 산화분위기 중에 할로겐을 포함하는 가스를 첨가하는 것이 바람직하다. 할로겐을 포함하는 가스로서, HCl, HF, NF3, HBr, Cl2, ClF, BCl3, F2, Br2 등으로부터 선택된 일종 또는 복수종 가스를 사용할 수 있다.
예를 들어, 산소에 대하여 HCl을 0.5 내지 10체적%(바람직하게는 3체적%)의 비율로 포함하는 분위기 중에서, 700℃ 이상의 온도에서 열처리를 행한다. 950℃ 이상 1100℃ 이하의 가열 온도로 열산화를 행하면 좋다. 처리 시간은 0.1 내지 6시간, 바람직하게는 2.5 내지 3.5시간으로 하면 좋다. 형성되는 산화막의 막 두께는, 15nm 내지 1100nm(바람직하게는 50nm 내지 150nm), 예를 들어 100nm의 두께로 할 수 있다.
이러한 온도 범위에서 산화 처리를 행함으로써, 할로겐 원소에 의한 게터링 효과를 얻을 수 있다. 게터링으로서는, 특히, 금속 불순물을 제거하는 효과가 있다. 즉, 염소의 작용에 의해, 금속 등의 불순물이 휘발성의 염화물로 되어 기상 중으로 이탈하고, 단결정 반도체 기판(111)으로부터 제거된다. 또한, 산화 처리에 포함되는 할로겐 원소에 의해, 단결정 반도체 기판(111)의 표면의 미결합 수가 종단(終端)되기 때문에, 산화막과 단결정 반도체 기판(111) 계면의 국재 준위 밀도를 저감할 수 있다.
이 할로겐을 포함하는 분위기에서의 열산화 처리에 의해, 산화막에 할로겐을 포함시킬 수 있다. 절연막(112a)에, 할로겐 원소를 1×1017atoms/cm3 내지 5×1020atoms/cm3의 농도로 포함시킴으로써, SOI 기판(100)에 있어서, 금속 등의 불순물을 포획하여 단결정 반도체층(116)의 오염을 방지하는 보호막으로서의 기능을 발현시킬 수 있다.
열산화 처리에서 하층의 절연막(112a)을 형성하고, PECVD법 등의 기상법으로 상층의 절연막(112b)을 형성하는 방법의 일 예로서는, 단결정 반도체 기판(111)을 제 1 트레이(10)에 배치하기 전에, 열산화 처리로 절연막(112a)을 형성하고, 산화막으로 이루어지는 절연막(112a)이 형성된 단결정 반도체 기판(111)을 제 1 트레이(10)에 나란히 배열하고, 그 후, 절연막(112b)을 형성하는 방법이 있다.
다음에, 도 7b에 도시하는 바와 같이, 절연층(112)을 통해, 전계에서 가속된 이온으로 이루어지는 이온 빔(121)을 단결정 반도체 기판(111)에 조사하고, 단결정 반도체 기판(111)의 표면으로부터 소정의 깊이 영역에, 취화층(113)을 형성한다. 이온 빔(121)은 소스 가스를 여기하여, 소스 가스의 플라즈마를 생성하고, 플라즈마로부터 전계의 작용에 의해, 플라즈마에 포함되는 이온을 끌어냄으로써 생성된다.
취화층(113)이 형성되는 영역의 깊이는, 이온 빔(121)의 가속 에너지와 이온 빔(121)의 입사각에 의해 조절할 수 있다. 가속 에너지는 가속 전압, 도즈량 등에 의해 조절할 수 있다. 이온의 평균 침입 깊이와 거의 같은 깊이의 영역에 취화층(113)이 형성된다. 이온을 첨가하는 깊이에, 단결정 반도체 기판(111)으로부터 분리되는 반도체층의 두께가 결정된다. 취화층(113)이 형성되는 깊이는 단결정 반도체 기판(111)의 표면으로부터 50nm 이상 500nm 이하이며, 50nm 이상 200nm 이하로 하는 것이 바람직하다.
이온을 단결정 반도체 기판(111)에 첨가하기 위해서는, 질량 분리를 수반하는 이온 주입법보다도, 질량 분리를 수반하지 않는 이온 도핑법이 바람직하다. 이로써, 대면적의 제 1 트레이(10)에 배치된 복수의 단결정 반도체 기판(111)에 취화층(113)을 형성하는 택트 타임(takt time)을 단축할 수 있기 때문이다.
제 1 트레이(10)에 들어간 단결정 반도체 기판(111)을, 이온 도핑 장치의 처리실에 반입한다. 소스 가스를 여기하여 플라즈마를 생성하고, 플라즈마 중으로부터 이온종을 끌어내고, 가속하여, 이온 빔(121)을 생성한다. 그 이온 빔(121)을, 복수의 단결정 반도체 기판(111)에 조사함으로써, 소정의 깊이에 이온이 고농도로 도입되고, 취화층(113)이 형성된다.
소스 가스에 수소(H2)를 사용하는 경우, 수소 가스를 여기하여 H+, H2 +, H3 +을 포함하는 플라즈마를 생성할 수 있다. 소스 가스로부터 생성되는 이온종의 비율은, 플라즈마의 여기 방법, 플라즈마를 발생시키는 분위기의 압력, 소스 가스의 공급량 등을 조절함으로써, 변화시킬 수 있다.
H3 +는 다른 수소 이온종(H+, H2 +)보다도, 수소 원자의 수가 많고, 그 결과 질량이 크기 때문에, 같은 에너지로 가속되는 경우, H+, H2 +보다도 단결정 반도체 기판(111)의 보다 얕은 영역에 첨가된다. 따라서, 이온 빔(121)에 포함되는 H3 +의 비율을 높게 함으로써, 수소 이온의 평균 침입 깊이의 편차가 작아지므로, 단결정 반도체 기판(111)에 있어서의 수소의 깊이 방향의 농도 프로파일은 보다 급준하게 되고, 그 프로파일의 피크 위치를 얕게 할 수 있다. 따라서, 이온 빔(121)에 포함되는 H+, H2 +, H3 +의 총량에 대하여 H3 +이 50% 이상 포함되도록 하는 것이 바람직하고, H3 + 의 비율은 80% 이상이 보다 바람직하다.
수소 가스를 사용하여, 이온 도핑법으로 이온 첨가를 하는 경우, 가속 전압 10kV 이상 200kV 이하, 도즈량 1×1016ions/cm2 이상 6×1016ions/cm2 이하로 할 수 있다. 이 조건으로 수소 이온을 첨가함으로써, 이온 빔(121)에 포함되는 이온종 및, 그 비율에도 의거하지만, 취화층(113)을 단결정 반도체 기판(111)의 깊이 50nm 이상 500nm 이하의 영역에 형성할 수 있다.
예를 들어, 단결정 반도체 기판(111)이 단결정 실리콘 기판이며, 절연막(112a)이 두께 50nm의 산화질화실리콘막이며, 절연막(112b)이 두께 50nm의 질화산화실리콘막인 경우, 소스 가스가 수소이며, 가속 전압 40kV, 도즈량 2.2×1016ions/cm2의 조건에서는, 단결정 반도체 기판(111)으로부터 두께 12Onm 정도의 단결정 반도체층을 박리할 수 있다. 또한, 절연막(112a)을 두께 100nm의 산화질화실리콘막으로 하고, 그 외는 같은 조건으로 수소 이온을 도프하면, 단결정 반도체 기판(111)으로부터 두께 70nm 정도의 단결정 반도체층을 박리할 수 있다.
이온 빔(121)의 소스 가스에 헬륨(He)을 사용할 수도 있다. 헬륨을 여기하여 생성되는 이온종이 He+가 대부분이기 때문에, 질량 분리를 수반하지 않는 이온 도핑법에서도, He+를 주된 이온으로서 단결정 반도체 기판(111)에 첨가할 수 있다. 따라서, 이온 도핑법으로, 효율 좋게, 미소한 구멍을 취화층(113)에 형성할 수 있다. 헬륨을 사용하여, 이온 도핑법으로 이온을 첨가하는 경우, 가속 전압 10kV 이상 200kV 이하, 도즈량 1×1016ions/cm2 이상 6×1016ions/cm2 이하로 할 수 있다.
소스 가스에 염소 가스(Cl2 가스), 불소 가스(F2 가스) 등의 할로겐 가스를 사용할 수도 있다.
취화층(113)을 형성한 후, 도 7c에 도시하는 바와 같이, 절연층(112)의 상면에, 접합층(114)을 형성한다. 접합층(114)을 형성하는 공정에서는, 단결정 반도체 기판(111)의 가열 온도는 취화층(113)에 첨가한 원소 또는 분자가 석출하지 않는 온도로 하고, 그 가열 온도는 350℃ 이하가 바람직하다. 바꾸어 말하면, 이 가열 온도는 취화층(113)으로부터 가스가 빠져나가지 않는 온도이다. 또한, 접합층(114)은 이온 첨가 공정을 행하기 전에 형성할 수도 있다. 이 경우는, 접합층(114)을 형성할 때의 프로세스 온도는, 350℃ 이상으로 할 수 있다. 또한, 절연층(112)이 친수성의 접합면으로서 충분하게 기능하는 경우는, 일부러 접합층(114)을 형성하지 않고, 절연층(112)을 접합층으로서 사용하여도 좋다. 예를 들어, 절연층(112)으로서, 단결정 반도체 기판(111)을 열산화 처리하여 얻어지는 열산화막을 형성한 경우, 그것을 베이스 기판(101)과의 접합면으로 하여도 좋다.
접합층(114)은 평활하며 친수성인 접합면을 단결정 반도체 기판(111)의 표면에 형성하기 위한 층이다. 따라서, 접합층(114)의 평균면 거칠기 Ra가 0.7nm 이하로 하는 것이 바람직하고, 0.4nm 이하가 보다 바람직하다. 또한, 접합층(114)의 두께는, 5nm 이상 500nm 이하로 할 수 있고, 10nm 이상 200nm 이하로 하는 것이 보다 바람직하다.
접합층(114)에는 화학적 기상 반응에 의해 형성되는 절연막이 바람직하다. 예를 들어, 산화실리콘막, 산화질화실리콘막, 질화산화실리콘막, 질화실리콘막 등을, 접합층(114)으로서 형성할 수 있다. 접합층(114)으로서, PECVD법으로 산화실리콘막을 형성하는 경우에는 소스 가스에 유기 실란 가스 및 산소(O2) 가스를 사용하는 것이 바람직하다. 소스 가스에 유기 실란을 사용함으로써, 프로세스 온도가 350℃ 이하이고, 평활한 표면을 가지는 산화실리콘막을 형성할 수 있다. 또한, 열CVD법으로, 가열 온도가 500℃ 이하 200℃ 이상에서 형성되는 LTO(저온 산화물, low temperature oxide)로 형성할 수 있다. LTO의 형성에는 실리콘 소스 가스에 모노실란(SiH4) 또는 디실란(Si2H6) 등을 사용하고, 산소 소스 가스에 일산화이질소(N2O) 등을 사용할 수 있다.
예를 들어, 소스 가스에 TEOS와 O2를 사용하여, 산화실리콘막으로 이루어지는 접합층(114)을 형성하기 위한 조건 예로서는, 처리실에, 유량 15sccm으로 TEOS를 도입하고, 유량 75Osccm으로 O2를 도입한다. 다른 성막 조건으로서는, 성막 압력은 100Pa, 성막 온도 300℃, RF 출력 300W, 전원 주파수 13.56MHz를 들 수 있다.
또한, 도 7b의 공정과 도 7c의 공정의 순서를 반대로 할 수도 있다. 즉, 제 1 트레이(10)에 배치된 복수의 단결정 반도체 기판(111)에, 절연층(112) 및 접합층(114)을 형성한 후, 취화층(113)을 형성할 수도 있다. 이 경우, 절연층(112)과 접합층(114)을 같은 성막 장치로 형성할 수 있는 경우는, 절연층(112)과 접합층(114)의 형성을 연속하여 행하는 것이 바람직하다.
또한, 도 7b의 공정을 행한 후, 도 7a의 공정과 도 7c의 공정을 행할 수도 있다. 즉, 제 1 트레이(10)에 배치된 복수의 단결정 반도체 기판(111)에 이온종을 도프하여 취화층(113)을 형성한 후, 절연층(112) 및 접합층(114)을 형성할 수도 있다. 이 경우, 절연층(112)과 접합층(114)을 같은 성막 장치로 형성할 수 있는 경우는, 절연층(112)과 접합층(114)의 형성을 연속하여 행하는 것이 바람직하다. 또한, 취화층(113)을 형성하기 전에, 단결정 반도체 기판(111)의 표면을 보호하기 위하여, 단결정 반도체 기판(111)을 산화 처리하고, 표면에 산화막을 형성하고, 산화막을 통해 이온종을 단결정 반도체 기판(111)에 도프할 수도 있다. 취화층(113)을 형성한 후는 이 산화막을 제거한다. 또한, 산화막을 남긴 상태에서 절연층(112)을 형성할 수도 있다.
또한, 취화층(113)을 형성하기 위하여, 이온 도핑법으로 소스 가스로부터 생성된 이온종을, 단결정 반도체 기판(111)에 도프하고 있기 때문에, 이온 빔(121) 중에, 소스 가스의 이온종 이외의, 이온종이 포함된다. 이러한 이온종은, 예를 들어, 이온 도핑 장치의 처리실의 치구(治具)나 전극을 구성하고 있는 금속 등이다. 이들의 이온종은, 소스 가스(수소, 헬륨 등)의 이온종보다 질량이 크기 때문에, 단결정 반도체 기판(111)의 표면에 형성되는 막(절연층(112), 접합층(114) 또는 산화막)의 표면에 도프된다. 이 금속 등의 불순물을 제거하기 위하여, 이온 도핑 공정 후, 단결정 반도체 기판(111)의 표면에 형성되는 막의 표면을 웨트 에칭하여, 그 막을 얇게 제거할 수도 있다.
다음에, 절연층(112), 취화층(113) 및 접합층(114)이 형성된 단결정 반도체 기판(111)을 제 1 트레이(10)로부터 분리하고, 복수의 단결정 반도체 기판(111)을 세정한다. 이 세정 공정은, 순수에 의한 초음파 세정으로 행할 수 있다. 초음파 세정은 메가 헤르츠 초음파 세정(메가 소닉 세정)이 바람직하다. 초음파 세정 후, 단결정 반도체 기판(111)을 오존수로 세정하여도 좋다. 오존수로 세정함으로써, 유기물의 제거와, 접합층(114) 표면의 친수성을 향상시키는 표면 활성화 처리를 할 수 있다. 세정 처리, 및 표면 활성화 처리의 종료 후, 도 7d에 도시하는 바와 같이 단결정 반도체 기판(111)을 제 1 트레이(10)의 오목부(11)에 배치한다.
접합층(114)의 표면의 활성화 처리는, 오존 처리, 오존수에 의한 세정의 타원자 빔 또는 이온 빔의 조사 처리, 플라즈마 처리, 또는 라디칼 처리로 행할 수 있다. 원자 빔 또는 이온 빔을 이용하는 경우에는 아르곤 등의 불활성 가스 중성 원자 빔 또는 불활성 가스 이온 빔을 사용할 수 있다. 이들의 처리는, 단결정 반도체 기판(111)을 제 1 트레이(10)에 배치한 상태에서 행할 수도 있다.
여기서, 오존 처리의 일 예를 설명한다. 예를 들어, 산소를 포함하는 분위기하에서 자외선(UV)을 조사함으로써, 피처리체 표면에 오존 처리를 행할 수 있다. 산소를 포함하는 분위기하에서 자외선을 조사하는 오존 처리는, UV 오존 처리 또는 자외선 오존 처리 등이라고도 불린다. 산소를 포함하는 분위기하에서, 자외선 중 200nm 미만의 파장을 포함하는 광과 200nm 이상의 파장을 포함하는 광을 조사함으로써, 오존을 생성시키는 동시에, 오존으로부터 일중항 산소를 생성시킬 수 있다. 자외선 중 180nm 미만의 파장을 포함하는 광을 조사함으로써, 오존을 생성시키는 동시에, 오존으로부터 일중항 산소를 생성시킬 수도 있다.
산소를 포함하는 분위기하에서, 200nm 미만의 파장을 포함하는 자외광 및 200nm 이상의 파장을 포함하는 자외광을 조사함으로써 일어나는 반응예를 나타낸다.
O2+hν(λ1nm)→O(3P)+O(3P) (1)
O(3P)+O2→O3 (2)
O3+hν(λ2nm)→O(1D)+O2 (3)
상기 반응식(1)에서, 산소(O2)를 포함하는 분위기하에서 200nm 미만의 파장(λ1nm)을 포함하는 광(hν)을 조사함으로써 기저 상태의 산소 원자(O(3P))가 생성된다. 다음에, 반응식(2)에서, 기저 상태의 산소 원자(O(3P))와 산소(O2)와 반응하여 오존(O3)이 생성된다. 그리고, 반응식(3)에서, 생성된 오존(O3)을 포함하는 분위기하에서 200nm 이상의 파장(λ2nm)을 포함하는 광이 조사됨으로써, 여기 상태의 일중항 산소O(1D)가 생성된다. 산소를 포함하는 분위기하에 있어서, 자외선 중 200nm 미만의 파장을 포함하는 광을 조사함으로써 오존을 생성시키는 동시에, 200nm 이상의 파장을 포함하는 광을 조사함으로써 오존을 분해하여 일중항 산소를 생성한다. 상기와 같은 오존 처리는, 예를 들어, 산소를 포함하는 분위기하에서의 저압 수은 램프의 조사(λ1=185nm, λ2=254nm)에 의해 행할 수 있다.
또한, 산소를 포함하는 분위기하에서, 180nm 미만의 파장을 포함하는 광을 조사함으로써 일어나는 반응예를 나타낸다.
O2+hν(λ3nm)→O(1D)+O(3P) (4)
O(3P)+O2→O3 (5)
O3+hν(λ3nm)→O(1D)+O2 (6)
상기 반응식(4)에서, 산소(O2)를 포함하는 분위기하에서 18Onm 미만의 파장(λ3nm)을 포함하는 광을 조사함으로써, 여기 상태의 일중항 산소O(1D)와 기저 상태의 산소 원자(O(3P))가 생성한다. 다음에, 반응식(5)에서, 기저 상태의 산소 원자(O(3P))와 산소(O2)가 반응하여 오존(O3)이 생성된다. 반응식(6)에서, 생성된 오존(O3)을 포함하는 분위기하에서 18Onm 미만의 파장(λ3nm)을 포함하는 광이 조사됨으로써, 여기 상태의 일중항 산소와 산소가 생성된다. 산소를 포함하는 분위기하에 있어서, 자외선 중 180nm 미만의 파장을 포함하는 광을 조사함으로써 오존을 생성시키는 동시에 오존 또는 산소를 분해하여 일중항 산소를 생성한다. 상기와 같은 오존 처리는, 예를 들어, 산소를 포함하는 분위기하에서의 Xe 엑시머 UV 램프의 조사(λ3=172nm)에 의해 행할 수 있다.
200nm 미만의 파장을 포함하는 광에 의해 피처리체 표면에 부착되는 유기물 등의 화학 결합을 절단하고, 오존 또는 오존으로부터 생성된 일중항 산소에 의해 피처리체 표면에 부착되는 유기물, 또는 화학 결합을 절단한 유기물 등을 산화 분해하여 제거할 수 있다. 상기와 같은 오존 처리를 행함으로써, 피처리체 표면의 친수성 및 청정성을 높일 수 있고, 접합을 양호하게 할 수 있다.
산소를 포함하는 분위기하에서 자외선을 조사함으로써 오존이 생성된다. 오존은, 피처리체 표면에 부착되는 유기물의 제거에 효과를 나타낸다. 또한, 일중항 산소도, 오존과 동등하거나 또는 그 이상으로, 피처리체 표면에 부착되는 유기물의 제거에 효과를 나타낸다. 오존 및 일중항 산소는, 활성 상태에 있는 산소의 예이며, 총칭하여 활성 산소라고도 일컬어진다. 상기 반응식 등에서 설명한 바와 같이, 일중항 산소를 생성할 때에 오존이 생기거나, 또는 오존으로부터 일중항 산소를 생성하는 반응도 있기 때문에, 여기에서는 일중항 산소가 기여하는 반응도 포함시켜 편의적으로 오존 처리라고 부른다.
다음에, 제 1 트레이(10)에 배치된 단결정 반도체 기판(111)과 베이스 기판(101)을 서로 접합한다. 접합하기 전에, 베이스 기판(101)도 세정한다. 염산과 과산화수소수를 사용한 세정이나, 메가 헤르츠 초음파 세정으로 행할 수 있다. 또한, 접합층(114)과 마찬가지로, 베이스 기판(101)의 접합면이 되는 표면에 대하여, 오존 처리 등의 표면 활성화 처리를 행하는 것이 바람직하다.
또한, 베이스 기판(101) 위에 절연막을 형성해 두는 것이 바람직하다. 베이스 기판(101)은 그 표면에 절연막이 반드시 형성되어 있지 않아도 좋지만, 베이스 기판(101)의 표면에 배리어막으로서 기능하는 질화실리콘막, 질화산화실리콘막, 질화알루미늄막, 또는 질화산화알루미늄막 등을 형성해 둠으로써, 베이스 기판(101)으로부터 단결정 반도체 기판(111)에, 알칼리 금속이나 알칼리 토류 금속 등의 불순물이 들어가는 것을 막을 수 있다.
도 8a는 접합 공정을 설명하는 단면도이다. 복수의 단결정 반도체 기판(111)이 배치된 제 1 트레이(10)의 상방으로부터 베이스 기판(101)을 재치하고, 접합층(114)을 사이에 두고, 베이스 기판(101)과 복수의 단결정 반도체 기판(111)을 밀접시킨다. 베이스 기판(101)의 가장자리의 1개소에 1N/cm2 내지 500N/cm2 정도의 압력을 가한다. 이 압력은, 1N/cm2 내지 20N/cm2이 바람직하다. 압력을 가한 부분으로부터 접합층(114)과 베이스 기판(101)이 접합하기 시작한다. 드디어 1장의 베이스 기판(101)에 대하여, 제 1 트레이(10) 위의 모든 단결정 반도체 기판(111)이 접합하고, 베이스 기판(101)에 복수의 단결정 반도체 기판이 밀착할 수 있다. 이 접합 공정은, 가열 처리를 수반하지 않고, 상온에서 행할 수 있기 때문에, 베이스 기판(101)에, 유리 기판과 같이 내열 온도가 700℃ 이하인 저내열성 기판을 사용할 수 있다.
복수의 단결정 반도체 기판(111)을 제 1 트레이(10)에 나란히 배열하고 있기 때문에, 단결정 반도체 기판(111)의 두께의 차에 의해, 접합층(114)의 표면이 베이스 기판(101)과 접촉하지 않는 단결정 반도체 기판(111)이 생기는 경우가 있다. 따라서, 압력을 가하는 장소는 1개소가 아니고, 각 단결정 반도체 기판(111)에 압력을 가하도록 하는 것이 바람직하다. 또한, 제 1 트레이(10)에 배치된 상태에서, 접합층(114) 표면의 높이 차가 있어도, 베이스 기판(101)의 휘어짐에 의해 접합층(114)의 일부분이 베이스 기판(101)과 밀착하면, 접합층(114) 표면 전체에 접합을 진행할 수 있다.
또한, 도 8a와 같이 베이스 기판(101)을 제 1 트레이(10)에 놓은 후, 도 9와 같이, 베이스 기판(101)을 하측으로 교체하여도 좋다. 베이스 기판(101)과 제 1 트레이(10)의 위아래를 교체함으로써, 단결정 반도체 기판(111)의 두께의 차가 상쇄되어, 접합층(114)의 표면 전체를 베이스 기판(101)의 표면에 용이하게 접촉시킬 수 있다.
도 8a에 도시하는 바와 같이, 제 1 트레이(10)에 배치된 단결정 반도체 기판(111) 위에 베이스 기판(101)을 재치할 때, 접합면이 먼지 등에 의해 오염되어 버리면, 오염 부분은 접합되지 않게 된다. 그 때문에, 접합면의 오염을 막기 위하여, 베이스 기판(101)의 재치는, 기밀한 처리실 내에서 행하는 것이 바람직하다. 또한, 처리실 내를 5.0×10-3Pa 정도의 감압 상태로 하고, 접합 처리의 분위기를 청정하게 하는 것이 바람직하다.
다음에, 도 8b에 도시하는 바와 같이, 단결정 반도체 기판(111)의 접합에 사용한 제 1 트레이(10)를, 단결정 반도체 기판(111) 및 베이스 기판(101) 아래로부터 분리하여, 제 2 트레이(20)를 배치한다.
제 2 트레이(20)의 외관도 및 단면도를 도 11a 및 도 11b에 도시한다. 도 11b는, 도 11a의 직선(AB)에 대응하는 단면도이다. 제 2 트레이(20)는, 판형의 부재이며, 후의 공정에서 분리되는 단결정 반도체 기판을 보유하기 위한 복수의 오목부(21)가 형성되어 있고, 여기에서는, 3행 3열로 오목부(21)가 형성되어 있다. 단, 제 1 트레이(10)와는 달리, 오목부(21)의 깊이(D2)는, 단결정 반도체 기판(111)의 두께보다 크게 한다. 또한, 오목부(21)의 형상은, 단결정 반도체 기판(111)에 맞추어 직사각형인 것이 바람직하다. 또한, 특별한 언급이 없는 한, 직사각형에는 정사각형이 포함되는 것으로 한다.
또한, 제 2 트레이(20)의 두께는, 1.7mm 이상 2.9mm 이하로 할 수 있다. 오목부(21)의 깊이(D2)는, 0.8mm 이상 1.5mm 이하로 할 수 있다. 또한, 제 2 트레이(20)의 사이즈는, 제 1 트레이(10)와 동일하게 하는 것이 바람직하다. 즉, 제 2 트레이(20)의 사이즈는, 베이스 기판(101)과 같은 사이즈로 하는 것이 바람직하다. 또한, 오목부(21)의 사이즈는, 단결정 반도체 기판(111)(단결정 반도체 기판(117))이 들어가는 사이즈로 하고, 오목부(21)의 저면의 면적은, 단결정 반도체 기판(111)(단결정 반도체 기판(117))의 저면의 면적의 1.1배 이하로 하는 것이 바람직하다. 또한, 단결정 반도체 기판(111)(단결정 반도체 기판(117))을 오목부(21)에 넣을 때의 단결정 반도체 기판(111)(단결정 반도체 기판(117))의 가장자리와 오목부(21)의 가장자리 사이의 거리는 1mm 이하로 하는 것이 바람직하다. 또한, 제 1 트레이(10)와 마찬가지로 제 2 트레이(20)의 구성예도 도 5 및 도 6에서 도시되는 것으로 된다. 또한, 오목부(21)의 저면이란, 도 11b에 도시하는, 각각의 오목부(21) 상측 방향으로 개방된 면을 가리키는 것이며 제 2 트레이(20) 전체의 저면을 가리키는 것은 아니다.
제 2 트레이(20)는, SOI 기판(100)의 기판의 제작 공정에서의 열처리에서 변질, 변형하지 않는 재료로 제작된다. 특히, 열처리에서의 열팽창이 적은 재료를 선택하는 것이 바람직하다. 예를 들어, 석영 유리, 실리콘이나 실리콘 카바이드 등의 반도체 재료, 또는 무알칼리 유리 등으로 제 2 트레이(20)를 제작할 수 있다.
이러한 제 2 트레이(20)를, 도 8b에 도시하는 바와 같이, 오목부(21)와 단결정 반도체 기판(111)이 겹치도록 배치하고, 단결정 반도체 기판(111)이 접합된 베이스 기판(101)을 지지한다. 여기에서, 제 2 트레이(20)는, 오목부(21)의 깊이(D2)가 단결정 반도체 기판(111)의 두께보다 크므로, 단결정 반도체 기판(111)의 저면과 접촉하지 않고, 베이스 기판(101)을 지지할 수 있다.
트레이는, 베이스 기판(101)과 같은 정도의 크기이기 때문에, 장소에 따라 열 분포가 다르기 쉽고, 도 8a와 같이 단결정 반도체 기판(111)이 트레이와 접촉하고 있으면, 그 열 분포의 영향을 받기 쉽다. 그러나, 제 2 트레이(20)를 사용함으로써, 가열 처리 시에 제 2 트레이(20)와 단결정 반도체 기판(111)의 저면과의 접촉을 막을 수 있고, 각 단결정 반도체 기판(111)의 열 분포가 다른 것으로 되는 것을 막을 수 있다. 따라서, 각 단결정 반도체 기판(111)의 열 분포를 균일하게 하여, 단결정 반도체층의 분리를 행할 수 있고, 질적으로 균일한 단결정 반도체층을 베이스 기판(101) 위에 형성할 수 있다.
또한, 제 2 트레이(20)로 베이스 기판(101)을 지지함으로써, 베이스 기판의 주변 단부뿐만 아니라, 베이스 기판(101)의 중앙부에서도 베이스 기판을 지지할 수 있다. 따라서, 가열 처리 시에 베이스 기판이 크게 휘어지는 것을 막을 수 있으므로, 균일한 단결정 반도체층을 베이스 기판(101) 위에 형성할 수 있다.
또한, 제 2 트레이(20)를 배치한 후, 베이스 기판(101)과 접합층(114)의 접합 계면에서의 결합력을 증가시키기 위한 가열 처리를 행하는 것이 바람직하다. 이 처리 온도는, 취화층(113)에 균열을 발생시키지 않는 온도로 하고, 200℃ 이상 450℃ 이하의 온도 범위에서 처리할 수 있다. 또한, 이 온도 범위에서 가열하면서, 베이스 기판(101)에 단결정 반도체 기판(111)을 접합함으로써, 베이스 기판(101)과 접합층(114)의 접합 계면에서의 결합력을 강고하게 할 수 있다.
계속하여, 가열 처리를 행하고, 취화층(113)에서 박리를 발생시켜, 단결정 반도체 기판(111)으로부터 단결정 반도체층(115)을 분리한다. 도 8c는, 단결정 반도체 기판(111)으로부터 단결정 반도체층(115)을 분리하는 분리 공정을 설명하는 도면이다. 단결정 반도체 기판(117)은 단결정 반도체층(115)이 분리된 단결정 반도체 기판(111)을 나타낸다.
가열 처리를 행함으로써, 온도 상승에 의해 취화층(113)에 형성되어 있는 미소한 구멍에는, 이온 도핑으로 첨가한 원소가 석출되고, 내부의 압력이 상승한다. 압력의 상승에 의해, 취화층(113)의 미소한 구멍에 체적 변화가 일어나고, 취화층(113)에 균열이 생기므로, 취화층(113)을 따라서 단결정 반도체 기판(111)이 분리된다. 접합층(114)은 베이스 기판(101)에 접합하고 있으므로, 베이스 기판(101) 위에는 단결정 반도체 기판(111)으로부터 분리된 단결정 반도체층(115)이 고정된다. 단결정 반도체층(115)을 단결정 반도체 기판(111)으로부터 분리하기 위한 가열 처리의 온도는, 베이스 기판(101)의 변형점을 초과하지 않는 온도로 한다. 또한, 가열 처리에 의해, 단결정 반도체층(115)을 분리한 단결정 반도체 기판(117)은 제 2 트레이(20)에 형성된 오목부(21)로 보유된다.
또한, 도 8c에 도시하는 바와 같이, 단결정 반도체 기판(111)의 주변부가 베이스 기판(101)에 접합하지 않는 경우가 많이 있다. 그 이유로서는, 다음과 같은 것을 들 수 있다. 단결정 반도체 기판(111)의 평탄화 시에, 단결정 반도체 기판(111) 주변에 에지 롤 오프(Edge Roll Off: E.R.0.)라고 불리는 중앙부보다 기판의 두께가 얇고, 평탄성이 낮은 영역이 형성되어 있다. 또는, 단결정 반도체 기판(111)의 주변부가 모떼기(chamfering)되어 있다. 또는, 단결정 반도체 기판(111)을 이동하였을 때에 접합층(114)의 주변부를 상처 입히거나, 또는 오염시킨다. 이들에 의해, 베이스 기판(101)과 접합층(114)이 밀착하고 있지 않으므로, 단결정 반도체 기판(111)의 주변부에서는 취화층(113)이 분리되기 어려워지고 있다고 추측된다. 따라서, 베이스 기판(101)에는 단결정 반도체 기판(111)보다도 사이즈가 작은 단결정 반도체층(115)이 접합되고, 또한, 단결정 반도체 기판(117)의 주위에는 볼록부(130)가 형성된다. 볼록부(130)는 베이스 기판(101)에 접합되지 않은, 잔존한 취화층(133), 잔존한 단결정 반도체층(135), 잔존한 절연층(132)(잔존한 절연막(132b), 잔존한 절연막(132a)) 및 잔존한 접합층(134)으로 이루어진다.
또한, 잔존한 취화층(133)도, 가열 처리에 의해 내부 압력이 상승하여 내부의 미소 구멍이 팽창하여, 파열되는 것이 있다. 이로써, 잔존한 취화층(133) 위의, 잔존한 단결정 반도체층(135), 잔존한 절연층(132)(잔존한 절연막(132b), 잔존한 절연막(132a)) 및 잔존한 접합층(134)이 흩날려, 단결정 반도체층(115) 위에 이물로서 부착되거나, 또는 단결정 반도체층(115)에 상처를 내는 것이 있다. 이것은 단결정 반도체층(115)과 분리한 단결정 반도체 기판(117)이 기판 평면과 평행 방향으로 이동하고, 볼록부(130)가 단결정 반도체층(115)과 겹치는 위치에 오면, 보다 현저하게 나타난다.
그러나, 본 실시형태에서는, 오목부(21)의 사이즈는, 단결정 반도체 기판(111)이 들어가는 사이즈로 하고, 오목부(21)의 저면의 면적은, 단결정 반도체 기판의 저면의 면적의 1.1배 이하로 하기 때문에, 분리한 단결정 반도체 기판(117)이 단결정 반도체층(115)에 대하여 기판 평면과 평행 방향으로 움직일 수 있는 공간적 여유는 매우 적다. 이로써, 단결정 반도체 기판(117)은 볼록부(130)가 단결정 반도체층(115)과 겹치지 않는 위치에 배치되기 때문에, 단결정 반도체층(115)에 이물이 부착되는 것, 또는 단결정 반도체층(115)에 상처가 나는 것을 막아, 질적으로 균일한 단결정 반도체층을 베이스 기판(101) 위에 형성할 수 있다.
이 가열 처리에는 RTA(Rapid Thermal Anneal) 장치, 저항 가열 노, 마이크로파 가열 장치를 사용할 수 있다. RTA 장치에는 GRTA(Gas Rapid Thermal Anneal) 장치, LRTA(Lamp Rapid Thermal Anneal) 장치를 사용할 수 있다. 이 가열 처리에서, 단결정 반도체층(115)을 접합된 베이스 기판(101)의 온도는, 베이스 기판(101)의 변형점을 초과하지 않는 범위로 하고, 550℃ 이상 650℃ 이하의 범위로 상승시키는 것이 바람직하다.
GRTA 장치를 사용하는 경우는, 가열 온도 550℃이상 650℃ 이하, 처리 시간 0.5분 이상 60분 이내로 할 수 있다. 저항 가열 장치를 사용하는 경우는, 가열 온도 200℃ 이상 650℃ 이하, 처리 시간 2시간 이상 4시간 이내로 할 수 있다. 마이크로파 가열 장치를 사용하는 경우는, 예를 들어, 주파수 2.45GHz의 마이크로파를 조사하여, 처리 시간 10분 이상 20분 이내로 할 수 있다.
저항 가열을 가지는 세로형 노를 사용한 가열 처리의 구체적인 처리 방법을 설명한다. 도 8b에 도시하는, 단결정 반도체 기판(111)이 접착된 베이스 기판(101)을 제 2 트레이(20)와 함께, 세로형 노 보트에 재치한다. 보트를 세로형 노의 챔버에 반입한다. 단결정 반도체 기판(111)이 산화를 억제하기 위하여, 우선 챔버 내를 배기하여 진공 상태로 한다. 진공도는, 5×10-3Pa 정도로 한다. 진공 상태로 한 후, 질소를 챔버 내에 공급하고, 챔버 내를 대기압의 질소 분위기로 한다. 이 동안, 온도를 200℃로 상승시킨다.
챔버 내를 대기압의 질소 분위기로 한 후, 온도 200℃에서 2시간 가열한다. 그 후, 1시간 걸려서 400℃로 온도 상승시킨다. 가열 온도 400℃의 상태가 안정되면, 1 시간 걸려서 600℃로 온도 상승시킨다. 가열 온도 600℃의 상태가 안정되면, 600℃에서 2시간 가열 처리한다. 그 후, 1시간 걸려서, 가열 온도 400℃까지 낮추고, 10분 내지 30분간 후에, 챔버 내에서 보트를 반출한다. 대기 분위기하에서, 보트 위의 제 2 트레이(20)에 나란히 배열된 단결정 반도체 기판(117), 및 단결정 반도체층(115)을 접합된 베이스 기판(101)을 냉각한다.
상기의 저항 가열 노를 사용한 가열 처리는, 접합층(114)과 베이스 기판(101)의 결합력을 강화하기 위한 가열 처리와, 취화층(113)에 분리를 발생시키는 가열 처리가 연속하여 행해진다. 이 2개의 가열 처리를 다른 장치에서 행하는 경우는, 예를 들어, 저항 가열 노에 있어서, 처리 온도 200℃, 처리 시간 2시간의 가열 처리를 행한 후, 접합된 베이스 기판(101)과 단결정 반도체 기판(111)을 노로부터 반출한다. 그 다음에, RTA 장치에서, 처리 온도 600℃ 이상 700℃ 이하, 처리 시간 1분 이상 30분 이하의 가열 처리를 행하고, 단결정 반도체 기판(111)을 취화층(113)으로 분할시킨다. 예를 들어, 처리 온도 650℃에서 5분 정도 가열 처리를 행하면 좋다.
700℃ 이하의 저온 처리에서, 접합층(114)과 베이스 기판(101)을 강고하게 접합시키기 위해서는, 접합층(114)의 표면, 및 베이스 기판의 표면에 OH기, 물 분자(H2O)가 존재하는 것이 바람직하다. 이것은 접합층(114)과 베이스 기판(101)의 접합이, OH기나 물 분자가 공유 결합(산소와 수소의 공유 결합)이나 수소 결합을 형성함으로써 개시하기 때문이다.
따라서, 접합층(114), 베이스 기판(101)의 표면을 활성화하여 친수성으로 하는 것은 바람직하다. 또한, 산소 또는 수소를 포함시키는 방법으로, 접합층(114)을 형성하는 것이 바람직하다. 예를 들어, 처리 온도 400℃ 이하의 PECVD법에 의해, 산화실리콘막, 산화질화실리콘막, 또는 질화산화실리콘막, 질화실리콘막 등을 형성함으로써 수소를 막에 포함시킬 수 있다. 산화실리콘막 또는 산화질화실리콘막을 형성하기 위해서는, 예를 들어, 프로세스 가스에 SiH4 및 N2O를 사용하면 좋다. 질화산화실리콘막을 형성하기 위해서는, 예를 들어 SiH4, NH3 및 N2O를 사용하면 좋다. 질화실리콘막을 형성하기 위해서는, 예를 들어 SiH4,및 NH3을 사용하면 좋다. 또한, PECVD법으로 형성할 때의 원료에, TEOS(화학식Si(OC2H5)4)와 같은 OH기를 가지는 화합물을 사용하는 것이 바람직하다.
또한, 700℃ 이하의 저온 처리로 한 것은, 유리 기판의 내열 온도 이하의 온도이기 때문이다. 또한, 스마트컷(등록상표)으로 형성되는 SOI 기판에서는 단결정 실리콘층과 단결정 실리콘 웨이퍼를 접착하기 위해서 800℃ 이상의 가열 처리를 행하고 있고, 유리 기판의 내열 온도를 초과하는 온도에서의 가열 처리를 필요로 한다.
또한, 베이스 기판(101)에 열 수축량이 큰 기판을 사용하면, SOI 기판의 제조 과정, 및 반도체 장치의 제조 과정에서의 온도 상승에 의한 열 수축이 문제로 되는 경우가 있다. 그 경우에는 단결정 반도체 기판(111)에 접합시키기 전에, 베이스 기판(101)을 가열 처리하여, 미리 열 수축시킴으로써 그 영향을 억제할 수 있다. 이 가열 처리는, 예를 들어, 저항 가열 장치에서, 640℃에서 4시간 가열하고, 그 후 0.2℃/분의 속도로 냉각함으로써 행할 수 있다. 또는, GRTA 장치에서, 650℃에서 6분간 가열을 3 내지 5회 정도 반복함으로써 행할 수 있다. 또한, 도 8c의 단결정 반도체 기판(111)을 분할하기 위한 가열 처리로, 베이스 기판(101)을 열 수축시킬 수 있는 경우는, 접합시키기 전의 가열 처리를 행하지 않아도 좋다.
베이스 기판(101)에 밀착된 단결정 반도체층(115)은 취화층(113)의 형성 및 취화층(113)의 분리에 의해, 결정 결함이 형성되어 있다. 또한, 그 표면은 평탄성이 손상되어 있다. 결정 결함을 저감, 및 평탄성을 향상하기 위하여, 도 10a에 도시하는 바와 같이, 단결정 반도체층(115)에 레이저 빔(122)을 조사하는 것이 바람직하다.
레이저 빔(122)을 단결정 반도체층(115)측으로부터 조사함으로써, 단결정 반도체층(115) 상면으로부터 용융시킨다. 용융한 후, 단결정 반도체층(115)이 냉각, 고화함으로써, 도 10b에 도시하는 바와 같이, 그 상면의 평탄성이 향상된 단결정 반도체층(116)은 형성된다. 도 10b의 외관도가 도 1이다.
이 레이저 빔의 조사 공정에서는, 레이저 빔(122)을 사용하고 있기 때문에, 베이스 기판(101)의 온도 상승을 억제할 수 있다. 이로써, 유리 기판과 같은 내열성이 낮은 기판을 베이스 기판(101)에 사용할 수 있게 된다. 레이저 빔(122)의 조사에 의해 단결정 반도체층(115)을 부분 용융시키는 것이 바람직하다. 완전 용융시키면, 액상으로 된 단결정 반도체층(115)에서의 무질서한 핵 발생에 의해, 단결정 반도체층(115)이 재결정화하게 되고, 단결정 반도체층(115)의 결정성이 저하하기 때문이다. 부분 용융시킴으로써, 단결정 반도체층(115)에서는, 용융되어 있지 않는 고상 부분으로부터 결정 성장이 진행하는, 소위 세로 성장이 일어난다. 세로 성장에 의한 재결정화에 의해, 단결정 반도체층(115)의 결정 결함이 감소되고, 결정성이 회복된다. 또한, 단결정 반도체층(115)이 완전 용융 상태라는 것은, 도 10a의 적층 구조에서는, 단결정 반도체층(115)이 접합층(114)과의 계면까지 용융되어, 액체 상태로 되어 있는 것을 말한다. 다른 한편, 단결정 반도체층(115)이 부분 용융 상태라는 것은, 상층이 용융하여 액상이며, 하층이 고상인 상태를 말한다.
레이저 빔(122)을 발진하는 레이저 발진기는 그 발진 파장이, 자외광 영역 내지 가시광 영역에 있는 것이 선택된다. 레이저 빔(122)의 파장은, 단결정 반도체층(115)에 흡수되는 파장으로 한다. 그 파장은 레이저 광의 표피 깊이(skin depth) 등을 고려하여 결정할 수 있다. 예를 들어, 파장은 250nm 이상 700nm 이하의 범위로 할 수 있다.
이 레이저 발진기에는 연속 발진 레이저, 의사(疑似) 연속 발진 레이저 및 펄스 발진 레이저를 사용할 수 있다. 부분 용융시키기 위하여 펄스 발진 레이저가 바람직하다. 예를 들어, 펄스 발진 레이저의 경우는, 반복 주파수 1MHz 이하, 펄스 폭 10n초 이상 500n초 이하이다. 예를 들어, 반복 주파수 10Hz 내지 300Hz, 펄스 폭 25n초, 파장 308nm의 XeCl 엑시머 레이저를 사용할 수 있다.
또한, 레이저 빔(122)의 에너지는, 레이저 빔(122)의 파장, 레이저 빔(122)의 표피 깊이, 단결정 반도체 기판(111)의 막 두께 등을 고려하여 결정할 수 있다. 레이저 빔(122)의 에너지는, 예를 들어, 300mJ/cm2 이상 800mJ/cm2 이하의 범위로 할 수 있다. 예를 들어, 단결정 반도체층(115)의 두께가 120nm 정도이며, 레이저 발진기에 펄스 발진 레이저를 사용하고, 레이저 빔(122)의 파장이 308nm인 경우는, 레이저 빔(122)의 에너지 밀도는 600mJ/cm2 내지 700mJ/cm2로 할 수 있다.
레이저 빔(122)의 조사의 분위기는, 희가스 또는 질소 분위기와 같은 불활성 분위기, 또는 진공 상태에서 행하는 것이 바람직하다. 불활성 분위기 중에서 레이저 빔(122)을 조사하기 위해서는, 기밀성이 있는 챔버 내에서 레이저 빔(122)을 조사하고, 이 챔버 내의 분위기를 제어하면 좋다. 챔버를 사용하지 않는 경우는, 레이저 빔(122)의 피조사면에 질소 가스, 희가스 등 불활성 가스를 세게 붐으로써, 불활성 분위기에서의 레이저 빔(122)의 조사를 실현할 수 있다.
질소 등의 불활성 분위기나 진공 상태의 쪽이, 대기 분위기보다도 단결정 반도체층(116)의 평탄성을 향상시키는 효과가 높고, 또한, 이들의 분위기 쪽이 대기 분위기보다도 균열이나 리지의 발생을 억제하는 효과가 높아지기 때문에, 레이저 빔(122)의 사용 가능한 에너지 범위가 넓어진다.
광학계에 의해, 레이저 빔(122)은 에너지 분포를 균일하게 하고, 또한 단면의 형상을 선형으로 하는 것이 바람직하다. 이로써, 스루풋 좋게, 또한 레이저 빔(122)의 조사를 균일하게 행할 수 있다. 레이저 빔(122)의 빔 길이는, 베이스 기판(101)의 1변보다 길게 함으로써, 1회의 주사로, 베이스 기판(101)에 접합된 모든 단결정 반도체층(115)에 레이저 빔(122)을 조사할 수 있다. 레이저 빔(122)의 빔 길이가 베이스 기판(101)의 1변보다 짧은 경우는, 복수회의 주사로, 베이스 기판(101)에 접합된 모든 단결정 반도체층(115)에 레이저 빔(122)을 조사할 수 있는 길이로 하면 좋다.
또한, 레이저 빔(122)을 단결정 반도체층(115)에 조사하기 전에, 단결정 반도체층(115)의 표면에 형성되어 있는 자연 산화막 등의 산화막을 제거하는 처리를 행하는 것이 바람직하다. 산화막을 제거하는 것은, 단결정 반도체층(115) 표면에 산화막이 잔존한 상태에서, 레이저 빔(122)을 조사하여도, 평탄화의 효과가 충분히 얻어지지 않기 때문이다. 산화막의 제거 처리는, 불산으로 단결정 반도체층(115)을 처리함으로써 행할 수 있다. 불산에 의한 처리는, 단결정 반도체층(115)의 표면이 친수성을 나타낼 때까지 행하는 것이 바람직하다. 발수성을 나타냄으로써, 단결정 반도체층(115)으로부터 산화막이 제거된 것을 확인할 수 있다.
도 10a의 레이저 빔(122)의 조사 공정은, 다음과 같이 행할 수 있다. 우선, 단결정 반도체층(115)을 1/100로 희석된 불산으로 110초간 처리하여, 표면의 산화막을 제거한다. 레이저 빔(122)의 레이저 발진기로서, XeCl 엑시머 레이저(파장: 308nm, 펄스 폭: 25n초, 반복 주파수 60Hz)를 사용한다. 광학계에 의해, 레이저 빔(122)의 단면을 300mm×0.34mm의 선형으로 정형한다. 레이저 빔(122)의 주사 속도를 2.0mm/초로 하고, 스캔 피치를 33μm, 빔 샷수를 약 10샷으로, 레이저 빔(122)을 단결정 반도체층(115)에 조사한다. 조사면에 질소 가스를 세차게 불면서, 레이저 빔(122)을 주사한다. 베이스 기판(101)이 730mm×920mm인 경우는, 레이저 빔(122)의 빔 길이가 300mm이므로, 레이저 빔(122)의 조사 영역을 3분할함으로써, 베이스 기판(101)에 접합된 모든 단결정 반도체층(115)에 레이저 빔(122)을 조사할 수 있다.
레이저 빔(122)을 조사한 단결정 반도체층(116)의 표면은 평탄화되고, 그 표면의 요철 형상의 산술 평균 거칠기를 1nm 이상 7nm 이하로 할 수 있다. 또한, 그 요철 형상의 자승 평균 평방근 거칠기를 1nm 이상 10nm 이하로 할 수 있다. 또한, 그 요철 형상의 최대 고저차가 5nm 이상 250nm 이하로 할 수 있다. 즉, 레이저 빔(122)의 조사 처리는, 단결정 반도체층(115)의 평탄화 처리라고 말할 수 있다.
이와 같이 단결정 반도체층(116)의 표면을 평탄화함으로써, 단결정 반도체층(116) 위에 형성되는 게이트 절연막의 막 두께를 5nm 내지 50nm 정도까지 얇게 할 수 있다. 따라서, 게이트 전압을 억제하면서도 높은 온 전류의 트랜지스터를 형성할 수 있다.
평탄화 처리에는 화학 기계 연마(Chemical Mechanical Polishing, 약칭:CMP)가 알려져 있지만, 마더 유리 기판은 대면적이며 꾸불꾸불함이 있기 때문에, 베이스 기판(101)에 마더 유리 기판을 사용한 경우, CMP로 단결정 반도체층(115)의 평탄화 처리를 행하는 것은 곤란하다. 본 실시형태에서는, 이 평탄화 처리를 레이저 빔(122)의 조사 처리로 행하기 때문에, 마더 유리 기판을 파손하는 힘을 가하지 않고서, 또한 내열 온도를 초과하는 온도로 마더 유리 기판을 가열하지 않고, 단결정 반도체층(115)의 평탄화를 가능하게 한다.
레이저 빔(122)을 조사한 후, 단결정 반도체층(116)에 500℃ 이상 650℃ 이하의 가열 처리를 행하는 것이 바람직하다. 이 가열 처리에 의해, 레이저 빔(122)의 조사에서 회복되지 않은, 단결정 반도체층(116)의 결함의 소멸 및 변형을 완화시킬 수 있다. 이 가열 처리에는 RTA(Rapid Thermal Anneal) 장치, 저항 가열 노, 마이크로파 가열 장치를 사용할 수 있다. RTA 장치에는 GRTA(Gas Rapid Thermal Anneal) 장치, LRTA(Lamp Rapid Thermal Anneal) 장치를 사용할 수 있다. 예를 들어, 저항 가열 노를 사용한 경우는, 500℃의 온도에서 1시간 가열한 후, 550℃에서 4시간 가열하면 좋다.
또한, 단결정 반도체층(116)을 에칭하고, 표면의 평탄화를 도모하여도 좋다. 본 실시형태에서는, 예를 들어 반응성 이온 에칭(RIE: Reactive Ion Etching)법, ICP(Inductively Coupled Plasma) 에칭법, ECR(Electron Cyclotron Resonance) 에칭법, 평행 평판형(용량 결합형) 에칭법, 마그네트론 플라즈마 에칭법, 2주파 플라즈마 에칭법 또는 헬리콘파 플라즈마 에칭법 등의 드라이 에칭법을 사용한다.
예를 들어 ICP 에칭법을 사용하는 경우, 에칭 가스인 염소의 유량40sccm 내지 100sccm, 코일형의 전극에 투입하는 전력 100W 내지 200W, 하부전극(바이어스측)에 투입하는 전력 40W 내지 100W, 반응 압력 0.5Pa 내지 1.0Pa로 하면 좋다. 본 실시형태에서는 에칭 가스인 염소의 유량 100sccm, 반응 압력 1.0Pa, 하부 전극의 온도 70℃, 코일형의 전극에 투입하는 RF(13.56MHz) 전력 150W, 하부 전극(바이어스측)으로 투입하는 전력 40W, 에칭 시간 25sec 내지 27sec로 하고, 단결정 반도체층(115)을 50nm 내지 60nm 정도로까지 박막화한다. 에칭 가스에는 염소, 염화붕소, 염화실리콘 또는 사염화탄소 등의 염소계 가스, 사플루오르화탄소, 플루오르화유황 또는 플루오르화질소 등의 불소계 가스, 산소 등을 적절하게 사용할 수 있다.
또한, 레이저 빔 조사 전에 단결정 반도체층(115)의 에칭을 하여도 좋다. 레이저 빔의 조사 후에 단결정 반도체층(116)의 표면을 에칭하는 경우는, 반드시 레이저 빔의 조사를 행하기 전에 단결정 반도체층(115)의 표면을 에칭할 필요는 없다. 또한, 레이저 빔의 조사를 행하기 전에 단결정 반도체층(115)의 표면을 에칭한 경우는, 반드시 레이저 빔의 조사 후에 단결정 반도체층(116)의 표면을 에칭할 필요는 없다. 또한, 레이저 빔의 조사 전과 조사 후의 양 타이밍에서 에칭을 행하여도 좋다.
상기 에칭에 의해, 후에 형성되는 반도체 소자에 있어서 최적으로 되는 막 두께까지 단결정 반도체층(116)을 박막화할 수 있을 뿐만 아니라, 단결정 반도체층(116)의 표면을 평탄화할 수 있다.
이상의 공정으로부터, 단결정 실리콘 기판보다도 대면적인 기판에, 균일한 질을 가지는 복수의 단결정 반도체층이 형성된 SOI 기판을 제공할 수 있다. 또한, 본 실시형태에 나타내는 SOI 기판을 사용함으로써, 예를 들어, 반도체 집적 회로 등의 반도체 장치의 생산성을 향상시킬 수 있다.
본 실시형태에서는, 단결정 반도체 기판(111)의 분리 열처리 시에, 접합에 사용한 제 1 트레이(10)보다 오목부가 깊은 제 2 트레이(20)를 사용함으로써, 단결정 반도체 기판(111)과 제 2 트레이(20)를 접촉시키지 않고, 열처리를 행할 수 있다. 이로써, 각 단결정 반도체 기판(111)의 열 분포를 균일하게 하여, 단결정 반도체층(115)을 분리할 수 있고, 균일한 질을 가지는 단결정 반도체층(115)을 베이스 기판(101) 위에 형성할 수 있다.
또한, 본 실시형태에서는, 단결정 반도체 기판(111)의 분리 열처리 시에, 오목부(21)의 사이즈가, 단결정 반도체 기판(111)이 들어가고, 오목부(21)의 저면의 면적이, 단결정 반도체 기판의 저면의 면적의 1.1배 이하가 되는 제 2 트레이(20)를 사용함으로써, 단결정 반도체 기판(117)의 볼록부(130)가 단결정 반도체층(115)과 겹치는 위치에 배치되는 것을 막을 수 있다. 이로써, 분리한 단결정 반도체 기판(117)의 잔존한 취화층(133)의 파열에 의한 단결정 반도체층(115)으로의 이물의 부착이나 상처를 막을 수 있다.
또한, 본 실시형태에서는, 절연층(112)의 형성, 취화층(113)의 형성 및 접합층(114)의 형성을, 복수의 단결정 반도체 기판(111)을 제 1 트레이(10)에 재치하여 행하기 때문에, 복수의 단결정 반도체 기판(111)을 일괄 처리할 수 있으므로, 스루풋 좋게, SOI 기판(100)을 형성할 수 있다. 또한, 제 1 트레이(10)에 단결정 반도체 기판(111)을 재치하지 않고, 절연층(112)의 형성, 취화층(113)의 형성 및 접합층(114)의 형성을 행할 수도 있다.
또한, 제 1 트레이(10)에 단결정 반도체 기판(111)에 재치한 상태에서, 베이스 기판(101)을 접합하고 있기 때문에, 복수의 단결정 반도체 기판(111)을 스루풋 좋게, 또한 용이하게 원하는 위치에서 베이스 기판(101)에 접합할 수 있다.
도 7a로부터 도 10b까지의 공정을 700℃ 이하의 온도에서 행할 수 있기 때문에, 베이스 기판(101)에 내열 온도가 700℃ 이하인 유리 기판을 사용하는 것이 가능하다. 따라서, 저가의 유리 기판을 사용할 수 있기 때문에, SOI 기판(100)의 재료 가격을 저감할 수 있다. 또한, 마더 유리 기판과 같은 대면적 기판(500mm×500mm 이상, 바람직하게는, 600mm×700mm 이상, 보다 바람직하게는 700mm×900mm 이상)을 베이스 기판에 사용할 수 있기 때문에, 단결정 반도체층을 가지는 대면적의 SOI 기판을 제공할 수 있다.
또한, 도 7a로부터 도 7c까지의 공정에서는, 단결정 반도체 기판(111)을 다른 제 1 트레이(10)로 이동하지 않고서 행하였지만, 도 7a로부터 도 7c의 공정마다 그 공정에서 사용하는 장치 전용의 제 1 트레이(10)에 단결정 반도체 기판(111)을 옮겨도 좋다. 예를 들어, 도 7a의 절연층(112)의 형성 공정에서는, PECVD 장치 전용의 제 1 트레이(10)를 사용하고, 도 7b의 공정에서는 도핑 장치 전용의 제 1 트레이(10)를 사용하여도 좋다.
또한, 도 7a의 절연층(112)의 형성 공정 후, 절연층(112)이 형성된 단결정 반도체 기판(111)을 제 1 트레이(10)로부터 추출하고, 이 단결정 반도체 기판(111)을 초음파 세정 등의 세정 처리를 행하고, 세정 처리 후, 청정한 다른 제 1 트레이(10)에 단결정 반도체 기판(111)을 배치할 수도 있다.
또한, 도 7b의 취화층(113)의 형성 공정의 후, 취화층(113)이 형성된 단결정 반도체 기판(111)을 제 1 트레이(10)로부터 추출하고, 이 단결정 반도체 기판(111)을 초음파 세정 등의 세정 처리를 행하고, 세정 처리 후, 청정한 다른 제 1 트레이(10)에 단결정 반도체 기판(111)을 배치할 수도 있다.
또한, 본 실시형태에 나타내는 구성은 다른 실시형태에 나타낸 구성을 적절하게 조합하여 사용할 수 있는 것으로 한다.
(실시형태 2)
본 실시형태에서는, 단결정 반도체 기판의 분리의 열처리 시에, 실시형태 1과는 다른 트레이를 사용하는 경우의, 복수의 단결정 반도체층이 기판 위에 형성된 SOI 기판의 제작 방법에 대하여 설명한다.
우선, 실시형태 1과 같은 방법으로, 도 8a에 도시하는 바와 같이, 베이스 기판(101)에 단결정 반도체 기판(111)을 접합한다.
다음에, 도 12a에 도시하는 바와 같이, 단결정 반도체 기판(111)의 접합에 사용한 제 1 트레이(10)를, 단결정 반도체 기판(111) 및 베이스 기판(101) 아래로부터 분리하고, 제 3 트레이(30)를 배치한다. 또한, 본 실시형태에서는, 실시형태 1에서 사용한 제 2 트레이(20)와 구별하기 위하여, 제 1 트레이의 다음에 사용하는 트레이를 제 3 트레이(30)라고 부른다.
제 3 트레이(30)의 외관도 및 단면도를 도 13a 및 도 13b에 도시한다. 도 13b는 도 13a의 직선(AB)에 대응하는 단면도이다. 제 3 트레이(30)는 판형 부재이며, 후의 공정에서 분리되는 단결정 반도체 기판(117)을 보유하기 위한 복수의 오목부(31)가 형성되어 있고, 각각의 오목부(31) 사이에 지지부(32)가 형성되어 있고, 여기에서는 3행 3열의 오목부(31)가 형성되어 있다. 또한, 지지부(32)는 도 13에 도시하는 바와 같이, 복수의 오목부(31) 전체를 둘러싸는 프레임형으로 형성되는 부분을 가져도 좋다. 단, 반드시 복수의 오목부(31) 전체를 둘러싸도록 프레임형으로 형성되는 부분은 필요하지 않다. 또한, 도 13에 도시하는 지지부(32)는 격자형으로 연속하여 형성되어 있지만, 지지부(32)는 반드시 이 형상을 취할 필요는 없다. 예를 들어, 지지부(32)가 단속적으로 형성되어 있어도 좋다. 또한, 오목부(31)의 형상은, 단결정 반도체 기판(111)에 맞추어 직사각형인 것이 바람직하다. 또한, 특별한 언급이 없는 한, 직사각형에는 정사각형이 포함되는 것으로 한다.
도 13b에 도시하는 바와 같이, 오목부(31)의 깊이를 D3a, 지지부(32)의 높이를 D3b로 하고, D3a와 D3b의 합이 단결정 반도체 기판(111)의 두께보다 커지도록 한다. 또한, 도 13b에 도시하는 바와 같이, 각각의 오목부(31) 사이의 폭을 D4a로 하고, 지지부(32)의 폭을 D4b로 하고, D4a>D4b가 되도록 한다.
여기서, 제 3 트레이(30)의 두께는, 1.7mm 이상 2.9mm 이하로 하는 것이 바람직하다. 오목부(31)의 깊이(D3a)는, 0.2mm 이상 0.6mm 이하로 하는 것이 바람직하고, 지지부(32)의 높이(D3b)는 0.6mm 이상 0.9mm 이하로 하는 것이 바람직하다. 또한, 각 오목부(31) 사이의 폭(D4a)은, 지지부(32)의 폭(D4b)의 1.5배 이상으로 하는 것이 바람직하다.
또한, 제 3 트레이(30)의 사이즈는, 제 1 트레이(10)와 동일하게 하는 것이 바람직하다. 즉, 제 3 트레이(30)의 사이즈는, 베이스 기판(101)과 같은 사이즈로 하는 것이 바람직하다. 또한, 오목부(31)의 사이즈는, 단결정 반도체 기판(111)(단결정 반도체 기판(117))이 들어가는 사이즈로 하고, 오목부(31)의 저면의 면적은, 단결정 반도체 기판(111)(단결정 반도체 기판(117))의 저면의 면적의 1.1배 이하로 한다. 또한, 단결정 반도체 기판(111)(단결정 반도체 기판(117))을 오목부(31)에 넣을 때의 단결정 반도체 기판(111)(단결정 반도체 기판(117))의 가장자리와 오목부(31)의 가장자리 사이의 거리는 1mm 이하로 하는 것이 바람직하다. 또한, 제 1 트레이(10)와 마찬가지로 제 3 트레이(30)의 구성예도 도 5 및 도 6에서 도시하는 것과 같다. 또한, 오목부(31)의 저면은, 도 13b에 도시한다, 각각의 오목부(31) 상측 방향으로 개방된 면을 가리키는 것이며 제 3 트레이(30) 전체의 저면을 가리키는 것이 아니다.
제 3 트레이(30)는 SOI 기판(100)의 기판의 제작 공정에서의 열처리에서 변질, 변형하지 않는 재료로 제작된다. 특히, 열처리에서의 열팽창이 적은 재료를 선택하는 것이 바람직하다. 예를 들어, 석영 유리, 실리콘이나 실리콘 카바이드 등의 반도체 재료, 또는 무알칼리 유리 등으로 제 3 트레이(30)를 제작할 수 있다.
이러한 제 3 트레이(30)를, 도 12a에 도시하는 바와 같이, 오목부(31)와 단결정 반도체 기판(111)이 겹치도록 배치하고, 단결정 반도체 기판(111)이 접합된 베이스 기판(101)을 지지부(32)로 지지한다. 여기에서, 제 3 트레이(30)는 지지부(32)의 폭(D4b)이 각 오목부(31)의 사이의 폭(D4a)보다 작으므로, 제 3 트레이(30)의 지지부와 베이스 기판(101)이 접촉하는 면적이 저감되고, 또한, 제 3 트레이(30)의 지지부(32)와 단결정 반도체 기판(111)의 거리가 커진다.
트레이는, 베이스 기판(101)과 같은 정도의 크기이기 때문에, 장소에 따라 열 분포가 다르기 쉽고, 도 8a와 같이 단결정 반도체 기판(111) 및 베이스 기판(101)이 트레이와 접촉하고 있으면, 그 열 분포의 영향을 받기 쉽다. 그러나, 제 3 트레이(30)를 사용함으로써, 가열 처리 시에 제 3 트레이(30)의 지지부(32)와 베이스 기판(101)의 접촉 면적을 저감하고, 제 3 트레이(30)의 지지부(32)와 단결정 반도체 기판(111)의 거리를 크게 할 수 있으므로, 베이스 기판(101) 및 단결정 반도체 기판(111)에 대한 제 3 트레이(30)의 열 분포의 영향을 저감할 수 있다. 따라서, 각 단결정 반도체 기판(111)의 열 분포를 균일하게 하여, 단결정 반도체층(115)을 분리할 수 있고, 질적으로 균일한 단결정 반도체층(115)을 베이스 기판(101) 위에 형성할 수 있다.
또한, 실시형태 1과 마찬가지로, 단결정 반도체 기판(111)과 제 3 트레이(30)를 접촉시키지 않고, 열처리를 행할 수 있으므로, 각 단결정 반도체 기판(111)의 열 분포를 균일하게 하여, 단결정 반도체층(115)을 분리할 수 있고, 균일한 질을 가지는 단결정 반도체층(115)을 베이스 기판(101) 위에 형성할 수 있다.
또한, 실시형태 1과 마찬가지로, 제 3 트레이(30)의 지지부(32)로 베이스 기판(101)을 지지함으로써, 베이스 기판의 주변 단부뿐만 아니라, 베이스 기판(101)의 중앙부로도 베이스 기판을 지지할 수 있다. 따라서, 가열 처리 시에 베이스 기판이 크게 휘어지는 것을 막을 수 있으므로, 균일한 단결정 반도체층을 베이스 기판(101) 위에 형성할 수 있다.
또한, 실시형태 1과 마찬가지로, 제 3 트레이(30)를 배치한 후, 베이스 기판(101)과 접합층(114)의 접합 계면에서의 결합력을 증가시키기 위한 가열 처리를 행하는 것이 바람직하다. 이 처리 온도는, 취화층(113)에 균열을 발생시키지 않는 온도로 하여, 200℃ 이상 450℃ 이하의 온도 범위에서 처리할 수 있다. 또한, 이 온도 범위에서 가열하면서, 베이스 기판(101)에 단결정 반도체 기판(111)을 접합함으로써, 베이스 기판(101)과 접합층(114)의 접합 계면에서의 결합력을 강고하게 할 수 있다.
계속하여, 실시형태 1과 마찬가지로, 가열 처리를 행하고, 취화층(113)에서 박리를 발생시켜, 단결정 반도체 기판(111)으로부터 단결정 반도체층(115)을 분리한다. 도 12b는 단결정 반도체 기판(111)으로부터 단결정 반도체층(115)을 분리하는 분리 공정을 설명하는 도면이다. 단결정 반도체 기판(117)은 단결정 반도체층(115)이 분리된 단결정 반도체 기판(111)을 나타낸다.
실시형태 1과 마찬가지로, 가열 처리를 행함으로써, 취화층(113)을 따라서 단결정 반도체 기판(111)이, 단결정 반도체층(115)과 단결정 반도체 기판(117)으로 분리된다. 이 때, 가열 처리에 의해, 단결정 반도체층(115)을 분리한 단결정 반도체 기판(117)은 제 3 트레이(30)에 형성된 오목부(31)에서 보유된다. 단결정 반도체 기판(117)의 주위에는 볼록부(130)가 형성된다. 볼록부(130)는 베이스 기판(101)에 접착되지 않고, 잔존한 취화층(133), 잔존한 단결정 반도체층(135), 잔존한 절연층(132)(잔존한 절연막(132b), 잔존한 절연막(132a)) 및 잔존한 접합층(134)으로 이루어진다.
여기서, 제 3 트레이(30)에는 지지부(32)의 간격보다 저면의 폭이 좁은 오목부(31)가 형성되어 있고, 오목부(31)의 사이즈는, 단결정 반도체 기판(111)이 들어가는 사이즈로 하고, 오목부(31)의 저면의 면적은, 단결정 반도체 기판의 저면의 면적의 1.1배 이하로 하기 때문에, 분리한 단결정 반도체 기판(117)이 단결정 반도체층(115)에 대하여 기판 평면과 평행 방향으로 움직일 수 있는 공간적 여유는 매우 적다. 이로써, 단결정 반도체 기판(117)은 볼록부(130)가 단결정 반도체층(115)과 겹쳐지지 않는 위치에 배치되기 때문에, 단결정 반도체층(115)에 이물이 부착되는 것, 또는 상처가 나는 것을 막아, 질적으로 균일한 단결정 반도체층을 베이스 기판(101) 위에 형성할 수 있다.
이하, 가열 처리 공정의 상세 및 이후의 공정에 대해서는, 실시형태 1에서 나타낸 것과 같으므로, 그것을 참조하기 바란다.
이상의 공정으로부터, 단결정 실리콘 기판보다도 대면적인 기판에, 균일한 질을 가지는 복수의 단결정 반도체층이 형성된 SOI 기판을 제공할 수 있다. 또한, 본 실시형태에 나타내는 SOI 기판을 사용함으로써, 예를 들어, 반도체 집적 회로 등의 반도체 장치의 생산성을 향상시킬 수 있다.
본 실시형태에서는, 단결정 반도체 기판(111)의 분리 열처리 시에, 각 오목부(31)의 사이에 지지부(32)를 가지는 제 3 트레이(30)를 사용함으로써, 가열 처리 시에 제 3 트레이(30)의 지지부(32)와 베이스 기판(101)의 접촉 면적을 저감하고, 제 3 트레이(30)의 지지부(32)와 단결정 반도체 기판(111)의 거리를 크게 할 수 있다. 이로써, 베이스 기판(101) 및 단결정 반도체 기판(111)에 대한 제 3 트레이(30)의 열 분포의 영향을 저감할 수 있으므로, 각 단결정 반도체 기판(111)의 열 분포를 균일하게 하여, 단결정 반도체층(115)의 분리를 행할 수 있고, 질적으로 균일한 단결정 반도체층(115)을 베이스 기판(101) 위에 형성할 수 있다.
또한 실시형태 1과 마찬가지로, 단결정 반도체 기판(111)과 제 3 트레이(30)를 접촉시키지 않고서, 열처리를 행할 수 있다. 이로써, 각 단결정 반도체 기판(111)의 열 분포를 균일하게 하여, 단결정 반도체층(115)을 분리할 수 있고, 균일한 질을 가지는 단결정 반도체층(115)을 베이스 기판(101) 위에 형성할 수 있다.
또한 실시형태 1과 마찬가지로, 단결정 반도체 기판(117)의 볼록부(130)가 단결정 반도체층(115)과 겹치는 위치에 배치되는 것을 막을 수 있다. 이로써, 분리한 단결정 반도체 기판(117)의 잔존한 취화층(133)의 파열에 의한 단결정 반도체층(115)으로의 이물 부착이나 상처를 막을 수 있다.
또한, 본 실시형태에 나타내는 구성은 다른 실시형태에 나타낸 구성을 적절하게 조합하여 사용할 수 있는 것으로 한다.
(실시형태 3)
본 실시형태에서는, 단결정 반도체 기판의 재생 처리에 대하여 설명한다. 도 8c 및 도 12b에 도시하는 단결정 반도체층(115)이 분리된 단결정 반도체 기판(117)을 재생 처리한다. 도 14를 사용하여, 단결정 반도체 기판의 재생 처리를 설명한다.
도 8c 및 도 12b의 공정 후, 도 14a에 도시하는 바와 같이, 단결정 반도체 기판(117)의 주위에는 볼록부(130)가 형성되고, 볼록부(130)는 베이스 기판(101)에 접착되지 않고, 잔존한 취화층(133), 잔존한 단결정 반도체층(135), 잔존한 절연층(132)(잔존한 절연막(132b), 잔존한 절연막(132a)) 및 잔존한 접합층(134)으로 이루어진다.
우선, 잔존한 절연막(132b), 잔존한 절연막(132a) 및 잔존한 접합층(134)을 제거하는 에칭 처리를 행한다. 이들 막이, 산화실리콘, 산화질화실리콘, 질화산화실리콘으로 형성되어 있는 경우, 불산을 사용한 웨트 에칭 처리를 행한다. 이 에칭 처리에 의해, 도 14b에 도시하는 바와 같이, 단결정 반도체 기판(117)이 얻어진다. 도 14c는 도 14b의 쇄선 XY에 의한 단면도이다.
다음에, 도 14b 및 도 14c에 도시하는 단결정 반도체 기판(117)을 에칭 처리하고, 잔존한 단결정 반도체층(135) 및 잔존한 취화층(133)을 제거한다. 이 에칭에 의해, 단결정 반도체 기판(117)의 잔존한 취화층(133)과 같은 수소를 과잉으로 포함하는 영역을 제거한다. 단결정 반도체 기판(117)의 에칭 처리는 웨트 에칭 처리가 바람직하고, 에칭액에는 수산화테트라메틸암모늄(tetramethylammonium hydroxide, 약칭; TMAH) 용액을 사용할 수 있다.
단결정 반도체 기판(117)을 에칭 처리하여, 도 14c에 도시하는 잔존한 단결정 반도체층(135), 잔존한 취화층(133)을 제거한 후, 그 표면을 연마하여, 도 14d에 도시하는 바와 같은 평활한 표면을 가지는 단결정 반도체 기판(118)을 형성한다. 이 단결정 반도체 기판(118)을 도 2에 도시하는 단결정 반도체 기판(111)으로서 재이용할 수 있다.
연마 처리에는 화학 기계 연마(Chemical Mechanical Polishing, 약칭: CMP)를 사용할 수 있다. 단결정 반도체 기판(118)의 표면을 평활하게 하기 위하여, 1μm 내지 10μm 정도 연마하는 것이 바람직하다. 연마 후는, 단결정 반도체 기판(118) 표면에 연마 입자 등이 남기 때문에, 불산 세정이나 RCA 세정을 한다. 또한, RCA 세정이란, 美 RCA 회사가 개발한 반도체 기판용의 세정 방법으로, 과산화수소를 베이스에, 알칼리나 산을 첨가한 약액을 고온에서 사용하는 세정 방법이다.
단결정 반도체 기판(118)을 재이용함으로써, SOI 기판(100)의 재료 비용을 삭감할 수 있다.
또한, 본 실시형태에 나타내는 구성은 다른 실시형태에 나타낸 구성을 적절하게 조합하여 사용할 수 있는 것으로 한다.
(실시형태 4)
본 실시형태에서는, 실시형태 1 또는 실시형태 2에서 나타낸 SOI 기판을 사용한 반도체 장치의 제작 방법의 일 예로서, 반도체 소자의 하나인 박막 트랜지스터를 제작하는 방법을 설명한다. 복수의 박막 트랜지스터를 조합함으로써, 각종 반도체 장치가 형성된다. 본 실시형태에서는, 실시형태 1 및 실시형태 2에 나타내는 제작 방법으로 제작한 S0I 기판(100)을 사용하기로 한다.
우선, 도 15a에 도시하는 바와 같이, 베이스 기판(101) 위의 단결정 반도체층을 에칭에 의해 원하는 형상으로 가공(패터닝)함으로써, 반도체막(603)과 반도체막(604)을 형성한다.
반도체막(603)과 반도체막(604)에는 임계값 전압을 제어하기 위하여, 붕소, 알루미늄, 갈륨 등의 p형 불순물, 또는 인, 비소 등의 n형 불순물이 첨가되어 있어도 좋다. 예를 들어, p형을 부여하는 불순물로서 붕소를 첨가하는 경우, 5×1016cm-3 이상 1×1017cm-3 이하의 농도로 첨가하면 좋다. 임계값 전압을 제어하기 위한 불순물의 첨가는, 에칭이 행해지기 전의 단결정 반도체층에 대하여 행하여도 좋고, 에칭 후의 반도체막(603)과 반도체막(604)에 대하여 행하여도 좋다. 또한, 임계값 전압을 제어하기 위한 불순물의 첨가를, 단결정 반도체층을 형성하기 위한 단결정 반도체 기판에 대하여 행하여도 좋다. 또는, 불순물의 첨가를, 임계값 전압을 대략 조정하기 위해서, 단결정 반도체층을 형성하기 위한 단결정 반도체 기판에 대하여 행한 후에, 임계값 전압을 미세 조정하기 때문에, 단결정 반도체층에 대하여 또는 반도체막(603) 및 반도체막(604)에 대해서도 행하도록 하여도 좋다.
또한, 반도체막(603)과 반도체막(604)을 형성한 후, 게이트 절연막(606)을 형성하기 전에 수소화 처리를 행하여도 좋다. 수소화 처리는, 예를 들어, 수소 분위기 중에 있어서 350℃, 2시간 정도 행한다.
다음에, 도 15b에 도시하는 바와 같이, 반도체막(603)과 반도체막(604)을 덮도록, 게이트 절연막(606)을 형성한다. 게이트 절연막(606)은 고밀도 플라즈마 처리를 행함으로써 반도체막(603)과 반도체막(604)의 표면을 산화 또는 질화함으로써 형성할 수 있다. 고밀도 플라즈마 처리는, 예를 들어 He, Ar, Kr, Xe 등의 희가스와 산소, 산화질소, 암모니아, 질소, 수소 등의 혼합 가스를 사용하여 행한다. 이 경우 플라즈마의 여기를 마이크로파의 도입에 의해 행함으로써, 저전자 온도에서 고밀도의 플라즈마를 생성할 수 있다. 이러한 고밀도의 플라즈마로 생성된 산소 라디칼(OH 라디칼을 포함하는 경우도 있음)이나 질소 라디칼(NH 라디칼을 포함하는 경우도 있음)에 의해서, 반도체막의 표면을 산화 또는 질화함으로써, 1 내지 20nm, 바람직하게는 5 내지 10nm의 절연막이 반도체막에 접하도록 형성된다. 이 5 내지 10nm의 절연막을 게이트 절연막(606)으로서 사용한다.
상술한 고밀도 플라즈마 처리에 의한 반도체막의 산화 또는 질화는 고상 반응에서 진행하기 때문에, 게이트 절연막(606)과 반도체막(603) 및 반도체막(604)과의 계면 준위 밀도를 극히 낮게 할 수 있다. 또한 고밀도 플라즈마 처리에 의해 반도체막(603) 및 반도체막(604)을 직접 산화 또는 질화함으로써, 형성되는 절연막의 두께의 편차를 억제할 수 있다. 또한 반도체막(603) 및 반도체막(604)이 결정성을 가지는 경우, 고밀도 플라즈마 처리를 사용하여 반도체막(603) 및 반도체막(604)의 표면을 고상 반응으로 산화시킴으로써, 결정 입계에 있어서만 산화 반응이 빨리 발생하는 것을 억제하고, 균일성이 좋고, 계면 준위 밀도가 낮은 게이트 절연막을 형성할 수 있다. 고밀도 플라즈마 처리에 의해 형성된 절연막을, 게이트 절연막의 일부 또는 전부에 포함하여 형성되는 트랜지스터는, 특성의 편차를 억제할 수 있다.
또는, 반도체막(603)과 반도체막(604)을 열산화시킴으로써, 게이트 절연막(606)을 형성하도록 하여도 좋다. 또한, 플라즈마 CVD법 또는 스퍼터링법 등을 사용하여, 산화실리콘, 질화산화실리콘, 질화실리콘, 산화하프늄, 산화알루미늄 또는 산화탄탈을 포함하는 막을, 단층으로, 또는 적층으로 형성함으로써, 게이트 절연막(606)을 형성하여도 좋다.
또는, 수소를 포함한 게이트 절연막(606)을 형성한 후, 350℃ 이상 450℃ 이하의 온도에 의한 가열 처리를 행함으로써, 게이트 절연막(606) 중에 포함되는 수소를 반도체막(603) 및 반도체막(604) 중으로 확산시키도록 하여도 좋다. 이 경우, 게이트 절연막(606)은 프로세스 온도를 350℃ 이하로, 플라즈마 CVD법으로 질화실리콘 또는 질화산화실리콘을 퇴적함으로써, 형성하면 좋다. 반도체막(603) 및 반도체막(604)에 수소를 공급함으로써, 반도체막(603) 및 반도체막(604) 중, 및 게이트 절연막(606)과 반도체막(603) 및 반도체막(604)의 계면에서의, 포획 중심이 되는 결함을 효과적으로 저감할 수 있다.
다음에, 도 15c에 도시하는 바와 같이, 게이트 절연막(606) 위에 도전막을 형성한 후, 상기 도전막을 소정의 형상으로 가공(패터닝)함으로써, 반도체막(603)과 반도체막(604)의 상방에 전극(607)을 형성한다. 도전막의 형성에는 CVD법, 스퍼터링법 등을 사용할 수 있다. 도전막은, 탄탈(Ta), 텅스텐(W), 티타늄(Ti), 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 크롬(Cr), 니오브(Nb) 등을 사용할 수 있다. 또한, 상기 금속을 주성분으로 하는 합금을 사용하여도 좋고, 상기 금속을 포함하는 화합물을 사용하여도 좋다. 또는, 반도체막에 도전성을 부여하는 인 등의 불순물 원소를 도핑한, 다결정 실리콘 등의 반도체를 사용하여 형성하여도 좋다.
또한, 본 실시형태에서는 전극(607)을 단층의 도전막으로 형성하고 있지만, 본 실시형태는 이 구성에 한정되지 않는다. 전극(607)은 적층된 복수의 도전막으로 형성되어 있어도 좋다. 2개의 도전막의 조합으로서, 1층째에 질화탄탈 또는 탄탈(Ta)을, 2층째에 텅스텐(W)을 사용할 수 있다. 상기 예의 외에, 질화텅스텐과 텅스텐, 질화몰리브덴과 몰리브덴, 알루미늄과 탄탈, 알루미늄과 티타늄 등을 들 수 있다. 텅스텐이나 질화탄탈은, 내열성이 높기 때문에, 2층의 도전막을 형성한 후의 공정에 있어서, 열활성화를 목적으로 한 가열 처리를 행할 수 있다. 또한, 2층의 도전막의 조합으로서, 예를 들어, n형을 부여하는 불순물이 도핑된 실리콘과 니켈실리사이드, n형을 부여하는 불순물이 도핑된 실리콘과 텅스텐실리사이드 등도 사용할 수 있다.
3개 이상의 도전막을 적층하는 3층 구조의 경우는, 몰리브덴막과 알루미늄막과 몰리브덴막의 적층 구조를 채용하면 좋다.
또한, 전극(607)을 형성할 때에 사용하는 마스크로서, 레지스트 대신에 산화실리콘, 질화산화실리콘 등을 마스크로서 사용하여도 좋다. 이 경우, 패터닝하여 산화실리콘, 질화산화실리콘 등의 마스크를 형성하는 공정이 더해지지만, 에칭 시에 있어서의 마스크의 막 감소가 레지스트보다도 적기 때문에, 원하는 폭을 가지는 전극(607)을 형성할 수 있다. 또 마스크를 사용하지 않고, 액적 토출법을 사용하여 선택적으로 전극(607)을 형성하여도 좋다.
또한, 액적 토출법이란, 소정의 조성물을 포함하는 액적을 미세 구멍으로부터 토출 또는 분출함으로써 소정의 패턴을 형성하는 방법을 의미하며, 잉크젯법 등이 그 범주에 포함된다.
또한, 전극(607)은 도전막을 형성한 후, ICP(Inductively Coupled Plasma: 유도 결합형 플라즈마) 에칭법을 사용하여, 에칭 조건(코일형의 전극층에 인가되는 전력량, 기판측의 전극층에 인가되는 전력량, 기판측의 전극 온도 등)을 적절하게 조절함으로써, 원하는 테이퍼 형상을 가지도록 에칭할 수 있다. 또한, 테이퍼 형상은, 마스크의 형상에 따라서도 각도 등을 제어할 수 있다. 또한, 에칭용 가스로서는, 염소, 염화붕소, 염화실리콘 혹은 사염화탄소 등의 염소계 가스, 사플루오르화탄소, 플루오르화유황 혹은 플루오르화질소 등의 불소계 가스 또는 산소를 적절하게 사용할 수 있다.
다음에, 도 15d에 도시하는 바와 같이, 전극(607)을 마스크로 하여 일 도전형을 부여하는 불순물 원소를 반도체막(603), 반도체막(604)에 첨가한다. 본 실시형태에서는, 반도체막(604)에 p형을 부여하는 불순물 원소(예를 들어 붕소)를, 반도체막(603)에 n형을 부여하는 불순물 원소(예를 들어 인 또는 비소)를 첨가한다. 또한, p형을 부여하는 불순물 원소를 반도체막(604)에 첨가할 때, n형의 불순물이 첨가되는 반도체막(603)은 마스크 등으로 덮고, p형을 부여하는 불순물 원소의 첨가가 선택적으로 행해지도록 한다. 반대로 n형을 부여하는 불순물 원소를 반도체막(603)에 첨가할 때, p형의 불순물이 첨가되는 반도체막(604)은 마스크 등으로 덮고, n형을 부여하는 불순물 원소의 첨가가 선택적으로 행해지도록 한다. 또는, 먼저 반도체막(603) 및 반도체막(604)에 p형 혹은 n형의 어느 한쪽을 부여하는 불순물 원소를 첨가한 후, 한쪽의 반도체막에만 선택적으로 보다 높은 농도로 p형 혹은 n형 중 다른쪽을 부여하는 불순물 원소의 어느 한쪽을 첨가하도록 하여도 좋다. 상기 불순물의 첨가에 의해, 반도체막(603)에 불순물 영역(608), 반도체막(604)에 불순물 영역(609)이 형성된다.
다음에, 도 16a에 도시하는 바와 같이, 전극(607)의 측면에 사이드월(610)을 형성한다. 사이드월(610)은 예를 들어, 게이트 절연막(606) 및 전극(607)을 덮도록 새롭게 절연막을 형성하고, 수직 방향을 주체로 한 이방성 에칭에 의해, 새롭게 형성된 상기 절연막을 부분적으로 에칭함으로써, 형성할 수 있다. 상기 이방성 에칭에 의해, 새롭게 형성된 절연막이 부분적으로 에칭되고, 전극(607)의 측면에 사이드월(610)이 형성된다. 또 상기 이방성 에칭에 의해, 게이트 절연막(606)도 부분적으로 에칭하여도 좋다. 사이드월(610)을 형성하기 위한 절연막은, 플라즈마 CVD법이나 스퍼터링법 등에 의해, 실리콘막, 산화실리콘막, 질화산화실리콘막이나, 유기수지 등의 유기 재료를 포함하는 막을, 단층 또는 적층으로 형성할 수 있다. 본 실시형태에서는, 막 두께 100nm의 산화실리콘막을 플라즈마 CVD법에 의해 형성한다. 또 에칭 가스로서는, CHF3과 헬륨의 혼합 가스를 사용할 수 있다. 또한, 사이드월(610)을 형성하는 공정은, 이들에 한정되지 않는다.
다음에, 도 16b에 도시하는 바와 같이, 전극(607) 및 사이드월(610)을 마스크로 하여, 반도체막(603)의 불순물 영역(608), 반도체막(604)의 불순물 영역(609)에 일 도전형을 부여하는 불순물 원소를 첨가한다. 또한, 반도체막(603)의 불순물 영역(608), 반도체막(604)의 불순물 영역(609)에는 각각 앞서의 공정에서 첨가한 불순물 원소와 같은 도전형의 불순물 원소를 보다 높은 농도로 첨가한다. 또한, p형을 부여하는 불순물 원소를 반도체막(604)의 불순물 영역(609)에 첨가할 때, n형의 불순물이 첨가되는 반도체막(603)은 마스크 등으로 덮고, p형을 부여하는 불순물 원소의 첨가가 선택적으로 행해지도록 한다. 반대로 n형을 부여하는 불순물 원소를 반도체막(603)의 불순물 영역(608)에 첨가할 때, p형의 불순물이 첨가되는 반도체막(604)은 마스크 등으로 덮고, n형을 부여하는 불순물 원소의 첨가가 선택적으로 행해지도록 한다.
상기 불순물 원소의 첨가에 의해, 반도체막(603)에, 한 쌍의 고농도 불순물 영역(611)과, 한 쌍의 저농도 불순물 영역(612)과, 채널 형성 영역(613)이 형성된다. 또 상기 불순물 원소의 첨가에 의해, 반도체막(604)에, 한 쌍의 고농도 불순물 영역(614)과, 한 쌍의 저농도 불순물 영역(615)과, 채널 형성 영역(616)이 형성된다. 고농도 불순물 영역(611, 614)은 소스 또는 드레인으로서 기능하고, 저농도 불순물 영역(612, 615)은 LDD(Lightly Doped Drain) 영역으로서 기능한다.
또한, 반도체막(604) 위에 형성된 사이드월(610)과, 반도체막(603)위에 형성된 사이드월(610)은 캐리어가 이동하는 방향에 있어서의 폭이 같아지도록 형성하여도 좋지만, 상기 폭이 다르게 형성하여도 좋다. p형 트랜지스터가 되는 반도체막(604) 위의 사이드월(610)의 폭은 n형 트랜지스터가 되는 반도체막(603) 위의 사이드월(610)의 폭보다도 길게 하면 좋다. 왜냐하면, p형 트랜지스터에 있어서 소스 및 드레인을 형성하기 위하여 주입되는 붕소는 확산하기 쉽고, 단 채널 효과를 유기(誘起)하기 쉽기 때문이다. p형 트랜지스터에 있어서, 사이드월(610)의 폭을 보다 길게 함으로써, 소스 및 드레인에 고농도의 붕소를 첨가하는 것이 가능해지고, 소스 및 드레인을 저저항화할 수 있다.
다음에, 소스 및 드레인을 더욱 저저항화하기 위하여, 반도체막(603), 반도체막(604)을 실리사이드화함으로써, 실리사이드층을 형성하여도 좋다. 실리사이드화는, 반도체막에 금속을 접촉시키고, 가열 처리, GRTA법, LRTA법 등에 의해, 반도체층 중의 실리콘과 금속을 반응시켜서 행한다. 실리사이드층으로서는, 코발트 실리사이드 또는 니켈 실리사이드를 사용하면 좋다. 반도체막(603), 반도체막(604)의 두께가 얇은 경우에는 이 영역의 반도체막(603), 반도체막(604)의 저부까지 실리사이드 반응을 진행시켜도 좋다. 실리사이드화에 사용하는 금속의 재료로서, 티타늄(Ti), 니켈(Ni), 텅스텐(W), 몰리브덴(Mo), 코발트(Co), 지르코늄(Zr), 하프늄(Hf), 탄탈(Ta), 바나듐(V), 네오디뮴(Nd), 크롬(Cr), 백금(Pt), 팔라듐(Pd) 등을 사용할 수 있다. 또한, 레이저 조사나 램프 등의 광 조사에 의해 실리사이드를 형성하여도 좋다.
상술한 일련의 공정에 의해, n채널형 트랜지스터(617)와, p채널형 트랜지스터(618)가 형성된다.
다음에 도 16c에 도시하는 바와 같이, 트랜지스터(617), 트랜지스터(618)를 덮도록 절연막(619)을 형성한다. 절연막(619)은 반드시 형성할 필요는 없지만, 절연막(619)을 형성함으로써, 알칼리 금속이나 알칼리 토류 금속 등의 불순물이 트랜지스터(617), 트랜지스터(618)로 침입하는 것을 막을 수 있다. 구체적으로는 절연막(619)으로서, 질화실리콘, 질화산화실리콘, 질화알루미늄, 산화알루미늄, 산화실리콘 등을 사용하는 것이 바람직하다. 본 실시형태에서는, 막 두께 600nm 정도의 질화산화실리콘막을, 절연막(619)으로서 사용한다. 이 경우, 상기 수소화 공정은, 상기 질화산화실리콘막 형성 후에 행하여도 좋다.
다음에, 트랜지스터(617), 트랜지스터(618)를 덮도록, 절연막(619)위에 절연막(620)을 형성한다. 절연막(620)은 폴리이미드, 아크릴, 벤조시클로부텐, 폴리아미드, 에폭시 등의, 내열성을 가지는 유기 재료를 사용할 수 있다. 또 상기 유기 재료 외에, 저유전율 재료(low-k 재료), 실록산계 수지, 산화실리콘, 질화실리콘, 질화산화실리콘, PSG(인 유리), BPSG(인 붕소 유리), 알루미나 등을 사용할 수 있다. 실록산계 수지는, 치환기에 수소 외에, 불소, 알킬기, 또는 방향족 탄화수소 중 적어도 1종을 가지고 있어도 좋다. 또한, 이들의 재료로 형성되는 절연막을 복수 적층시킴으로써, 절연막(620)을 형성하여도 좋다. 절연막(620)은 그 표면을 CMP(화학 기계 연마)법 등에 의해 평탄화시켜도 좋다.
또한, 실록산계 수지란, 실록산계 재료를 출발 재료로서 형성된 Si-0-Si 결합을 포함하는 수지에 상당한다. 실록산계 수지는, 치환기에 수소 외에, 불소, 알킬기, 또는 방향족 탄화수소 중, 적어도 1종을 가지고 있어도 좋다.
절연막(620)의 형성에는 그 재료에 따라서, CVD법, 스퍼터링법, SOG법, 스핀 코트, 딥, 스프레이 도포, 액적 토출법(잉크젯법, 스크린 인쇄, 오프셋 인쇄등), 닥터 나이프, 롤 코터, 커튼 코터, 나이프 코터 등을 사용할 수 있다.
다음에, 도 17에 도시하는 바와 같이, 반도체막(603)과 반도체막(604)이 각각 일부 노출되도록 절연막(619) 및 절연막(620)에 콘택트 홀을 형성한다. 그리고, 상기 콘택트 홀을 통해 반도체막(603)과 반도체막(604)에 접하는 도전막(621, 622)을 형성한다. 콘택트 홀 개구 시의 에칭에 사용되는 가스는, CHF3과 He의 혼합 가스를 사용하였지만, 이것에 한정되는 것은 아니다.
도전막(621, 622)은 CVD법이나 스퍼터링법 등에 의해 형성할 수 있다. 구체적으로 도전막(621, 622)으로서, 알루미늄(Al), 텅스텐(W), 티타늄(Ti), 탄탈(Ta), 몰리브덴(Mo), 니켈(Ni), 백금(Pt), 구리(Cu), 금(Au), 은(Ag), 망간(Mn), 네오디뮴(Nd), 탄소(C), 실리콘(Si) 등을 사용할 수 있다. 또 상기 금속을 주성분으로 하는 합금을 사용하여도 좋고, 상기 금속을 포함하는 화합물을 사용하여도 좋다. 도전막(621, 622)은 상기 금속을 사용된 막을 단층 또는 복수 적층시켜서 형성할 수 있다.
알루미늄을 주성분으로 하는 합금의 예로서, 알루미늄을 주성분으로 하여 니켈을 포함하는 것을 들 수 있다. 또한, 알루미늄을 주성분으로 하고, 니켈과, 탄소 또는 실리콘의 한쪽 또는 양쪽을 포함하는 것도 예로서 들 수 있다. 알루미늄이나 알루미늄 실리콘은 저항값이 낮고, 저가이기 때문에, 도전막(621, 622)을 형성하는 재료로서 최적이다. 특히 알루미늄 실리콘(Al-Si)막은, 도전막(621, 622)을 패터닝으로 형성할 때, 레지스트 베이크에 있어서의 힐록의 발생을 알루미늄막과 비교하여 방지할 수 있다. 또한, 실리콘(Si) 대신에, 알루미늄막에 0.5% 정도의 Cu를 혼입시켜도 좋다.
도전막(621, 622)은 예를 들어, 배리어막과 알루미늄 실리콘(Al-Si)막과 배리어막의 적층 구조, 배리어막과 알루미늄 실리콘(Al-Si)막과 질화티타늄막과 배리어막의 적층 구조를 채용하면 좋다. 또한, 배리어막이란, 티타늄, 티타늄의 질화물, 몰리브덴 또는 몰리브덴의 질화물을 사용하여 형성된 막이다. 알루미늄 실리콘(Al-Si)막을 사이에 두도록 배리어막을 형성하면, 알루미늄이나 알루미늄 실리콘의 힐록의 발생을 보다 방지할 수 있다. 또한, 환원성이 높은 원소인 티타늄을 사용하여 배리어막을 형성하면, 반도체막(603)과 반도체막(604) 위에 얇은 산화막이 생겼다고 해도, 배리어막에 포함되는 티타늄이 이 산화막을 환원하고, 도전막(621, 622)과, 반도체막(603) 및 반도체막(604)이 각각 양호한 콘택트를 취할 수 있다. 또한 배리어막을 복수 적층하도록 하여 사용하여도 좋다. 그 경우, 예를 들어, 도전막(621, 622)을 하층으로부터 티타늄(Ti), 질화티타늄, 알루미늄 실리콘(Al-Si), 티타늄(Ti), 질화티타늄의 5층 구조로 할 수 있다.
또한, 도전막(621, 622)으로서, WF6가스와 SiH4가스로부터 화학 기상 성장법으로 형성한 텅스텐 실리사이드를 사용하여도 좋다. 또한, WF6을 수소 환원하여 형성한 텅스텐을, 도전막(621, 622)으로서 사용하여도 좋다.
또한, 도전막(621)은 n채널형 트랜지스터(617)의 고농도 불순물 영역(611)에 접속되어 있다. 도전막(622)은 p채널형 트랜지스터(618)의 고농도 불순물 영역(614)에 접속되어 있다.
도 17에는 n채널형 트랜지스터(617) 및 p채널형 트랜지스터(618)의 상면도가 도시된다. 단 이 상면도에서는 도전막(621, 622), 절연막(619), 절연막(620)을 생략한 도면을 도시한다.
또한, 본 실시형태에서는, n채널형 트랜지스터(617)와 p채널형 트랜지스터(618)가, 각각 게이트로서 기능하는 전극(607)을 1개씩 가지는 경우를 예시하고 있지만, 본 실시형태는 이 구성에 한정되지 않는다. 본 실시형태에서 제작되는 트랜지스터는, 게이트로서 기능하는 전극을 복수 가지고, 또한 상기 복수의 전극이 전기적으로 접속되어 있는 멀티 게이트 구조를 가져도 좋다.
또한, 본 실시형태에서 제작되는 반도체 장치가 가지는 트랜지스터는, 게이트 플레너(planar) 구조를 가지고 있어도 좋다.
또한, SOI 기판이 가지는 반도체막은, 거의 단결정에 가까운 것이 얻어진다. 따라서, 다결정의 반도체막과 비교하여, 배향의 편차가 작기 때문에 트랜지스터의 임계값 전압의 편차를 작게 할 수 있다. 또한, 다결정의 반도체막과는 달리 결정 입계가 거의 보여지지 않으므로, 결정 입계에 기인하는 누설 전류를 억제하고, 반도체 장치의 성전력화(省電力化)를 실현할 수 있다. 그리고 레이저 결정화에 의해 얻어지는 다결정의 반도체막에서는, 빔 스폿 내의 에너지 밀도의 분포에 기인하여, 반도체막의 표면에 돌기(리지)가 나타나기 쉽다. 그러나, SOI 기판이 가지는 반도체막은, 접합에 의해 생긴 반도체막 내의 결함을 수복할 수 있을 정도로, 낮은 에너지 밀도로 조사하면 좋다. 따라서, SOI 기판이 가지는 반도체막의 표면의 평탄성은, 레이저 결정화에 의해 얻어지는 다결정의 반도체막과 비교하여 비약적으로 높기 때문에, SOI 기판이 가지는 반도체막 위에 형성되는 게이트 절연막의 막 두께를 5nm 내지 50nm 정도까지 얇게 할 수 있다. 따라서, 게이트 전압을 억제하면서도 높은 온 전류를 얻을 수 있다. 또한, 레이저 결정화에 의해 얻어지는 다결정의 반도체막을 사용하는 경우, 높은 이동도를 얻기 위하여, 레이저 광의 주사 방향을 따라서 트랜지스터가 가지는 반도체막의 배치를 정할 필요가 있었지만, SOI 기판이 가지는 반도체막에서는 그러한 필요가 없기 때문에, 반도체 장치의 설계에 있어서의 제약이 적어진다.
(실시형태 5)
본 실시형태에서는 실시형태 1 또는 실시형태 2에서 나타낸 SOI 기판을 사용한 반도체 장치가 가지는 각종 회로의 구체적인 구성에 대하여, 인버터를 예로 들어 설명한다. 인버터의 회로도를 도 18a에, 또한 도 18a에 도시하는 인버터의 상면도를 도 18b에, 일 예로서 도시한다.
도 18a에 도시하는 인버터는, p채널형의 트랜지스터(2001)와, n채널형의 트랜지스터(2002)를 가진다. 트랜지스터(2001)와 트랜지스터(2002)는 직렬로 접속되어 있다. 구체적으로는, 트랜지스터(2001)의 드레인과 트랜지스터(2002)의 드레인이 접속되어 있다. 그리고, 트랜지스터(2001)의 드레인 및 트랜지스터(2002)의 드레인의 전위는, 출력 단자(OUT)에 주어진다.
또한, 트랜지스터(2001)의 게이트와 트랜지스터(2002)의 게이트는 접속되어 있다. 그리고, 입력 단자(IN)에 입력된 신호의 전위는, 트랜지스터(2001)의 게이트 및 트랜지스터(2002)의 게이트에 주어진다. 트랜지스터(2001)의 소스에는 하이 레벨의 전압(VDD)이 주어지고, 트랜지스터(2002)의 소스에는 로우 레벨의 전압(VSS)이 주어진다.
도 18b에 도시하는 인버터에서는, 트랜지스터(2001)는 반도체막(2010)을 가지고, 트랜지스터(2002)는 반도체막(2008)을 가진다. 또한, 트랜지스터(2001)의 드레인과, 트랜지스터(2002)의 드레인은, 배선(2003)을 통하여 전기적으로 접속되어 있다. 그리고 배선(2003)은 배선(2004)에 접속되어 있다. 따라서, 트랜지스터(2001)의 드레인 및 트랜지스터(2002)의 드레인의 전위는, 배선(2003) 및 배선(2004)을 통하여, 출력 단자(OUT)의 전위로서 후단의 회로에 주어진다.
또한, 도 18b에 도시하는 인버터에서는, 배선(2005)의 일부가 트랜지스터(2001)의 게이트 및 트랜지스터(2002)의 게이트로서 기능한다. 그리고 배선(2005)에 주어진 전위가, 입력 단자(IN)의 전위로서 트랜지스터(2001)의 게이트 및 트랜지스터(2002)의 게이트에 주어진다. 그리고 트랜지스터(2001)의 소스에는 배선(2006)을 통하여 전압(VDD)이 주어지고, 트랜지스터(2002)의 소스에는 배선(2007)을 통하여 전압(VSS)이 주어진다.
본 실시형태는 상기 실시형태와 적절하게 조합하여 실시할 수 있다.
(실시형태 6)
본 실시형태에서는, 실시형태 1 또는 실시형태 2에서 나타낸 SOI 기판을 사용한 반도체 장치가 가지는 각종 회로의 구체적인 구성에 대하여, NAND 회로를 예로 들어 설명한다. NAND 회로의 회로도를 도 19a에, 또한 도 19a에 도시하는 NAND 회로의 상면도를 도 19b에, 일 예로서 도시한다.
도 19a에 도시하는 NAND 회로는, p채널형의 트랜지스터(3001)와, p채널형의 트랜지스터(3002)와, n채널형의 트랜지스터(3003)와, n채널형의 트랜지스터(3004)를 가진다. 트랜지스터(3001)와, 트랜지스터(3003)와, 트랜지스터(3004)는, 순서대로 직렬로 접속되어 있다. 또 트랜지스터(3001)와, 트랜지스터(3002)는 병렬로 접속되어 있다.
구체적으로는, 트랜지스터(3001)의 소스와 드레인은, 한쪽에는 하이 레벨의 전압(VDD)이 주어지고, 다른쪽은 출력 단자(OUT)에 접속되어 있다. 트랜지스터(3002)의 소스와 드레인은, 한쪽에는 하이 레벨의 전압(VDD)이 주어지고, 다른쪽은 출력 단자(OUT)에 접속되어 있다. 트랜지스터(3004)의 소스와 드레인은, 한쪽에는 로우 레벨의 전압(VSS)이 주어져 있다. 트랜지스터(3003)의 소스와 드레인은, 한쪽은 출력 단자(OUT)에 접속되어 있다. 그리고, 트랜지스터(3003)의 소스와 드레인의 다른쪽과, 트랜지스터(3004)의 소스와 드레인의 다른쪽이 접속되어 있다. 트랜지스터(3001)의 게이트와, 트랜지스터(3003)의 게이트에는 입력 단자(IN1)의 전위가 주어진다. 또 트랜지스터(3002)의 게이트와, 트랜지스터(3004)의 게이트에는 입력 단자(IN2)의 전위가 주어진다.
도 19b에 도시하는 NAND 회로에서는, 병렬로 접속되어 있는 트랜지스터(3001)와 트랜지스터(3002)가, 반도체막(3005)을 공유하고 있다. 또 직렬로 접속되어 있는 트랜지스터(3003)와 트랜지스터(3004)가, 반도체막(3006)을 공유하고 있다. 또 배선(3007)의 일부는 트랜지스터(3001)의 게이트 및 트랜지스터(3003)의 게이트로서 기능한다. 그리고 배선(3007)에 주어진 전위가, 입력 단자(IN1)의 전위로서 트랜지스터(3001)의 게이트 및 트랜지스터(3003)의 게이트에 주어진다. 배선(3008)의 일부는 트랜지스터(3002)의 게이트 및 트랜지스터(3004)의 게이트로서 기능한다. 그리고 배선(3008)에 주어진 전위가, 입력 단자(IN2)의 전위로서 트랜지스터(3002)의 게이트 및 트랜지스터(3004)의 게이트에 주어진다.
하이 레벨의 전압(VDD)은, 배선(3009)을 통하여 트랜지스터(3001)의 소스와 드레인의 한쪽, 및 트랜지스터(3002)의 소스와 드레인의 한쪽에 주어진다. 또 로우 레벨의 전압(VSS)은, 배선(3010)을 통하여 트랜지스터(3004)의 소스와 드레인의 한쪽에 주어진다. 트랜지스터(3001)의 소스와 드레인의 다른쪽, 트랜지스터(3002)의 소스와 드레인의 다른쪽, 및 트랜지스터(3003)의 소스와 드레인의 한쪽은, 그 전위가 배선(3011) 및 배선(3012)을 통하여 출력 단자(OUT)의 전위로서 후단의 회로에 주어진다.
본 실시형태는 상기 실시형태와 적절하게 조합하여 실시할 수 있다.
(실시형태 7)
본 실시형태에서는, 실시형태 1 또는 실시형태 2에서 나타낸 SOI 기판을 사용한 반도체 장치의 하나인 RF 태그의 구성에 대하여 설명한다. 도 20a는 상기 RF 태그의 일 형태를 도시하는 블록도이다. 도 20a에서 RF 태그(500)는 안테나(501)와, 집적 회로(502)를 가진다. 집적 회로(502)는, 전원 회로(503), 복조 회로(504), 변조 회로(505), 레귤레이터(506), 제어 회로(507), 메모리(509)를 가진다.
질문기로부터 전파가 보내져 오면, 안테나(501)에서 상기 전파가 교류 전압으로 변환된다. 전원 회로(503)에서는, 안테나(501)로부터의 교류 전압을 정류하고, 전원용 전압을 생성한다. 전원 회로(503)에서 생성된 전원용 전압은, 제어 회로(507)와 레귤레이터(506)에 주어진다. 레귤레이터(506)는 전원 회로(503)로부터의 전원용의 전압을 안정화시키거나, 또는 그 높이를 조정한 후, 집적 회로(502) 내의 복조 회로(504), 변조 회로(505), 제어 회로(507) 또는 메모리(509) 등의 각종 회로에 공급한다.
복조 회로(504)는, 안테나(501)로부터의 교류 전압을 복조하여 신호를 생성하고, 후단의 제어 회로(507)에 출력한다. 제어 회로(507)는 복조 회로(504)로부터 입력된 신호에 따라서 연산 처리를 행하고, 별도 신호를 생성한다. 상기 연산 처리를 행할 때, 메모리(509)는 1차 캐시 메모리 또는 2차 캐시 메모리로서 사용할 수 있다. 또한, 제어 회로(507)는, 복조 회로(504)로부터 입력된 신호를 해석하고, 질문기로부터 보내져 온 명령의 내용에 따라서, 메모리(509) 내의 정보의 출력, 또는 메모리(509) 내에 있어서의 명령의 내용을 보존한다. 제어 회로(507)로부터 출력되는 신호는 부호화되고, 변조 회로(505)에 보내진다. 변조 회로(505)는 상기 신호에 따라서 안테나(501)가 수신하고 있는 전파를 변조한다. 안테나(501)에서 변조된 전파는 질문기에서 받아들여진다. 그리고 RF 태그(500)로부터 출력된 정보를 알 수 있다.
이와 같이 RF 태그(500)와 질문기의 통신은, 캐리어(반송파)로서 사용하는 전파를 변조함으로써 행해진다. 캐리어는, 125kHz, 13.56MHz, 950MHz 등 규격에 따라 다양하다. 또한 변조 방식도 규격에 따라 진폭 변조, 주파수 변조, 위상 변조 등 여러 가지 방식이 있지만, 규격에 의거한 변조 방식이라면 어떠한 변조 방식을 사용하여도 좋다.
신호의 전송 방식은 캐리어의 파장에 의해 전자 결합 방식, 전자 유도 방식, 마이크로파 방식 등 여러 가지 종류로 분류할 수 있다.
메모리(509)는 불휘발성 메모리라도 휘발성 메모리라도 좋다. 메모리(509)로서, 예를 들어 SRAM, DRAM, 플래시 메모리, EEPROM, FeRAM 등을 사용할 수 있다.
본 실시형태에서는, 안테나(501)를 가지는 RF 태그(500)의 구성에 대하여 설명하고 있지만, 본 실시형태의 RF 태그는 반드시 안테나를 가지고 있지 않아도 좋다. 또 도 20a에 도시한 RF 태그에, 발진 회로 또는 이차 전지를 설치하여도 좋다.
또한, 도 20a에서는, 안테나를 1개만 가지는 RF 태그의 구성에 대하여 설명하였지만, 본 실시형태는 이 구성에 한정되지 않는다. 전력을 수신하기 위한 안테나와, 신호를 수신하기 위한 안테나의, 2개의 안테나를 가지고 있어도 좋다. 안테나가 1개이면, 예를 들어 950MHz의 전파로 전력의 공급과 신호의 전송을 모두 행하는 경우, 먼 곳까지 대전력이 전송되고, 다른 무선기기의 수신 방해를 일으킬 가능성이 있다. 그 때문에, 전력의 공급은 전파의 주파수를 낮추어 근거리에서 행하는 편이 바람직하지만, 이 경우 통신 거리는 필연적으로 짧아져 버린다. 그러나 안테나가 2개 있으면, 전력을 공급하는 전파의 주파수와, 신호를 보내기 위한 전파의 주파수를 구분하여 사용할 수 있다. 예를 들어 전력을 보낼 때는 전파의 주파수를 13.56MHz로서 자계를 사용하고, 신호를 보낼 때는 전파의 주파수를 950MHz로서 전계를 사용할 수 있다. 이렇게 기능에 맞추어 안테나를 구분하여 사용함으로써, 전력의 공급은 근거리만의 통신으로 하고, 신호의 전송은 원거리도 가능한 것으로 할 수 있다.
SOI 기판(100)을 사용한 반도체 장치의 하나인 RF 태그는, 절연 표면을 가지는 기판 혹은 절연 기판 위에 접합된 단결정 반도체층(SOI층)에 의해 집적 회로(502)를 형성할 수 있으므로, 처리 속도의 고속화뿐만 아니라 저소비 전력화를 도모할 수 있다. 또한, SOI 기판(100)을 사용한 반도체 장치에서는 베이스 기판을 대형화하면서 생산성을 높일 수 있으므로, RF 태그 1개당 가격을 제어하는 것이 가능해진다.
본 실시형태는 상기 실시형태와 적절하게 조합하여 실시할 수 있다.
다음에, SOI 기판(100)을 사용한 반도체 장치의 하나인 CPU(central processing unit)의 구성에 대하여 설명한다.
도 20b에, 본 실시형태의 CPU의 구성을 블록도로 도시한다. 도 20b에 도시하는 CPU는, 기판(800) 위에, 연산 회로(ALU: Arithmetic logic unit; 801), 연산 회로용 제어부(ALU Controller; 802), 명령 해석부(Instruction Decoder; 803), 인터럽트 제어부(Interrupt Controller; 804), 타이밍 제어부(Timing Controller; 805), 레지스터(Register; 806), 레지스터 제어부(Register Controller; 807), 버스 인터페이스(Bus I/F; 808), 메모리(809), 메모리용 인터페이스(820)를 주로 가지고 있다. 메모리(809) 및 메모리용 인터페이스(820)는, 다른 칩에 형성하여도 좋다. 물론, 도 20b에 도시하는 CPU는, 그 구성을 간략화하여 나타낸 일 예에 불과하고, 실제의 CPU는 그 용도에 따라 다종 다양한 구성을 가진다.
버스 인터페이스(808)를 통하여 CPU에 입력된 명령은, 명령 해석부(803)에 있어서 디코드 된 후, 연산 회로용 제어부(802), 인터럽트 제어부(804), 레지스터 제어부(807), 타이밍 제어부(805)에 입력된다. 연산 회로용 제어부(802), 인터럽트 제어부(804), 레지스터 제어부(807), 타이밍 제어부(805)는, 디코드 된 명령에 기초하여, 각종 제어를 행한다. 구체적으로는 연산 회로용 제어부(802)는 연산 회로(801)의 동작을 제어하기 위한 신호를 생성한다. 또한, 인터럽트 제어부(804)는, CPU의 프로그램 실행 중에, 외부의 입출력 장치나, 주변 회로로부터의 인터럽트 요구를, 그 우선도나 마스크 상태로부터 판단하고, 처리한다. 레지스터 제어부(807)는 레지스터(806)의 어드레스를 생성하고, CPU의 상태에 따라서 레지스터(806)의 판독이나 기록을 행한다.
또한, 타이밍 제어부(805)는 연산 회로(801), 연산 회로용 제어부(802), 명령 해석부(803), 인터럽트 제어부(804), 레지스터 제어부(807)의 동작의 타이밍을 제어하는 신호를 생성한다. 예를 들어 타이밍 제어부(805)는, 기준 클록 신호를 바탕으로, 내부 클록 신호를 생성하는 내부 클록 생성부를 구비하고 있고, 내부 클록 신호를 상기 각종 회로에 공급한다.
SOI 기판(100)을 사용한 반도체 장치의 하나인 CPU는, 절연 표면을 가지는 기판 혹은 절연 기판 위에 접합된 단결정 반도체층(SOI층)에 의해 집적 회로를 형성할 수 있으므로, 처리 속도의 고속화뿐만 아니라 저소비 전력화를 도모할 수 있다. 또한, SOI 기판(100)을 사용한 반도체 장치에서는 베이스 기판을 대형화하면서 생산성을 높일 수 있으므로, CPU 1개당의 가격을 억제하는 것이 가능해진다.
본 실시형태는 상기 실시형태와 적절하게 조합하여 실시할 수 있다.
(실시형태 8)
본 실시형태에서는 실시형태 1 또는 실시형태 2에서 나타낸 SOI 기판을 사용한 반도체 장치의 하나인, 액티브 매트릭스형의 반도체 표시 장치의 구성에 대하여 설명한다.
액티브 매트릭스형의 발광 장치는, 각 화소에 표시 소자에 상당하는 발광 소자가 형성되어 있다. 발광 소자는 스스로 발광하기 때문에 시인성이 높고, 액정 표시 장치에서 필요한 백라이트가 필요하지 않아 박형화에 최적인 동시에, 시야각에도 제한이 없다. 본 실시형태에서는, 발광 소자의 하나인 유기발광 소자(OLED: Organic Light Emitting Diode)를 사용한 발광 장치에 대하여 설명하지만, 본 실시형태에서 제작되는 반도체 표시 장치는, 다른 발광 소자를 사용한 발광 장치라도 좋다.
OLED는 전장을 가함으로써 발생하는 루미네선스(Electroluminescence)가 얻어지는 재료를 포함하는 층(이하, 전계 발광층이라고 기재함)과, 양극층과, 음극층을 가진다. 일렉트로루미네선스에는 일중항 여기 상태로부터 기저 상태로 되돌아갈 때의 발광(형광)과 삼중항 여기 상태로부터 기저 상태로 되돌아갈 때의 발광(인광)이 있지만, 본 실시형태에서 제작되는 발광 장치는, 상술한 발광 중, 어느 한쪽의 발광을 사용하고 있어도 좋고, 또는 양쪽의 발광을 사용하고 있어도 좋다.
도 21a에, 본 실시형태의 발광 장치의 단면도를 도시한다. 도 21a에 도시하는 발광 장치는, 구동 회로에 사용되는 트랜지스터(1601), 트랜지스터(1602)와, 화소에 사용되는 구동용 트랜지스터(1604), 스위칭용 트랜지스터(1603)를 소자 기판(1600) 위에 가진다. 또한, 도 21a에 도시하는 발광 장치는, 소자 기판(1600) 위에 있어서, 화소에 발광 소자(1605)를 가지고 있다.
발광 소자(1605)는, 화소 전극(1606)과, 전계 발광층(1607)과, 대향 전극(1608)을 가지고 있다. 화소 전극(1606)과 대향 전극(1608)은 어느 한쪽이 양극이며, 다른쪽이 음극이다.
양극은 산화실리콘을 포함하는 인듐주석 산화물(ITSO), 인듐주석 산화물(ITO), 산화아연(ZnO), 산화인듐 아연(IZO), 갈륨을 첨가한 산화아연(GZO) 등의 투광성 산화물 도전 재료를 사용할 수 있다. 또한, 양극은 투광성 산화물 도전 재료 외에, 예를 들어 질화티타늄, 질화지르코늄, Ti, W, Ni, Pt, Cr, Ag, Al 등의 1개 또는 복수로 이루어지는 단층막 외에, 질화티타늄과 알루미늄을 주성분으로 하는 막과의 적층, 질화티타늄막과 알루미늄을 주성분으로 하는 막과 질화티타늄막의 3층 구조 등을 사용할 수 있다. 단 투광성 산화물 도전 재료 이외의 재료로 양극측으로부터 광을 추출하는 경우, 광이 투과하는 정도의 막 두께(바람직하게는, 5nm 내지 30nm 정도)로 형성한다.
또한, 양극으로서 도전성 고분자(도전성 폴리머라고도 함)를 포함하는 도전성 조성물을 사용할 수도 있다. 도전성 조성물은, 양극이 되는 도전막의 시트 저항이 10000Ω/□ 이하, 파장 550nm에 있어서의 투광률이 70% 이상인 것이 바람직하다. 또한, 포함되는 도전성 고분자의 저항률이 0.1Ω·cm 이하인 것이 바람직하다.
도전성 고분자로서는, 소위 π전자 공액계 도전성 고분자를 사용할 수 있다. 예를 들어 π전자 공액계 도전성 고분자로서, 폴리아닐린 및 또는 그 유도체, 폴리피롤 및 또는 그 유도체, 폴리티오펜 및 또는 그 유도체, 이들의 2종 이상의 공중합체 등을 들 수 있다.
공액 도전성 고분자의 구체예로서는, 폴리피롤, 폴리(3-메틸피롤), 폴리(3-부틸피롤), 폴리(3-옥틸피롤), 폴리(3-데실피롤), 폴리(3,4-디메틸피롤), 폴리(3,4-디부틸피롤), 폴리(3-하이드록시피롤), 폴리(3-메틸-4-하이드록시피롤), 폴리(3-메톡시피롤), 폴리(3-에톡시피롤), 폴리(3-옥토시피롤), 폴리(3-카복실피롤), 폴리(3-메틸-4-카복실피롤), 폴리(N-메틸피롤), 폴리티오펜, 폴리(3-메틸티오펜), 폴리(3-부틸티오펜), 폴리(3-옥틸티오펜), 폴리(3-데실티오펜), 폴리(3-도데실티오펜), 폴리(3-메톡시티오펜), 폴리(3-에톡시티오펜), 폴리(3-옥토시티오펜), 폴리(3-카복실티오펜), 폴리(3-메틸-4-카복실티오펜), 폴리(3,4-에틸렌디옥시티오펜), 폴리아닐린, 폴리(2-메틸아닐린), 폴리(2-옥틸아닐린), 폴리(2-이소부틸아닐린), 폴리(3-이소부틸아닐린), 폴리(2-아닐린술폰산), 폴리(3-아닐린술폰산) 등을 들 수 있다.
상기 도전성 고분자를, 단독으로 도전성 조성물로서 양극에 사용하여도 좋고, 도전성 조성물의 막의 두께의 균일성, 막 강도 등의 막 특성을 조정하기 위하여 유기수지를 첨가하여 사용할 수 있다.
유기수지로서는, 도전성 고분자와 상용 또는 혼합 분산 가능하다면 열경화성 수지라도 좋고, 열가소성 수지라도 좋으며, 광경화성 수지라도 좋다. 예를 들어, 폴리에틸렌테레프탈레이트, 폴리부틸렌테레프탈레이트, 폴리에틸렌나프탈레이트 등의 폴리에스테르계 수지, 폴리이미드, 폴리아미드이미드 등의 폴리이미드계 수지, 폴리아미드6, 폴리아미드66, 폴리아미드12, 폴리아미드11 등의 폴리아미드 수지, 폴리플루오르화 비닐리덴, 폴리플루오르화 비닐, 폴리테트라플루오로에틸렌, 에틸렌테트라플루오로에틸렌코폴리머, 폴리클로로트리플루오로에틸렌 등의 불소수지, 폴리비닐알콜, 폴리비닐에테르, 폴리비닐부티랄, 폴리아세트산비닐, 폴리염화비닐 등의 비닐 수지, 에폭시 수지, 크실렌 수지, 아라미드 수지, 폴리우레탄계 수지, 폴리우레아계 수지, 멜라민 수지, 페놀계 수지, 폴리에테르, 아크릴계 수지 및 이들의 공중합체 등을 들 수 있다.
또한, 도전성 조성물의 전기 전도도를 조정하기 위하여, 도전성 조성물에 억셉터성 또는 도너성 도펀트를 도핑함으로써, 공액 도전성 고분자의 공액전자의 산화 환원 전위를 변화시켜도 좋다.
억셉터성 도펀트로서는, 할로겐 화합물, 루이스산, 프로톤산, 유기시아노 화합물, 유기금속 화합물 등을 사용할 수 있다. 할로겐 화합물로서는, 염소, 브롬, 요오드, 염화 요오드, 브롬화 요오드, 플루오르화 요오드 등을 들 수 있다. 루이스산으로서는 오플루오르화 인, 오플루오르화 비소, 오플루오르화 안티몬, 삼플루오르화 붕소, 삼염화 붕소, 삼브롬화 붕소 등을 들 수 있다. 프로톤산으로서는, 염산, 황산, 질산, 인산, 붕불화 수소산, 플루오르화 수소산, 과염소산 등의 무기산과, 유기 카복실산, 유기 술폰산 등의 유기산을 들 수 있다. 유기 카복실산 및 유기 술폰산으로서는, 상기 카복실산 화합물 및 술폰산 화합물을 사용할 수 있다. 유기시아노 화합물로서는, 공액 결합에 2개 이상의 시아노기를 포함하는 화합물을 사용할 수 있다. 예를 들어, 테트라시아노에틸렌, 테트라시아노에틸렌옥사이드, 테트라시아노벤젠, 테트라시아노퀴노디메탄, 테트라시아노아자나프탈렌 등을 들 수 있다.
도너성 도펀트로서는, 알칼리 금속, 알칼리 토류 금속, 4급 암모늄 화합물 등을 들 수 있다.
도전성 조성물을, 물 또는 유기용제(알코올계 용제, 케톤계 용제, 에스테르계 용제, 탄화수소계 용제, 방향족계 용제 등)에 용해시켜서, 습식법에 의해 양극이 되는 박막을 형성할 수 있다.
도전성 조성물을 용해하는 용매로서는, 특히 한정하지 않으며, 상기한 도전성 고분자 및 유기수지 등의 고분자 수지 화합물을 용해하는 것을 사용하면 좋고, 예를 들어, 물, 메탄올, 에탄올, 프로필렌카보네이트, N-메틸피롤리돈, 디메틸포름아미드, 디메틸아세트아미드, 시클로헥사논, 아세톤, 메틸에틸케톤, 메틸이소부틸케톤, 톨루엔 등의 단독 혹은 혼합 용제에 용해하면 좋다.
도전성 조성물의 성막은 상술한 바와 같이 용매에 용해한 후, 도포법, 코팅법, 액적 토출법(잉크젯법이라고도 함), 인쇄법 등의 습식법을 사용하여 성막할 수 있다. 용매의 건조는, 열처리를 행하여도 좋고, 감압 하에서 행하여도 좋다. 또한, 유기수지가 열경화성인 경우는, 더욱 가열 처리를 행하고, 광경화성인 경우는, 광 조사 처리를 행하면 좋다.
음극은 일반적으로 일 함수가 작은 금속, 합금, 전기 전도성 화합물, 및 이들의 혼합물 등을 사용할 수 있다. 구체적으로는, Li나 Cs 등의 알칼리 금속, 및 Mg, Ca, Sr 등의 알칼리 토류 금속, 및 이들을 포함하는 합금(Mg:Ag, Al:Li 등의 외에, Yb나 Er 등의 희토류 금속을 사용하여 형성할 수도 있다. 또한, 전자 주입성이 높은 재료를 포함하는 층을 음극에 접하도록 형성함으로써, 알루미늄이나, 투광성 산화물 도전 재료 등을 사용한, 통상의 도전막도 사용할 수 있다.
전계 발광층(1607)은 단수 층으로 구성되어 있어도, 복수 층이 적층되도록 구성되어 있어도 좋고, 각 층에는 유기 재료뿐만 아니라 무기 재료가 포함되어 있어도 좋다. 전계 발광층(1607)에서의 루미네선스에는 일중항 여기 상태로부터 기저 상태로 되돌아갈 때의 발광(형광)과 삼중항 여기 상태로부터 기저 상태로 되돌아갈 때의 발광(인광)이 포함된다. 복수의 층으로 구성되어 있는 경우, 화소 전극(1606)이 음극이라고 하면, 화소 전극(1606) 위에 전자 주입층, 전자 수송층, 발광층, 홀 수송층, 홀 주입층의 순서대로 적층한다. 또한 화소 전극(1606)이 양극에 상당하는 경우는, 전계 발광층(1607)을, 홀 주입층, 홀 수송층, 발광층, 전자 수송층, 전자 주입층의 순서대로 적층하여 형성한다.
또 전계 발광층(1607)은 고분자계 유기 화합물, 중분자계 유기 화합물(승화성을 갖지 않고, 연쇄하는 분자의 길이가 10μm 이하인 유기 화합물), 저분자계 유기 화합물, 무기 화합물의 어느 것을 사용하고 있어도, 액적 토출법으로 형성할 수 있다. 또한 중분자계 유기 화합물, 저분자계 유기 화합물, 무기 화합물은 증착법으로 형성하여도 좋다.
또한, 스위칭용 트랜지스터(1603), 구동용 트랜지스터(1604)는, 싱글 게이트 구조가 아닌, 더블 게이트 구조나 트리플 게이트 구조 등의 멀티 게이트 구조를 가져도 좋다.
다음에, 도 21b에, 본 실시형태의 액정 표시 장치의 단면도를 도시한다. 도 21b에 도시하는 액정 표시 장치는, 구동 회로에 사용되는 트랜지스터(1611), 트랜지스터(1612)와, 화소에 있어서 스위칭 소자로서 기능하는 트랜지스터(1613)를 소자 기판(1610) 위에 가진다. 또한, 도 21b에 도시하는 액정 표시 장치는, 소자 기판(1610)과 대향 기판(1614) 사이에 액정 셀(1615)을 가지고 있다.
액정 셀(1615)은 소자 기판(1610)에 형성된 화소 전극(1616)과, 대향 기판(1614)에 형성된 대향 전극(1617)과, 화소 전극(1616)과 대향 전극(1617)의 사이에 형성된 액정(1618)을 가진다. 화소 전극(1616)에는 예를 들어 산화인듐주석(ITSO), 산화인듐주석(ITO), 산화아연(ZnO), 산화인듐아연(IZO), 갈륨을 첨가한 산화아연(GZO) 등을 사용할 수 있다.
본 실시형태는 상기 실시형태와 적절하게 조합하여 실시할 수 있다.
(실시형태 9)
실시형태 1 또는 실시형태 2에서 나타낸 SOI 기판을 사용한 반도체 장치를 사용할 수 있는 전자 기기로서, 휴대전화, 휴대형 게임기 또는 전자서적, 비디오카메라, 디지털 스틸 카메라 등의 카메라, 고글형 디스플레이(헤드 마운트 디스플레이), 네비게이션 시스템, 음향 재생 장치(카 오디오, 오디오 컴포넌트 시스템 등), 노트형 퍼스널 컴퓨터, 기록 매체를 구비한 화상 재생 장치(대표적으로는 DVD: Digital Versatile Disc 등의 기록 매체를 재생하고, 그 화상을 표시할 수 있는 디스플레이를 가지는 장치) 등을 들 수 있다. 이들 전자 기기의 구체예를 도 22에 도시한다.
도 22a는 휴대전화이며, 본체(2101), 표시부(2102), 음성 입력부(2103), 음성 출력부(2104), 조작 키(2105)를 가진다. 표시부(2102) 또는 그 밖의 신호 처리 회로에 실시형태 1 또는 실시형태 2에 나타내는 제작 방법으로 형성된 반도체 장치를 사용함으로써, 비용을 억제한 휴대전화가 얻어진다.
도 22b는 비디오카메라이며, 본체(2601), 표시부(2602), 케이스(2603), 외부 접속 포트(2604), 리모트 컨트롤 수신부(2605), 수상부(2606), 배터리(2607), 음성 입력부(2608), 조작 키(2609), 접안부(2610) 등을 가진다. 표시부(2602) 또는 그 밖의 신호 처리 회로에 실시형태 1 또는 실시형태 2에 나타내는 제작 방법으로 형성된 반도체 장치를 사용함으로써, 비용을 억제한 비디오카메라가 얻어진다.
도 22c는 영상 표시 장치이며, 케이스(2401), 표시부(2402), 스피커부(2403) 등을 가진다. 표시부(2402) 또는 그 밖의 신호 처리 회로에 실시형태 1 또는 실시형태 2에 나타내는 제작 방법으로 형성된 반도체 장치를 사용함으로써, 비용을 억제한 영상 표시 장치가 얻어진다. 또한, 영상 표시 장치에는 퍼스널 컴퓨터용, TV 방송 수신용, 광고 표시용 등의 영상을 표시하기 위한 모든 영상 표시 장치가 포함된다.
이상과 같이, 실시형태 1 또는 실시형태 2에 나타내는 제작 방법으로 형성된 반도체 장치의 적용 범위는 매우 넓어, 모든 분야의 전자 기기에 사용할 수 있다.
본 실시형태는 상기 실시형태와 적절하게 조합하여 실시할 수 있다.
10: 제 1 트레이 11: 오목부
20: 제 2 트레이 21: 오목부
30: 제 3 트레이 31: 오목부
32: 지지부 100: SOI 기판
101: 베이스 기판 102: 절연층
111: 단결정 반도체 기판 115: 단결정 반도체층
116: 단결정 반도체층 117: 단결정 반도체 기판
118: 단결정 반도체 기판 112: 절연층
113: 취화층 114: 접합층
115, 116: 단결정 반도체층

Claims (18)

  1. 상면에 접합층들이 형성되고, 미리 결정된 깊이에 취화층들이 형성된 복수의 단결정 반도체 기판들을 제 1 트레이의 복수의 오목부들에 배치하는 단계;
    상기 접합층들의 표면들과 베이스 기판의 표면이 접합하도록 상기 접합층들을 개재하여 상기 복수의 단결정 반도체 기판들을 상기 베이스 기판에 밀접시킴으로써 상기 베이스 기판과 상기 복수의 단결정 반도체 기판들을 접합하는 단계;
    상기 제 1 트레이를 상기 복수의 단결정 반도체 기판들로부터 분리하는 단계;
    상기 복수의 단결정 반도체 기판들이 제 2 트레이의 복수의 오목부들과 겹치도록 상기 제 2 트레이를 배치하는 단계; 및
    가열 처리에 의해 상기 취화층에 균열을 생성한 후, 상기 단결정 반도체 기판들로부터 분리된 복수의 단결정 반도체층들에 밀착하는 상기 베이스 기판을 형성하는 단계를 포함하고,
    상기 제 1 트레이의 상기 오목부의 깊이는 상기 단결정 반도체 기판의 두께보다 작고,
    상기 제 2 트레이의 상기 오목부의 깊이는 상기 단결정 반도체 기판의 두께보다 큰, SOI 기판의 제작 방법.
  2. 상면에 접합층들이 형성되고, 미리 결정된 깊이에 취화층들이 형성된 복수의 단결정 반도체 기판들을 제 1 트레이의 복수의 오목부들에 배치하는 단계;
    상기 접합층들의 표면들과 베이스 기판의 표면이 접합하도록 상기 접합층들을 개재하여 상기 복수의 단결정 반도체 기판들을 상기 베이스 기판에 밀접시킴으로써 상기 베이스 기판과 상기 복수의 단결정 반도체 기판들을 접합하는 단계;
    상기 제 1 트레이를 상기 복수의 단결정 반도체 기판들로부터 분리하는 단계;
    상기 복수의 단결정 반도체 기판들이 제 2 트레이의 복수의 오목부들과 겹치도록, 상기 제 2 트레이의 상기 오목부들에 지지부가 제공된, 상기 제 2 트레이를 배치하는 단계; 및
    가열 처리에 의해 상기 취화층에 균열을 생성한 후, 상기 단결정 반도체 기판들로부터 분리된 복수의 단결정 반도체층들에 밀착하는 상기 베이스 기판을 형성하는 단계를 포함하고,
    상기 제 1 트레이의 상기 오목부의 깊이는 상기 단결정 반도체 기판의 두께보다 작고,
    상기 제 2 트레이의 상기 오목부의 깊이와 상기 제 2 트레이의 상기 지지부의 높이의 합은 상기 단결정 반도체 기판의 두께보다 크고,
    상기 제 2 트레이의 인접한 오목부들 사이의 거리는 상기 지지부의 폭보다 큰, SOI 기판의 제작 방법.
  3. 제 1 항에 있어서,
    상기 제 2 트레이는 상기 복수의 단결정 반도체 기판들의 하면과 접촉하지 않고 배치되는, SOI 기판의 제작 방법.
  4. 제 1 항에 있어서,
    상기 단결정 반도체층들로부터 분리된 상기 단결정 반도체 기판들은 상기 제 2 트레이의 상기 복수의 오목부들에 유지되는, SOI 기판의 제작 방법.
  5. 제 1 항에 있어서,
    상기 제 2 트레이의 상기 오목부의 하면의 면적은 상기 단결정 반도체 기판의 하면의 면적의 1.1배 이하인, SOI 기판의 제작 방법.
  6. 제 1 항에 있어서,
    상기 접합층은 상기 단결정 반도체 기판과 접하는 절연층 위에 형성되는, SOI 기판의 제작 방법.
  7. 제 1 항에 있어서,
    상기 접합층은 상기 단결정 반도체 기판과 접하는 절연층 위에 형성되고,
    상기 절연층은 복수의 절연막들을 포함하는 적층 구조를 갖는, SOI 기판의 제작 방법.
  8. 제 1 항에 있어서,
    상기 취화층은 H3 +를 함유하는 플라즈마를 생성하기 위해 수소 가스를 여기하고, 상기 플라즈마에 함유된 이온종을 상기 단결정 반도체 기판에 도핑하기 위해 상기 이온종을 가속함으로써 형성되는, SOI 기판의 제작 방법.
  9. 제 1 항에 있어서,
    상기 베이스 기판은 유리 기판인, SOI 기판의 제작 방법.
  10. 제 1 항에 있어서,
    상기 제 2 트레이는 석영 유리, 실리콘, 탄화 실리콘, 또는 무알칼리 유리로 만들어지는, SOI 기판의 제작 방법.
  11. 제 2 항에 있어서,
    상기 제 2 트레이는 상기 복수의 단결정 반도체 기판들의 하면과 접촉하지 않고 배치되는, SOI 기판의 제작 방법.
  12. 제 2 항에 있어서,
    상기 단결정 반도체층들로부터 분리된 상기 단결정 반도체 기판들은 상기 제 2 트레이의 상기 복수의 오목부들에 유지되는, SOI 기판의 제작 방법.
  13. 제 2 항에 있어서,
    상기 제 2 트레이의 상기 오목부의 하면의 면적은 상기 단결정 반도체 기판의 하면의 면적의 1.1배 이하인, SOI 기판의 제작 방법.
  14. 제 2 항에 있어서,
    상기 접합층은 상기 단결정 반도체 기판과 접하는 절연층 위에 형성되는, SOI 기판의 제작 방법.
  15. 제 2 항에 있어서,
    상기 접합층은 상기 단결정 반도체 기판과 접하는 절연층 위에 형성되고,
    상기 절연층은 복수의 절연막들을 포함하는 적층 구조를 갖는, SOI 기판의 제작 방법.
  16. 제 2 항에 있어서,
    상기 취화층은 H3 +를 함유하는 플라즈마를 생성하기 위해 수소 가스를 여기하고, 상기 플라즈마에 함유된 이온종을 상기 단결정 반도체 기판에 도핑하기 위해 상기 이온종을 가속함으로써 형성되는, SOI 기판의 제작 방법.
  17. 제 2 항에 있어서,
    상기 베이스 기판은 유리 기판인, SOI 기판의 제작 방법.
  18. 제 2 항에 있어서,
    상기 제 2 트레이는 석영 유리, 실리콘, 탄화 실리콘, 또는 무알칼리 유리로 만들어지는, SOI 기판의 제작 방법.
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