KR101304954B1 - 반도체 소자 및 반도체 소자의 제작 방법 - Google Patents

반도체 소자 및 반도체 소자의 제작 방법 Download PDF

Info

Publication number
KR101304954B1
KR101304954B1 KR1020060116524A KR20060116524A KR101304954B1 KR 101304954 B1 KR101304954 B1 KR 101304954B1 KR 1020060116524 A KR1020060116524 A KR 1020060116524A KR 20060116524 A KR20060116524 A KR 20060116524A KR 101304954 B1 KR101304954 B1 KR 101304954B1
Authority
KR
South Korea
Prior art keywords
film
semiconductor
forming
semiconductor film
radical
Prior art date
Application number
KR1020060116524A
Other languages
English (en)
Other versions
KR20070054584A (ko
Inventor
사토루 사이토
Original Assignee
가부시키가이샤 한도오따이 에네루기 켄큐쇼
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시키가이샤 한도오따이 에네루기 켄큐쇼 filed Critical 가부시키가이샤 한도오따이 에네루기 켄큐쇼
Publication of KR20070054584A publication Critical patent/KR20070054584A/ko
Application granted granted Critical
Publication of KR101304954B1 publication Critical patent/KR101304954B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/32105—Oxidation of silicon-containing layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00—Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/32—Gas-filled discharge tubes
    • H01J37/32009—Arrangements for generation of plasma specially adapted for examination or treatment of objects, e.g. plasma sources
    • H01J37/32192—Microwave generated discharge
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3211—Nitridation of silicon-containing layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/1296—Multistep manufacturing methods adapted to increase the uniformity of device parameters
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/6675—Amorphous silicon or polysilicon transistors
    • H01L29/66757—Lateral single gate single channel transistors with non-inverted structure, i.e. the channel layer is formed before the gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78603—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the insulating substrate or support

Abstract

리크 전류의 발생이 억제되는 것과 동시에, 유리 기판이 사용할 수 있는 온도로 소자 분리를 하고, 미세한 소자를 형성할 수 있는 방법을 제공한다.
유리 기판 위에 하지막을 형성하는 제 1 공정과, 하지막 위에 반도체막을 형성하는 제 2 공정과, 반도체막 위에 상기 반도체막의 산화 또는 질화를 방지하는 막을 소정의 패턴으로 형성하는 제 3 공정과, 유리 기판의 온도를 상기 유리 기판의 왜곡점(strain point)보다 100℃ 이상 낮은 온도로 하여, 반도체막의 소정의 패턴으로 덮이지 않은 영역을 래디컬 산화 또는 래디컬 질화함으로써, 소자 분리를 하는 제 4 공정을 거치고, 래디컬 산화 또는 래디컬 질화는, 플라즈마 생성영역과 떨어져서 배치된 반도체막 위에 있어서, 전자온도가 0.5eV 이상 1.5eV 이하, 바람직하게는, 1.0eV 이하, 전자밀도가 1×1011cm-3 이상 1×1013cm-3 이하인 플라즈마 처리실에서 행해진다.
LOCOS, 플라즈마, 패터닝, 래디컬 산화, 래디컬 질화

Description

반도체 소자 및 반도체 소자의 제작 방법 {SEMICONDUCTOR ELEMENT AND METHOD FOR MANUFACTURING THE SAME}
도 1a 내지 도 1f는 실시형태 1에 의한 박막 트랜지스터의 제작공정을 나타내는 단면도.
도 2a는 고밀도 플라즈마 처리 장치를 나타내는 도면, 도 2b는 고밀도 플라즈마 처리실의 단면을 나타내는 도면.
도 3a 내지 도 3d는 실시형태 2에 의한 박막 트랜지스터의 제작공정을 나타내는 단면도.
도 4a 내지 도 4d는 실시형태 3에 의한 박막 트랜지스터의 제작공정을 나타내는 단면도.
도 5a 내지 도 5b는 먼지가 부착된 절연막을 플라즈마처리하는 상태를 나타내는 단면도.
도 6a 내지 도 6e는 실시형태 4에 의한 박막 트랜지스터의 제작공정을 나타내는 단면도.
도 7은 액정 표시장치를 나타내는 단면도.
도 8a 내지 도 8c는 표시장치의 표면의 개략도.
도 9는 전계 발광(electro luminescence) 표시장치를 나타내는 단면도.
도 10a 내지 도 10d는 전자기기를 나타내는 도면.
도 11a 내지 도 11b는 RFID 태그를 나타내는 블록도.
도 12는 RFID 태그를 나타내는 단면도.
도 13a 내지 도 13e는 RFID 태그의 사용예를 나타내는 도면.
<도면의 주요 부분에 대한 부호의 설명>
101: 유리 기판 102: 하지막
103: 반도체막 104: 산화를 방지하는 막
105: 산화막 106: 게이트 절연막
107: 게이트 전극 108: 사이드 월
109: 고농도 불순물 영역 110: 저농도 불순물 영역
111: 보호막 112: 층간 절연막
113: 배선 200: 피처리 기판
201: 제 1 플라즈마 처리실 202: 제 2 플라즈마 처리실
203: 로드 로크실 204: 공통실
205: 로봇 암 206: 카세트
210: 배기구 211: 기판 유지대
212: 화살표 213: 마이크로파
214: 안테나 215: 도파관
216: 유전체 판 217: 영역
218: 샤워 플레이트 301: 유리 기판
302: 하지막 303: 반도체막
304: 게이트 절연막 305: 산화를 방지하는 막
306: 산화막 307: 게이트 전극
401: 유리 기판 402: 하지막
403: 반도체막 404: 산화를 방지하는 막
405: 산화막 406: 게이트 전극
500: 절연막 501: 먼지
502: 표면부분 601: 유리 기판
602: 게이트 전극 603: 게이트 절연막
604: 반도체막 605: 산화를 방지하는 막
606: 산화막 607: 보호막
608: 불순물 영역 609: 배선
700: 시일(seal)재 701: 제 1 기판
702: 제 2 기판 703: 화소부
704: 액정층 705: 착색층
706: 편광판 707: 편광판
708: 접속단자 709: FPC
710: 배선기판 711: 구동회로
712: 외부회로 713: 냉음극관
714: 반사판 715: 광학필름
716: 보호막 717: 베젤
800: 기판 801: 화소부
802: 화소 803: 주사선측 입력단자
804: 신호선측 입력단자 810: 기판
811: 화소부 812: 주사선 구동회로
814: 신호선측 입력단자 820: 기판
821: 화소부 822: 주사선 구동회로
824: 신호선 구동회로 900: 단자부
901: 구동회로부 902: 화소부
910: P채널형 박막 트랜지스터
911: N채널형 박막 트랜지스터 912: 스위칭용 박막 트랜지스터
913: 구동용 박막 트랜지스터 914: 발광소자
915: 산화막 1001: 케이스
1002: 표시부 1003: 스피커
1004: 조작부 1005: 비디오 입력단자
1011: 릴리스 버튼 1012: 메인 스위치
1013: 뷰파인더 1014: 플래쉬 램프
1015: 렌즈 1016: 케이스
1017: 뷰파인더 접안창 1018: 표시부
1019, 1020: 조작 버튼 1021: 본체(A)
1022: 본체(B) 1023: 케이스
1024: 조작 스위치류 1025: 마이크로 폰
1026: 스피커 1027: 회로기판
1028: 표시 패널(A) 1029: 표시 패널(B)
1030: 경첩 1100: RFID 태그
1101: 전원회로 1102: 클록 발생 회로
1103: 데이터 복조/변조 회로 1104: 제어회로
1105: 인터페이스 회로 1106: 기억회로
1107: 버스 1108: 안테나
121: CPU 1200: 칩
1201: 박막 트랜지스터 1202: 필름
1203: 기재 1204: 접착층
1205: 배선 1206: 절연막
1207: 전극(범프) 1208: 안테나 부품
1209: 안테나 배선 1210: 기재
1211: 접착층 1212: 패드
1213: 이방성 도전 페이스트 1300: RFID 태그의 설치 위치
1301: 기록매체 1302: 서적
1303: 상품의 패키지 1304: 의류
1305: 유리 또는 플라스틱제의 보틀
본 명세서에 개시하는 발명은, 반도체 장치에 사용되는 반도체 장치의 소자 분리에 관한 것이다. 또, 소자 분리해서 형성된 반도체 소자에 관한 것이다.
반도체 소자의 하나인 박막 트랜지스터는, 일반적으로는 TFT라고 약칭되고, 액티브 매트릭스형 표시장치에 사용하는 스위칭 소자로서 널리 알려져 있다. 종래, 박막 트랜지스터 등의 반도체 소자의 제작공정에 있어서, 소자 분리를 하기 위해서, 패터닝과 에칭에 의해서 반도체막을 섬형상(island-shaped)의 패턴으로 분리하는 방법(이하, 포토리소그래피법이라고 한다), 액적 토출법에 의해서 직접 섬형상 패턴을 형상하는 방법, 열산화에 의해서 선택적으로 소자 분리용의 산화막을 형성하는 LOCOS(LOCal Oxidation of Silicon)라고 부르는 방법(이하, LOCOS법이라고 한다) 등이 채용된다.
그러나, 액적 토출법의 경우, LOCOS법과 비교해서, 소자의 미세화가 어렵다라고하는 문제가 있다. 포토리소그래피법의 경우, 기판위에 형성된 하지막의 표면에 대해서 대략 수직(90±10°)의 측면을 가지는 섬형상 패턴을 형성하면, 형성된 섬형상 패턴의 코너부(단부)는, 반도체막뿐만 아니라 하지막도 에칭되는 것이 원인이며, 특허문헌 1의 도 5a에 나타내는 바와 같이 차양(pent)형상으로 된다는 문제가 있다.
차양형상이 형성되지 않고 섬형상 패턴을 형성할 수 있었다고 해도, 형성된 섬형상 패턴에 대해서 불산세정을 함으로써, 하지막이 에칭되어 버린다. 그렇기 때문에, 이 섬형상 패턴의 코너부는 차양형상으로 된다. 불산세정은, 실리콘의 표면에 형성되는 자연산화막을 제거하여 청정한 표면을 얻기 위해, 반도체 소자의 제조 프로세스에 있어서 자주 행하여지는 세정방법이다.
상기와 같이 차양형상이 형성된 후, 섬형상 패턴을 덮고 CVD법 등에 의해서 게이트 절연막을 형성할 때에, 예를 들면, 특허문헌 1의 도 5b에 나타낸 바와 같이, 형성된 게이트 절연막의 두께는 균일하지 않고 얇은 부분이 생기고, 게이트 절연막에 크랙이 생기는 등의 문제가 있다. 이 문제는, 게이트 절연막을 얇고 균일한 두께로 형성하려고 할수록 현저해지는 동시에, 게이트 절연막을 통한 리크 전류의 원인이라고 생각할 수 있다. 특허문헌 1에 기재한 발명에서는, 이 문제를 해결하기 위해서, 차양형상이 형성된 후, 산화 분위기 중에서 적외광 혹은 레이저를 조사하거나, 또는, 산화 분위기 중에서 가열하고, 섬형상 패턴의 표면에 얇은 산화막을 형성하고, 또한 CVD법 등에 의해서 절연막을 형성한다. 그러나, 이 경우에는, 차양형상이 형성되는 것은 해결되지 않기 때문에, 게이트 절연막을 얇고 균일한 두께로 형성하는 것이 어렵고, 게이트 절연막을 형성하기 위한 공정이 증가하는 문제가 있다.
한편, LOCOS법에 의해서, 섬형상 패턴을 형성하지 않고, 소자 분리를 하기 위해서는, 약 1000℃의 고온의 산화 분위기 중에서, 실리콘을 산화할 필요가 있다. 그렇기 때문에, 사용하는 기판으로서 플라스틱 기판, 무알칼리 유리로 대표되는 유 리 기판과 같은, 1000℃의 고온에 견딜 수 없는 기판을 사용할 수 없다. 한편, 석영 기판(실리카 유리 기판이라고도 한다)은, 1000℃에 견딜 수 있는 것이 시판되고 있지만, 유리 기판보다 고가이다.
그런데, 고밀도 플라즈마 처리 장치를 이용해서, 반도체 소자의 게이트 절연막을 형성하는 방법이, 최근 주목되고 있다. 예를 들면, 특허문헌 2에는, 플라즈마 여기에 의해서 활성화된 질소와 SOI(Silicon On Insulator) 기판의 반도체 층을 직접 반응시킴으로써, 그 반도체층 위에, 게이트 절연막이 되는 질화 실리콘층이 형성되는 것이 개시된다. 또, 특허문헌 2에는, SOI 기판의 반도체층은 소자형성영역마다 분리되어 있는 것이 기재된다. 그러나, 분리하는 방법으로서, 드라이 에칭법에 의해서 반도체 층에 홈을 형성하거나, 또는, STI(Shallow Trench Isolation)법 등에 의해서 소자 분리 영역을 형성한다는 취지가 기재되어 있을 뿐이다.
[특허문헌 1]일본국 공개특허 공고 평 7-094756호 공보(도 5a, 도 5b)
[특허문헌 2]일본국 공개특허 공고 2004-319952호 공보
본 명세서에 개시하는 발명은, 반도체 장치에 이용되는 반도체 소자의 제작공정에 있어서, 종래보다 간단한 방법으로, 게이트 절연막을 통한 리크 전류의 발생이 억제된 반도체 소자를 제작하는 것을 목적으로 한다. 또, 유리 기판을 사용할 수 없는 고온의 열처리는 필요하지 않고, LOCOS법에 의한 소자 분리의 경우와 동등 또는 그 이상으로 소자의 미세화가 가능한 소자 분리방법을 제공하는 것을 목적으로 한다.
소자 분리를 할 때, 고밀도 플라즈마 처리 장치를 이용해서, 반도체막을 선택적으로 산화시킴으로써, 소자 분리를 위한 산화막을 상기 반도체막에 선택적으로 형성한다. 고밀도 플라즈마 처리 장치를 이용해서 산화막을 형성하는 대신에, 질화막을 선택적으로 형성하여도 좋다. 산화막 및 질화막을 형성하기 위한 고밀도 플라즈마 처리 장치는, 자장을 사용하지 않고, 마이크로파를 이용해서 챔버 안에서 플라즈마를 여기시켜, 피처리체 위에서, 1.5eV 이하의 전자온도와, 1×1011cm-3 이상의 전자밀도를 동시에 달성할 수 있는 것이다. 따라서, 저전자온도로 고밀도의 플라즈마를 생성하는 것이 가능하게 되므로, 소자의 플라즈마 손상을 작게 할 수 있다.
플라즈마는 부전하를 가지는 전자와 정전하를 가지는 이온이 대략 동량 존재하고, 전체로서는, 전기적으로 중성인 전리 기체이다. 플라즈마의 단위체적당 포함되는 전자의 밀도 또는 이온의 밀도를 플라즈마 밀도라고 하고, 본 명세서에 개시하는 발명에서는, 플라즈마 밀도는 전자밀도를 의미하는 것으로 한다. 또, 플라즈마 중에서는, 전기적으로 중성의 래디컬, 예를 들면, 산소 래디컬이 생성되고, 그 래디컬이 플라즈마 처리되는 피처리체에 작용한다. 따라서, 고밀도 플라즈마 처리장치에 의한 산화 및 질화를, 각각 래디컬 산화 및 래디컬 질화라고 부르는 경우가 있다.
본 명세서에 개시하는 발명은, 유리 기판 위에 하지막을 형성하는 제 1 공정 과, 상기 하지막 위에 반도체막을 형성하는 제 2 공정과, 상기 반도체막 위에 상기 반도체막의 산화 또는 질화를 방지하는 막을 소정의 패턴으로 형성하는 제 3 공정과, 상기 유리 기판의 온도를 상기 유리 기판의 왜곡점(strain point)보다 100℃ 이상 낮은 온도로 해서, 상기 반도체막의 상기 소정 패턴으로 덮이지 않은 영역을 래디컬 산화 또는 래디컬 질화해서 소자 분리를 하는 제 4 공정을 가지는 반도체 소자의 제작방법이다.
상기 제 3 공정에서 소정의 패턴으로 형성된 산화 또는 질화를 방지하는 막을, 게이트 절연막으로서 사용하여도 좋다.
본 명세서에 개시하는 다른 발명은, 유리 기판 위에 하지막을 형성하는 제 1 공정과, 상기 하지막 위에 반도체막을 형성하는 제 2 공정과, 상기 유리 기판의 온도를 상기 유리 기판의 왜곡점보다 100℃ 이상 낮은 온도로 하여, 상기 반도체막을 래디컬 산화 또는 래디컬 질화하여 상기 반도체막의 표면에 산화막 또는 질화막을 형성하는 제 3 공정과, 상기 산화막 또는 상기 질화막 위에 상기 반도체막의 산화 또는 질화를 방지하는 막을 형성하는 막을 형성하는 제 4 공정과, 상기 산화막 또는 상기 질화막과 상기 산화막 또는 질화를 방지하는 막을 소정의 패턴으로 형성하는 제 5 공정과, 상기 유리 기판의 온도를 상기 유리 기판의 왜곡점보다 100℃ 이상 낮은 온도로 하여, 상기 반도체막의 상기 소정의 패턴으로 덮이지 않은 영역을 래디컬 산화 또는 래디컬 질화해서 소자 분리를 할 수 있는 제 6 공정을 가지는 반도체 소자의 제작 방법이다.
상기 제 5 공정에서 소정의 패턴으로 형성된 산화막 또는 질화막을, 게이트 절연막으로서 이용하고, 또한, 상기 제 5 공정에서, 소정의 패턴으로 형성된 산화 또는 질화를 방지하는 막을 이용해서, 상기 제 6 공정의 후에 게이트 전극을 형성하여도 좋다.
본 명세서에 개시하는 다른 발명은, 유리 기판 위에 게이트 전극을 형성하는 제 1 공정과, 상기 게이트 전극 위에 게이트 전극 위에 게이트 절연막을 형성하는 제 2 공정과, 상기 게이트 절연막 위에 반도체막을 형성하는 제 3 공정과, 상기 반도체막 위에 상기 게이트 전극과 겹치도록 상기 반도체막의 산화 또는 질화를 방지하는 막을 소정의 패턴으로 형성하는 제 4 공정과, 상기 유리 기판의 온도를 상기 유리 기판의 왜곡점보다 100℃ 이상 낮은 온도로 하여, 상기 반도체막의 상기 소정의 패턴으로 덮이지 않은 영역을 래디컬 산화 또는 래디컬 질화해서 소자 분리를 하는 제 5 공정과, 상기 소정의 패턴으로 형성된 산화 또는 질화를 방지하는 막을 제거하는 제 6 공정을 가지는 반도체 소자의 제작 방법이다.
상기 래디컬 산화 또는 래디컬 질화는, 플라즈마 생성영역과 떨어져서 배치된 반도체막의 위(특히, 상기 반도체막의 표면 또는 표면 근방)에 있어서, 전자온도가 0.5eV 이상 1.5eV 이하, 바람직하게는, 1.0eV 이하, 전자 밀도가 1×1011cm-3 이상 1×1013cm-3 이하인 플라즈마 처리실에서 행한다. 이들 전자온도 및 전자밀도의 범위는, 반도체막의 플라즈마 손상을 작게 할 수 있고, 래디컬 산화, 래디컬 질화 모두 확실하게 할 수 있는 조건이다. 소자 분리를 하기 위한 래디컬 산화 또는 래디컬 질화를 할 때, 서로 인접하는 소자 사이를 전기적으로 분리할 수 있으면, 반드시 반도체막의 표면으로부터 이면까지 완전하게 산화 또는 질화될 필요는 없다.
유리 기판의 온도를 그 유리 기판의 왜곡점보다 100℃ 이상 낮은 온도로 하는 이유는, 유리 기판의 내열성을 고려했기 때문이다. 왜곡점이 650℃인 유리 기판을 사용하는 경우, 유리 기판의 온도를 550℃ 이하의 온도, 예를 들면, 400℃로 설정하면 좋다. 반도체 소자, 특히 박막 트랜지스터를 형성하기 위해 이용하는 유리 기판의 왜곡점은, 500℃를 초과해 700℃ 이하의 범위인 것이 일반적이다. 따라서, 400℃의 온도는, 유리 기판에 영향을 미치지 않고, 변형 등이 생기는 문제를 고려할 필요가 없는 온도이다. 유리 기판의 온도의 하한은, 소망의 막질 및 막 두께의 산화막 또는 질화막을 형성하기 위해서 200℃로 한다.
유리 기판 대신에 가요성(플렉시블) 기판, 예를 들면, 플라스틱 기판을 이용할 수 있다. 본 명세서에 개시하는 발명의 경우, 유리 전이점이 200℃ 이상의 내열성 플라스틱 기판이 좋다. 래디컬 산화, 래디컬 질화의 경우, 플라스틱 기판의 온도는, 그 기판의 유리 전이점 이하로 설정해야 한다. 또한, 플라스틱은, 어느 온도 이하에서는 분자의 운동이 제한되고 경질의 유리상태의 성질을 나타내고, 어느 온도 이상으로 가열하면, 분자가 운동하기 쉬운 상태로 되고, 연질의 고무상태의 성질을 나타낸다. 이 온도는 유리 전이점이다.
상기 산화 또는 질화를 방지하는 막은, 상기 막으로 덮인 부분의 반도체막을, 래디컬 산화 또는 래디컬 질화되지 않도록 보호하는 것이다. 그러한 막으로서, 예를 들면 텅스텐막을 사용할 수 있다. 텅스텐막 이외에 티탄 등의 다른 금속 막을 사용해도 좋다. 금속막과 같은 도전막 이외에, 절연막을 이용해도 좋다. 그 산화 또는 질화를 방지하는 막은, CVD법, 스퍼터법, 포토리소그래피법을 조합하여 소정의 패턴으로 형성된다. 잉크젯법 등의 액적 토출법, 또는 스크린 인쇄법 등의 인쇄법에 의하면, 직접 소정의 패턴을 형성할 수 있다.
상기 반도체막의 결정 상태는, 비정질, 다결정, 단결정의 어느 것이라도 좋다. 또, 상기 반도체막으로서, 예를 들면, 상기 어떤 결정상태의 실리콘막 혹은 실리콘과 게르마늄을 포함하는 막, 또는 비정질 실리콘과 결정 실리콘의 양쪽을 포함하는 막을 사용할 수 있다.
이하에 기재하는 실시형태에서는, 반도체 소자로서 박막 트랜지스터를 제작하는 경우, 고밀도 플라즈마 처리 장치를 사용해서, 소자 분리를 행하는 예를 나타낸다. 각 실시형태는, 적절히 조합해서 실시되는 것도 무방하다.
(실시형태 1)
도 1a에 나타내는 바와 같이, 유리 기판(101) 위에 하지막(102)을 형성한다. 유리 기판 대신에, 내열성의 플라스틱 기판을 이용할 수 있다. 200℃ 이상의 플라즈마 처리시의 온도에 견딜 수 있으면, 다른 기판을 이용해도 좋다. 하지막(102)은, 1층 또는 다층이 되는 구성으로 할 수 있고, 본 실시형태에서는, 질화규소막과 그 위에 SiOxNy 막(x, y>0)을 CVD법 등으로 연속적으로 성막한다. 질화규소막은, 유리 기판(101) 등과의 밀착성을 높이기 위해서, 산소를 포함하는 질화규소막을 사용하면 좋다. 이하, 본 명세서에 기재하는 질화규소막에 있어서도 동일하며, 산소 를 포함하여도 좋다.
하지막(102)을 형성하는 목적은, 나중에 형성하는 반도체막에 유리 기판(101)으로부터 불순물이 확산되는 것을 방지하는 것이다. 따라서, 이 목적을 달성하기 위해서는, 산화규소 막은 불충분하기 때문에, 산화규소 막보다 불순물 확산 방지 효과가 높은 질화규소막 또는 SiOxNy막을 형성할 필요가 있다. 또, SiOxNy 막은, 질화규소막보다 실리콘과의 밀착성이 우수하다.
하지막(102) 위의 전면에 반도체막(103)을 10nm 이상 70nm 이하의 두께로 형성한다. 반도체막(103)에 대해, 나중에 래디컬 산화 또는 래디컬 질화를 행하는 것을 고려하면, 반도체막(103)의 두께는 20nm 이하가 바람직하지만, 20nm를 초과하는 두께라도 래디컬 산화 또는 래디컬 질화에 의해서 소자 분리가 가능하다면 문제가 없다. 본 실시형태에서는, 반도체막(103)으로서, CVD법에 의해서 비정질 실리콘막을 형성한다. CVD법에 의해서 형성되는 비정질 실리콘막에는, 원료 가스에 유래하는 수소가 포함된다.
그 후, 필요에 따라, 이하에 설명하는 방법에 따라 상기 비정질 실리콘막을 결정화하고, 다결정 실리콘막을 형성한다. 결정화 방법의 하나는, 비정질 실리콘막 위의 일부 또는 전면에, 니켈 등의 비정질 실리콘의 결정화를 촉진시키는 원소를 포함하는 층을 형성한 후, 유리 기판(101)의 왜곡점보다 100℃ 이상 낮은 온도(예를 들면 550℃)로, 소정의 시간(예를 들면, 4시간) 가열하는 것에 의해서, 비정질 실리콘막을 결정화하는 방법이다. 다른 결정화 방법은, 비정질 실리콘막의 전 면에, 단면이 선형상, 타원형상 또는 직사각형 형상이 되도록 광학계를 통해서 가공한 레이저를 조사하는 것에 의해서, 비정질 실리콘막을 결정화하는 방법이다. 이들 2개의 방법을 조합할 수도 있다. 레이저를 조사하는 대신에, RTA(Rapid Thermal Anneal)에 의해서 비정질 실리콘막을 결정화하여도 좋다. 플라스틱 기판을 이용하는 경우는, 레이저 조사 또는 RTA에 의한 방법으로 비정질 실리콘막을 결정화한다.
상기 결정화방법에 이용할 수 있는 레이저로서, 연속 발진형 레이저 또는 펄스 발진형 레이저를 사용할 수 있다. 구체적으로는, Ar 이온 레이저, Kr 이온 레이저, 엑시머 레이저, 구리 증기 레이저, 금 증기 레이저 등의 기체 레이저, 단결정의 YAG, YVO4, Mg2SiO4, YAlO3, GdVO4에 도펀트로서 Nd, Yb, Cr, Ti, Ho, Er, Tm, Ta 중 1종 또는 다수종이 첨가되어 있는 것을 매질로 하는 레이저, 또는 다결정의 YAG, Y2O3, YVO4, YAlO3, GdVO4에 도펀트로서 Nd, Yb, Cr, Ti, Ho, Er, Tm, Ta 중 1종 또는 다수종이 첨가되어 있는 것을 매질로 하는 레이저, 유리 레이저, 루비 레이저, 알렉산드라이트 레이저, Ti:사파이어 레이저 등의 고체 레이저 중 1종 또는 다수종으로부터 발진되는 레이저가 사용될 수 있다. 이와 같은 레이저의 기본파, 및 이들 기본파의 제 2 고조파, 제 3 고조파 또는 제 4 고조파의 레이저를 대상물에 조사함으로써, 대입경의 결정을 얻을 수 있다. 예를 들어, Nd:YVO4 레이저의 제 2 고조파(파장: 532nm)나 제 3 고조파(파장: 355nm)를 사용할 수 있고, 이 레이저는 연속 발진. 펄스발진 어느 것도 사용할 수 있다. 연속 발진의 경우는, 레이저 의 에너지 밀도는 0.01∼100MW/cm2, 바람직하게는 0.1∼10MW/cm2가 필요하다. 그리고, 주사 속도를 10∼2000cm/sec로 하여 비정질 실리콘막에 조사한다.
단결정의 YAG, YVO4, Mg2SiO4, YAlO3, GdVO4, 또는 GdVO4에 도펀트로서 Nd, Yb, Cr, Ti, Ho, Er, Tm, Ta 중 1종 또는 다수종이 첨가되어 있는 것을 매질로 하는 레이저, 다결정의 YAG, Y2O3, YVO4, YAlO3, 또는, GdVO4에 도펀트로서 Nd, Yb, Cr, Ti, Ho, Er, Tm, Ta 중 1종 또는 다수종이 첨가되어 있는 것을 매질로 하는 레이저, Ar 이온 레이저, Ti:사파이어 레이저는 연속 발진, 펄스 발진 어느 것이나 가능하고, 10MHz 이상의 발진 주파수로 펄스 발진시키는 것도 가능하다. 10MHz 이상의 발진 주파수로 레이저를 발진시키면, 비정질 실리콘막에 있는 펄스가 조사되어, 용융된 후, 고화될 때까지의 동안에, 다음의 펄스가 조사된다. 따라서, 발진 주파수가 10MHz보다 훨씬 낮은 펄스 레이저를 사용하는 경우와 달리, 주사 방향 쪽으로 연속적으로 성장한 결정립을 얻을 수 있다.
비정질 실리콘막이 수소를 포함하는 경우는, 레이저 조사에 의한 결정화를 하기 전에, 상기 비정질 실리콘막으로부터 수소를 방출시키기 위해서, 가열처리를 하는 것이 바람직하다. 결정화의 후에 얻어진 다결정 실리콘막의 전면에, 채널 도핑을 목적으로 하여, 붕소 등의 하나의 도전형을 부여하는 불순물을 도핑하여도 좋다. 또, 결정화 후에, 다결정 실리콘막의 두께는, 당초의 비정질 실리콘막의 두께보다 조금 얇아지는 경향이 있다.
도 1b에 나타내는 바와 같이, 반도체막(103) 위에, 상기 반도체막의 산화를 방지하는 막(104)을 소정의 패턴으로 형성한다. 본 실시형태에서는, 반도체막(103)의 전면에 스퍼터법 등에 의해서 텅스텐막을 형성하고, 그 후, 포토리소그래피법에 의해서 소정의 패턴으로 형성한다. 텅스텐막은, 나중에 래디컬 산화를 할 때에, 처리조건을 선택함으로써, 그 표면에 산화막이 형성되지 않는다는 특징이 있다. 산화를 방지하는 막(104)으로서는, 반도체막(103)의 래디컬 산화를 방지할 수 있는 것이면, 텅스텐 이외의 다른 재료로 된 막이라도 좋다. 또, 액적 토출법(잉크젯 법), 스크린 인쇄 법 등에 의해서, 산화를 방지하는 막(104)의 소정의 패턴을 직접 형성하여도 좋다. 산화를 방지하는 막(104)의 막 두께를 반도체막(103)의 두께와 같은 두께, 또는 그것보다 두껍게 하는 것에 의해서, 반도체막(103)의 래디컬 산화를 확실하게 방지할 수 있다.
래디컬 산화가 아니라 래디컬 질화를 하는 경우는, 산화를 방지하는 막(104) 대신에, 반도체막(103)의 래디컬 질화를 방지할 수 있는 막을 형성해야 한다. 마찬가지로, 래디컬 산화와 래디컬 질화의 양쪽을 하는 경우는, 반도체막(103)의 래디컬 산화 및 래디컬 질화를 방지할 수 있는 막을 형성해야 한다.
반도체막(103)에 대해, 도 2a 및 도 2b에 나타내는 고밀도 플라즈마 처리 장치를 이용해서 래디컬 산화를 한다. 도 2a 및 도 2b에 나타내는 고밀도 플라즈마 처리 장치는, 일예이며, 도시되는 구조로 한정되지 않는다.
도 2a에 나타내는 고밀도 플라즈마 처리 장치는, 멀티챔버 구조이며, 적어도 제 1 플라즈마 처리실(201), 제 2 플라즈마 처리실(202), 로드 로크실(203), 및 공통실(204)을 구비한다. 제 1 플라즈마 처리실(201)은 래디컬 산화를 하기 위한 챔 버이며, 제 2 플라즈마 처리실(202)은 래디컬 질화를 하기 위한 챔버이다. 도 2a에 나타내는 각 챔버는, 각각 진공 배기될 수 있고, 래디컬 산화 및 래디컬 질화를 피처리 기판(200)을 대기에 노출시키지 않고 연속적으로 행할 수 있다. 본 실시형태에서는, 하지막(102)과 반도체막(103)과 소정의 패턴으로 형성된 산화를 방지하는 막(104)이 형성된 유리 기판(101)이, 피처리 기판(200)에 해당한다.
고밀도 플라즈마 처리 장치는, 도 2a에 나타내는 것 이외에, CVD용 챔버, 스퍼터용 챔버, 드라이 에칭용 챔버, 이온 도핑용 챔버, 열처리용 챔버 등, 래디컬 산화 및 래디컬 질화 이외의 처리를 할 수 있는 챔버를 더 구비하는 것이 바람직하다. 그것에 의해서, 종래보다 적은 수의 장치로 박막 트랜지스터를 제작할 수 있고, 제조 효율이 향상되어, 제조 비용을 줄일 수 있다.
공통실(204)에는 로봇 암(205)이 설치된다. 로드 로크실(203)에는, 피처리 기판(200)이 복수 수납되는 카세트(206)가 설치된다. 카세트(206)에 수납된 피처리 기판(200)을, 공통실(204)을 경유하여, 로봇 암(205)에 의해서 제 1 플라즈마 처리실(201) 또는 제 2 플라즈마 처리실(202)에 반송할 수 있다. 또, 로봇 암(205)에 의해, 제 1 플라즈마 처리실(201)로부터 공통실(204)을 경유하여, 제 2 플라즈마 처리실(202)에 피처리 기판(200)을 반송하고, 반대로, 제 2 플라즈마 처리실(202)로부터 공통실(204)을 경유하여 제 1 플라즈마 처리실(201)에 피처리 기판(200)을 반송할 수도 있다.
도 2b는, 제 1 플라즈마 처리실(201) 및 제 2 플라즈마 처리실(202)에 공통하는 구성을 나타낸다. 플라즈마 처리실에는, 소정의 압력까지 감압이 가능한 진 공펌프(도시하지 않는다)가 접속되고, 배기구(210)로부터 배기된다. 또, 플라즈마 처리실에는, 기판 유지대(211)가 설치되고, 래디컬 산화 또는 래디컬 질화가 행해지는 피처리 기판(200)은 기판 유지대(211)위에 유지된다. 이 기판 유지대(211)는 피처리기판(200)을 가열할 수 있도록 히터를 구비한다.
산소, 질소, 수소, 희박가스, 암모니아 등의 기체는, 화살표(212)로 나타내는 바와 같이, 가스 도입구로부터 플라즈마 처리실내에 도입된다. 플라즈마를 여기시키기 위한 마이크로파(213)는, 안테나(214) 위에 설치된 도파관(215)을 통해서 도입된다. 안테나(214)는, 플라즈마를 여기시키기 위한 전계를 발생시키는 부분, 슬롯, 지연파(slow wave)판으로 구성된다. 슬롯의 형상은, 가늘고 긴 구멍이 복수 형성된 판형상, 예를 들면, 원판형상이다.
플라즈마는, 유전체 판(216)의 바로 아래의 사선으로 나타내는 영역(217)에서 생성되고, 다수의 구멍이 뚫린 샤워 플레이트(218)를 통해서 피처리 기판(200) 위에 공급된다. 샤워 플레이트(218)를 설치하지 않고, 생성된 플라즈마가 피처리 기판(200) 위에 공급되도록 하여도 좋다. 피처리 기판(200)은, 플라즈마가 생성하는 영역(217)과 떨어져서 배치된다. 이 플라즈마 처리실 안에서 얻을 수 있는 플라즈마는, 전자온도가 1.5eV 이하이고 전자밀도가 1×1011cm-3 이상, 즉 저전자 온도 및 고전자 밀도가 실현되고, 플라즈마 전위는 0V 이상 5V 이하이다. 이들의 플라즈마 파라미터는, 예를 들면 더블 프로브법 등의 프로브 계측법을 이용해서 측정할 수 있다.
그런데, 고전자밀도의 플라즈마를 생성할 수 있는 장치로서, 전자 사이클로트론 공명(ECR) 플라즈마 CVD 장치가 종래부터 알려져 있다. 이 ECR 플라즈마 CVD 장치는, 자장을 발생시키기 위한 자석을 플라즈마 처리실의 주위에 형성할 필요가 있다. 한편, 본 실시형태에 있어서 사용하는 고밀도 플라즈마 처리 장치는, 플라즈마를 생성할 때에, 자장을 이용하지 않기 때문에, 자석을 설치할 필요가 없다.
본 실시형태에서는, 제 1 플라즈마 처리실(201)에 아르곤, 수소 및 산소를 소정의 유량비, 예를 들면, Ar/H2/O2=500sccm: 10sccm: 5sccm로 조정해 도입하고, 주파수가 2.45GHz의 마이크로파를 이용해서 플라즈마를 생성시킨다. 아르곤 대신에, 다른 희박가스를 도입해도 좋다. 제 1 플라즈마 처리실(201) 안의 압력은, 5Pa 이상 500Pa 이하의 범위에 있어서 최적의 값, 예를 들면 133.33Pa로 설정된다. 하지막(102)과 반도체막(103)과 소정의 패턴으로 형성된 산화를 방지하는 막(104)이 형성된 유리 기판(101)을 제 1 플라즈마 처리실(201)의 기판유지대(211) 위에 설치하고, 유리 기판(101)의 온도를 400℃로 유지한다. 내열성의 플라스틱 기판을 이용하는 경우는, 상기 기판의 유리 전이점 이하의 온도, 단, 200℃ 이상으로 유지한다. 그리고, 반도체막(103)에 있어서의, 소정의 패턴으로 형성된 산화를 방지하는 막(104)으로 덮이지 않은 영역에 대해, 래디컬 산화를 한다.
산화를 방지하는 막(104)이 텅스텐막인 경우, 아르곤, 수소 및 산소의 중에서, 수소와 산소의 유량비 H2/O2 를 2 이상으로 하면, 텅스텐막은 산화되지 않지만, 반도체막(103)은 산화된다는 특징이 있다. 그 이유는, 텅스텐막과 산소 래디컬의 반응에 의해서 산화 텅스텐이 일단 형성되지만, 그 산화 텅스텐은 수소 래디컬과 반응하여 텅스텐으로 환원되기 때문이라고 추정된다. 이 추정에 의하면, 대기에 노출되는 것에 의해서 텅스텐막의 표면에 형성된 자연산화막마저 수소 래디컬에 의해서 제거된다. 단, 수소와 산소의 유량비 H2/O2 를 2보다 크게 할수록, 반도체막(103)의 산화가 억제되기 때문에, 수소와 산소의 유량비 H2/O2는 4 이하로 하는 것이 바람직하다. 이와 같이, 산화를 방지하는 막(104)으로서 텅스텐막을 이용하면, 반도체막(103)만을 선택적으로 래디컬 산화를 할 수 있다.
상술한 래디컬 산화에 의해서, 도 1c에 나타내는 바와 같이, 서로 인접하는 소자간을 분리하는 절연막으로서 산화막(105)이 형성된다. 래디컬 질화를 행하는 경우, 산화막(105) 대신에 질화막이 형성된다. 소자간을 완전히 분리하기 위해서는, 소정의 패턴으로 형성된 산화를 방지하는 막(104)으로 덮이지 않은 영역의 반도체막(103)이 완전히 래디컬 산화되는 것이 바람직하지만, 서로 인접하는 소자간이 전기적으로 절연되어 있으면, 상기 영역의 반도체막(103)의 표면으로부터 이면(하지막(102)에 접하는 면)까지 완전히 산화되지 않아도 좋다. 예를 들면, 반도체막(103)이 나중에 형성되는 고농도 불순물 영역과 반대의 도전형을 나타내는 경우가 해당한다. 반도체막(103)의 두께가 10nm 이하인 경우, 래디컬 산화에 의해서, 그 반도체막(103)은 표면으로부터 이면까지 용이하게 산화된다. 그러나, 반도체막의 두께가 20nm를 초과하는 경우, 래디컬 산화에 의해서, 그 반도체막(103)의 표면으로부터 이면까지 완전히 산화시키는 것은 어렵다.
반도체막(103) 위에서의 플라즈마의 전자온도가 1.5eV 이하이고 전자밀도가 1×1011cm-3 이상이며, 또 반도체막(103)과 도 2b에 나타내는 플라즈마가 생성하는 영역(217)은 이격되기 때문에, 래디컬 산화에 의해서 얻을 수 있는 산화막(105)에 대한 플라즈마 손상은 억제된다. 플라즈마를 발생시키기 위해서 2.45GHz의 마이크로파를 사용함으로써, 13.56MHz의 주파수를 사용하는 경우보다, 저전자 온도 및 고전자밀도를 용이하게 실현할 수 있다. 저전자온도 및 고전자밀도가 얻을 수 있으면, 2.45GHz의 마이크로파에 한정되지 않는다.
그 후, 도 1d에 나타내는 바와 같이, 소정의 패턴으로 형성된 산화를 방지하는 막(104)을 제거한다. 본 실시형태에서는, 산화를 방지하는 막(104)으로서 텅스텐막을 이용하기 때문에, 암모니아과수에 의한 웨트 에칭에 의해 제거한다. 텅스텐막을 제거할 때, 산화막(105)이 제거되지 않는 것을 조건으로 하여, 상기 이외의 에칭액을 사용하여도 좋고, 웨트 에칭에 한정하지 않고 드라이 에칭을 하여도 좋다. 산화를 방지하는 막(104)으로서 래디컬 산화에 의해서 표면에 산화막이 형성되지 않는 텅스텐막을 사용하는 것에 의해서, 산화막(105)을 제거하지 않고 산화를 방지하는 막(104)만을 제거하는 것이 용이해진다.
다음에, 산화를 방지하는 막(104)이 제거된 영역 위에, 게이트 절연막(106)을 형성한다. 게이트 절연막(106)은, CVD법 등에 의해, 산화규소막, 질화규소막 또는 SiOxNy막(x, y>0)을 성막하는 것에 의해서 형성된다. 도 1e에 나타내는 바와 같이, 게이트 절연막(106)은, 산화를 방지하는 막(104)이 제거된 영역, 즉 반도체 막(103)에 있어서 산화막(105)이 형성되어 있지 않은 영역뿐만 아니라, 산화막(105)상에 형성되어도 좋다. 반도체막을 래디컬 산화함으로써, 게이트 절연막(106)을 형성하여도 좋다. 래디컬 산화를 한 후, 산화막(105)의 아래부분에 반도체막(103)이 잔존하는 경우, 반도체막(103)을 래디컬 산화할 때, 산화막(105) 중을 산소 래디컬이 확산되는 것에 의해, 산화막(105)과 반도체막(103)의 계면에 있어서, 산화를 진행시킬 수 있다. 래디컬 산화 대신에, 래디컬 질화에 의해서 게이트 절연막(106)을 형성하여도 좋다.
게이트 절연막(106)을 CVD법 등에 의해 형성하기 전에, 반도체막(103)에 대해 불산 세정을 해도, 종래 형성된 차양형상이 형성되지 않는다. 반도체막(103)은, 섬형상 패턴으로 형성되지 않기 때문이고, 산화막(105)이 존재하기 때문이다. 또, 불산 세정을 하는 시간을 컨트롤함으로써, 산화를 방지하는 막(104)이 제거된 반도체막(103)의 두께보다 조금 두꺼운 산화막(105)을, 반도체막(103)과 같은 레벨로 평탄화할 수 있다.
그런데, CVD법 또는 스퍼터법에 의해 형성된 막에는, 먼지가 부착되어 있는 경우가 있다. 이 먼지의 형상은 여러가지 생각할 수 있지만, CVD법 또는 스퍼터법에 의해 형성된 절연막(500)의 표면에 무기물로 된 입자형상의 먼지가 부착되는 상태를 도 5a에 나타낸다. 먼지(501)가 부착된 절연막(500)에 대해, 도 2a 내지 도 2b에 나타내는 고밀도 플라즈마 처리 장치를 이용해서 래디컬 산화 또는 래디컬 질화를 한 경우에 대해 검토한다. 또한, 상술한 먼지는 입자라고도 하고, CVD법, 스퍼터법 등에 의해 형성된 막은, 입자가 가능한 한 적은 것이 요구된다.
래디컬 산화 또는 래디컬 질화에 의해서, 도 5b에 나타내는 바와 같이, 먼지(501)의 표면 부분(502)이 산화 또는 질화되는 것에 의해서, 먼지(501)의 체적은 증가한다. 또, 절연막(500)이 산화규소막으로 되는 경우, 래디컬 질화에 의해 절연막(500)은, 먼지(501)가 존재하지 않는 영역 뿐만 아니라 먼지(501)의 아래부분에도 돌아 들어가도록 질화된다.
이 때, 먼지(501)는, 브러시 세정, 메가소닉 세정 등 간단한 세정법에 의해서, 절연막(500)의 표면으로부터 용이하게 제거되는 상태가 된다. 이렇게, 플라즈마 처리에 의해서, 가령 나노 레벨의 먼지이어도, 그 먼지가 제거되기 쉬워진다. 본 실시형태 뿐만 아니라, 다른 실시형태에 있어서도, 먼지(입자)가 부착되는 막(게이트 절연막에 한정되지 않는다)에 플라즈마 처리를 하는 경우에, 동일하다고 할 수 있다.
이상의 설명은, 먼지(입자)가 무기물인 경우에 대해서 설명하였지만, 유기물인 경우는 래디컬 산화에 의해서 애싱(ahing)되고, 별도로 세정을 하지 않아도 그 먼지(입자)는 제거된다.
다음에, 게이트 절연막(106) 위에 게이트 전극(107)을 형성한다. 게이트 전극(107)은, 단층 또는 2층 이상의 적층 구조로 할 수 있고, 테이퍼 형상으로 형성되어도 좋다. 그리고, 게이트 전극(107)을 마스크로 하여, 반도체막(103)에 인 등의 N형을 부여하는 불순물을 도핑한다.
그리고, 게이트 전극(107)의 측면에, 절연물로 이루어지는 사이드 월(108)을, 필요에 따라 형성한다. 사이드 월(108)은, 게이트 절연막(106) 및 게이트 전 극(107)을 덮고 절연막을 형성하고, 그 절연막을 이방성 에칭해서 형성된다. 그 이방성 에칭할 때에 게이트 절연막(106)도 에칭되는 경우, 게이트 절연막(106)은, 도 1f에 나타내는 바와 같이 적어도 게이트 전극(107) 및 사이드 월(108)의 아래부분에 잔존하면 좋다.
게이트 전극(107)과 사이드 월(108)을 마스크로 하여, 반도체막(103)에 인 등의 N형을 부여하는 불순물을 앞의 도핑보다 높은 도스량으로 도핑하고, 고농도 불순물 영역(109), 즉 소스 영역 및 드레인 영역을 산화막(105)(서로 인접하는 소자간을 분리하는 절연막)에 인접해서 형성한다. 사이드 월(108)의 아래부분은, 고농도 불순물 영역(109)에 인접하는 저농도 불순물 영역(110)(LDD영역이라고도 한다)이다. 또, 한쌍의 저농도 불순물 영역(110)의 사이에 있는 영역은, 채널형성영역이다. 그리고, 도핑한 불순물의 활성화를 한다. 또, 저농도 불순물 영역(110) 및 고농도 불순물 영역(109)을 형성할 때, N형을 부여하는 불순물 대신에, 붕소 등의 P형을 부여하는 불순물을 도핑하여도 좋다.
그 후, 게이트 전극(107) 등을 덮어 보호막(111)을 형성하고, 또 보호막(111) 위에 층간 절연막(112)을, CVD법 등에 의해 형성한다. 보호막(111) 및 층간 절연막(112)을 각각, 제 1 층간절연막 및 제 2 층간절연막이라고 표현하여도 좋다. 그리고, 고농도 불순물 영역(109)의 일부를 노출하는 콘택트홀을, 보호막(111) 및 층간 절연막(112)을 드라이 에칭함으로써 형성하고, 이 콘택트홀을 통해서 배선(113)과 고농도 불순물 영역(109)이 전기적으로 접속하도록 형성한다.
배선(113)은, 2층 이상으로 이루어지는 적층 구조로 할 수 있다. 예를 들 면, 제 1 티탄막, 알루미늄막, 제 2 티탄막의 3층을, 스퍼터법 등에 의해 연속 성막하여 형성한다. 또한, 제 1 티탄막에 대해, 래디컬 질화를 하고, 제 1 티탄막의 표면에 질화 티탄층을 형성하여도 좋다. 제 1 티탄막의 형성, 플라즈마 질화, 알루미늄막의 형성, 및 제 2 티탄막의 형성을 대기에 노출시키지 않고 연속적으로 하는 것은 바람직하다. 제 1 및 제 2 티탄막 대신에, 알루미늄보다 고융점인 크롬, 몰리브덴, 텅스텐과 같은 금속을 주성분으로 하는 막을, 알루미늄막을 사이에 두도록 형성하여도 좋다.
제작된 박막 트랜지스터는, 도 1f에 나타내는 구조에 한정되지 않는다. 예를 들면, 사이드 월(108)을 형성하지 않아도 좋고, 저농도 불순물 영역(110)을 게이트 전극(107)과 오버랩하여 형성하여도 좋다. P채널형 박막 트랜지스터를 제작하는 경우는, 저농도 불순물 영역(110)을 형성하지 않아도 좋다. 사이드 월(108)을 형성하지 않는 경우, 게이트 절연막(106)은, 산화막(105) 위 및 고농도 불순물 영역(109) 위에도 존재한다.
본 실시형태에 따라서 박막 트랜지스터를 제작함으로써, 유리 기판 및 플라스틱 기판에 영향이 없는 온도로, 소자 분리를 할 수 있다. 상기 소자 분리에 의해서, 종래의 LOCOS법에 의한 경우와 등가 또는 그 이상으로 소자의 미세화가 가능하다. 차양형상이 형성되지 않기 때문에, 리크 전류가 작아진다.
(실시형태 2)
본 실시형태에서도, 도 2a 내지 도 2b에 나타내는 바와 같이 고밀도 플라즈마 처리 장치를 이용해서, 반도체막에 대해 플라즈마 처리에 의해서 소자 분리를 한다. 실시형태 1과 다른 점은, 반도체막의 산화를 방지하는 막을 제거하지 않고, 게이트 전극으로서 사용하는 점이다.
유리 기판(301) 위에 하지막(302)을 형성하고, 그 위에 반도체막(303)을 형성하는 과정은, 실시형태 1과 같다(도 3a 참조). 또, 본 실시형태에 있어서도, 유리 기판 대신에 내열성의 플라스틱 기판을 이용할 수 있다. 200℃ 이상의 플라즈마 처리시의 온도에 견딜 수 있으면, 다른 기판을 이용해도 좋다.
반도체막(303)에 대해, 실시형태 1에 나타낸 래디컬 산화 또는 래디컬 질화를 하여, 게이트 절연막(304)을 형성한다. 그 때, 반도체막(303)이 완전하게 산화 또는 질화되지 않도록, 즉, 반도체막(303)이 소정의 두께(예를 들면, 10nm 이상 20nm 이하) 잔존하도록 한다. CVD법, 또는 스퍼터법에 의해, 반도체막(303) 위에 게이트 절연막(304)을 형성하여도 좋다. 계속해서, 게이트 절연막(304) 위에, 반도체막(303)의 산화를 방지하는 막(305)을 형성한다. 산화를 방지하는 막(305)으로서는, 실시형태 1과 마찬가지로, 스퍼터법 등에 의해서 텅스텐막을 형성한다. 후에, 래디컬 질화를 행하는 경우는, 산화를 방지하는 막(305) 대신에, 질화를 방지하는 막을 형성하면 좋다. 텅스텐막 이외에, 반도체막(303)의 래디컬 산화 또는 래디컬 질화를 방지할 수 있고, 게이트 전극으로서 사용할 수 있는 재료로 된 막, 예를 들면, 티탄막 등의 다른 금속막을 형성하여도 좋다.
그 후, 포토리소그래피법에 의해, 게이트 절연막(304) 및 산화를 방지하는 막(305)을 소정의 패턴으로 형성한다. 액적 토출 법(잉크젯 법) 또는 스크린 인쇄법에 의해서, 산화를 방지하는 막(305)을 소정의 패턴으로 형성하여도 좋다. 또 한, 산화를 방지하는 막(305)의 패턴을 마스크로 하여, 게이트 절연막(304)을 웨트 에칭 또는 드라이 에칭에 의해서 에칭을 한다. 이렇게 하여, 반도체막(303)의 소자 분리가 행해지는 영역의 표면이 노출된다(도 3b 참조).
그리고, 실시형태 1에 나타내는 방법에 의해, 반도체막(303)에 대해서 래디컬 산화를 하고, 도 3c에 나타내는, 서로 인접하는 소자간을 분리하는 절연막으로서 산화막(306)이 형성된다. 래디컬 질화를 했을 때, 산화막 대신에 질화막이 형성된다. 산화를 방지하는 막(305)으로 덮이지 않은 영역의 반도체막(303)에 있어서, 표면으로부터 이면까지 완전하게 산화되도록 래디컬 산화를 하는 것이 바람직하다. 그러나, 서로 인접하는 소자간이 전기적으로 절연된다면, 반도체막(303)의 이면측, 즉, 하지막(302)과 접하는 쪽에 산화막(306)이 형성되지 않는 영역이 잔존해도 좋다.
다음에는, 도 3d에 나타내는 바와 같이, 산화를 방지하는 막(305)으로 게이트 전극(307)의 패턴을 형성한다. 그 때, 포토리소그래피법에 의하면 좋다. 게이트 전극(307)은 테이퍼형상으로 형성되어도 좋다.
그 후, 실시형태 1과 같은 공정을 하는 것에 의해서, 도 1f에 나타내는 박막 트랜지스터를 제작할 수 있다.
본 실시형태에서는, 산화를 방지하는 막(305)을 게이트 전극의 형성에 이용하는 점에서, 실시형태 1과 다르다. 따라서, 본 실시형태에서는, 실시형태 1에 있어서 얻을 수 있는 효과에 덧붙여, 실시형태 1에서 행하는 반도체막의 산화를 방지하는 막을 제거하는 공정이 불필요하기 때문에, 박막 트랜지스터를 제작하는 공정 을 간략화할 수 있다. 게다가, 산화를 방지하는 막(305)은, 나중에 제거하지 않고 게이트 전극의 형성에 사용되기 때문에, 래디컬 산화에 의해서 표면이 산화되는 도전성 재료를 이용해 형성하여도 좋다.
(실시형태 3)
본 실시형태에서도, 도 2a 내지 도 2b에 나타내는 고밀도 플라즈마 처리 장치를 이용해서, 반도체막에 대한 플라즈마 처리에 의해서, 소자 분리를 한다. 실시형태 1과 다른 점은, 반도체막의 산화를 방지하는 막을 절연막을 사용해서 형성하고, 이 절연막을 제거하지 않고, 게이트 절연막으로서 이용하는 점이다.
유리 기판(401) 위에 하지막(402)을 형성하고, 그 위에 반도체막(403)을 형성하는 과정은, 실시형태 1과 같다(도 4a 참조). 또, 본 실시형태에 있어서도, 유리 기판 대신에 내열성의 플라스틱 기판을 이용할 수 있다. 200℃ 이상의 플라즈마 처리시의 온도에 견딜 수 있으면, 다른 기판을 이용하여도 좋다.
반도체막(403) 위에, 상기 반도체막의 산화를 방지하는 막(404)을 형성한다(도 4b 참조). 본 실시형태에서는, 반도체막(403)의 전면에 CVD법 등에 의해 산화규소막, 질화규소막 또는 SiOxNy막(x, y>0)을 형성하고, 그 후, 포토리소그래피법에 의해서 소정의 패턴으로 형성한다. 산화를 방지하는 막(404)으로서는 반도체막(403)의 래디컬 산화를 방지할 수 있고, 또한 게이트 절연막으로서 사용할 수 있다면, 상기 이외의 절연재료로 이루어지는 막이라도 좋다. 산화를 방지하는 막(404)의 두께를 반도체막(403)의 두께와 동일 또는 그 두께보다 두껍게 함으로 써, 반도체막(403)의 래디컬 산화를 확실하게 방지할 수 있다.
래디컬 산화가 아니고 래디컬 질화를 하는 경우는, 산화를 방지하는 막(404) 대신에, 질화를 방지하는 막을 형성해야 한다. 마찬가지로, 래디컬 산화와 래디컬 질화의 양쪽을 하는 경우는, 산화 및 질화를 방지하는 막을 형성해야 한다.
다음은, 실시형태 1과 동일하며, 래디컬 산화를 하는 것에 의해서, 도 4c에 나타내는 산화막(405)을 형성한다. 래디컬 질화를 하는 경우는, 산화막(405) 대신에 질화막이 형성된다.
그 후, 실시형태 1과 달리, 산화를 방지하는 막(404)을 제거하지 않고, 그 위에 게이트 전극(406)을 형성한다. 본 실시형태에서는, 산화를 방지하는 막(404)을 게이트 절연막과 겸용한다. 그 후, 실시형태 1과 같은 공정을 함으로써, 도 1f에 나타내는 바와 같이 박막 트랜지스터를 제작할 수 있다.
본 실시형태에서는, 산화를 방지하는 막(404)을 게이트 절연막으로서 이용하는 점에서, 실시형태 1과 다르다. 따라서, 본 실시형태에서는, 실시형태 1에 있어서 얻을 수 있는 효과에 덧붙여, 실시형태 1에서 행해지는 반도체막의 산화를 방지하는 막을 제거하는 공정과, 게이트 절연막을 형성하는 공정이 불필요 때문에, 박막 트랜지스터를 제작하는 공정을 간략화할 수 있다.
(실시형태 4)
본 실시형태에서는, 도 2a 내지 도 2b에 나타내는 바와 같은 고밀도 플라즈마 처리 장치를 이용해서, 반도체막에 대한 플라즈마 처리에 의해서, 소자 분리를 하여, 역스태거형의 박막 트랜지스터를 제작한다.
도 6a에 나타낸 바와 같이, 유리 기판(601)위에 게이트 전극(602), 게이트 절연막(603) 및 반도체막(604)을 형성한다. 다른 실시형태와 동일하며, 유리 기판 대신에, 내열성의 플라스틱 기판을 사용할 수 있다. 200℃ 이상의 플라즈마 처리시의 온도에 견딜 수 있으면, 다른 기판을 사용하여도 좋다.
게이트 전극(602), 게이트 절연막(603) 및 반도체막(604)은, 실시형태 1에 나타낸 방법으로 형성한다. 게이트 전극(602)은, 테이퍼 형상으로 형성하면 좋다.
반도체막(604) 위에, 상기 반도체막의 산화를 방지하는 막(605)을, 실시형태 1에 나타낸 방법에 의해 소정의 패턴으로 형성한다(도 6b 참조). 산화를 방지하는 막(605)으로서는, 실시형태 1에 나타낸 텅스텐막을 사용하면 좋지만, 반도체막(604)의 래디컬 산화를 방지할 수 있는 것이면, 텅스텐 이외의 재료로 된 막을 사용해도 좋다. 래디컬 산화가 아니라 래디컬 질화를 하는 경우는, 반도체막(604)의 질화를 방지하는 막을, 산화를 방지하는 막(605) 대신에 형성한다.
다음에, 반도체막(604)에 대해서, 실시형태 1에 나타낸 방법에 의해, 래디컬 산화를 한다. 도 6c에 나타내는 바와 같이, 산화를 방지하는 막(605)으로 덮이지 않은 영역의 반도체막(604)에, 절연막으로서 산화막(606)이 형성되고, 서로 인접하는 소자간이 분리된다. 실시형태 1에서 설명한 바와 같이, 반도체막(604)의 표면으로부터 이면(게이트 절연막(603)에 접하는 면)까지 완전히 래디컬 산화되지 않아도 좋은 경우가 있다. 래디컬 산화 대신에 래디컬 질화를 하는 경우는, 산화막(606) 대신에 질화막이 형성된다.
도 6d에 나타내는 바와 같이, 산화를 방지하는 막(605)을, 실시형태 1에 나 타낸 방법에 의해 제거한다. 그 후, 반도체막(604)에 대해, 불산세정을 하여도, 종래 형성된 차양형상이 형성되는 경우는 없다. 반도체막(604)은 섬형상 패턴으로 형성되지 않고, 산화막(606)이 존재하기 때문이다. 또, 불산세정을 하는 시간을 컨트롤함으로써, 산화를 방지하는 막(605)이 제거된 반도체막(604)의 두께보다 조금 두꺼운 산화막(606)을, 반도체막(604)과 같은 레벨로 평탄화할 수 있다.
반도체막(604) 위에, 게이트 전극(602)을 덮도록, 질화규소 등의 절연장료로 된 보호막(607)을 소정의 패턴으로 형성한다(도 6e 참조). 이 보호막(607)으로 덮인 영역에서는, 인 등의 N형을 부여하는 불순물 또는 붕소 등의 P형을 부여하는 불순물이 도핑되지 않는다. 또한, 산화를 방지하는 막(605)으로서 질화규소막 등의 절연막을 형성한 경우, 상술한 바와 같이, 산화를 방지하는 막(605)을 제거하지 않고, 보호막(607)을 형성하기 위해서 이용할 수 있다. 이 경우, 역스태거형의 박막 트랜지스터를 제작하는 공정을 간략화할 수 있다.
그리고, 보호막(607)을 마스크로 하여, 반도체막(604)에 인 등의 N형을 부여하는 불순물을 도핑하고, 불순물 영역(608), 즉, 소스 영역 및 드레인 영역을 산화막(606)(서로 인접하는 소자간을 분리하는 절연막)에 인접해서 형성한다. N형을 부여하는 불순물 대신에, 붕소 등의 P형을 부여하는 불순물을 도핑하여도 좋다. 실시형태 1과 동일하며, 불순물 영역(608)에 인접해서 저농도 불순물 영역(LDD영역)을 설치하여도 좋다.
그 후, 배선(609)을 불순물 영역(608)과 전기적으로 접속하도록 형성한다. 그 때, 실시형태 1에 나타내는 배선(113)과 같은 구조로 형성할 수 있다. 이 배 선(609)은, 산화막(606) 위에 연장하여도 좋다.
제작된 역스태거형 박막 트랜지스터는, 도 6e에 나타내는 구조로 한정되지 않는다. 예를 들면, 실시형태 1과 동일하며, 불순물 영역(608)에 인접하여 저농도 불순물 영역(LDD영역)을 형성하여도 좋다.
본 실시형태에 따라서, 역스태거형 박막 트랜지스터를 제작함으로써, 실시형태 1과 같은 효과를 얻을 수 있다. 즉, 유리 기판 또는 플라스틱 기판에 영향이 없는 온도로, 소자 분리를 행할 수 있다. 상기 소자 분리에 의해서, 종래의 LOCOS법에 의한 경우와 동일 또는 그 이상으로 소자의 미세화가 가능하다. 차양형상이 형성되지 않기 때문에, 리크 전류가 작아진다.
(실시형태 5)
본 실시형태에서는, 단결정 실리콘 웨이퍼를 이용한다. 사용하는 단결정 실리콘 웨이퍼는, 직경 100mm 내지 300mm이지만, 연삭 및 연마를 하는 것으로, 그 두께를 1mm 이상 20mm 이하, 바람직하게는, 5mm 이하까지 얇게 한 것이다. 단결정 실리콘 웨이퍼를 이러한 두께까지 얇게 하면, 가요성 및 투광성을 나타내게 되는 점에서, 예를 들면, 종래의 두께가 0.7mm의 단결정 실리콘 웨이퍼와 크게 다르다. 또, 본 실시형태에서는,(100)면 뿐만 아니라,(110)면,(111)면 등의(100)면 이외의 단결정 실리콘 웨이퍼를 이용할 수 있다.
지지체 위에 단결정 실리콘 웨이퍼를 고정하고, 두께가 30mm 내지 50mm가 될 때까지 그 단결정 실리콘 웨이퍼의 표면을 연삭한다. 또한 20mm 이하, 예를 들면 5mm의 두께까지 연삭된 단결정 실리콘 웨이퍼의 표면을 연마한다. 이 연마 공정에 서는, 앞서의 연삭공정에 사용한 숫돌 가루(연마재)보다 입경이 작은 숫돌 가루를 사용해서 연삭된 단결정 실리콘 웨이퍼의 표면을 평탄 및 그 두께를 균일하게 한다. 얇게 된 단결정 실리콘 웨이퍼는, 단결정 실리콘막이라고 표현할 수 있고, 그 표면에, 눈으로 봐서 판별할 수 있는 깊은 흠, 및 그 단부에 이지러짐이 생기지 않는 것으로 한다.
그 후, 단결정 실리콘 웨이퍼(단결정 실리콘막)을, 유리 기판, 내열성의 플라스틱 기판 등의 평탄한 표면을 가지는 기판에 붙여, 상기 지지체를 분리한다. 상기 지지체를 그대로 기판으로서 사용할 수 있으면, 단결정 실리콘 웨이퍼(단결정 실리콘막)를 기판에 붙여, 그 지지체를 분리하는 공정은 불필요이다.
그 후, 실시형태 1, 2 또는 3에 따라서, 박막 트랜지스터를 제작할 수 있다.
본 실시형태에서는, 반도체막으로서, 단결정 실리콘 웨이퍼로부터 연삭 및 연마에 의해 형성된 단결정 실리콘막을 사용하는 점에서, 다른 실시형태와 다르다. 따라서, 본 실시형태에서는, 실시형태 1에 있어서 얻을 수 있는 효과에 덧붙여, 단결정 실리콘 웨이퍼에 제작된 전계 효과형 트랜지스터와 동등한 높은 전계 효과 이동도를 나타내는 박막 트랜지스터를 얻을 수 있다. 또, 반도체막으로서 20mm 이하의 두께까지 얇게 한 단결정 실리콘 웨이퍼를 이용하므로, 래디컬 산화 또는 래디컬 질화에 의해, 서로 인접하는 소자간을 분리하는 절연막을 용이하게 형성할 수 있다.
[실시예 1]
본 명세서에 개시하는 발명에 의해 제작된 반도체 소자(박막 트랜지스터)를 사용하는 표시장치로서, 액정표시장치와 전계 발광(electroluminescence) 표시장치의 예를 나타낸다. 이하, 전계 발광(electroluminescence) 표시장치를 EL표시장치라고 부른다.
도 7은, 액정 표시장치의 단면의 일례를 나타낸다. 제 1 기판(701)과 제 2 기판(702)의 사이에 액정층(704)을 가지고, 이들의 기판들은 시일재(700; sealing material)에 의해 접착된다. 제 1 기판(701)에는 적어도 화소부(703)가 형성되고, 제 2 기판에는 적어도 착색층(705)이 인쇄법 등으로 형성된다. 착색층(705)은, 컬러 표시를 할 때에 필요하고, RGB 방식을 사용하는 경우에는, 적, 녹, 청의 각 색에 대응한 착색층이 각 화소에 대응하여 형성되어 있다. 제 1 기판(701) 및 제 2 기판(702)의 외측에는, 각각 편광판(706, 707)이 형성되어 있다. 또한, 편광판(707)의 표면에는 보호막(716)이 형성되어, 외부로부터의 충격을 완화시키고 있다.
화소부(703)에는 각 화소에 대응하여 박막 트랜지스터가 형성되고, 본 명세서에 개시하는 발명에 의한 박막 트랜지스터를 적용할 수 있다. 그렇게 함으로써, 각 화소의 박막 트랜지스터는 리크 전류가 작기 때문에, 표시화상의 결함을 저감시킬 수 있다.
제 1 기판(701) 위에 형성된 접속단자(708)에는 FPC(709)를 통하여 배선 기판(710)이 접속된다. FPC(709) 또는 접속 배선 위에는 구동회로(711)(IC 칩 등)가 형성되고, 배선 기판(710) 위에는 컨트롤 회로나 전원 회로 등의 외부 회로(712)가 형성된다.
냉음극관(713), 반사판(714), 및 광학 필름(715)이 백 라이트 유닛이고, 이들이 광원이 된다. 제 1 기판(701), 제 2 기판(702), 상기 광원, 배선 기판(710), 및 FPC(709)는 베젤(bezel)(717)에 의해 유지 및 보호된다.
도 8a 내지 도 8c는 액정 표시장치, EL 표시장치 등의 표시장치를 상면에서 본 개략도이다.
도 8a에 있어서, 기판(800) 위에, 다수의 화소(802)가 매트릭스형으로 배열된 화소부(801), 주사선측 입력단자(803), 및 신호선측 입력단자(804)가 형성되어 있다. 화소(802)는 주사선측 입력단자(803)로부터 연장되어 있는 주사선과 신호선측 입력단자(804)로부터 연장되어 있는 신호선이 교차함으로써, 매트릭스형으로 배열한다. 다수의 화소(802) 각각은 박막 트랜지스터와 화소전극을 구비하고 있다. 도 8a는 주사선 및 신호선에 입력되는 신호를, 주사선측 입력단자(803) 및 신호선측 입력단자(804)를 통하여, 기판 외부에 접속된 구동회로에 의해 제어하는 예이지만, 기판 위에 구동회로를 형성하는 COG 방식이라도 좋다.
도 8b는 화소부(811) 및 주사선 구동회로(812)가 기판(810) 위에 형성된 예이다. 부호 814는 도 8a의 것과 같은 신호선측 입력단자이다. 또한, 도 8c는 화소부(821), 주사선 구동회로(822) 및 신호선 구동회로(824)가 기판(820) 위에 형성된 예이다.
도 8b에 나타내는 주사선 구동회로(812)와, 도 8c에 나타내는 주사선 구동회로(822) 및 신호선 구동회로(824)는 박막 트랜지스터를 사용해서 형성되고, 화소부에 형성되는 박막 트랜지스터와 동시에 형성될 수 있다. 그러나, 주사선 구동회로 및 신호선 구동회로는 고속동작이 요구되기 때문에, 이들 회로에 사용하는 박막 트랜지스터에는, 비정질 반도체막 대신에 결정성 반도체막을 채널 형성 영역에 사용한 박막 트랜지스터를 채용하는 것이 바람직하다.
본 명세서에 개시하는 발명의 TFT를, 도 8a, 도 8b, 및 도 8c에 나타내는 화소부 뿐만 아니라, 도 8b에 나타내는 주사선 구동회로(812)와, 도 8c에 나타내는 주사선 구동회로(822) 및 신호선 구동회로(824)에도 채용함으로써, 이들의 구동회로가 기판(810) 또는 기판(820)의 위에 점유하는 면적을 작게 할 수 있다.
도 9는 EL 표시장치의 단면의 일례를 나타낸다. 이 EL 표시장치는 단자부(900), 구동회로부(901) 및 화소부(902)를 가지고 있다. 구동회로부(901)는 P채널형 TFT(910) 및 N채널형 TFT(911)를 가지고, 화소부(902)는 스위칭용 박막 트랜지스터(912) 및 구동용 박막 트랜지스터(913)를 가진다. 구동회로부(901)와 화소부(902)는 동일 기판 위에 형성된다. 구동회로부(901) 및 화소부(902) 각각의 서로 인접하는 박막 트랜지스터 간을 소자 분리하기 때문에, 래디컬 산화에 의해 산화막(915)이 형성된다. 산화막(915) 대신에, 래디컬 질화에 의해 질화막이 형성되어도 좋다.
도 9에서는 스위칭용 TFT(912) 및 구동용 TFT(913)로서, 이른바 멀티게이트 구조를 기술하였지만, 구동회로부(901)와 같은 싱글 게이트 구조이어도 좋다. 스위칭용 박막 트랜지스터(912)는, 예를 들면, N채널형 박막 트랜지스터로 할 수 있고, 구동용 박막 트랜지스터(913)는, 예를 들면, P채널형 박막 트랜지스터로 할 수 있다. 스위칭용 박막 트랜지스터(912)의 게이트 전극은 주사선에 전기적으로 접속 되고, 층간절연막에 형성된 콘택트홀을 통하여 스위칭용 박막 트랜지스터(912)의 소스 영역 또는 드레인 영역에 접속된 배선은 신호선에 전기적으로 접속되어 있다.
층간 절연막에 형성된 콘택트홀을 통하여 구동용 박막 트랜지스터(913)의 소스 영역 또는 드레인 영역에 층간 절연막에 형성된 콘택트홀을 통하여 접속된 배선은, 양극과 음극, 및 그들의 사이에 배치된 발광층이 적층된 발광소자(914)에 전기적으로 접속된다. 도 9는, 층간 절연막 위에 배선이 형성되고, 그 위에 다른 층간 절연막이 형성되고, 그 위에 발광소자(914)가 형성된 구성을 나타내고 있지만, 반드시 이 구성에 한정되지 않는다. 층간 절연막을 발광소자(914)의 음극과 양극 중의 어느 한쪽 또는 모두에 ITO(Indium Tin Oxide)막과 같은 스퍼터법, 액적 토출법(잉크젯법), 스크린 인쇄법 등에 의해 형성되는 투명 도전막을 사용할 수 있다. 투명 도전막을 구성하는 재료는 상기 ITO에 한정되지 않고, 투광성과 도전성을 가지는 다른 재료도 사용될 수 있다. 음극과 양극 모두에 투명 도전막을 사용함으로써, 발광층으로부터의 광을 상방 및 하방으로 사출시킬 수 있기 때문에, EL 표시장치의 표면과 이면의 양 방향으로부터 화상을 볼 수 있다.
본 명세서에 개시하는 발명의 TFT는 화소부(902)에 적용될 수 있다. 그렇게 함으로써, 액정 표시장치의 경우와 같이, 표시화상의 결함을 저감시킬 수 있다. 또한 TFT를 화소부(902)뿐만 아니라, 구동회로(901)에도 적용함으로써, 구동회로(901)가 기판 위에 점유하는 면적을 작게 할 수 있다.
본 실시예에 나타낸 표시장치는 여러가지 전자기기에 탑재된다. 그러한 전자기기의 예로서, 텔레비전 수상기, 카메라(비디오카메라, 디지털카메라 등), 네비 게이션 시스템, 음향재생장치(카오디오, 오디오컴포넌트 등), 퍼스널 컴퓨터, 게임기기, 휴대형 정보 단말기(모바일컴퓨터, 휴대전화기, 휴대형 게임기 또는 전자서적 등), 기록 매체를 구비한 화상재생장치(구체적으로는 DVD(Digital Versatile Disc) 등의 기록 매체를 재생하고, 그 화상을 표시할 수 있는 표시장치를 구비하고 있는 장치) 등을 들 수 있다. 본 실시예에 나타낸 표시장치는 이들 전자기기의 표시부 등에 탑재된다.
도 10a는 텔레비전 수상기의 일례를 나타내고, 이 텔레비전 수상기는 케이스(1001), 표시부(1002), 스피커(1003), 조작부(1004), 비디오 입력단자(1005) 등을 포함한다. 본 명세서에 개시하는 발명의 박막 트랜지스터를 사용하여 제작된 액정 표시장치, EL 표시장치 등의 표시장치는 표시부(1002)에 적용된다.
도 10b 및 도 10c는 디지털카메라의 일례를 나타낸다. 도 10b는 디지털카메라를 전방에서 본 도면이고, 부호 1011은 릴리스 버튼, 1012는 메인 스위치, 1013은 뷰파인더, 1014는 플래쉬 램프, 1015는 렌즈, 1016은 케이스를 나타낸다. 도 10c는 상기 카메라를 후방에서 본 도면이고, 부호 1017은 뷰파인더 접안창, 1018은 표시부, 1019 및 1020은 조작 버튼을 나타낸다. 본 명세서에 개시하는 발명의 박막 트랜지스터를 사용하여 제작된 액정 표시장치, EL 표시장치 등의 표시장치는 표시부(1018)에 적용된다.
도 10d는 휴대전화기의 일례를 나타내고, 이 휴대전화기는, 조작 스위치류(1024), 마이크로폰(1025) 등이 구비된 본체(A)(1021)와, 표시 패널(A)(1028), 표시 패널(B)(1029), 스피커(1026) 등이 구비된 본체(B)(1022)를 가지고 있다. 본 체(A)(1021)와 본체(B)(1022)는 경첩(1030)으로 개폐 가능하게 연결되어 있다. 표시 패널(A)(1028)과 표시 패널(B)(1029)은 회로기판(1027)과 함께 본체(B)(1022)의 케이스(1023) 안에 수납된다. 표시 패널(A)(1028)과 표시 패널(B)(1029)의 화소부는 케이스(1023)에 형성된 개구창으로부터 보이도록 배치되어 있다. 본 명세서에 개시하는 발명의 박막 트랜지스터를 사용하여 제작된 액정 표시장치, EL 표시장치 등의 표시장치는 표시 패널(A)(1028)과 표시 패널(B)(1029)에 적용된다.
표시 패널(A)(1028)과 표시 패널(B)(1029)의 화소수 등의 규정을 이 휴대전화기의 기능에 따라 적절히 설정할 수 있다. 예를 들면, 표시 패널(A)(1028)을 주화면으로 하고, 표시 패널(B)(1029)을 부화면으로 하여 조합할 수 있다.
이러한 표시 패널을 사용함으로써, 표시 패널(A)(1028)을 문자나 화상을 표시하는 고선명(high-definition)의 컬러 표시 화면으로 하고, 표시 패널(B)(1029)을 문자정보를 표시하는 단색의 정보 표시 화면으로 할 수 있다. 특히, 표시 패널(B)(1029)을 액티브 매트릭스형으로 하고 고선명화함으로써, 다양한 문자 정보를 표시할 수 있고, 한 화면당 정보표시밀도를 향상시킬 수 있다. 예를 들면, 표시 패널(A)(1028)을 2∼2.5인치, 64계조(gradations), 26만색의 QVGA(320도트×240도트)로 하고, 표시 패널(B)(1029)을 2∼8계조의 단색, 180∼220ppi의 고선명의 패널로 하여, 로마자, 히라가나, 가타카나, 숫자, 한자 등을 표시할 수 있다.
본 실시예의 휴대전화기는 그의 기능이나 용도에 따라 다양한 양태로 변경될 수 있다. 예를 들면, 경첩(1030) 등의 부위에 촬상소자를 설치하여, 카메라가 딸린 휴대전화기로 할 수도 있다. 또한, 조작 스위치류(1024), 표시 패널(A)(1028) 및 표시 패널(B)(1029)을 하나의 케이스 안에 넣은 구성으로 하여도 좋다.
본 실시예는 실시형태 1 내지 실시형태 5와 조합하여 실시될 수 있다.
[실시예 2]
본 명세서에 개시하는 발명에 의해서 제작된 반도체 소자(박막 트랜지스터)는, 박막 집적회로 또는 비접촉형 박막 집적회로장치(IC카드, 무선 IC 태그(tag), RFID(Radio Frequency Identification) 태그로 불리기도 함) 등의 반도체장치에 사용될 수 있다. 이 비접촉형 박막 집적회로장치를 실시예 1에 나타낸 것과 같은 다양한 전자기기에 부착하여, 그 전자기기의 유통경로 등을 명확하게 할 수 있다. 비접촉형 박막 집적회로장치에 사용되는 주파수대는, 예를 들면, 13.56MHz, 2.45GHz UHF(Ultra High Frequency)이다. 이하, 비접촉형 박막 집적회로장치를 RFID 태그라고 고쳐서 설명한다.
도 11a 내지 도 11b는 무선 IC 태그의 일례를 블록도로 나타낸다. RFID 태그(1100)는 비접촉으로 데이터를 교신할 수 있고, 전원 회로(1101), 클록 발생 회로(1102), 데이터 복조/변조 회로(1103), 제어 회로(1104), 인터페이스 회로(1105), 기억회로(1106), 버스(1107), 및 안테나(1108)를 가진다. 도 11b는 도 11a에 CPU(1121)를 더 구비한 경우를 나타낸다.
전원 회로(1101)는 안테나(1108)로부터 입력된 교류신호를 기준으로 전원을 생성한다. 클록발생회로(1102)는 안테나(1108)로부터 입력된 신호를 기준으로 클록신호를 생성한다. 데이터 복조/변조회로(1103)는 리더/라이터(1109)와 교신하는 데이터를 복조/변조한다. 제어회로(1104)는 기억회로(1106)를 제어한다. 안테 나(1108)는 신호의 수신과 데이터의 송신을 행한다.
안테나(1108)를 형성하는 재료로서는, 예를 들면, 금, 은, 구리, 알루미늄, 페라이트, 세라믹 등을 사용할 수 있다. 안테나(1108)의 형상은, 예를 들면, 다이폴형, 루프형, 스파이럴형, 평탄한 직방체 형상의 패치형으로 할 수 있다.
RFID 태그(1100)를 구성하는 회로는 본 명세서에 개시하는 발명의 박막 트랜지스터를 사용하여 제작될 수 있다. 안테나(1108)는 그 박막 트랜지스터와 전기적으로 접속되도록 형성된다. 안테나(1108)는 스퍼터법 또는 CVD법과 포토리소그래피법의 조합, 도금법, 스크린 인쇄법, 또는 액적 토출법(잉크젯법) 등에 의해 기판 위에 트랜지스터와 함께 제작될 수 있다. 또한, 안테나(1108)로서 이미 제작된 부품과, 트랜지스터가 형성된 기판을, 도전성 페이스트 등에 의해 접착함으로써, 안테나(1108)와 트랜지스터를 전기적으로 접속할 수도 있다.
기억회로(1106)로서, DRAM, SRAM, 마스크 ROM, EPROM(Erasable Programmable Read Only Memory), EEPROM(Electrically Erasable Programmable Read Only Memory), 플래쉬 메모리, 유기 메모리 등이 사용될 수 있다. 유기 메모리는, 유기 화합물층을 한 쌍의 전극 사이에 형성한 구조, 또는 유기 화합물 또는 무기 화합물을 가지는 층을 한 쌍의 전극 사이에 형성한 구조이고, RFID 태그의 기억회로(1106)에 채용됨으로써, RFID 태그의 소형화, 박형화, 경량화에 기여한다.
도 12는, RFID 태그의 단면을 예시하고, 특히, RFID 태그를 구성하는 회로에 사용되는 박막 트랜지스터와 안테나가 전기적으로 접속된 상태를 나타낸다. 도 12에 나타내는 예는, 안테나로서 이미 제작한 부품을 사용한 경우에 상당한다.
박막 트랜지스터(1201)는, 실시형태 1 내지 실시형태 5에 따라서 제작된 구조가 채용된다. 박막 트랜지스터(1201)를 이용해서, RFID 태그를 구성하는 회로로서 마스크 ROM를 제작하는 경우에 대해, 설명한다. 박막 트랜지스터(1201)는, 마스크 ROM에 있어서는, 메모리 셀에 사용되고, 포토리소그래피법으로써 형성된다. 그 때, 박막 트랜지스터(1201)의, 예를 들면, 드레인 영역과 접속하는 배선용의 콘택트홀을 개구하는지의 여부에 따라서, 개구하는 경우는, 1(온), 개구하지 않는 경우는 0(오프)이, 메모리 셀에 프로그램된다. 포토레지스터를 노광하는 공정에 있어서, 스텝퍼 등의 노광장치를 이용해서 레티클(포토마스크)을 통해서 노광하기 전, 또는 노광한 후에, 상기 콘택트홀이 개구된 영역 위의 포토레지스트에 전자 빔 또는 레이저를 조사한다. 그 후, 통상적으로 현상, 에칭, 포토레지스트의 박리 등의 공정을 한다. 이렇게 하는 것으로서, 레티클(포토 마스크)을 교환하지 않고, 전자 빔 또는 레이저를 조사하는지의 여부를 선택하는 것만으로, 상기 콘택트홀을 개구하는 패턴과 개구하지 않는 패턴을 구분해서 형성할 수 있다.
박막 트랜지스터(1201)를 덮도록 에폭시 수지 등으로 된 절연막(1206)을 형성하고, 그 후, 박막 트랜지스터(1201)가 유리 기판 위에 형성되는 경우, 소정의 프로세스에 따라, 상기 유리 기판을 박리하고, 대신에, 기재(1203) 표면에 접착층(1204)을 가지는 필름(1202)을 붙인다. 이 필름(1202)은, 가요성을 가진다.
상기와 같이, 유리 기판을 박리하지 않아도 좋다. 이 경우, 박막 트랜지스터(1201)를 형성할 때에, 사용하는 유리 기판의 두께는 얇은 것으로, 약 0.5mm이기 때문에, 박막 트랜지스터(1201)가 적어도 형성된 유라 기판에 대해서, 실시형태 5 에 나타낸 바와 같이, 연삭 및 연마를 하고, 유리 기판이 용이하게 휘는 두께 50mm 이하로 얇게 하면 좋다. 또, 가요성의 플라스틱 기판 위에 박막 트렌지스터(1201)를 형성하는 경우, 이 플라스틱 기판을 박리할 필요는 없다.
필름(1202)으로서, 정전기 등에 의한 대전방지 대책을 실시한 필름(이하, 대전방지 필름이라고 부른다)을 이용하는 것이 바람직하다. 대전 방지 필름으로서는, 예를 들면 대전 방지 가능한 재료를 수지로 분산시킨 필름, 대전 방지 가능한 재료가 적어도 일부분에 형성된 필름을 들 수 있다. 금속, ITO(Indium Tin Oxide) 등의 도전재료, 및 계면활성재는, 대전 방지 가능한 재료로서 사용할 수 있다. 필름(1202)에 대전 방지필름을 채용함으로써, 외부로부터의 정전기 등에 의해 박막 트랜지스터(1201)의 특성에 악영향이 미치지 않게 할 수 있다.
절연막(1206)에는, 박막 트랜지스터(1201)의 소스 영역 또는 드레인 영역에 전기적으로 접속된 배선(1205) 위에, 개구부가 설치되고, 이 개구부에는, 전극(범프)(1207)이 형성된다.
박막 트랜지스터(1201)가 형성된 필름(1202) 또는 가요성의 기판은, 1변이 수mm(예를 들면, 2mm 이상 9mm 이하)의 복수의 칩에, 박막 트랜지스터(1201)를 사용해서 형성된 회로를 파괴하지 않도록 분단된다. 도 12에는, 분단해서 얻을 수 있는 칩(1200)이 예시된다.
한편, 안테나 부품(1208)은, 폴리이미드 수지 등으로 된 2매의 기재(1210)간에 접착층(1211)을 개재하여 끼워진 안테나 배선(1209)을 가진다. 2매의 기재(1210)의 하나에는, 안테나 배선(1209)의 일부를 노출하기 위한 개구가 형성된 다. 이 개구에는, 안테나 배선(1209)에 접해서, 패드(1212)가 형성된다. 패드(1212)는, 산화되기 어려운 금속 재료, 예를 들면, 금을 표면에 가지는 막으로 구성된다.
그 후, 칩(1200)에 안테나 부품(1208)을, 이방성 도전 페이스트(1213)를 사용해서 가열하면서 압착시킴으로써, 박막 트랜지스터(1201)의 배선(1205)과 안테나 배선(1209)이 전기적으로 접속된다.
RFID 태그는 종래의 바코드보다 제작 비용이 비싸기 때문에, 비용 저감을 도모할 필요가 있다. 본 명세서에 개시하는 발명을 사용하는 것으로, RFID 태그를 구성하는 회로의 미세화가 가능하게 되기 때문에, 칩(1200)의 크기를 작게 할 수 있다. 따라서, 1매의 필름(1202) 또는 가요성의 기판을 분단하여 얻을 수 있는 칩(1200)의 수가 증가하므로, RFID 태그 1개당의 제작 비용을 줄일 수 있다. 게다가, 본 명세서에 개시하는 발명을 사용함으로써, RFID 태그를 구성하는 회로로 사용되는 박막 트랜지스터의 리크 전류를 작게 할 수 있으므로, 고품질이며 성능의 편차가 작은 RFID 태그를 제작할 수 있다.
도 13a 내지 도 13e에, RFID 태그의 사용예를 나타낸다. 정보가 기록된 기록 매체(1301) 자체 또는 기록 매체(1301)가 수납되는 케이스, 서적(1302), 상품 패키지(1303), 의류(1304), 유리 또는 플라스틱제의 보틀(1305) 등의 물품에 붙이고, RFID 태그가 설치된 물품의, 매상, 재고, 대출 및 반환 관리, 분실 또는 도난 방지, 회수, 그 이외의 용도로 이용할 수 있다. 도 13a 내지 도 13e의 각 도면에 있어서, RFID 태그의 설치 위치(1300)의 예를 나타낸다. 본 실시예에 나타내는 RFID 태그는, 가요성을 가지므로, 곡면 등의 평탄하지 않은 표면에 용이하게 설치할 수 있다.
본 실시예는, 실시형태 1 내지 실시형태 5, 실시예 1과 조합하여 실시할 수 있다.
본 명세서에 개시하는 발명에 의해, 섬형상 패턴 또는 홈(트렌치)을 형성하지 않고, 유리 기판 또는 플라스틱 기판에 영향이 없는 온도로, 소자 분리를 할 수 있다. 상기 소자 분리에 의해, 종래의 LOCOS법에 의한 경우와 동등 또는 그 이상으로 소자의 미세화가 가능하다. 형성된 반도체 소자는, 섬형상 패턴을 형성하는 경우처럼 차양형상이 형성되지 않으므로, 리크전류를 작게 할 수 있다.

Claims (17)

  1. 반도체 소자의 제작 방법에 있어서:
    유리 기판 위에 하지막을 형성하는 단계와;
    상기 하지막 위에 반도체막을 형성하는 단계와;
    상기 반도체막 위에 상기 반도체막의 산화 또는 질화를 방지하는 소정의 패턴을 가지는 막을 형성하는 단계와;
    상기 유리 기판의 온도를 상기 유리 기판의 왜곡점(strain point)보다 100℃ 이상 낮은 온도로, 상기 반도체막의 영역을 래디컬 산화 또는 래디컬 질화함으로써, 소자 분리를 하는 단계를 포함하고,
    상기 영역은 상기 소정의 패턴으로 덮이지 않고,
    상기 래디컬 산화 또는 래디컬 질화는, 플라즈마 생성영역과 떨어져서 배치된 상기 반도체막 위에서, 전자온도가 0.5eV 이상 1.5eV 이하, 전자 밀도가 1×1011cm-3 이상 1×1013cm-3 이하인 플라즈마 처리실에서 행해지는, 반도체 소자의 제작 방법.
  2. 반도체 소자의 제작 방법에 있어서:
    가요성의 플라스틱 기판 위에 하지막을 형성하는 단계와;
    상기 하지막 위에 반도체막을 형성하는 단계와;
    상기 반도체막 위에 상기 반도체막의 산화 또는 질화를 방지하는 소정의 패턴을 가지는 막을 형성하는 단계와;
    상기 플라스틱 기판의 온도를 상기 플라스틱 기판의 유리 전이점보다 낮은 온도로, 상기 반도체막의 영역을 래디컬 산화 또는 래디컬 질화함으로써, 소자 분리를 하는 단계를 포함하고,
    상기 영역은 상기 소정의 패턴으로 덮이지 않고,
    상기 래디컬 산화 또는 래디컬 질화는, 플라즈마 생성영역과 떨어져서 배치된 상기 반도체막 위에서, 전자온도가 0.5eV 이상 1.5eV 이하, 전자 밀도가 1×1011cm-3 이상 1×1013cm-3 이하인 플라즈마 처리실에서 행해지는, 반도체 소자의 제작 방법.
  3. 반도체 소자의 제작 방법에 있어서:
    유리 기판 위에 하지막을 형성하는 단계와;
    상기 하지막 위에 반도체막을 형성하는 단계와;
    상기 반도체막 위에 텅스텐막을 형성하는 단계와;
    상기 유리 기판의 온도를 상기 유리 기판의 왜곡점보다 100℃ 이상 낮은 온도로, 상기 반도체막의 영역을 래디컬 산화함으로써, 소자 분리를 하는 단계를 포함하고,
    상기 영역은 상기 텅스텐막으로 덮이지 않고,
    상기 래디컬 산화는, 플라즈마 생성영역과 떨어져서 배치된 상기 반도체막 위에서, 전자온도가 0.5eV 이상 1.5eV 이하, 전자 밀도가 1×1011cm-3 이상 1×1013cm-3 이하인 플라즈마 처리실에서 행해지고, 상기 플라즈마 처리실에는, 아르곤, 수소, 및 산소가 도입되고, 그 중에서, 수소와 산소의 유량비 H2/O2 는 2 이상 4 이하인, 반도체 소자의 제작 방법.
  4. 반도체 소자의 제작 방법에 있어서:
    가요성의 플라스틱 기판 위에 하지막을 형성하는 단계와;
    상기 하지막 위에 반도체막을 형성하는 단계와;
    상기 반도체막 위에 텅스텐막을 형성하는 단계와;
    상기 플라스틱 기판의 온도를 상기 플라스틱 기판의 유리 전이점보다 낮은 온도로, 상기 반도체막의 영역을 래디컬 산화함으로써, 소자 분리를 하는 단계를 포함하고,
    상기 영역은 상기 텅스텐막으로 덮이지 않고,
    상기 래디컬 산화는, 플라즈마 생성영역과 떨어져서 배치된 상기 반도체막 위에서, 전자온도가 0.5eV 이상 1.5eV 이하, 전자 밀도가 1×1011cm-3 이상 1×1013cm-3 이하인 플라즈마 처리실에서 행해지고, 상기 플라즈마 처리실에는, 아르곤, 수소, 및 산소가 도입되고, 그 중에서, 수소와 산소의 유량비 H2/O2 는 2 이상 4 이하인, 반도체 소자의 제작 방법.
  5. 반도체 소자의 제작 방법에 있어서:
    유리 기판 위에 하지막을 형성하는 단계와;
    상기 하지막 위에 반도체막을 형성하는 단계와;
    상기 유리 기판의 온도를 상기 유리 기판의 왜곡점보다 100℃ 이상 낮은 온도로, 상기 반도체막을 래디컬 산화 또는 래디컬 질화함으로써 상기 반도체막의 표면 위에 산화막 또는 질화막을 형성하는 단계와;
    상기 산화막 또는 상기 질화막 위에 상기 반도체막의 산화 또는 질화를 방지하는 막을 형성하는 단계와;
    상기 산화막 또는 상기 질화막과, 상기 산화 또는 질화를 방지하는 막을 각각 소정의 패턴으로 형성하는 단계와;
    상기 유리 기판의 온도를 상기 유리 기판의 왜곡점보다 100℃ 이상 낮은 온도로, 상기 반도체막의 영역을 래디컬 산화 또는 래디컬 질화함으로써, 소자 분리를 하는 단계를 포함하고,
    상기 영역은 상기 소정의 패턴으로 덮이지 않고,
    상기 래디컬 산화 또는 래디컬 질화는, 플라즈마 생성영역과 떨어져서 배치된 상기 반도체막 위에서, 전자온도가 0.5eV 이상 1.5eV 이하, 전자 밀도가 1×1011cm-3 이상 1×113cm-3 이하인 플라즈마 처리실에서 행해지는, 반도체 소자의 제작 방법.
  6. 반도체 소자의 제작 방법에 있어서:
    가요성의 플라스틱 기판 위에 하지막을 형성하는 단계와;
    상기 하지막 위에 반도체막을 형성하는 단계와;
    상기 플라스틱 기판의 온도를 상기 플라스틱 기판의 유리 전이점보다 낮은 온도로, 상기 반도체막을 래디컬 산화 또는 래디컬 질화함으로써 상기 반도체막의 표면 위에 산화막 또는 질화막을 형성하는 단계와;
    상기 산화막 또는 상기 질화막 위에 상기 반도체막의 산화 또는 질화를 방지하는 막을 형성하는 단계와;
    상기 산화막 또는 상기 질화막과, 상기 산화 또는 질화를 방지하는 막을 각각 소정의 패턴으로 형성하는 단계와;
    상기 플라스틱 기판의 온도를 상기 플라스틱 기판의 유리 전이점보다 낮은 온도로, 상기 반도체막의 영역을 래디컬 산화 또는 래디컬 질화함으로써, 소자 분리를 하는 단계를 포함하고,
    상기 영역은 상기 소정의 패턴으로 덮이지 않고,
    상기 래디컬 산화 또는 래디컬 질화는, 플라즈마 생성영역과 떨어져서 배치된 상기 반도체막 위에서, 전자온도가 0.5eV 이상 1.5eV 이하, 전자 밀도가 1×1011cm-3 이상 1×1013cm-3 이하인 플라즈마 처리실에서 행해지는, 반도체 소자의 제작 방법.
  7. 반도체 소자의 제작 방법에 있어서:
    유리 기판 위에 하지막을 형성하는 단계와;
    상기 하지막 위에 반도체막을 형성하는 단계와;
    상기 유리 기판의 온도를 상기 유리 기판의 왜곡점보다 100℃ 이상 낮은 온도로, 상기 반도체막을 래디컬 산화함으로써, 상기 반도체막의 표면 위에 산화막을 형성하는 단계와;
    상기 산화막 위에 텅스텐막을 형성하는 단계와;
    상기 산화막과 상기 텅스텐막을 각각 소정의 패턴으로 형성하는 단계와;
    상기 유리 기판의 온도를 상기 유리 기판의 왜곡점보다 100℃ 이상 낮은 온도로, 상기 반도체막의 영역을 래디컬 산화함으로써, 소자 분리를 하는 단계를 포함하고,
    상기 영역은 상기 소정의 패턴으로 덮이지 않고,
    상기 래디컬 산화는, 플라즈마 생성영역과 떨어져서 배치된 상기 반도체막 위에서, 전자온도가 0.5eV 이상 1.5eV 이하, 전자 밀도가 1×1011cm-3 이상 1×1013cm-3 이하인 플라즈마 처리실에서 행해지고, 상기 플라즈마 처리실에는, 아르곤, 수소, 및 산소가 도입되고, 그 중에서, 수소와 산소의 유량비 H2/O2 는 2 이상 4 이하인, 반도체 소자의 제작 방법.
  8. 반도체 소자의 제작 방법에 있어서:
    가요성의 플라스틱 기판 위에 하지막을 형성하는 단계와;
    상기 하지막 위에 반도체막을 형성하는 단계와;
    상기 플라스틱 기판의 온도를 상기 플라스틱 기판의 유리 전이점보다 낮은 온도로, 상기 반도체막을 래디컬 산화함으로써, 상기 반도체막의 표면 위에 산화막을 형성하는 단계와;
    상기 산화막 위에 텅스텐막을 형성하는 단계와;
    상기 산화막과 상기 텅스텐막을 각각 소정의 패턴으로 형성하는 단계와;
    상기 플라스틱 기판의 온도를 상기 플라스틱 기판의 유리 전이점보다 낮은 온도로, 상기 반도체막의 영역을 래디컬 산화함으로써, 소자 분리를 하는 단계를 포함하고,
    상기 영역은 상기 소정의 패턴으로 덮이지 않고,
    상기 래디컬 산화는, 플라즈마 생성영역과 떨어져서 배치된 상기 반도체막 위에서, 전자온도가 0.5eV 이상 1.5eV 이하, 전자 밀도가 1×1011cm-3 이상 1×1013cm-3 이하인 플라즈마 처리실에서 행해지고, 상기 플라즈마 처리실에는, 아르곤, 수소, 및 산소가 도입되고, 그 중에서, 수소와 산소의 유량비 H2/O2 는 2 이상 4 이하인, 반도체 소자의 제작 방법.
  9. 반도체 소자의 제작 방법에 있어서:
    유리 기판 위에 게이트 전극을 형성하는 단계와;
    상기 게이트 전극 위에 게이트 절연막을 형성하는 단계와;
    상기 게이트 절연막 위에 반도체막을 형성하는 단계와;
    상기 반도체막 위에 상기 게이트 전극과 겹치도록 상기 반도체막의 산화 또는 질화를 방지하는 소정의 패턴을 가지는 막을 형성하는 단계와;
    상기 유리 기판의 온도를 상기 유리 기판의 왜곡점보다 100℃ 이상 낮은 온도로, 상기 반도체막의 상기 소정의 패턴으로 덮이지 않은 영역을 래디컬 산화 또는 래디컬 질화함으로써, 소자 분리를 하는 단계를 포함하는 단계와;
    상기 소정의 패턴으로 형성된 산화 또는 질화를 방지하는 막을 제거하는 단계를 포함하고,
    상기 래디컬 산화 또는 래디컬 질화는, 플라즈마 생성영역과 떨어져서 배치된 상기 반도체막 위에서, 전자온도가 0.5eV 이상 1.5eV 이하, 전자 밀도가 1×1011cm-3 이상 1×1013cm-3 이하인 플라즈마 처리실에서 행해지는, 반도체 소자의 제작 방법.
  10. 반도체 소자의 제작 방법에 있어서:
    가요성의 플라스틱 기판 위에 게이트 전극을 형성하는 단계와;
    상기 게이트 전극 위에 게이트 절연막을 형성하는 단계와;
    상기 게이트 절연막 위에 반도체막을 형성하는 단계와;
    상기 반도체막 위에 상기 게이트 전극과 겹치도록 상기 반도체막의 산화 또는 질화를 방지하는 소정의 패턴을 가지는 막을 형성하는 단계와;
    상기 플라스틱 기판의 온도를 상기 플라스틱 기판의 유리 전이점보다 낮은 온도로, 상기 반도체막의 상기 소정의 패턴으로 덮이지 않은 영역을 래디컬 산화 또는 래디컬 질화함으로써, 소자 분리를 하는 단계와;
    상기 소정의 패턴으로 형성된 산화 또는 질화를 방지하는 막을 제거하는 단계를 포함하고,
    상기 래디컬 산화 또는 래디컬 질화는, 플라즈마 생성영역과 떨어져서 배치된 상기 반도체막 위에서, 전자온도가 0.5eV 이상 1.5eV 이하, 전자 밀도가 1×1011cm-3 이상 1×1013cm-3 이하인 플라즈마 처리실에서 행해지는, 반도체 소자의 제작 방법.
  11. 반도체 소자의 제작 방법에 있어서:
    유리 기판 위에 게이트 전극을 형성하는 단계와;
    상기 게이트 전극 위에 게이트 절연막을 형성하는 단계와;
    상기 게이트 절연막 위에 반도체막을 형성하는 단계와;
    상기 반도체막 위에 상기 게이트 전극과 겹치도록 텅스텐막을 소정의 패턴으로 형성하는 단계와;
    상기 유리 기판의 온도를 상기 유리 기판의 왜곡점보다 100℃ 이상 낮은 온도로, 상기 반도체막의 상기 소정의 패턴으로 덮이지 않은 영역을 래디컬 산화함으로써, 소자 분리를 하는 단계와;
    상기 소정의 패턴으로 형성된 상기 텅스텐막을 제거하는 단계를 포함하고,
    상기 래디컬 산화는, 플라즈마 생성영역과 떨어져서 배치된 상기 반도체막 위에서, 전자온도가 0.5eV 이상 1.5eV 이하, 전자 밀도가 1×1011cm-3 이상 1×1013cm-3 이하인 플라즈마 처리실에서 행해지고, 상기 플라즈마 처리실에는, 아르곤, 수소, 및 산소가 도입되고, 그 중에서, 수소와 산소의 유량비 H2 /O2 는 2 이상, 4 이하인, 반도체 소자의 제작 방법.
  12. 반도체 소자의 제작 방법에 있어서:
    가요성의 플라스틱 기판 위에 게이트 전극을 형성하는 단계와;
    상기 게이트 전극 위에 게이트 절연막을 형성하는 단계와;
    상기 게이트 절연막 위에 반도체막을 형성하는 단계와;
    상기 반도체막 위에 상기 게이트 전극과 겹치도록 텅스텐막을 소정의 패턴으로 형성하는 단계와;
    상기 플라스틱 기판의 온도를 상기 플라스틱 기판의 유리 전이점보다 낮은 온도로, 상기 반도체막의 상기 소정의 패턴으로 덮이지 않은 영역을 래디컬 산화함으로써, 소자 분리를 하는 단계와;
    상기 소정의 패턴으로 형성된 상기 텅스텐막을 제거하는 단계를 포함하고,
    상기 래디컬 산화는, 플라즈마 생성영역과 떨어져서 배치된 상기 반도체막 위에서, 전자온도가 0.5eV 이상 1.5eV 이하, 전자 밀도가 1×1011cm-3 이상 1×1013cm-3 이하인 플라즈마 처리실에서 행해지고, 상기 플라즈마 처리실에는, 아르곤, 수소, 및 산소가 도입되고, 그 중에서, 수소와 산소의 유량비 H2/O2 는 2 이상 4 이하인, 반도체 소자의 제작 방법.
  13. 제 1 항 또는 제 2 항에 있어서,
    상기 소자 분리를 한 후, 상기 소정의 패턴으로 형성된 산화 또는 질화를 방지하는 막을 제거하는 단계를 더 포함하는, 반도체 소자의 제작 방법.
  14. 제 3 항 또는 제 4 항에 있어서,
    상기 소자 분리를 한 후, 상기 텅스텐막을 제거하는 단계를 더 포함하는, 반도체 소자의 제작 방법.
  15. 반도체 소자에 있어서:
    유리 기판 또는 가요성의 플라스틱 기판 위의 하지막과;
    상기 하지막 위의, 서로 인접하는 소자들을 분리하는 절연막과;
    상기 하지막 위의, 상기 절연막에 접하는 소스 영역 및 드레인 영역을 가지는, 막 두께가 10nm 이상 20nm 이하의 반도체막과;
    상기 반도체막 위에 형성된 게이트 절연막과;
    상기 게이트 절연막 위의 게이트 전극을 가지고,
    상기 절연막은 상기 반도체막의 래디컬 산화 또는 래디컬 질화에 의해서 형성되는, 반도체 소자.
  16. 반도체 소자에 있어서:
    유리 기판 또는 가요성의 플라스틱 기판 위의 게이트 전극과;
    상기 게이트 전극 위의 게이트 절연막과;
    상기 게이트 절연막 위의, 서로 인접하는 소자들을 분리하는 절연막과;
    상기 게이트 절연막 위의, 상기 절연막에 접하는 소스 영역 및 드레인 영역을 가지는, 막 두께가 10nm 이상 20nm 이하의 반도체막을 가지고,
    상기 절연막은 상기 반도체막의 래디컬 산화 또는 래디컬 질화에 의해서 형성되는, 반도체 소자.
  17. 제 15 항 또는 제 16 항에 있어서,
    상기 반도체 소자는, 텔레비전 수상기, 카메라, 전화기, IC카드, 및 RFID 태그로 구성된 그룹 중에서 선택된 하나에 내장되는, 반도체 소자.
KR1020060116524A 2005-11-23 2006-11-23 반도체 소자 및 반도체 소자의 제작 방법 KR101304954B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2005337912 2005-11-23
JPJP-P-2005-00337912 2005-11-23

Publications (2)

Publication Number Publication Date
KR20070054584A KR20070054584A (ko) 2007-05-29
KR101304954B1 true KR101304954B1 (ko) 2013-09-06

Family

ID=38054129

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060116524A KR101304954B1 (ko) 2005-11-23 2006-11-23 반도체 소자 및 반도체 소자의 제작 방법

Country Status (3)

Country Link
US (1) US7625783B2 (ko)
KR (1) KR101304954B1 (ko)
CN (1) CN1971885B (ko)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4818140B2 (ja) * 2007-01-31 2011-11-16 東京エレクトロン株式会社 基板の処理方法及び基板処理装置
US9059247B2 (en) 2007-05-18 2015-06-16 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing SOI substrate and method for manufacturing semiconductor device
US8871610B2 (en) * 2008-10-02 2014-10-28 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing SOI substrate
US9157681B2 (en) 2010-02-04 2015-10-13 National University Corporation Tohoku University Surface treatment method for atomically flattening a silicon wafer and heat treatment apparatus
US20130026462A1 (en) * 2010-03-04 2013-01-31 Sharp Kabushiki Kaisha Method for manufacturing thin film transistor and thin film transistor manufactured by the same, and active matrix substrate
US9401396B2 (en) * 2011-04-19 2016-07-26 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device and plasma oxidation treatment method
TW201511112A (zh) * 2013-07-16 2015-03-16 Sony Corp 基板之製造方法及電子器件之製造方法
CN107293517B (zh) * 2017-07-06 2020-06-02 京东方科技集团股份有限公司 一种包含导电图案的基板及其制备方法、显示装置
CN109494231B (zh) * 2018-11-14 2020-10-30 昆山龙腾光电股份有限公司 薄膜晶体管阵列基板及其制作方法、以及液晶显示面板

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2004008519A1 (ja) 2002-07-17 2004-01-22 Tokyo Electron Limited 酸化膜形成方法および電子デバイス材料
WO2004107430A1 (ja) 2003-05-29 2004-12-09 Tokyo Electron Limited プラズマ処理装置およびプラズマ処理方法
JP2004538512A (ja) 2001-08-08 2004-12-24 コーニンクレッカ　フィリップス　エレクトロニクス　エヌ　ヴィ 画素形成された電子装置の静電放電保護
JP2005093459A (ja) 2003-09-12 2005-04-07 Casio Comput Co Ltd 表示パネルの静電気保護構造

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5495121A (en) * 1991-09-30 1996-02-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JPH0794756A (ja) 1993-07-27 1995-04-07 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
US5663077A (en) 1993-07-27 1997-09-02 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing a thin film transistor in which the gate insulator comprises two oxide films
JPH0766424A (ja) * 1993-08-20 1995-03-10 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
KR0176155B1 (ko) * 1995-06-22 1999-04-15 김광호 반도체 장치의 소자분리 방법
KR0172548B1 (ko) * 1995-06-30 1999-02-01 김주용 반도체 소자 및 그 제조방법
US6677607B2 (en) * 2002-01-25 2004-01-13 Motorola, Inc. Organic semiconductor device having an oxide layer
JP4373085B2 (ja) * 2002-12-27 2009-11-25 株式会社半導体エネルギー研究所 半導体装置の作製方法、剥離方法及び転写方法
JP2004319952A (ja) 2003-03-28 2004-11-11 Seiko Epson Corp 半導体装置およびその製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004538512A (ja) 2001-08-08 2004-12-24 コーニンクレッカ　フィリップス　エレクトロニクス　エヌ　ヴィ 画素形成された電子装置の静電放電保護
WO2004008519A1 (ja) 2002-07-17 2004-01-22 Tokyo Electron Limited 酸化膜形成方法および電子デバイス材料
WO2004107430A1 (ja) 2003-05-29 2004-12-09 Tokyo Electron Limited プラズマ処理装置およびプラズマ処理方法
JP2005093459A (ja) 2003-09-12 2005-04-07 Casio Comput Co Ltd 表示パネルの静電気保護構造

Also Published As

Publication number Publication date
US20070117406A1 (en) 2007-05-24
US7625783B2 (en) 2009-12-01
CN1971885A (zh) 2007-05-30
CN1971885B (zh) 2011-03-09
KR20070054584A (ko) 2007-05-29

Similar Documents

Publication Publication Date Title
KR101304954B1 (ko) 반도체 소자 및 반도체 소자의 제작 방법
JP6840810B2 (ja) 半導体装置
US8492246B2 (en) Method of manufacturing integrated circuit device
CN101047190B (zh) 非易失性半导体存储器件及其制造方法
CN101393859B (zh) 设置有半导体膜的衬底及其制造方法
US20090170286A1 (en) Method for manufacturing semiconductor substrate and method for manufacturing semiconductor device
JP5619474B2 (ja) Ｓｏｉ基板の作製方法
US20140332251A1 (en) Metal Wiring and Method of Manufacturing the Same, and Metal Wiring Substrate and Method of Manufacturing the Same
JP5250228B2 (ja) 半導体装置の作製方法
KR20070017073A (ko) 발광 장치 및 발광 장치 제조 방법
KR101342871B1 (ko) 반도체 디바이스 및 그 제조 방법
JP2011077504A (ja) 半導体装置の作製方法
JP4836445B2 (ja) 半導体装置の作製方法
US8653426B2 (en) Heat treatment apparatus and method for manufacturing SOI substrate using the heat treatment apparatus
JP5352045B2 (ja) 集積回路装置の作製方法
US20090179160A1 (en) Semiconductor substrate manufacturing apparatus
KR100929988B1 (ko) 반도체 디바이스 제조 방법
KR20100036208A (ko) 반도체 장치의 제작 방법
JP5183910B2 (ja) 半導体素子の作製方法
KR101249066B1 (ko) 트랜지스터 및 그것을 사용한 표시장치, 전자기기, 및반도체장치
JP5255756B2 (ja) 半導体装置の作製方法
JP4939699B2 (ja) 半導体装置の作製方法
JP2003168803A (ja) 半導体装置

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20160727

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20170804

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20180730

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20190729

Year of fee payment: 7