JP2004538512A - 画素形成された電子装置の静電放電保護 - Google Patents
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Abstract
各画素（１２）をアドレス指定する行及び列アドレスラインが行列（１４，１６）に配列された画素（１２）のアレイを有する電子装置（１０）。各行及び列アドレスラインは、放電回路（３８）を介して２つの放電ライン（３０，３２）に接続される。この回路は、アドレスラインが第１放電ラインの電位より低い電位にあるときにアドレスラインと第１放電ライン（３０）との間において電荷の通過を許容し、アドレスラインが第２放電ラインの電位より高い電位にあるときにアドレスラインと第２放電ライン（３２）との間における電荷の通過を許容する。これにより、対象の装置の製造中における行又は列アドレスラインにおける電圧の上昇又は下降に対する静電放電対策がなされる。製造した装置の動作時には、２つの放電ラインに適正な電圧を供給することによって、放電回路が動作してしまうことを回避することができ、省電力化が図られる。
Description
【０００１】
【発明の属する技術分野】
本発明は、画素のアレイを有する電子機器の静電放電保護に関する。
【０００２】
【従来の技術】
静電放電（Ｅｌｅｃｔｒｏｓｔａｔｉｃ ｄｉｓｃｈａｒｇｅ：ＥＳＤ）破壊は、金属酸化物半導体（ＭＯＳ）構造体のような半導体装置の製造において生じてしまう、よく知られた現象である。特に、ＥＳＤ破壊は、ゲート絶縁層の破壊、閾値電圧の大幅なシフト及びトランジスタ電極間の大きな漏れ電流をもたらすことになる。
【０００３】
ＥＳＤ破壊は、画素形成される機器において画素スイッチング素子を担うもののような薄膜トランジスタ（ＴＦＴ）のアレイを用いた機器の製造において特有の問題であると認識されている。これらトランジスタのアレイは、例えばアクティブマトリクス液晶ディスプレイその他のアクティブマトリクス表示装置の他、放射線画像形成ディテクタのような検出アレイ機器にも用いられる。製造の間、大量の電荷が当該ＴＦＴのソース及びドレイン電極に形成されることがある。特に、当該アレイにおいて個々の画素をアドレス指定するのに用いられる行及び列導電体は、静電電荷を取り込みその後に当該ＴＦＴ電極に伝搬することを可能にする長い導電体とされている。
【０００４】
この静電電荷によって、ゲート絶縁層の破壊をもたらし、ゲート電極とソース電極との間又はゲート電極とドレイン電極との間の電圧差が生じ、もってＴＦＴの閾値電圧をシフトさせてしまうこともある。
【０００５】
かかるＥＳＤ破壊の問題は、ＴＦＴアレイデバイスに限らず、例えば薄膜ダイオードのような２端子デバイスその他の非線形デバイスなどの代替可能な種類のスイッチング素子を用いたアレイデバイスにも認識されるものである。
【０００６】
ＥＳＤ破壊を回避する必要性は広く認識されるものであり、種々のアプローチが幾つも開発されている。一例として、個々のＴＦＴのソースライン及びゲートラインの全てを共に結合する、当該ＴＦＴアレイを囲む短絡導線を用いるものがある。かかる短絡ラインは、ゲート及びソースラインと同時に製造されるので、当該製造工程中においてゲート及びソース電極を同電位に保つことになる。これにより、トランジスタの電極間において電圧差が生じるのを回避し、もってそのＴＦＴデバイス内のＥＳＤ破壊を防止している。
【０００７】
【発明が解決しようとする課題】
しかしながら、かかる短絡ラインは、当該スイッチングアレイを用いることができるようになる前に除去されなければならない。これには、切断処理が必要であり、通常はＴＦＴスイッチの検査後であって当該ＴＦＴアレイの周辺回路への接続前に行われる。このようにすると、追加の処理工程を招くとともに、周辺回路をＴＦＴアレイに接続する処理の間はＥＳＤ保護ができなくなってしまうことになる。
【０００８】
機器の動作中においても存在箇所をそのままとしたＥＳＤ破壊保護回路を提供することも知られている。このような回路は、通常、電圧差がある基準を超過したときに放電エレメントと行又は列ラインとの間に電荷が流れることを許容する。こうした回路の問題は、当該機器に見積もられる全電力のうちかなりの割合分を消費してしまう可能性がある、ということである。例えば、低電力アクティブマトリクスＬＣＤの用途においては、見積もられる全表示電力の５０％を超える電力をその保護回路が消費してしまう可能性がある。したがって、かかる回路は、ＴＦＴアレイの製造中の他に周辺回路の接続中にも保護をなすことができるが、容認できないほど多大な消費電力を、その製造された装置の動作中にかけてしまうことになる。
【０００９】
【課題を解決するための手段】
本発明によれば、各々がスイッチング素子を有し、基板上に行列配置にて設けられた画素アレイと、各画素をアドレス指定するための複数の行及び列アドレスラインとを有する電子装置であって、当該行及び列アドレスラインの各々は、第１放電デバイスを介して第１放電エレメントに接続され、第２放電デバイスを介して第２放電エレメントに接続され、前記第１放電デバイスは、前記アドレスラインが前記第１放電エレメントの電位を下回る電位にあるときに前記アドレスラインと前記第１放電エレメントとの間の電荷の通過を許容し、前記第２放電デバイスは、前記アドレスラインが前記第２放電エレメントの電位を上回る電位にあるときに前記アドレスラインと前記第２放電エレメントとの間の電荷の通過を許容する、電子装置が提供される。
【００１０】
各行及び列には、２つの放電エレメントが連係づけられている。その１つは、当該行又は列アドレスラインにおける電圧を上昇させる静電電荷を放電させるのに用いられ、他の１つは、当該行又は列アドレスラインにおける電圧を下降させる静電電荷を放電させるのに用いられる。製造された装置の動作中においてこの２つの放電エレメントに適正な電圧を供給することによって、放電デバイスが動作するのを回避することができる。特に、当該装置の動作中において、行及び列アドレスラインに供給される通常の全動作電圧に対し、放電デバイスの全てが逆バイアスされるよう当該放電エレメントに電圧が供給されることになる。
【００１１】
前記第１及び第２放電エレメントは、それぞれ、全ての行及び列がそれぞれの放電デバイスを介して接続される導電路を有するようにすることができる。これら２つのトラック（導電路）は画素アレイの周囲を囲むよう配されうる。
【００１２】
各放電デバイスは、少なくとも１つのダイオード接続トランジスタを有するものとすることができる。当該装置の製造の間、放電エレメントには外部電圧が供給されず、有効なダイオードのオン電圧を超えるのに十分な電圧のチャージをもたらす静電電荷がダイオード接続トランジスタの順方向バイアスを奏することになるので、一方又は他方の放電エレメントに電荷が放散することが可能となる。但し、当該装置の動作中は、ダイオード接続トランジスタが常に逆バイアスされるよう放電エレメントに電圧がかけられる。
【００１３】
したがって、第１の放電エレメントは、一方の低電圧を画素に供給するための電圧供給ラインに接続され、第２の放電エレメントは、他方の高電圧を画素に供給するための電圧供給ラインに接続されるのが好ましい。
【００１４】
当該装置の製造中は、かかる２つの放電エレメントを共通接続するのが好ましい。これは、第１放電エレメントと第２放電エレメントとの間の一時短絡回路によってなされ、製造された装置の動作前に切断するようにすることができる。或いは、第１放電エレメントと第２放電エレメントとの間にダイオードラダーを設けてもよい。このダイオードラダーは、供給電圧が放電エレメントに印加されたときに当該装置の動作中にダイオードラダーがその場所に残っていても少しの電力消費しか生じないような十分高い抵抗を有することになる。
【００１５】
他の代替例として、前記第１放電エレメントと前記第２放電エレメントとの間に保護回路を設けてもよく、前記保護回路は、前記第１放電エレメントと前記第２放電エレメントとの間に第１及び第２パスを形成し、各パスは、トランジスタを有し、前記第１及び第２放電エレメントに供給される外部電圧のない場合には、前記第１パスは、静電気保護をなし、前記第２パスにおける当該トランジスタは、オフとされるとともに、前記第１及び第２放電エレメントに供給される外部電圧がある場合には、前記第１パスにおける当該トランジスタはオフとされ、前記第２パスにおけるトランジスタが、オンとされるとともに、前記第１放電エレメントと前記第２放電エレメントとの間に高インピーダンスを形成する、装置としてもよい。
【００１６】
この保護回路は、外部電圧が印加されないときに２つの放電エレメント間に電荷が流れることを許容するが、外部電圧が印加されたときには２つの放電エレメント間に非常に高いインピーダンスを形成し、第１のパスにおけるトランジスタをオフにする。ここでも、その外部電圧は、当該装置に必要とされる最低駆動電圧（第１放電エレメントに接続されるもの）と、当該装置に必要とされる最高駆動電圧（第２放電エレメントに接続されるもの）とを有するものとすることができる。
【００１７】
特に、前記保護回路は、前記第１放電エレメントと前記第２放電エレメントとの間に第１トランジスタを有する第１のパスと、前記第１放電エレメントと前記第２放電エレメントとの間に直列の第２トランジスタ及び抵抗性要素を有する第２のパスと、を有し、前記第１トランジスタのゲートは、前記抵抗性要素と前記第２トランジスタとの間の結合部に接続され、前記第２トランジスタは、当該トランジスタがオン又はオフになることを可能とするゲート制御ラインを有するものとするのがよい。
【００１８】
この回路は、ゲート制御ラインに信号が供給されない場合に、第２トランジスタがオフとされ、第２トランジスタがオンとされたときに当該結合部の電圧が第１トランジスタをオフにするよう構成される。
【００１９】
本発明の装置の代表的なものとして液晶ディスプレイがある。
【００２０】
本発明は、ＴＦＴを含む画素を有する画素形成装置に特に有益であるが、例えば薄膜ダイオード素子などの２端子非線形デバイスのような代替可能な種類のスイッチングエレメントを用いたアレイ装置にも適用可能である。
【００２１】
【発明の実施の形態】
以下、本発明の具体例を添付図面に基づいて詳しく説明する。
【００２２】
なお、図は、概略的なものであって一律の尺度で描かれていない。図面を通して同等又は同様の部分を示すのに同一の符号を用いている。
【００２３】
図１は、行１４と列１６とに配列された画素１２のアレイを有する電子装置１０を示している。各行１４の画素は、共通の行導電体１８を共有し、各列１６の画素は、共通の列導電体２０を共有している。したがって、各画素１２は、行及び列導電体の独自の組み合わせに連係付けられ、個々の画素がアドレス指定されることを可能にしている。
【００２４】
図１に概略的に示されるように、各画素は、駆動トランジスタ２２及び画素電極２４を有する。各画素の駆動トランジスタ２２のゲートは、対応する行導電体１８に接続される。この態様において、行導電体１８に供給される信号は、当該画素トランジスタをオン又はオフすることを可能にする。画素トランジスタ２２がオンとされると、列導電体２０と画素電極２４との間に電流が流れることが可能となる。
【００２５】
上述した構造は、慣例的なものであり、色々なタイプの電子装置にこうした構造を採用することができる。例えば、かかる装置には、画素電極２４を液晶材料の層の一部分を変調するのに用いるアクティブマトリクス型液晶表示装置や、電気泳動表示装置又はトランジスタをＬＥＤ表示エレメントを通じる電流を制御するのに用いるアクティブマトリクス型ＬＥＤ表示装置などの他のアクティブマトリクス型表示装置が含まれる。或いは、当該装置には、画素電極２４がフォトダイオードその他の光感応部材の受光電極を有しうる放射線画像形成装置のような検出アレイ装置が含まれる。それぞれの例において、各画素がキャパシタなどの付加的な構成要素を有するものとしてよく、図１に示したものは概略的なものに過ぎない。
【００２６】
本発明は、トランジスタ、特に薄膜トランジスタのような能動型のスイッチング素子のアレイが共通の基板に作られる全てのタイプの装置に関連する。この理由として、各画素１２の各々がトランジスタ２２及び電極２４として単純に表されるが、他の種類のスイッチングエレメントも用いることができることを認識すべきであるからである。
【００２７】
上述したように、このタイプのアレイ装置の製造においては、静電電荷が行及び列導電体１８，２０に蓄積ないし発生することが可能となるときに問題が生じる。これは、かかる電荷がトランジスタ２２を形成する層に破壊を引き起こすことがあるからである。
【００２８】
本発明によれば、各行及び列導電体１８，２０は、画素アレイの周囲を取り囲んで延びる導電性ラインの形態の２つの放電エレメント３０，３２に結合される。行及び列導電体は、それぞれ、第１放電デバイス３４を介して第１放電ライン３０に結合され、第２放電デバイス３６を介して第２放電ライン３２に結合される。
【００２９】
各放電デバイス３４，３６は、ダイオードの様な特性を呈し、したがって行又は列導電体１８，２０とこれに対応する放電ライン３０，３２との間の電圧がターンオン閾値を超えたときに電荷の導通を可能とする。
【００３０】
図２は、図１において丸で囲んだ領域３８をより詳しく示している。同じ回路が各行及び列導電体と関連付けられている。
【００３１】
図示のように、第１放電デバイス３４は、画素トランジスタ２２に必要とされるようなものと同じ処理工程を用いて形成される薄膜トランジスタ４０を有する。トランジスタ４０のドレインは、第１放電ライン３０に接続され、ソースは行導電体１８に接続される。このドレインは、ゲートに結合されており、ダイオードと同様の動作特性を呈するようにされている。換言すれば、ドレインの電圧がソースの電圧を十分上回るレベルである場合に、トランジスタ４０は導通する。この態様において、第１放電デバイス３４は、行導電体１８が第１放電ライン３０の電位を十分下回る電位すなわち少なくとも当該ダイオード接続トランジスタのターンオン電圧だけ下がった電位にあるときに導通する。第２放電デバイス３６も、そのゲート及びドレインが共通結合されたトランジスタ４２を有する。この第２トランジスタは、行導電体１８が第２放電ライン３２の電位より十分に高い電位にあるときに導通する。図２は、ダイオード接続トランジスタをダイオード４４として表す等価回路も示している。
【００３２】
個々の行又は列導電体１８，２０に静電電荷が蓄積ないし発生すると、当該導電体の電位が（その他の行及び列導電体の電位に対し）チャージされ、ライン３０，３２の一方へその過剰な電荷が放散又は消散するよう放電デバイスのうちの一方が導通することになる。ライン３０，３２間においては、行及び列導電体１８，２０の電圧は変化するので、当該２つのライン３０，３２の電圧が簡単に浮遊することを回避するために、所定の形態の結合が必要とされる。
【００３３】
１つの実現例として、２つの放電ライン３０，３２を電気的に接続するものがある。これは、図３に示される等価回路を呈する。この場合、行導電体１８の電圧変化は、他の行及び列に対応する放電デバイス３４，３６が導通するので共有放電ライン４５により単純に追従せず、当該共有放電ライン４５は、常に、全ての行及び列導電体１８，２０における平均電圧に近い電圧に保つことになる。但し、図３に示されるような単一の放電ライン４５の使用により、当該装置の使用時に高い消費電力を招来することになる。特に、行及び列導電体１８，２０における電圧は、それぞれ画素トランジスタ２２の最大ゲート電圧と最小ゲート電圧との間及び最大ソース電圧と最小ソース電圧との間で変化することになる。この結果、画素の通常動作によって、放電デバイスに幾分かの電流が流れ、無駄な電力消費が伴うことになる。
【００３４】
本発明は、当該アレイの製造中においてＥＳＤ破壊保護がなされることを可能とするだけでなく、当該装置の使用中には当該保護回路の電力消費を格段に減らすことも可能とするものである。これを達成するため、放電ライン３０は、当該装置の動作中において行及び列導電体１８，２０に想定される最低画素トランジスタゲート（行）又はドレイン（列）電圧以下の電圧に駆動される。第２放電ライン３２は、最大ゲート又はソース電圧以上の電圧に駆動される。結果として、当該装置の動作中の行及び列導電体の通常の電圧変化は、放電デバイス３４，３６のどちらもオンとするのに十分なものとはならず、（漏れ電流に起因すること以外は）電力消費を省くことになる。
【００３５】
１つの実現形態として、周辺ＩＣ（行及び列アドレス回路）を駆動する最大及び最小電力線路信号を当該２つの放電ラインに供給する、という簡単なものがある。図４に示されるように、周辺ＩＣ５０は、高電力線５２と低電力線５４とにより駆動され、これらの電圧は、放電ライン３０，３２へ接続するための出力５６，５８として回路５０により供給される。或いは、周辺ＩＣ５０自体が電圧出力５６，５８を発生するものとしてもよい。
【００３６】
上述したように、放電ライン３０，３２は、当該アレイの製造中においてＥＳＤ保護を改善するよう共通接続するのが望ましいが、かかる接続は、当該装置が用いられようとするときには存続しておかない方がよい。
【００３７】
図５に示したように、一時的短絡回路６０は、放電ライン３０，３２間に設けられ、この２つの放電ラインを共に結合するトラック（導電路）として構成されるようにしてもよい。このトラックは、図５に示した破線６４に沿って製造後に除去されるべき当該基板の領域６２に延びるものとすることができる。これにより、トランジスタアレイの製造中に短絡回路が設けられるが、この短絡回路は当該装置を動作させようとする前には切断させられる。
【００３８】
基板の部分を物理的に除去する必要性を回避するため、２つの放電ライン３０，３２を、図６に示されるようにダイオード接続ＴＦＴラダー（梯子型ダイオード接続ＴＦＴ）を用いて共に接続してもよい。これは、動作中にそこに流れる電流を最小限に留めるように構成されるものであり、これにより除去の必要性がなくなる。かかるラダーに流れる電流量を最小化するため、各トランジスタの幅対長さの比（縦横比）や直列接続のデバイス数が特定セットの放電ラインについて選定される。
【００３９】
一時的短絡回路の使用に当たっての１つの問題は、その短絡回路が一但除去されると、もはや有効に働かなくなる、という点である。通常は、製造処理後ではあるが周辺回路の当該アレイへの接続前に短絡回路が除去されることになる。したがって、製造処理中にＥＳＤ保護はなされるものの、ＩＣ実装（又は組み込み）中は依然として破壊が生じる可能性がある。
【００４０】
図７は、放電ライン３０，３２間に設けられた追加の保護回路７０を示しており、画素アレイと一体的に形成される。或いは、この回路はＩＣの実装（又は組み込み）前に独立して作られ当該画素アレイに付属されるものとしてもよい。この保護回路は、一時的短絡回路６０が除去された後のＩＣ実装（又は組み込み）中に保護をなすよう当該短絡回路を補助するために用いることができる。或いは、この保護回路は、製造中もＩＣ実装（又は組み込み）中もＥＳＤ破壊保護がなされるよう用いてもよい。この場合、回路部分の除去の必要はない。
【００４１】
保護回路７０は、第１放電ライン３０と第２放電ライン３２との間に第１放電パス７２と第２放電パス７４とを提供する。第１放電パス７２は、低インピーダンスを有し、ＩＣ実装（又は組み込み）中に２つの放電ライン３０，３２の結合をなす。第２放電パス７４は、高インピーダンスを有しており、当該装置の動作中に用いられる。これにより、低消費電力がもたらされる。
【００４２】
ブロック７６は、周辺回路の電源を表している。この電源は、高レベル電圧線７８、低レベル電圧線８０及び中間レベル電圧線８２を備えている。
【００４３】
第１放電パスは、第１トランジスタ８３を有し、第２放電パス７４は、直列接続された第２トランジスタ８４及び抵抗エレメント８６を有する。第２トランジスタ８４は、そのゲートに供給される中間電力レベル８２によってオン又はオフ駆動される。
【００４４】
ＩＣ実装（又は組み込み）の間、この電源はオフとされるので、線路７８，８０，８２には電圧が印加されない。この結果、第２トランジスタ８４はオフとされて放電パス７４を断とする。抵抗エレメント８６とトランジスタ８３は、ダイオード接続トランジスタとして有効に動作し、放電ライン３０，３２間の結合をなす。特に、第２放電ライン３２の電圧が増大し、又は第１放電ライン３０の電圧が下降した場合、トランジスタ８３は、当該放電ライン間の接続をなす。これにより、周辺回路の実装（組み込み）中のＥＳＤ保護がなされる。
【００４５】
当該装置の動作中は、電源７６がオンとされる。これにより、第２トランジスタ８４をオンとする作用が奏される。この結果、第１トランジスタ８３がオフとなるのに十分な程度に第１トランジスタ８３のゲート電圧が減ぜられ、放電パス７２を断とすることになる。これを達成するため、トランジスタ８４のオン抵抗を構成要素８６の抵抗よりもかなり低くしている。したがって、放電ライン３０，３２間の接続は高抵抗放電パス７４を介したものとなるので、保護回路７０の電力消費が大幅に減少する。
【００４６】
図７には、他の抵抗エレメント８８が示されており、これはオプションであるが電源７６がオフとなったときにトランジスタ８４がオフとなることを確実にする。
【００４７】
保護回路７０における全ての構成要素は、薄膜トランジスタを用いて実現可能である。特に、抵抗エレメント８６，８８は、単一又は複数のダイオード接続トランジスタとして形成可能であり、逆バイアス方向における設定可能な抵抗を担う。
【００４８】
上述においては、放電ライン３０，３２は、全ての行及び列導電体間において共有されるものとして示したが、これ以外にも、分離（又は独立）した行及び列放電線を設けてもよい。図８は、分離された行放電ライン９０，９２及び列放電ライン９４，９６が設けられた装置１０を示している。これらの放電デバイスは、上述したものと全く同様に動作する回路９８として概略的に表されている。但し、かかる分離した行及び列放電ラインを用いることによって、この放電回路は、当該装置の通常動作中に当該行及び列ラインに想定される特定電圧のために構成可能である。例えば、液晶表示装置の行ドライバは、その画素トランジスタの必要なオンオフ特性を呈するよう、行導電体に概ね＋２０Ｖないし−２０Ｖの電圧レベルを呈するのが普通である。これに対し、列ドライバは、列導電体の電圧に、わずか約５Ｖだけ電圧振幅を与えるのが普通である。
【００４９】
図８に示される例では、放電回路９８は行及び列導電体の各々の両端部に設けられる。これにより、個々の画素回路とこれに近い放電回路との間のパス長が短くなる。
【００５０】
行の一端における放電ライン９４，９６の対は、当該行の他端における放電ライン９４，９６の対に接続してもしなくてもよく、同様に、列の一端における放電ライン９０，９２の対も、当該列の他端における放電ラインの対に接続してもしなくてもよい。
【００５１】
上記例においては、放電デバイスを、単一のダイオード接続トランジスタとして表したが、各放電デバイス３４，３６を形成するのに複数のダイオード接続トランジスタを用いてもよいことは勿論である。
【００５２】
これまでは、特定の例として、放射線センサや液晶ディスプレイを述べたが、当業者にとっては周知であるのでこれらのタイプの装置の各々の細かい画素配置については詳しく触れていない。本発明は、いずれのアレイ装置の製造中においても破壊を防止するのに用いることが可能である。
【００５３】
当業者であれば、色々な変形例を見い出すことは可能である。
【図面の簡単な説明】
【図１】本発明による電子装置を示す図。
【図２】図１の装置における各行列導電体に連係づけられた第１及び第２放電デバイスの一例を示す図。
【図３】放電エレメントが共に接続された場合の図２の等価回路を示す図。
【図４】放電エレメントに対しどのような電圧が得られるかを示す図。
【図５】第１及び第２の放電エレメントを結合する第１の構成を示す図。
【図６】放電エレメントを結合する第２の構成を示す図。
【図７】放電エレメントを結合する想定される第３の構成を示す図。
【図８】本発明によるもう１つの例の電子装置を示す図。
【発明の属する技術分野】
本発明は、画素のアレイを有する電子機器の静電放電保護に関する。
【０００２】
【従来の技術】
静電放電（Ｅｌｅｃｔｒｏｓｔａｔｉｃ ｄｉｓｃｈａｒｇｅ：ＥＳＤ）破壊は、金属酸化物半導体（ＭＯＳ）構造体のような半導体装置の製造において生じてしまう、よく知られた現象である。特に、ＥＳＤ破壊は、ゲート絶縁層の破壊、閾値電圧の大幅なシフト及びトランジスタ電極間の大きな漏れ電流をもたらすことになる。
【０００３】
ＥＳＤ破壊は、画素形成される機器において画素スイッチング素子を担うもののような薄膜トランジスタ（ＴＦＴ）のアレイを用いた機器の製造において特有の問題であると認識されている。これらトランジスタのアレイは、例えばアクティブマトリクス液晶ディスプレイその他のアクティブマトリクス表示装置の他、放射線画像形成ディテクタのような検出アレイ機器にも用いられる。製造の間、大量の電荷が当該ＴＦＴのソース及びドレイン電極に形成されることがある。特に、当該アレイにおいて個々の画素をアドレス指定するのに用いられる行及び列導電体は、静電電荷を取り込みその後に当該ＴＦＴ電極に伝搬することを可能にする長い導電体とされている。
【０００４】
この静電電荷によって、ゲート絶縁層の破壊をもたらし、ゲート電極とソース電極との間又はゲート電極とドレイン電極との間の電圧差が生じ、もってＴＦＴの閾値電圧をシフトさせてしまうこともある。
【０００５】
かかるＥＳＤ破壊の問題は、ＴＦＴアレイデバイスに限らず、例えば薄膜ダイオードのような２端子デバイスその他の非線形デバイスなどの代替可能な種類のスイッチング素子を用いたアレイデバイスにも認識されるものである。
【０００６】
ＥＳＤ破壊を回避する必要性は広く認識されるものであり、種々のアプローチが幾つも開発されている。一例として、個々のＴＦＴのソースライン及びゲートラインの全てを共に結合する、当該ＴＦＴアレイを囲む短絡導線を用いるものがある。かかる短絡ラインは、ゲート及びソースラインと同時に製造されるので、当該製造工程中においてゲート及びソース電極を同電位に保つことになる。これにより、トランジスタの電極間において電圧差が生じるのを回避し、もってそのＴＦＴデバイス内のＥＳＤ破壊を防止している。
【０００７】
【発明が解決しようとする課題】
しかしながら、かかる短絡ラインは、当該スイッチングアレイを用いることができるようになる前に除去されなければならない。これには、切断処理が必要であり、通常はＴＦＴスイッチの検査後であって当該ＴＦＴアレイの周辺回路への接続前に行われる。このようにすると、追加の処理工程を招くとともに、周辺回路をＴＦＴアレイに接続する処理の間はＥＳＤ保護ができなくなってしまうことになる。
【０００８】
機器の動作中においても存在箇所をそのままとしたＥＳＤ破壊保護回路を提供することも知られている。このような回路は、通常、電圧差がある基準を超過したときに放電エレメントと行又は列ラインとの間に電荷が流れることを許容する。こうした回路の問題は、当該機器に見積もられる全電力のうちかなりの割合分を消費してしまう可能性がある、ということである。例えば、低電力アクティブマトリクスＬＣＤの用途においては、見積もられる全表示電力の５０％を超える電力をその保護回路が消費してしまう可能性がある。したがって、かかる回路は、ＴＦＴアレイの製造中の他に周辺回路の接続中にも保護をなすことができるが、容認できないほど多大な消費電力を、その製造された装置の動作中にかけてしまうことになる。
【０００９】
【課題を解決するための手段】
本発明によれば、各々がスイッチング素子を有し、基板上に行列配置にて設けられた画素アレイと、各画素をアドレス指定するための複数の行及び列アドレスラインとを有する電子装置であって、当該行及び列アドレスラインの各々は、第１放電デバイスを介して第１放電エレメントに接続され、第２放電デバイスを介して第２放電エレメントに接続され、前記第１放電デバイスは、前記アドレスラインが前記第１放電エレメントの電位を下回る電位にあるときに前記アドレスラインと前記第１放電エレメントとの間の電荷の通過を許容し、前記第２放電デバイスは、前記アドレスラインが前記第２放電エレメントの電位を上回る電位にあるときに前記アドレスラインと前記第２放電エレメントとの間の電荷の通過を許容する、電子装置が提供される。
【００１０】
各行及び列には、２つの放電エレメントが連係づけられている。その１つは、当該行又は列アドレスラインにおける電圧を上昇させる静電電荷を放電させるのに用いられ、他の１つは、当該行又は列アドレスラインにおける電圧を下降させる静電電荷を放電させるのに用いられる。製造された装置の動作中においてこの２つの放電エレメントに適正な電圧を供給することによって、放電デバイスが動作するのを回避することができる。特に、当該装置の動作中において、行及び列アドレスラインに供給される通常の全動作電圧に対し、放電デバイスの全てが逆バイアスされるよう当該放電エレメントに電圧が供給されることになる。
【００１１】
前記第１及び第２放電エレメントは、それぞれ、全ての行及び列がそれぞれの放電デバイスを介して接続される導電路を有するようにすることができる。これら２つのトラック（導電路）は画素アレイの周囲を囲むよう配されうる。
【００１２】
各放電デバイスは、少なくとも１つのダイオード接続トランジスタを有するものとすることができる。当該装置の製造の間、放電エレメントには外部電圧が供給されず、有効なダイオードのオン電圧を超えるのに十分な電圧のチャージをもたらす静電電荷がダイオード接続トランジスタの順方向バイアスを奏することになるので、一方又は他方の放電エレメントに電荷が放散することが可能となる。但し、当該装置の動作中は、ダイオード接続トランジスタが常に逆バイアスされるよう放電エレメントに電圧がかけられる。
【００１３】
したがって、第１の放電エレメントは、一方の低電圧を画素に供給するための電圧供給ラインに接続され、第２の放電エレメントは、他方の高電圧を画素に供給するための電圧供給ラインに接続されるのが好ましい。
【００１４】
当該装置の製造中は、かかる２つの放電エレメントを共通接続するのが好ましい。これは、第１放電エレメントと第２放電エレメントとの間の一時短絡回路によってなされ、製造された装置の動作前に切断するようにすることができる。或いは、第１放電エレメントと第２放電エレメントとの間にダイオードラダーを設けてもよい。このダイオードラダーは、供給電圧が放電エレメントに印加されたときに当該装置の動作中にダイオードラダーがその場所に残っていても少しの電力消費しか生じないような十分高い抵抗を有することになる。
【００１５】
他の代替例として、前記第１放電エレメントと前記第２放電エレメントとの間に保護回路を設けてもよく、前記保護回路は、前記第１放電エレメントと前記第２放電エレメントとの間に第１及び第２パスを形成し、各パスは、トランジスタを有し、前記第１及び第２放電エレメントに供給される外部電圧のない場合には、前記第１パスは、静電気保護をなし、前記第２パスにおける当該トランジスタは、オフとされるとともに、前記第１及び第２放電エレメントに供給される外部電圧がある場合には、前記第１パスにおける当該トランジスタはオフとされ、前記第２パスにおけるトランジスタが、オンとされるとともに、前記第１放電エレメントと前記第２放電エレメントとの間に高インピーダンスを形成する、装置としてもよい。
【００１６】
この保護回路は、外部電圧が印加されないときに２つの放電エレメント間に電荷が流れることを許容するが、外部電圧が印加されたときには２つの放電エレメント間に非常に高いインピーダンスを形成し、第１のパスにおけるトランジスタをオフにする。ここでも、その外部電圧は、当該装置に必要とされる最低駆動電圧（第１放電エレメントに接続されるもの）と、当該装置に必要とされる最高駆動電圧（第２放電エレメントに接続されるもの）とを有するものとすることができる。
【００１７】
特に、前記保護回路は、前記第１放電エレメントと前記第２放電エレメントとの間に第１トランジスタを有する第１のパスと、前記第１放電エレメントと前記第２放電エレメントとの間に直列の第２トランジスタ及び抵抗性要素を有する第２のパスと、を有し、前記第１トランジスタのゲートは、前記抵抗性要素と前記第２トランジスタとの間の結合部に接続され、前記第２トランジスタは、当該トランジスタがオン又はオフになることを可能とするゲート制御ラインを有するものとするのがよい。
【００１８】
この回路は、ゲート制御ラインに信号が供給されない場合に、第２トランジスタがオフとされ、第２トランジスタがオンとされたときに当該結合部の電圧が第１トランジスタをオフにするよう構成される。
【００１９】
本発明の装置の代表的なものとして液晶ディスプレイがある。
【００２０】
本発明は、ＴＦＴを含む画素を有する画素形成装置に特に有益であるが、例えば薄膜ダイオード素子などの２端子非線形デバイスのような代替可能な種類のスイッチングエレメントを用いたアレイ装置にも適用可能である。
【００２１】
【発明の実施の形態】
以下、本発明の具体例を添付図面に基づいて詳しく説明する。
【００２２】
なお、図は、概略的なものであって一律の尺度で描かれていない。図面を通して同等又は同様の部分を示すのに同一の符号を用いている。
【００２３】
図１は、行１４と列１６とに配列された画素１２のアレイを有する電子装置１０を示している。各行１４の画素は、共通の行導電体１８を共有し、各列１６の画素は、共通の列導電体２０を共有している。したがって、各画素１２は、行及び列導電体の独自の組み合わせに連係付けられ、個々の画素がアドレス指定されることを可能にしている。
【００２４】
図１に概略的に示されるように、各画素は、駆動トランジスタ２２及び画素電極２４を有する。各画素の駆動トランジスタ２２のゲートは、対応する行導電体１８に接続される。この態様において、行導電体１８に供給される信号は、当該画素トランジスタをオン又はオフすることを可能にする。画素トランジスタ２２がオンとされると、列導電体２０と画素電極２４との間に電流が流れることが可能となる。
【００２５】
上述した構造は、慣例的なものであり、色々なタイプの電子装置にこうした構造を採用することができる。例えば、かかる装置には、画素電極２４を液晶材料の層の一部分を変調するのに用いるアクティブマトリクス型液晶表示装置や、電気泳動表示装置又はトランジスタをＬＥＤ表示エレメントを通じる電流を制御するのに用いるアクティブマトリクス型ＬＥＤ表示装置などの他のアクティブマトリクス型表示装置が含まれる。或いは、当該装置には、画素電極２４がフォトダイオードその他の光感応部材の受光電極を有しうる放射線画像形成装置のような検出アレイ装置が含まれる。それぞれの例において、各画素がキャパシタなどの付加的な構成要素を有するものとしてよく、図１に示したものは概略的なものに過ぎない。
【００２６】
本発明は、トランジスタ、特に薄膜トランジスタのような能動型のスイッチング素子のアレイが共通の基板に作られる全てのタイプの装置に関連する。この理由として、各画素１２の各々がトランジスタ２２及び電極２４として単純に表されるが、他の種類のスイッチングエレメントも用いることができることを認識すべきであるからである。
【００２７】
上述したように、このタイプのアレイ装置の製造においては、静電電荷が行及び列導電体１８，２０に蓄積ないし発生することが可能となるときに問題が生じる。これは、かかる電荷がトランジスタ２２を形成する層に破壊を引き起こすことがあるからである。
【００２８】
本発明によれば、各行及び列導電体１８，２０は、画素アレイの周囲を取り囲んで延びる導電性ラインの形態の２つの放電エレメント３０，３２に結合される。行及び列導電体は、それぞれ、第１放電デバイス３４を介して第１放電ライン３０に結合され、第２放電デバイス３６を介して第２放電ライン３２に結合される。
【００２９】
各放電デバイス３４，３６は、ダイオードの様な特性を呈し、したがって行又は列導電体１８，２０とこれに対応する放電ライン３０，３２との間の電圧がターンオン閾値を超えたときに電荷の導通を可能とする。
【００３０】
図２は、図１において丸で囲んだ領域３８をより詳しく示している。同じ回路が各行及び列導電体と関連付けられている。
【００３１】
図示のように、第１放電デバイス３４は、画素トランジスタ２２に必要とされるようなものと同じ処理工程を用いて形成される薄膜トランジスタ４０を有する。トランジスタ４０のドレインは、第１放電ライン３０に接続され、ソースは行導電体１８に接続される。このドレインは、ゲートに結合されており、ダイオードと同様の動作特性を呈するようにされている。換言すれば、ドレインの電圧がソースの電圧を十分上回るレベルである場合に、トランジスタ４０は導通する。この態様において、第１放電デバイス３４は、行導電体１８が第１放電ライン３０の電位を十分下回る電位すなわち少なくとも当該ダイオード接続トランジスタのターンオン電圧だけ下がった電位にあるときに導通する。第２放電デバイス３６も、そのゲート及びドレインが共通結合されたトランジスタ４２を有する。この第２トランジスタは、行導電体１８が第２放電ライン３２の電位より十分に高い電位にあるときに導通する。図２は、ダイオード接続トランジスタをダイオード４４として表す等価回路も示している。
【００３２】
個々の行又は列導電体１８，２０に静電電荷が蓄積ないし発生すると、当該導電体の電位が（その他の行及び列導電体の電位に対し）チャージされ、ライン３０，３２の一方へその過剰な電荷が放散又は消散するよう放電デバイスのうちの一方が導通することになる。ライン３０，３２間においては、行及び列導電体１８，２０の電圧は変化するので、当該２つのライン３０，３２の電圧が簡単に浮遊することを回避するために、所定の形態の結合が必要とされる。
【００３３】
１つの実現例として、２つの放電ライン３０，３２を電気的に接続するものがある。これは、図３に示される等価回路を呈する。この場合、行導電体１８の電圧変化は、他の行及び列に対応する放電デバイス３４，３６が導通するので共有放電ライン４５により単純に追従せず、当該共有放電ライン４５は、常に、全ての行及び列導電体１８，２０における平均電圧に近い電圧に保つことになる。但し、図３に示されるような単一の放電ライン４５の使用により、当該装置の使用時に高い消費電力を招来することになる。特に、行及び列導電体１８，２０における電圧は、それぞれ画素トランジスタ２２の最大ゲート電圧と最小ゲート電圧との間及び最大ソース電圧と最小ソース電圧との間で変化することになる。この結果、画素の通常動作によって、放電デバイスに幾分かの電流が流れ、無駄な電力消費が伴うことになる。
【００３４】
本発明は、当該アレイの製造中においてＥＳＤ破壊保護がなされることを可能とするだけでなく、当該装置の使用中には当該保護回路の電力消費を格段に減らすことも可能とするものである。これを達成するため、放電ライン３０は、当該装置の動作中において行及び列導電体１８，２０に想定される最低画素トランジスタゲート（行）又はドレイン（列）電圧以下の電圧に駆動される。第２放電ライン３２は、最大ゲート又はソース電圧以上の電圧に駆動される。結果として、当該装置の動作中の行及び列導電体の通常の電圧変化は、放電デバイス３４，３６のどちらもオンとするのに十分なものとはならず、（漏れ電流に起因すること以外は）電力消費を省くことになる。
【００３５】
１つの実現形態として、周辺ＩＣ（行及び列アドレス回路）を駆動する最大及び最小電力線路信号を当該２つの放電ラインに供給する、という簡単なものがある。図４に示されるように、周辺ＩＣ５０は、高電力線５２と低電力線５４とにより駆動され、これらの電圧は、放電ライン３０，３２へ接続するための出力５６，５８として回路５０により供給される。或いは、周辺ＩＣ５０自体が電圧出力５６，５８を発生するものとしてもよい。
【００３６】
上述したように、放電ライン３０，３２は、当該アレイの製造中においてＥＳＤ保護を改善するよう共通接続するのが望ましいが、かかる接続は、当該装置が用いられようとするときには存続しておかない方がよい。
【００３７】
図５に示したように、一時的短絡回路６０は、放電ライン３０，３２間に設けられ、この２つの放電ラインを共に結合するトラック（導電路）として構成されるようにしてもよい。このトラックは、図５に示した破線６４に沿って製造後に除去されるべき当該基板の領域６２に延びるものとすることができる。これにより、トランジスタアレイの製造中に短絡回路が設けられるが、この短絡回路は当該装置を動作させようとする前には切断させられる。
【００３８】
基板の部分を物理的に除去する必要性を回避するため、２つの放電ライン３０，３２を、図６に示されるようにダイオード接続ＴＦＴラダー（梯子型ダイオード接続ＴＦＴ）を用いて共に接続してもよい。これは、動作中にそこに流れる電流を最小限に留めるように構成されるものであり、これにより除去の必要性がなくなる。かかるラダーに流れる電流量を最小化するため、各トランジスタの幅対長さの比（縦横比）や直列接続のデバイス数が特定セットの放電ラインについて選定される。
【００３９】
一時的短絡回路の使用に当たっての１つの問題は、その短絡回路が一但除去されると、もはや有効に働かなくなる、という点である。通常は、製造処理後ではあるが周辺回路の当該アレイへの接続前に短絡回路が除去されることになる。したがって、製造処理中にＥＳＤ保護はなされるものの、ＩＣ実装（又は組み込み）中は依然として破壊が生じる可能性がある。
【００４０】
図７は、放電ライン３０，３２間に設けられた追加の保護回路７０を示しており、画素アレイと一体的に形成される。或いは、この回路はＩＣの実装（又は組み込み）前に独立して作られ当該画素アレイに付属されるものとしてもよい。この保護回路は、一時的短絡回路６０が除去された後のＩＣ実装（又は組み込み）中に保護をなすよう当該短絡回路を補助するために用いることができる。或いは、この保護回路は、製造中もＩＣ実装（又は組み込み）中もＥＳＤ破壊保護がなされるよう用いてもよい。この場合、回路部分の除去の必要はない。
【００４１】
保護回路７０は、第１放電ライン３０と第２放電ライン３２との間に第１放電パス７２と第２放電パス７４とを提供する。第１放電パス７２は、低インピーダンスを有し、ＩＣ実装（又は組み込み）中に２つの放電ライン３０，３２の結合をなす。第２放電パス７４は、高インピーダンスを有しており、当該装置の動作中に用いられる。これにより、低消費電力がもたらされる。
【００４２】
ブロック７６は、周辺回路の電源を表している。この電源は、高レベル電圧線７８、低レベル電圧線８０及び中間レベル電圧線８２を備えている。
【００４３】
第１放電パスは、第１トランジスタ８３を有し、第２放電パス７４は、直列接続された第２トランジスタ８４及び抵抗エレメント８６を有する。第２トランジスタ８４は、そのゲートに供給される中間電力レベル８２によってオン又はオフ駆動される。
【００４４】
ＩＣ実装（又は組み込み）の間、この電源はオフとされるので、線路７８，８０，８２には電圧が印加されない。この結果、第２トランジスタ８４はオフとされて放電パス７４を断とする。抵抗エレメント８６とトランジスタ８３は、ダイオード接続トランジスタとして有効に動作し、放電ライン３０，３２間の結合をなす。特に、第２放電ライン３２の電圧が増大し、又は第１放電ライン３０の電圧が下降した場合、トランジスタ８３は、当該放電ライン間の接続をなす。これにより、周辺回路の実装（組み込み）中のＥＳＤ保護がなされる。
【００４５】
当該装置の動作中は、電源７６がオンとされる。これにより、第２トランジスタ８４をオンとする作用が奏される。この結果、第１トランジスタ８３がオフとなるのに十分な程度に第１トランジスタ８３のゲート電圧が減ぜられ、放電パス７２を断とすることになる。これを達成するため、トランジスタ８４のオン抵抗を構成要素８６の抵抗よりもかなり低くしている。したがって、放電ライン３０，３２間の接続は高抵抗放電パス７４を介したものとなるので、保護回路７０の電力消費が大幅に減少する。
【００４６】
図７には、他の抵抗エレメント８８が示されており、これはオプションであるが電源７６がオフとなったときにトランジスタ８４がオフとなることを確実にする。
【００４７】
保護回路７０における全ての構成要素は、薄膜トランジスタを用いて実現可能である。特に、抵抗エレメント８６，８８は、単一又は複数のダイオード接続トランジスタとして形成可能であり、逆バイアス方向における設定可能な抵抗を担う。
【００４８】
上述においては、放電ライン３０，３２は、全ての行及び列導電体間において共有されるものとして示したが、これ以外にも、分離（又は独立）した行及び列放電線を設けてもよい。図８は、分離された行放電ライン９０，９２及び列放電ライン９４，９６が設けられた装置１０を示している。これらの放電デバイスは、上述したものと全く同様に動作する回路９８として概略的に表されている。但し、かかる分離した行及び列放電ラインを用いることによって、この放電回路は、当該装置の通常動作中に当該行及び列ラインに想定される特定電圧のために構成可能である。例えば、液晶表示装置の行ドライバは、その画素トランジスタの必要なオンオフ特性を呈するよう、行導電体に概ね＋２０Ｖないし−２０Ｖの電圧レベルを呈するのが普通である。これに対し、列ドライバは、列導電体の電圧に、わずか約５Ｖだけ電圧振幅を与えるのが普通である。
【００４９】
図８に示される例では、放電回路９８は行及び列導電体の各々の両端部に設けられる。これにより、個々の画素回路とこれに近い放電回路との間のパス長が短くなる。
【００５０】
行の一端における放電ライン９４，９６の対は、当該行の他端における放電ライン９４，９６の対に接続してもしなくてもよく、同様に、列の一端における放電ライン９０，９２の対も、当該列の他端における放電ラインの対に接続してもしなくてもよい。
【００５１】
上記例においては、放電デバイスを、単一のダイオード接続トランジスタとして表したが、各放電デバイス３４，３６を形成するのに複数のダイオード接続トランジスタを用いてもよいことは勿論である。
【００５２】
これまでは、特定の例として、放射線センサや液晶ディスプレイを述べたが、当業者にとっては周知であるのでこれらのタイプの装置の各々の細かい画素配置については詳しく触れていない。本発明は、いずれのアレイ装置の製造中においても破壊を防止するのに用いることが可能である。
【００５３】
当業者であれば、色々な変形例を見い出すことは可能である。
【図面の簡単な説明】
【図１】本発明による電子装置を示す図。
【図２】図１の装置における各行列導電体に連係づけられた第１及び第２放電デバイスの一例を示す図。
【図３】放電エレメントが共に接続された場合の図２の等価回路を示す図。
【図４】放電エレメントに対しどのような電圧が得られるかを示す図。
【図５】第１及び第２の放電エレメントを結合する第１の構成を示す図。
【図６】放電エレメントを結合する第２の構成を示す図。
【図７】放電エレメントを結合する想定される第３の構成を示す図。
【図８】本発明によるもう１つの例の電子装置を示す図。
Claims (17)
- 各々がスイッチング素子を有し基板上に行列配置にて設けられた画素のアレイと、各画素をアドレス指定するための複数の行及び列アドレスラインとを有する電子装置であって、
当該行及び列アドレスラインの各々は、第１放電デバイスを介して第１放電エレメントに接続され、第２放電デバイスを介して第２放電エレメントに接続され、
前記第１放電デバイスは、前記アドレスラインが前記第１放電エレメントの電位を下回る電位にあるときに前記アドレスラインと前記第１放電エレメントとの間の電荷の通過を許容し、
前記第２放電デバイスは、前記アドレスラインが前記第２放電エレメントの電位を上回る電位にあるときに前記アドレスラインと前記第２放電エレメントとの間の電荷の通過を許容する、
電子装置。 - 請求項１に記載の装置であって、前記第１放電エレメントは、全ての行及び列がそれぞれの第１放電デバイスを介して接続される導電路を有する、電子装置。
- 請求項２に記載の装置であって、前記導電路は、前記画素アレイの周辺近傍に配されている、電子装置。
- 請求項１ないし３のうちいずれか１つに記載の装置であって、前記第２放電エレメントは、全ての行及び列がそれぞれの第２放電デバイスを介して接続される導電路を有する、電子装置。
- 請求項４に記載の装置であって、前記導電路は、前記画素アレイの周辺近傍に配されている、電子装置。
- 請求項１に記載の装置であって、各行アドレスラインは、第１放電デバイスを介して第１放電エレメントに、第２放電デバイスを介して第２放電エレメントに接続され、各列アドレスラインは、第１放電デバイスを介して第３放電エレメントに、第２放電デバイスを介して第４放電エレメントに接続されている、電子装置。
- 請求項６に記載の装置であって、前記第１及び第２放電エレメントは、全ての行がそれぞれの放電デバイスを介して接続される導電路を有し、前記第３及び第４放電エレメントは、全ての列がそれぞれの放電デバイスを介して接続される導電路を有する、電子装置。
- 請求項１ないし７のうちいずれか１つに記載の装置であって、各放電デバイスは、少なくとも１つのダイオード接続トランジスタを有する、電子装置。
- 請求項１ないし８のうちいずれか１つに記載の装置であって、前記第１放電エレメントは、前記画素に第１の電圧を供給するための電圧供給ラインに接続され、前記第２放電エレメントは、前記画素に第２の電圧を供給するための電圧供給ラインと接続されている、電子装置。
- 請求項１ないし９のうちいずれか１つに記載の装置であって、前記第１放電エレメントと前記第２放電エレメントとの間にダイオードラダーが設けられている、電子装置。
- 請求項１ないし９のうちいずれか１つに記載の装置であって、前記第１放電エレメントと第２放電エレメントとの間に一時的短絡回路が設けられている、電子装置。
- 請求項１ないし１１のうちいずれか１つに記載の装置であって、前記第１放電エレメントと前記第２放電エレメントとの間に保護回路が設けられ、前記保護回路は、前記第１放電エレメントと前記第２放電エレメントとの間に第１及び第２パスを形成し、各パスは、トランジスタを有し、
前記第１及び第２放電エレメントに供給される外部電圧のない場合には、前記第１パスは、静電気保護をなし、前記第２パスにおける当該トランジスタは、オフとされるとともに、前記第１及び第２放電エレメントに供給される外部電圧がある場合には、前記第１パスにおける当該トランジスタはオフとされ、前記第２パスにおけるトランジスタが、オンとされるとともに、前記第１放電エレメントと前記第２放電エレメントとの間に高インピーダンスを形成する、
電子装置。 - 請求項１２に記載の装置であって、前記保護回路は、第１の外部低電圧を前記第１放電エレメントに接続する第１の接続部と、第２の高電圧を第２放電エレメントに接続する第２の接続部とをさらに有する、電子装置。
- 請求項１ないし１１のうちいずれか１つに記載の装置であって、保護回路が前記第１放電エレメントと前記第２放電エレメントとの間に設けられ、前記保護回路は、
前記第１放電エレメントと前記第２放電エレメントとの間に第１トランジスタを有する第１のパスと、
前記第１放電エレメントと前記第２放電エレメントとの間に直列の第２トランジスタ及び抵抗性要素を有する第２のパスと、
を有し、
前記第１トランジスタのゲートは、前記抵抗要素と前記第２トランジスタとの間の結合部に接続され、前記第２トランジスタは、当該トランジスタがオン又はオフになることを可能とするゲート制御ラインを有する、
電子装置。 - 請求項１４に記載の装置であって、ゲート制御ラインに供給される信号がない場合、前記第２トランジスタは、オフとされ、前記第２トランジスタがオンとされた場合には、前記結合部における電圧が前記第１トランジスタをオフとするものとされる、電子装置。
- 請求項１ないし１５のうちいずれか１つに記載の装置であって、液晶ディスプレイを有する電子装置。
- 請求項１ないし１６のうちいずれか１つに記載の装置であって、前記画素のスイッチングエレメントは、薄膜トランジスタを有する、電子装置。
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