JP2020161678A - 撮像パネル及び撮像パネル用基板 - Google Patents

撮像パネル及び撮像パネル用基板 Download PDF

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弘幸 森脇
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章敬 久保田
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Abstract

【課題】撮像パネルの製造過程及び製造後において静電破壊が生じにくい技術を提供する。
【解決手段】撮像パネル１は、基板上に形成された複数のゲート線と複数のデータ線１０とで規定される複数の画素に複数の光電変換素子を備える。また、撮像パネル１は、複数の画素で規定される画素領域の外側に、複数のデータ線１０と接続された複数の第１非線形素子１６１ａ、複数のデータ線１０のそれぞれに接続された複数の第１保護配線１６１ｂと、複数の第１非線形素子１６１ｂと接続された第１共通配線１７ａとを備える。各第１非線形素子１６１ａは、当該第１非線形素子１６１ａが接続されたデータ線１０と第１共通配線１７ａとの間に逆バイアス状態で接続される。各第１保護配線１６１ｂは基板の端部まで形成されている。
【選択図】図４Ａ

Description

本発明は、撮像パネル及び撮像パネル用基板に関する。
下記特許文献１には、固体撮像装置を静電気から保護する技術が開示されている。この固体撮像装置は、走査線、データ線、バイアス線、高電位線、第１静電保護回路、及び第２静電保護回路とを有する。高電位線、第１静電保護回路、及び第２静電保護回路は撮像領域の外側に配置されている。第１静電保護回路は走査線に対して設けられ、第２静電保護回路はデータ線に対して設けられている。高電位線は、データ線よりも高い電位が印加される。第２静電保護回路は、データ線とバイアス線との間に逆バイアス状態で接続された非線形素子と、データ線と高電位線との間に逆バイアス状態で接続された非線形素子とを有する。この固体撮像装置は、第２静電保護回路の非線形素子が逆バイアス状態となるように、バイアス線と高電位線に電圧が印加されているため、データ線からのリーク電流を低減し得る。
特開２００９−２９０１７１号公報
上述した固体撮像装置を製造する過程では、バイアス線や高電位線の電位が定まっていない状態が生じ得る。この場合、第２静電保護回路の非線形素子はバイアス線や高電位線の電位に応じて順バイアスや逆バイアスとなる。製造過程において第２静電保護回路の非線形素子が逆バイアス状態であるときに、データ線に静電気が入り込むと、第２静電保護回路を介して静電気を逃がすことができず、データ線が静電破壊される場合がある。
本発明は、撮像パネルの製造過程及び製造後においてデータ線の静電破壊が生じにくい技術を提供することを目的とする。
上記課題に鑑みてなされた撮像パネルは、基板と、前記基板上に配置された複数のゲート線と、前記複数のゲート線に交差する複数のデータ線と、前記複数のゲート線と前記複数のデータ線とで規定される複数の画素に設けられた複数の光電変換素子と、前記基板上において、前記複数の画素で規定される画素領域の外側に配置され、前記複数のデータ線のそれぞれと接続された複数の第１非線形素子と、前記基板上における前記画素領域の外側に配置され、前記複数のデータ線のそれぞれと、その一端が接続された複数の第１保護配線と、前記複数の第１非線形素子と接続された第１共通配線と、を備え、前記複数の第１非線形素子のそれぞれは、当該第１非線形素子が接続されたデータ線と前記第１共通配線との間において逆バイアス状態で接続され、前記複数の第１保護配線の他端は前記基板の端部まで形成されている。
上記構成によれば、撮像パネルにおけるデータ線の静電破壊が生じにくい。
図１は、第１実施形態における撮像パネルの概略構成を示す平面図である。 図２は、図１に示す撮像パネルにおける画素の等価回路図である。 図３Ａは、図１に示す一の端子領域における構成を示す模式図ある。 図３Ｂは、図３Ａとは異なる他の端子領域における構成を示す模式図である。 図４Ａは、図１に示す一の端子領域と保護回路領域の一部の概略構成を示す平面図である。 図４Ｂは、図４Ａと異なる他の端子領域と保護回路領域の一部の概略構成を示す平面図である。 図５は、第２実施形態における撮像パネルの一部であって、一の端子領域及び保護回路領域の構成例を示す平面図である。 図６は、第３実施形態における撮像パネルの一部であって、一の端子領域及び保護回路領域の構成例を示す平面図である。 図７は、第４実施形態における撮像パネル用基板の概略構成を示す平面図である。 図８は、図７に示す太破線枠Ｓの部分を拡大した平面図である。 図９は、第５実施形態における撮像パネル用基板の一部を示す平面図である。 図１０は、第５実施形態における撮像パネル用基板に第２実施形態の撮像パネル領域の構成を適用した場合の平面図である。 図１１は、第６実施形態における撮像パネル用基板の一部を示す平面図である。 図１２は、第７実施形態における撮像パネル用基板の一部を示す平面図である。 図１３Ａは、第８実施形態において、データ線に接続された非線形素子をＴＦＴで構成する場合の等価回路図である。 図１３Ｂは、第８実施形態において、ゲート線に接続された非線形素子をＴＦＴで構成する場合の等価回路図である。 図１４Ａは、第８実施形態における撮像パネル用基板における画素の一部領域Ａ１と、撮像領域の外側の一部領域Ａ２の製造工程を示す断面図であって、領域Ａ１にゲート電極、領域Ａ２に第１保護配線が形成された状態を示す断面図である。 図１４Ｂは、図１４Ａに示す基板上に無機絶縁膜を形成した状態を示す断面図である。 図１４Ｃは、図１４Ｂに示す基板上において、領域Ａ１に酸化物半導体を形成した状態を示す断面図である。 図１４Ｄは、図１４Ｃに示す基板上において、領域Ａ１にソース・ドレインを形成し、領域Ａ２に共通配線を形成した状態を示す断面図である。 図１４Ｅは、図１４Ｄに示す基板上において、領域Ａ１及びＡ２に無機絶縁膜を形成した状態を示す断面図である。 図１４Ｆは、図１４Ｅに示す基板上において、領域Ａ１に下部電極と中継電極とを形成した状態を示す断面図である。 図１４Ｇは、図１４Ｆに示す基板上において、領域Ａ１に半導体層と上部電極とを形成し、領域Ａ２に半導体層を形成した状態を示す断面図である。 図１４Ｈは、図１４Ｇに示す基板上において、領域Ａ１とＡ２の半導体層をパターニングし、領域Ａ１に光電変換層を形成した状態を示す断面図である。 図１４Ｉは、図１４Ｈに示す基板上において、領域Ａ１とＡ２に無機絶縁膜を形成した状態を示す断面図である。 図１４Ｊは、図１４Ｉに示す基板上において、領域Ａ１とＡ２に平坦化膜を形成した状態を示す断面図である。 図１４Ｋは、図１４Ｊに示す基板上において、領域Ａ１にバイアス配線とデータ線とを形成した状態を示す断面図である。 図１４Ｌは、図１４Ｋに示す基板上において、領域Ａ１とＡ２に無機絶縁膜と保護膜とを形成した状態を示す断面図である。 図１５は、第９実施形態における撮像パネル用基板の一部の概略構成を示す平面図である。 図１６は、図１５におけるＡ−Ａ線の概略断面図である。 図１７は、変形例（５）における撮像パネル用基板の一部を示す平面図である。
以下、図面を参照し、本発明の実施の形態を詳しく説明する。図中同一又は相当部分には同一符号を付してその説明は繰り返さない。
［第１実施形態］
（構成）
図１は、本実施形態における撮像パネルの概略構成を示す平面図である。撮像パネル１は、Ｘ線の撮像用パネルである。なお、この図では図示を省略しているが、撮像パネル１には、Ｘ線が照射される面側に被写体を透過したＸ線を蛍光（シンチレーション光）に変換するためのシンチレータが設けられる。撮像パネル１は、シンチレーション光を電荷に変換して出力する。以下、撮像パネル１の構成について具体的に説明する。
撮像パネル１は、複数のデータ線１０と、複数のデータ線１０と交差する複数のゲート線１１とを有し、データ線１０とゲート線１１とで囲まれた領域（以下、画素）からなる撮像領域Ｒａを有する。
撮像領域Ｒａの内側には、撮像領域Ｒａを囲うようにバイアス配線１３が配置されている。また、この図では図示を省略しているが、各画素には、バイアス配線１３から引き出されたバイアス配線（以下、分岐バイアス配線）が設けられている。
撮像領域Ｒａの外側の領域のうち、データ線１０の一方の端部側の領域には、複数の端子タブ１５０ａが配列された端子領域１５ａと、保護回路領域１６ａとが設けられている。また、撮像領域Ｒａの外側の領域のうち、ゲート線１１の一方の端部側の領域には、複数の端子タブ１５０ｂが配列された端子領域１５ｂと、保護回路領域１６ｂとが設けられている。これら各領域の詳細は後述するものとする。
ここで、撮像領域Ｒａにおける画素の構成について説明する。図２は、画素の構成を示す等価回路図である。図２に示すように、画素Ｐは、ＴＦＴ（Thin Film Transistor）２１と光電変換素子２２とを有する。
光電変換素子２２は、ＰＩＮフォトダイオードと、一対の電極（カソード電極、アノード電極）とを有する。ＴＦＴ２１のソースはデータ線１０と接続され、ＴＦＴ２１のドレインは、光電変換素子２２のカソード電極と接続される。光電変換素子２２のアノード電極は、図示しない絶縁膜に設けられたコンタクトホールを介して分岐バイアス配線１３１と接続される。
この例では、分岐バイアス配線１３１は、データ線１０と平行に配置された主配線と主配線から分岐した副配線とで構成され、副配線に光電変換素子２２のアノード電極が接続されている。なお、分岐バイアス配線１３１の主配線はゲート線１１と平行に設けられていてもよい。また、分岐バイアス配線１３１はスリット状に設けられていてもよい。
なお、図１等では図示されていないが、撮像パネル１は、ゲート線１１を走査する駆動回路と、シンチレーション光を光電変換素子２２で変換した電荷をデータ線１０から読み出す読出回路とが接続される。読出回路は、データ線１０に所定の電圧を印加する。駆動回路によって走査されたゲート線１１と接続されたＴＦＴ２１がオン状態になると、当該ＴＦＴ２１が設けられた画素の光電変換素子２２でシンチレーション光を変換した電荷に応じた電気信号がデータ線１０を介して読出回路に出力される。
次に、本実施形態における端子領域１５ａ、１５ｂ、及び保護回路領域１６ａ、１６ｂについて説明する。
図３Ａは、端子領域１５ａにおける一の端子タブ１５０ａの構成を示す模式図であり、図３Ｂは、端子領域１５ｂにおける一の端子タブ１５０ｂの構成を示す模式図である。
図３Ａに示すように、端子タブ１５０ａには、所定数のデータ用端子１５１とバイアス用端子１５２とがＸ軸方向に配列されている。データ用端子１５１は、対応する一のデータ線１０と接続され、バイアス用端子１５２はバイアス配線１３と接続されている。
図３Ｂに示すように、端子タブ１５０ｂには、所定数のゲート用端子１５３がＹ軸方向に配列されている。ゲート用端子１５３は、対応する一のゲート線１１と接続されている。
図４Ａは、端子領域１５ａと保護回路領域１６ａの一部の概略構成を示す平面図である。また、図４Ｂは、端子領域１５ｂと保護回路領域１６ｂの一部の概略構成を示す平面図である。
図４Ａに示すように、保護回路領域１６ａには、保護回路としてデータ用端子１５１ごとに設けられた複数の非線形素子１６１ａ及び複数の第１保護配線１６１ｂと、共通配線１７ａとが配置されている。
非線形素子１６１ａは、例えばダイオードやＴＦＴ等で構成される。非線形素子１６１ａのアノードは、共通配線１７ａと接続され、各非線形素子１６１ａのカソードは、対応するデータ用端子１５１と接続されている。
第１保護配線１６１ｂは、一のデータ用端子１５１と、当該データ用端子１５１に対応する非線形素子１６１ａのカソードとの間に接続されている。この例において、第１保護配線１６１ｂは、ＴＦＴ２１のゲートと同じ材料で構成されている。第１保護配線１６１ｂは、共通配線１７ａと絶縁膜（図示略）を介して交差し、撮像パネル１の端部まで延伸している。つまり、第１保護配線１６１ｂにおいて、データ用端子１５１及び非線形素子１６１ａと接続されていない端部１６１ｂ＿ｅは大気に曝されている。
また、図４Ａに示すように、バイアス用端子１５２は、バイアス配線１３と共通配線１７ａとの間に接続されている。バイアス配線１３には、光電変換素子２２に対して逆バイアスとなるバイアス電圧が印加される。
撮像時において、バイアス配線１３にはバイアス電圧（例えば−６Ｖ）が印加され、データ線１０にはデータ電圧（例えば１Ｖ）が印加される。共通配線１７ａは、バイアス用端子１５２にバイアス電圧が印加された場合、バイアス用端子と同等の電位を有する。
このとき、非線形素子１６１ａは逆バイアス状態である。そのため、データ線１０に負の静電気が入り込んだ場合、非線形素子１６１ａは順バイアス状態となり、共通配線１７ａとデータ用端子１５１との間が導通する。そして、データ線１０に入り込んだ負の静電気は共通配線１７ａからの正電荷によって打ち消されるので、データ線１０は静電破壊されにくい。
一方、データ線１０に正の静電気が入り込んだ場合、非線形素子１６１ａは逆バイアス状態であり、この状態において、共通配線１７ａとデータ用端子１５１との間は導通しない。そのため、第１保護配線１６１ｂが設けられていない場合、静電気を逃がすことができず、データ線１０が静電破壊される可能性がある。本実施形態では、正負どちらの静電気であっても、過度に大きな静電気が入り込んだ場合には、第１保護配線１６１ｂに静電気が流れる。第１保護配線１６１ｂの端部１６１ｂ＿ｅは大気に曝されており、第１保護配線１６１ｂの端部１６１ｂ＿ｅと大気との間には仮想的なコンデンサが形成されている。静電気による電荷量は比較的大きいため、第１保護配線１６１ｂに流れた電荷は、第１保護配線１６１ｂの端部１６１ｂ＿ｅから大気中へある程度放出される。よって、正負どちらの静電気がデータ線１０に入り込んでも、第１保護配線１６１ｂが設けられていない場合と比べ、データ線１０が静電破壊されにくくなる。
なお、撮像時において、光電変換素子２２でシンチレーション光を変換した電荷はデータ線１０から第１保護配線１６１ｂにも流れる。撮像時にデータ線１０にかかる電圧は静電気と比べて小さいため、第１保護配線１６１ｂの端部１６１ｂ＿ｅから大気中に電荷が放出されない。そのため、この場合には、第１保護配線１６１ｂはデータ線１０と略等電位となり、撮像結果に殆ど影響しない。
次に、保護回路領域１６ｂについて説明する。図４Ｂに示すように、保護回路領域１６ｂは、ゲート用端子１５３ごとに複数の保護回路１６０と共通配線１７ｂとＧＮＤ端子１７１ｂとが配列されている。
保護回路１６０は、例えばダイオードやＴＦＴ等で構成された２つの非線形素子（１６０１、１６０２）を含む。非線形素子１６０１は、アノードがゲート用端子１５３と接続され、カソードが共通配線１７ｂと接続される。非線形素子１６０２は、アノードが共通配線１７ｂと接続され、カソードがゲート用端子１５３と接続されている。
共通配線１７ｂは、ＧＮＤ端子１７１ｂと接続されている。ＧＮＤ端子１７１ｂは、所定の基準電圧（例えば１Ｖ未満）が撮像パネル１の外部より供給される。
ゲート線１１が走査される際、ゲート線１１には走査電圧として例えば＋２０Ｖの電圧が上述した駆動回路（図示略）によって印加される。一方、ゲート線１１が走査されていないとき、共通配線１７ｂよりも低い、例えば−１０Ｖ程度の電圧が駆動回路（図示略）からゲート線１１に印加される。
ゲート線１１の非走査時において、非線形素子１６０１は逆バイアス状態であり、非線形素子１６０２は順バイアス状態となる。一方、ゲート線１１の走査時において、非線形素子１６０１は順バイアス状態となり、非線形素子１６０２は逆バイアス状態となる。つまり、ゲート線１１の非走査時と走査時のいずれにおいても、非線形素子１６０１と非線形素子１６０２のいずれか一方は順バイアス状態となり、共通配線１７ｂとゲート線１１との間は導通する。
ゲート線１１の非走査時において、ゲート線１１から共通配線１７ｂの電位より大きい静電気が入り込んだ場合、当該ゲート線１１に接続された非線形素子１６０１は順バイアス状態、非線形素子１６０２は逆バイアス状態となる。このとき、他の非線形素子１６０２は順バイアス状態であるため、共通配線１７ｂと他のゲート線１１に静電気が分散され、ゲート線１１の静電破壊が生じにくい。また、ゲート線１１の非走査時において、ゲート線１１から共通配線１７ｂの電位より小さい静電気が入り込んだとしても、全ての非線形素子１６０１は逆バイアス、全ての非線形素子１６０２は順バイアスとなる。そのため、共通配線１７ｂから非線形素子１６０２を介してゲート線１１に正電荷が流れ込み、ゲート線１１に入り込んだ静電気が打ち消され、ゲート線１１の静電破壊が生じにくい。
上述した第１実施形態では、共通配線１７ａにバイアス用端子１５２が接続されているが、バイアス用端子１５２に替えて、ＧＮＤ端子１７１と同様の基準電位を有するグランド（ＧＮＤ）端子が共通配線１７ａに接続されてもよい。このように構成しても、データ線１０にデータ電圧（例えば１Ｖ程度）が印加されている状態において、非線形素子１６１ａは逆バイアス状態となる。そのため、データ線１０に負の静電気が入り込んだ場合、非線形素子１６１ａは順バイアス状態となる。そして、共通配線１７ａから非線形素子１６１ａを介してデータ線１０に正電荷が流れ込み静電気が打ち消されるため、データ線１０の静電破壊が生じにくい。なお、正の静電気がデータ線１０に入り込んだ場合には、上述したように、第１保護配線１６１ｂを介して大気中に静電気の電荷がある程度放出され、正の静電気によるデータ線１０の静電破壊も生じにくい。
［第２実施形態］
上述した第１実施形態では、バイアス用端子１５２と共通配線１７ａとが直接接続されているため、バイアス配線１３に静電気が入り込んだ場合、バイアス配線１３が静電破壊される可能性がある。本実施形態では、データ線１０及びゲート線１１だけでなく、バイアス配線１３も静電破壊されにくい構成について説明する。
図５は、本実施形態における撮像パネル１Ａの端子領域１５ａ及び保護回路領域１６ａの構成例を示す平面図である。図５において、第１実施形態と同様の構成には第１実施形態と同じ符号が付されている。以下、主として第１実施形態と異なる構成について説明する。
図５に示すように、本実施形態における端子領域１５ａには、上述したＧＮＤ端子１７１ｂと同様、所定の基準電位を有するグランド（ＧＮＤ）端子１５４が配置されている。ＧＮＤ端子１５４は、共通配線１７ａに接続されている。
保護回路領域１６ａには、データ線１０ごとに設けられた非線形素子１６１ａに加え、非線形素子１６２ａと、第２保護配線１６２ｂとが設けられている。
非線形素子１６２ａは、バイアス用端子１５２と共通配線１７ａとの間に接続されている。具体的には、非線形素子１６２ａのアノードは、バイアス用端子１５２と接続され、非線形素子１６２ａのカソードは共通配線１７ａと接続されている。
また、図５に示すように、バイアス用端子１５２と非線形素子１６２ａとの間に接続されている。第２保護配線１６２ｂは、共通配線１７ａと絶縁膜（図示略）を介して交差し、撮像パネル１Ａの端部まで延伸している。つまり、第２保護配線１６２ｂの一方の端部１６２ｂ＿ｅは、第１保護配線１６１ｂの端部１６１ｂ＿ｅと同様、大気に曝されている。
共通配線１７ａは、ＧＮＤ端子１５４を介して基準電位（１Ｖ未満）を有する。−６Ｖ程度のバイアス電圧がバイアス用端子１５２に印加されている状態において、非線形素子１６２ａは逆バイアス状態となる。バイアス配線１３に共通配線１７ａよりも大きい正の静電気が入り込んだ場合、非線形素子１６２ａは順バイアス状態となるため、共通配線１７ａに静電気を逃がすことができる。また、バイアス配線１３に負の静電気が入り込んだ場合、第２保護配線１６２ｂに静電気が流れ、第２保護配線１６２ｂの端部１６２ｂ＿ｅから大気中にある程度電荷が放出される。そのため、正負どちらの静電気がバイアス配線１３に入り込んでもバイアス配線１３が静電破壊されにくい。
なお、本実施形態においても、データ線１０にデータ電圧（例えば１Ｖ程度）が印加されている状態において、非線形素子１６１ａは逆バイアス状態である。データ線１０に負の静電気が入り込んだ場合、非線形素子１６１ａは順バイアス状態となり、共通配線１７ａから非線形素子１６１ａを介してデータ線１０に正電荷が流れ、静電気が打ち消される。また、データ線１０に正の静電気が入り込んだ場合、第１保護配線１６１ｂに静電気が流れ、第１保護配線１６１ｂの端部１６１ｂ＿ｅから大気中にある程度電荷が放出される。よって、正負どちらの静電気がデータ線１０に入り込んでもデータ線１０が静電破壊されにくい。
［第３実施形態］
第２実施形態では、データ線１０に正の静電気が入り込んだ場合、当該データ線１０に接続された第１保護配線１６１ｂを介してある程度大気中に静電気の電荷が放出される。そのため、第１保護配線１６１ｂが設けられていない場合より静電破壊は生じにくい。しかしながら、正負どちらの静電気に対してもデータ線１０の静電破壊がより確実に防止されることが好ましい。本実施形態では、第２実施形態よりもデータ線１０の静電破壊が生じにくい構成について説明する。
図６は、本実施形態における撮像パネル１Ｂの端子領域１５ａ及び保護回路領域１６ａの一部構成を示す平面図である。図６において、第２実施形態と同様の構成には第２実施形態と同じ符号が付されている。以下、主として第２実施形態と異なる構成について説明する。
図６に示すように、保護回路領域１６ａには、非線形素子１６１ａ、共通配線１７ａ、及び第１保護配線１６１ｂに加え、データ用端子１５１ごとの複数の非線形素子１６１ｃと、共通配線２７とが設けられている。
非線形素子１６１ｃは、非線形素子１６１ａと同様の例えばダイオード等で構成される。非線形素子１６１ｃは、共通配線２７とデータ用端子１５１との間に接続されている。具体的には、非線形素子１６１ｃのアノードはデータ用端子１５１と接続され、非線形素子１６１ａのカソードは共通配線２７と接続されている。非線形素子１６１ａは、データ電圧が印加されている状態において逆バイアス状態である。
共通配線２７は、データ電圧よりも例えば１Ｖ程度高い電位を有する端子（図示略）と接続されている。
データ線１０に共通配線２７よりも高い正の静電気が入り込んだ場合、上述した第２実施形態と同様、第１保護配線１６１ｂに静電気が流れ、第１保護配線１６１ｂの端部１６６１ｂ＿ｅから大気中へ静電気の電荷がある程度放出される。さらに、本実施形態では、このとき非線形素子１６１ｃが順バイアス状態となるため、共通配線２７に静電気を逃がすことができる。そのため、正の静電気がデータ線１０に入り込んだ場合、第２実施形態の構成と比べ、よりデータ線１０が静電破壊されにくくなる。
［第４実施形態］
本実施形態では、上述した第１〜第３実施形態の撮像パネルの製造過程における撮像パネル用基板について説明する。
図７は、本実施形態における撮像パネル用基板の構成を模式的に表した平面図である。図７に示すように、撮像パネル用基板１００は、基板１１０上に、複数の撮像パネル領域Ｒｂと、静電保護配線１２０と、複数の第１保護配線２６０とが形成されている。
撮像パネル領域Ｒｂは、上述した第１〜第３実施形態のいずれかの撮像パネル１，１Ａ，１Ｂと同じ撮像領域Ｒａと、端子領域１５ａ，１５ｂと、保護回路領域１６ａ，１６ｂとを含む。撮像パネル１，１Ａ，１Ｂは、基板１１０上の１つの撮像パネル領域Ｒｂを切り出すことによって形成される。つまり、図７は、撮像パネルが形成される前の撮像パネル用基板の概略構成を示している。
なお、図７では、撮像パネル用基板１００に４つの撮像パネル領域Ｒｂが形成されている例を示しているが、撮像パネル用基板１００には少なくとも１つの撮像パネル領域Ｒｂが形成されていればよい。
静電保護配線１２０は、撮像パネル領域Ｒｂの外側であって、撮像パネル領域Ｒｂの外周に沿って設けられている。静電保護配線１２０と各撮像パネル領域Ｒｂとの間は複数の第１保護配線２６０によって接続されている。
ここで、図８に、図７に示す太破線枠Ｓの部分を拡大した図を示す。図８に示すように、第１保護配線２６０は、撮像パネル領域Ｒｂ内の第１保護配線１６１ｂと、撮像パネル領域Ｒｂの外側まで第１保護配線１６１ｂが延長された部分２６１ｂ（以下、部分配線２６１ｂ）とで構成される。つまり、撮像パネル領域Ｒｂが切り出される前において、静電保護配線１２０とデータ端子１５１との間は連続する一の第１保護配線２６０によって接続されている。撮像パネル領域Ｒｂが切り出されることで、第１保護配線２６０の部分配線２６１ｂが切り離された第１保護配線１６１ｂが撮像パネル１，１Ａ，１Ｂ側に残る。
なお、図８に示した撮像パネル領域Ｒｂは、撮像パネル１の撮像パネル領域Ｒｂを例示しているが、撮像パネル１の撮像パネル領域Ｒｂに替えて、撮像パネル１Ａ又は１Ｂの撮像パネル領域Ｒｂが適用されてもよい。
撮像パネル領域Ｒｂを切り出す前、すなわち、撮像パネルの製造過程において、バイアス用端子１５２にバイアス電圧が印加されず、データ線１０にデータ電圧が印加されない。この場合、非線形素子１６１ａは、順バイアスと逆バイアスのどちらの状態にも定まらない。しかしながら、本実施形態では、データ線１０に第１保護配線２６０が接続されているため、正負どちらの静電気がデータ線１０に入り込んだとしても、静電気を第１保護配線２６０を介して静電保護配線１２０に逃がすことができる。
また、静電保護配線１２０に静電気が流れた後、静電保護配線１２０から第１保護配線２６０に静電保護配線１２０の電荷が流れ込む場合がある。しかしながら、静電保護配線１２０には複数の第１保護配線２６０が接続されているため、静電保護配線１２０の電荷は各第１保護配線２６０に分散する。そのため、静電保護配線１２０に流れ込んだ静電気の電荷が一の第１保護配線２６０を介して１つのデータ線１０に集中して流れ込むことがない。よって、正負どちらの静電気がデータ線１０に入り込んだとしても、データ線１０の静電破壊を防止することができる。
［第５実施形態］
上述した第４実施形態では、静電保護配線１２０に静電気が一旦流れた後、静電保護配線１２０から第１保護配線２６０を介してデータ線１０にある程度電荷が流れ込む。本実施形態では、静電保護配線１２０に静電気が流れた後にデータ線１０に静電保護配線１２０からの電荷が流れにくい構造について説明する。
図９は、本実施形態における撮像パネル用基板の一部を拡大した平面図である。図９において、第４実施形態と同様の構成には第４実施形態と同じ符号が付されている。以下、主として第４実施形態と異なる構成について説明する。
図９に示すように、撮像パネル用基板１００Ａは、静電保護配線１２０と各第１保護配線２６０との間に保護回路３６０を有する。各保護回路３６０は、例えばダイオード等からなる２つの非線形素子３６０１、３６０２を含む。
非線形素子３６０１のカソードと非線形素子３６０２のアノードとが第１保護配線２６０と接続され、非線形素子３６０１のアノードと非線形素子３６０２のカソードとが静電保護配線１２０と接続されている。つまり、非線形素子３６０１と非線形素子３６０２は、静電保護配線１２０と第１保護配線２６０との間で、互いの順方向が逆になるように接続されている。
データ線１０に静電保護配線１２０の電位よりも大きい正の静電気が入り込んだ場合、非線形素子３６０２が順バイアス状態、非線形素子３６０１が逆バイアス状態となる。そのため、非線形素子３６０２を介して静電保護配線１２０に正の静電気が流れる。その後、静電保護配線１２０の電位が第１保護配線２６０よりも高くなると、各非線形素子３６０１が順バイアス状態となる。そして、静電保護配線１２０から各非線形素子３６０１を介して各第１保護配線２６０に電荷が流れ込む。そのため、保護回路３６０が設けられていない場合と比べ、静電保護配線１２０から一のデータ線１０に流れ込む電荷を低減することができる。また、データ線１０に静電保護配線１２０の電位よりも小さい負の静電気が入り込んだ場合、非線形素子３６０１が順バイアス、非線形素子３６０２が逆バイアスとなる。そのため、非線形素子３６０１を介して、静電保護配線１２０から正電荷が第１保護配線２６０に流れ、負の静電気が打ち消される。
なお、図９では、撮像パネル１に対応する撮像パネル領域Ｒｂを例に説明したが、撮像パネル用基板１００Ａに形成される撮像パネル領域Ｒｂは、撮像パネル１Ａ又は１Ｂの撮像パネル領域が適用されてもよい。図１０は、図９における撮像パネル領域Ｒｂに撮像パネル１Ａの撮像パネル領域Ｒｂの構成を適用した撮像パネル用基板１１０Ｂの一部を示す平面図である。図１０に示すように、撮像パネル用基板１１０Ｂは、第２保護配線２６２と、第２保護配線２６２と静電保護配線１２０との間に接続された保護回路３６０とを有する。
第２保護配線２６２は、第２保護配線１６２と第２保護配線１６２ｂが延長された配線部分２６２ｂとからなる。つまり、撮像パネル領域Ｒｂが切り出される前において、バイアス端子１５２と保護回路３６０の間は連続した一の第２保護配線２６２によって接続される。このように構成することにより、バイアス配線１３に静電気が入り込んだ場合、静電気の極性に応じて、第２保護配線２６２を介して静電気を静電保護配線１２０又は共通配線１７ａに逃がすことができる。また、静電保護配線１２０に流れた静電気の電荷は、静電保護配線１２０と第１保護配線２６０又は第２保護配線２６２の電位に応じて第１保護配線２６０及び第２保護配線２６２に分散される。そのため、静電保護配線１２０からデータ線１０及びバイアス配線１３に流れる電荷量が低減される。
［第６実施形態］
本実施形態では、静電保護配線１２０からデータ線１０に流れ込む電荷の量を第５実施形態よりも低減する構成について説明する。
図１１は、本実施形態における撮像パネル用基板の一部を拡大した平面図である。図１１において、上述した第５実施形態（図９）と同様の構成には第５実施形態と同じ符号が付されている。以下、主として第５実施形態と異なる構成について説明する。
図１１に示すように、撮像パネル用基板１００Ｃは、静電保護配線１２０と共通配線１７ａとの間を接続する配線（以下、中継配線）４６０を備える。
中継配線４６０を備えることにより、静電保護配線１２０に流れた静電気による電荷は中継配線４６０を介して共通配線１７ａに流れる。また、共通配線１７ａとデータ線１０の電位に応じて、各非線形素子１６１ａが順バイアス状態になると、静電保護配線１２０から共通配線１７ａに流れた電荷は、各非線形素子１６１ａを介して各データ線１０に分散される。そのため、第５実施形態と比べ、静電保護配線１２０からの静電気による電荷がデータ線１０に流れ込む量がより低減される。
なお、図１１では、撮像パネル用基板１００Ｃの撮像パネル領域Ｒｂは撮像パネル１に対応する撮像パネル領域Ｒｂを例に説明したが、撮像パネル１Ａ，１Ｂに対応する撮像パネル領域を適用してもよい。この場合においても、静電保護配線１２０と共通配線１７ａとの間に中継配線４６０を形成することにより、静電保護配線１２０からの静電気による電荷が分散され、バイアス配線１３及びデータ線１０に流れ込む電荷の量をより低減することができる。
［第７実施形態］
上述した第６実施形態の保護回路３６０は２つの非線形素子３６０１，３６０２とで構成されている例を説明したが、保護回路３６０が非線形素子３６０２のみで構成されていてもよい。図１２は、保護回路３６０を非線形素子３６０２のみで構成した場合の撮像パネル用基板の一部を拡大した模式図である。図１２において、上述した第６実施形態（図１１）と同様の構成には第６実施形態と同じ符号が付されている。
図１２に示すように、撮像パネル用基板１００Ｄは、保護回路３６０ａとして非線形素子３６０２を有する。このように構成した場合であっても、データ線１０に静電保護配線１２０よりも電位が大きい正の静電気が入り込んだ場合、非線形素子３６０２が順バイアス状態となり、静電保護配線１２０に静電気に逃がすことができる。また、データ線１０に共通配線１７ａよりも電位が小さい負の静電気が入り込んだ場合、非線形素子１６１ａが順バイアス状態となり、共通配線１７ａからの電荷によって静電気が打ち消される。よって、正負どちらの静電気がデータ線１０に入り込んだ場合も、データ線１０が静電破壊されにくい。
また、図１２に示すように、一の撮像パネル領域Ｒｂに対する保護回路３６０ａは、１つの非線形素子３６０２で構成されている。そのため、図１１のように、２つの非線形素子を用いて保護回路３６０が構成されている場合と比べ、保護回路の回路規模が小さくなり、１つの撮像パネル用基板から形成される撮像パネル数を増やすことができる。
なお、図１２では、撮像パネル用基板１００Ｄの撮像パネル領域Ｒｂとして、撮像パネル１に対応する撮像パネル領域Ｒｂを例に説明したが、撮像パネル１Ａ，１Ｂに対応する撮像パネル領域が適用されてもよい。これらの場合においても、第１保護配線２６０及び／又は第２保護配線２６２と静電保護配線１２０との間に保護回路３６０ａを形成することにより、バイアス配線１３及び／又はデータ線１０の静電破壊を防止することができる。
［第８実施形態］
本実施形態では、上述した撮像パネル用基板の製造工程について説明する。以下では、上述した第４実施形態の撮像パネル用基板１１０（図８参照）を例に説明する。
本実施形態では、撮像パネル用基板１１０における非線形素子１６１ａ、１６０１，１６０２として、例えばｎチャネル型のＴＦＴを用いる。この場合には、図１３Ａに示すように、ＴＦＴ１６１ａのゲートとドレインとが共通配線１７ａに接続され、ＴＦＴ１６１ａのソースがデータ用端子１５１と接続される。また、図１３Ｂに示すように、ＴＦＴ１６０１のゲートとドレインとがゲート用端子１５３に接続され、ＴＦＴ１６０１のソースが共通配線１７ｂに接続される。ＴＦＴ１６０２のゲートとドレインは共通配線１７ｂに接続され、ＴＦＴ１６０２のソースはゲート用端子１５３に接続される。
非線形素子１６１ａ、１６０１、１６０２は、画素Ｐに配置されたＴＦＴ２１（図２参照）と同じ材料で形成され、ＴＦＴ２１が形成される工程で形成される。そのため、以下の製造工程の説明では、ＴＦＴ２１を形成する工程を説明し、非線形素子１６１ａ、１６０１、１６０２を形成する工程の説明は省略する。
図１４Ａ〜１４Ｌは、撮像領域Ｒａにおける一の画素ＰにおけるＴＦＴ２１と光電変換素子２２とが設けられた領域（以下、領域Ａ１）と、撮像パネル領域Ｒｂにおいて共通配線１７ａと第１保護配線２６０（１６１ｂ）とが交差する領域（以下、領域Ａ２）のそれぞれの製造工程を示す概略断面図である。
まず、基板１１０上に、例えばスパッタリング法により、窒化タンタル（ＴａＮ）からなる金属膜と、タングステン（Ｗ）からなる金属膜とを順に成膜する。そして、フォトリソグラフィー法及びドライエッチングを行い、積層された金属膜をパターニングする（図１４Ａ参照）。これにより、領域Ａ１にＴＦＴ２１のゲート２１ａが形成され、領域Ａ２に第１保護配線２６０が形成される。
続いて、ゲート２１ａ及び第２保護配線２６０を覆うように、基板１１０上に、例えばＣＶＤ（chemical vapor deposition）法により、無機絶縁膜として窒化シリコン（ＳｉＮｘ）と酸化シリコン（ＳｉＯ２）とを順に成膜する（図１４Ｂ参照）。これにより、領域Ａ１においてゲート２１ａを覆い、領域Ａ２において第１保護配線２６０を覆うゲート絶縁膜１１１が形成される。
次に、ゲート絶縁膜１１１上に、例えばスパッタリング法により、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）、及び酸素（Ｏ２）がそれぞれ所定の比率で含まれた酸化物半導体を成膜する。そして、フォトリソグラフィー法及びドライエッチングを行い、酸化物半導体をパターニングする（図１４Ｃ参照）。これにより、領域Ａ１に、ゲート電極２１ａと平面視で重なる半導体層２１ｂが形成される。
続いて、例えばスパッタリング法により、チタン（Ｔｉ）、アルミニウム（Ａｌ）、チタン（Ｔｉ）の各金属膜を順に積層し、フォトリソグラフィー法及びドライエッチングを行い、積層された金属膜をパターニングする（図１４Ｄ参照）。これにより、領域Ａ１において、半導体層２１ｂの上で離間して配置されたソース２１ｃ及びドレイン２１ｄが形成され、ＴＦＴ２１が形成される。また、領域Ａ２において、ゲート絶縁膜１１１上に共通配線１７ａが形成される。なお、ここでは図示を省略するが、静電保護配線１２０（図８参照）は、共通配線１７ａと同じ材料で形成され、共通配線１７ａが形成される工程で静電保護配線１２０が形成される。
その後、例えばＣＶＤ法により、無機絶縁膜としての酸化ケイ素（ＳｉＯ２）を成膜する。そして、フォトリソグラフィー法及びドライエッチングを行い、無機絶縁膜をパターニングする（図１４Ｅ参照）。これにより、領域Ａにおいて、ドレイン電極２１ｄとソース電極２１ｃのそれぞれと平面視で重なる位置にコンタクトホールＣＨ１、ＣＨ２を有する無機絶縁膜１１２が形成される。また、領域Ｂにおける第１保護配線１７ａ上に無機絶縁膜１１２が形成される。
続いて、例えばスパッタリング法により、チタン（Ｔｉ）、アルミニウム（Ａｌ）、チタン（Ｔｉ）の各金属膜を順に積層し、フォトリソグラフィー法及びドライエッチングを行い、積層された金属膜をパターニングする（図１４Ｆ参照）。これにより、領域Ａ１において、コンタクトホールＣＨ１を介してドレイン２１ｄと接続された下部電極２２１ａと、コンタクトホールＣＨ２を介してソース２１ｃと接続された導電部（以下、中継電極）２２１ｂとが無機絶縁膜１１１２上に形成される。なお、中継電極２２１ｂは、後述する工程で作製されるデータ線１０を、ＴＦＴ２１のソース２１ｃと接続するための電極である。
次に、例えばＣＶＤ法により、ｎ型非晶質半導体層２２２ｎ、真性非晶質半導体層２２２ｉ、ｐ型非晶質半導体層２２２ｐをこの順に成膜する。なお、ｎ型非晶質半導体層２２２ｎは、ｎ型不純物（例えば、リン）がドーピングされたアモルファスシリコンからなる。真性非晶質半導体層２２２ｉは、真性のアモルファスシリコンからなる。ｐ型非晶質半導体層２２２ｐは、ｐ型不純物（例えば、ボロン）がドーピングされたアモルファスシリコンからなる。
その後、ｐ型非晶質半導体層２２２ｐ上に、例えばスパッタリング法により、インジウム錫酸化物（ＩＴＯ）からなる透明導電膜を成膜する。そして、フォトリソグラフィー法及びウェットエッチングを行い、透明導電膜をパターニングする（図１４Ｇ参照）。これにより、領域Ａ１において、下部電極２２１ａ及び中継電極２２１ｂを覆う、ｎ型非晶質半導体層２２２ｎ、真性非晶質半導体層２２２ｉ、及びｐ型非晶質半導体層２２２ｐが形成される。そして、ｐ型非晶質半導体層２２２ｐ上に、下部電極２２１ａと平面視で重なる上部電極２２３が形成される。また、領域Ａ２において、無機絶縁膜１１２上に、ｎ型非晶質半導体層２２２ｎ、真性非晶質半導体層２２２ｉ、及びｐ型非晶質半導体層２２２ｐが形成される。
続いて、フォトリソグラフィー法及びドライエッチングを行い、ｎ型非晶質半導体層２２２ｎ、真性非晶質半導体層２２２ｉ、及びｐ型非晶質半導体層２２２ｐをパターニングする（図１４Ｈ参照）。これにより、領域Ａ１において、下部電極２２１ａ及び上部電極２２３の間に光電変換層２２２が形成される。
次に、例えばＣＶＤ法により、窒化シリコン（ＳｉＮｘ）からなる無機絶縁膜を成膜する。そして、例えばフォトリソグラフィー法及びドライエッチングを行い、無機絶縁膜をパターニングする（図１４Ｉ参照）。これにより、領域Ａ１において、ＰＩＮフォトダイオード２２及び中継電極２２１ｂを覆い、上部電極２２３及び中継電極２２１ｂのそれぞれと平面視で重なる位置に開口１１３ａ、１１３ｂを有する無機絶縁膜１１３が形成される。また、領域Ａ２において、無機絶縁膜１１２上に無機絶縁膜１１３が形成される。
続いて、例えばスリットコーティング法を用いて、感光性アクリル樹脂からなる平坦化膜１１４を成膜する。そして、フォトリソグラフィー法を用い、無機絶縁膜１１３の開口１１３ａ及び１１３ｂと平面視で重なる位置における平坦化膜１１４を除去する（図１４Ｊ参照）。これにより、領域Ａ１において、開口１１３ａと開口１１３ｂとにそれぞれ平面視で重なる位置に平坦化膜１１４の開口１１４ａ、１１４ｂが形成される。つまり、上部電極２２３上に開口１１３ａと開口１１４ａとからなるコンタクトホールＣＨ３が形成されるとともに、中継電極２２１ｂ上に開口１１３ｂと開口１１４ｂとからなるコンタクトホールＣＨ４が形成される。また、領域Ａ２において、無機絶縁膜１１３上に平坦化膜１１４が形成される。
その後、例えばスパッタリング法により、チタン（Ｔｉ）、アルミニウム（Ａｌ）、チタン（Ｔｉ）の各金属膜を順に積層する。そして、フォトリソグラフィー法及びドライエッチングを行い、積層された金属膜をパターニングする（図１４Ｋ参照）。これにより、領域Ａ１において、コンタクトホールＣＨ３を介して上部電極２２３と接続されたバイアス配線１３と、コンタクトホールＣＨ４を介して中継電極２２１ｂと接続されたデータ線１０とが平坦化膜１１４上に形成される。データ線１０は、中継電極２２１ｂと接続されることで、中継電極２２１ｂを介してＴＦＴ２１のソース２１ｃと接続される。
次に、例えばＣＶＤ法により、窒化ケイ素（ＳｉＮｘ）からなる無機絶縁膜を成膜し、その後、例えばスリットコーティング法を用いて、無機絶縁膜上に感光性アクリル樹脂からなる保護膜を成膜する（図１４Ｌ参照）。これにより、基板１１０上の領域Ａ１において、データ線１０及びバイアス配線１３を覆う無機絶縁膜１１５と、無機絶縁膜１１５を覆う保護膜１１６とが形成される。また、領域Ａ２において、平坦化膜１１４上に無機絶縁膜１１５が形成され、無機絶縁膜１１５上に保護膜１１６が形成される。
なお、図１４Ａでは図示されていないが、ＴＦＴ２１のゲート２１ａが形成される工程で、ゲート線１１が形成されてもよい。しかしながら、上述したゲート２１ａは、比較的高抵抗な材料で構成されているため、ゲート２１ａよりも低抵抗な材料を用いて形成されるソース２１ｃ及びドレイン２１ｄと同じ工程でゲート線１１が形成されてもよい。この場合には、上記に示したゲート線１１とゲート２１ａとを接続するためのコンタクトを、半導体層２１ｂが形成された後に形成する。
上述したように、非線形素子１６１ａ、１６０１、１６０２は、ＴＦＴ２１と同じ材料を用いて形成されるため、ＴＦＴ２１が形成される工程（図１４Ａ〜１４Ｄ）で形成される。また、図１４Ｄでは図示を省略しているが、ソース２１ｃ及びドレイン２１ｄが形成される工程で、共通配線１７ａだけでなく、静電保護配線１２０も同時に形成される。つまり、第１保護配線２６０（図１４Ａ参照）が形成された後、共通配線１７ａ及び静電保護配線１２０と、非線形素子１６１ａ、１６０１、１６０２とが形成される（図１４Ｄ参照）。データ線１０は、非線形素子１６１ａが形成された後に形成されるため、データ線１０が形成された際に、非線形素子１６１ａと静電保護配線１２０とに第１保護配線２６０が接続されている。そのため、データ線１０が作製された後、データ線１０に静電気が入り込んだとしても、第１保護配線２６０を介して静電保護配線１２０に静電気を逃がしたり、非線形素子１６１ａを介して共通配線１７ａからの電荷によって静電気を打ち消すことができる。
上述の例では、第１保護配線２６０は、ＴＦＴ２１のゲート２１ａが形成される工程で形成されているが、第１保護配線２６０が形成される工程はこれに限定されない。要は、データ線１０が形成される前に第１保護配線２６０が形成されている状態であればよい。言い換えれば、少なくとも、第１保護配線２６０は、データ線１０よりも基板１１０に近い層に形成されていればよい。より好ましくは、データ線１０が形成される前に、第１保護配線２６０と静電保護配線１２０とが形成されていればよい。このように構成することで、データ線１０が形成された後にデータ線１０に静電気が入り込んだとしても、第１保護配線２６０を介して静電保護配線１２０に静電気を逃がすことができる。
また、非線形素子１６１ａ、１６０１、１６０２、第１保護配線２６０、及び静電保護配線１２０は、画素ＰにおけるＴＦＴ２１及び光電変換素子２２を形成する工程で形成される。そのため、非線形素子１６１ａ、１６０１、１６０２、第１保護配線１２０、及び静電保護配線１２０を形成するための工程を別途設ける必要がない。
上述した第８実施形態では、第４実施形態の撮像パネル用基板１１０（図８参照）を例に説明したが、第８実施形態で説明した工程は、図９〜図１２の各撮像パネル用基板を作製する際にも適用できる。この場合においても、図９〜図１２の各撮像パネル用基板における非線形素子３６０１，３６０２をＴＦＴ２１と同じ材料からなるＴＦＴで構成することにより、ＴＦＴ２１を形成する工程で非線形素子３６０１、３６０２が形成される。
なお、上述した第８実施形態において、ゲート絶縁膜１１１が形成された後、フォトリソグラフィー法及びドライエッチングを行い、ゲート絶縁膜１１１のパターニングを行ってもよい。例えば、以下のような場合にゲート絶縁膜１１１のパターニングが必要となる。ソース２１ｃ及びデータ線１１が設けられたソース層にデータ用端子１５１を形成する場合、データ用端子１５１と、ゲート２１ａが設けられたゲート層に形成された第１保護配線２６０とを接続するためのコンタクトホールをゲート絶縁膜１１１に形成しておく必要がある。この場合、ゲート絶縁膜１１１を形成した後、フォトリソグラフィー法及びドライエッチングを行い、ゲート絶縁膜１１１をパターニングすることにより、ゲート層とソース層とを接続するコンタクトホールを形成する。
［第９実施形態］
上述した第８実施形態では、静電保護配線１２０が連続して形成されている。静電保護配線１２０が長くなるほど静電気を誘引しやすくなる。そのため、本実施形態では、静電保護配線１２０よりも短い複数の配線（以下、部分静電保護配線）を配置し、隣接する配線の間を当該配線と異なる材料からなる配線（以下、中継保護配線）によって接続する。図１５は、本実施形態における撮像パネル用基板の一部を拡大した概略平面図である。なお、図１５において、図８と同じ構成には図８と同じ符号が付されている。
図１５に示すように、本実施形態における静電保護配線１２１は、部分静電保護配線１２１ａ及び１２１ｂと、部分静電保護配線１２１ａと１２１ｂとの間を接続する中継保護配線１２１ｃによって構成されている。部分静電保護配線１２１ａ及び１２１ｂは、端子タブ１５０ａごとに設けられ、中継保護配線１２１ｃは、互いに隣接する端子タブ１５０ａと端子タブ１５０ａの間に対応する位置に配置されている。
ここで、図１６に、図１５におけるＡ−Ａ線の概略断面を示す。図１６において、上述した図１４Ｌと同じ構成には、図１４Ｌで示した符号と同じ符号が付されている。
部分静電保護配線１２１ａは、ゲート絶縁膜１１１上のソース２１ｃ及びドレイン２１ｄと同じ層に配置されている。
部分静電保護配線１２１ａ上には無機絶縁膜１１２が設けられ、無機絶縁膜１１２は、部分静電保護配線１２１ａと平面視で重なる位置にコンタクトホールＣＨ５を有する。
無機絶縁膜１１２上には、上述した下部電極２２１ａと同じ材料で構成された導電部２２１ｃ（以下、中継電極２２１ｃ）が設けられている。中継電極２２１ｃはコンタクトホールＣＨ５を介して部分静電保護配線１２１ａと接続されている。
中継電極２２１ｃ上には無機絶縁膜１１３が設けられ、無機絶縁膜１１３は、中継電極２２１ｃと平面視で重なる位置に開口１１３ｃを有する。
無機絶縁膜１１３上に平坦化膜１１４が設けられ、平坦化膜１１４上に、データ線１０及びバイアス配線１３と同じ材料で構成された中継保護配線１２１ｃが設けられている。中継保護配線１２１ｃは、開口１１３ｃを介して中継電極２２１ｃと接続されている。
このように、静電保護配線１２１は連続した一つながりの配線で構成されていないため、静電保護配線１２０と比べて静電気が誘引されにくい。
以上、本発明の実施の形態を説明したが、上述した実施の形態は本発明を実施するための例示に過ぎない。よって、本発明は上述した実施の形態に限定されることなく、その趣旨を逸脱しない範囲内で上述した実施の形態を適宜変形して実施することが可能である。以下、本発明の変形例について説明する。
（１）上述した実施形態では、ＴＦＴ２１のドレインと光電変換素子２２のカソードが接続され、分岐バイアス配線１３１に光電変換素子２２のアノードが接続される例を説明したが、光電変換素子２２のアノードとカソードの接続関係が逆であってもよい。つまり。光電変換素子２２のアノードがＴＦＴ２１のドレインと接続され、光電変換素子２２のカソードが分岐バイアス配線１３１と接続されるようにしてもよい。また、このように構成する場合、非線形素子１６１ａの順方向が上述した実施形態と逆になるように共通配線１７ａとデータ用端子１５１との間に非線形素子１６１ａを接続する。この場合においても、撮像時において、光電変換素子２２及び非線形素子１６１ａが逆バイアス状態となるように分岐バイアス配線１３及び分岐バイアス配線１３１にバイアス電圧を印加する。
（２）上述した第８実施形態において、非線形素子１６１ａをｎチャネル型のＴＦＴを用いる例を説明したが、ｐチャネル型のＴＦＴを用いてもよい。この場合には、ｐチャネル型のＴＦＴにｎチャネル型のＴＦＴに供給される電圧と逆極性の電圧を供給する。
（３）上述した端子領域１５０ａ、１５０ｂには、撮像に用いられる端子だけでなく、撮像パネルの製造過程において撮像検査等に用いられる検査用端子が設けられていてもよい。
（４）上述した撮像パネルでは、共通配線１７ａは、平面視で非線形素子１６１ａよりも撮像パネル領域Ｒｂの境界側に配置されているが、共通配線１７ａは、平面視で非線形素子１６１ａとデータ用端子１５１との間に配置されていてもよい。なお、非線形素子１６１ａと共通配線１７ａとデータ用端子１５１との間の電気的な接続関係は上述した実施形態と同様である。つまり、共通配線１７ａからデータ用端子１５１に向かう方向が非線形素子１６１ａの順方向となるように、非線形素子１６１ａのアノードが共通配線１７ａに接続され、非線形素子１６１ａのカソードがデータ用端子１５１と接続される。
（５）上述した第４実施形態における撮像パネル用基板１００は、撮像パネル領域Ｒｂごとに、撮像パネル領域Ｒｂの外周に沿って静電保護配線１２０が配置されている例を説明したが、静電保護配線１２０の構成はこれに限定されない。例えば、図１７に示すように、撮像パネル用基板１００の基板１１０の外形に沿って一の静電保護配線１２２が配置されていてもよい。つまり、静電保護配線１２２は、全ての撮像パネル領域Ｒｂに共通して設けられる。
上述した撮像パネル及び撮像パネル用の撮像パネル用基板は以下のように説明することができる。
第１の構成に係る撮像パネルは、基板と、前記基板上に配置された複数のゲート線と、前記複数のゲート線に交差する複数のデータ線と、前記複数のゲート線と前記複数のデータ線とで規定される複数の画素に設けられた複数の光電変換素子と、前記基板上において、前記複数の画素で規定される画素領域の外側に配置され、前記複数のデータ線のそれぞれと接続された複数の第１非線形素子と、前記基板上における前記画素領域の外側に配置され、前記複数のデータ線のそれぞれと、その一端が接続された複数の第１保護配線と、前記複数の第１非線形素子と接続された第１共通配線と、を備え、前記複数の第１非線形素子のそれぞれは、当該第１非線形素子が接続されたデータ線と前記第１共通配線との間において逆バイアス状態で接続され、前記複数の第１保護配線の他端は前記基板の端部まで形成されている。
第１の構成によれば、基板上に形成された複数の画素のそれぞれに光電変換素子が設けられ、基板上の画素領域の外側に、複数の第１非線形素子と、複数の第１保護配線と、第１共通配線とが設けられる。各第１非線形素子は各データ線と接続され、接続されたデータ線と第１共通配線との間に逆バイアス状態で接続されている。そのため、データ線に静電気が入り込んだ場合、静電気の極性に応じて、第１非線形素子を介して第１共通配線からの電荷によって静電気が打ち消される。また、各第１保護配線はその一端がデータ線と接続され、第１保護配線の他端は基板の端部まで形成されている。そのため、第１保護配線の他端が大気に曝されている状態において、正負どちらの極性の静電気がデータ線に入り込んでも第１保護配線に静電気が流れ、第１保護配線に流れた静電気の電荷はある程度大気中に放出される。よって、正負どちらの静電気がデータ線に入り込んだとしてもデータ線の静電破壊が生じにくい。
第１の構成における前記基板上において、前記複数の光電変換素子と接続されたバイアス配線をさらに備え、前記第１共通配線は前記バイアス配線と接続され、前記複数の光電変換素子が逆バイアスとなる電圧が印加されることとしてもよい（第２の構成）。
第２の構成によれば、複数の光電変換素子にバイアス配線が接続されており、バイアス配線は、光電変換素子が逆バイアスとなる電圧が印加される第１共通配線に接続されている。そのため、光電変換素子が逆バイアスとなるバイアス電圧をバイアス配線に印加するための電源等を必要としない。
第２の構成において、前記基板上の前記画素領域の外側に配置され、前記バイアス配線と前記第１共通配線との間に逆バイアス状態で接続された第２非線形素子と、前記基板上の前記画素領域の外側に配置され、前記バイアス配線と前記第２非線形素子とに、その一端が接続された第２保護配線と、をさらに備え、前記第２保護配線の他端は前記基板の端部まで形成されていることとしてもよい（第３の構成）。
第３の構成によれば、第２非線形素子はバイアス配線と第１共通配線とに逆バイアス状態で接続され、バイアス配線と第２非線形素子との間に第２保護配線が接続されている。そのため、バイアス配線に静電気が入り込んだ場合、静電気の極性に応じて、第２非線形素子を介して第１共通配線に静電気を逃がすことができる。さらに、正負どちらの極性の静電気であっても第２保護配線に静電気が流れる。第２保護配線の一方端は基板の端部まで形成されている。そのため、第２保護配線の一方端が大気に露出されている状態において、第２保護配線に流れた静電気の電荷はある程度大気中に放出される。よって、正負どちらの静電気がバイアス配線に入り込んでも、バイアス配線が静電破壊されにくい。
第１から第３のいずれかの構成において、前記基板上における前記画素領域の外側に配置された第２共通配線と、前記基板上における前記画素領域の外側に配置され、前記複数の第１保護配線のそれぞれと前記第２共通配線との間に接続された複数の第３非線形素子と、をさらに備え、前記複数の第３非線形素子のそれぞれは、当該第３非線形素子が接続された第１保護配線と前記第２共通配線との間において順バイアス状態で接続されていることとしてもよい（第４の構成）。
第４の構成によれば、各第３非線形素子は、各第１保護配線と第２共通配線との間に順バイアス状態で接続されている。そのため、データ線に入り込んだ静電気を、静電気の極性に応じて第３非線形素子を介して第２共通配線に逃がすことができる。よって、本構成が備えていない場合と比べて、データ線の静電破壊をより生じにくくすることができる。
第１から第４のいずれかの構成において、前記基板上の前記画素領域の外側に配置され、前記複数のゲート線のそれぞれに接続された複数のゲート線保護回路と、前記基板上の前記画素領域の外側に配置され、前記複数のゲート線保護回路と接続された第３共通配線と、をさらに備え、前記複数のゲート線保護回路のそれぞれは、互いに接続された一対の非線形素子を含み、前記一対の非線形素子のうち一方は、接続されたゲート線と前記第２共通配線との間に逆バイアス状態で接続され、前記一対の非線形素子のうち他方は、前記接続されたゲート線と前記第３共通配線との間に順バイアス状態で接続されていることとしてもよい（第５の構成）。
第５の構成によれば、基板上の画素領域の外側に、各ゲート線に接続され、一対の非線形素子を含むゲート線保護回路と、各ゲート線保護回路に接続された第３共通配線とが設けられる。一対の非線形素子の互いの順方向が逆になるようにゲート線と第３共通配線との間に接続されている。そのため、ゲート線に静電気が入り込んだとしても、静電気の極性に応じて、一対の非線形素子の一方を介して第３共通配線に静電気を逃がしたり、一対の非線形素子の他方を介して第３共通配線からの電荷によって静電気が打ち消される。そのため、正負どちらの静電気がゲート線に入り込んでもゲート線の静電破壊が生じにくい。
撮像パネル用基板は、基板と、前記基板上に形成された少なくとも１つの撮像パネル領域と、前記基板上において前記少なくとも１つの撮像パネル領域の外側に配置された静電保護配線と、を備え、前記撮像パネル領域は、複数のゲート線と、前記複数のゲート線に交差する複数のデータ線と、前記複数のゲート線と前記複数のデータ線とで規定される複数の画素に設けられた複数の光電変換素子と、前記複数の画素で規定される画素領域の外側に配置され、前記複数のデータ線のそれぞれと接続された複数の第１非線形素子と、前記画素領域の外側に配置され、前記複数のデータ線のそれぞれと接続された複数の第１保護配線と、前記画素領域の外側に配置され、前記複数の第１非線形素子と接続された第１共通配線と、を含み、前記複数の第１非線形素子のそれぞれは、前記第１共通配線から接続されたデータ線への方向が当該第１非線形素子の順方向となるように配置され、前記複数の第１保護配線は、前記撮像パネル領域内から前記静電保護配線に向かって延伸し、前記静電保護配線と接続されている（第６の構成）。
第６の構成によれば、撮像パネル用基板は、基板上に少なくとも１つの撮像パネル領域と、撮像パネル領域の外側に静電保護配線とを有する。撮像パネル領域には、ゲート線とデータ線とからなる複数の画素が形成され、各画素には光電変換素子が設けられている。また、撮像パネル領域における画素領域の外側には、複数の第１非線形素子と、複数の第１保護配線と、第１共通配線とが設けられている。第１非線形素子は、第１共通配線からデータ線への方向が当該第１非線形素子の順方向となるようにデータ線と第１共通配線との間に接続されている。第１保護配線は、データ線と静電保護配線との間を接続している。そのため、データ線に静電気が入り込んだ場合、静電気の極性に応じて、第１非線形素子を介して第１共通配線からデータ線に静電気と逆極性の電荷が流れて静電気が打ち消される。また、データ線に入り込んだ静電気は、極性に関係なく、第１保護配線を介して静電保護配線に流れ、静電保護配線から各第１保護配線に分散される。そのため、正負どちらの静電気がデータ線に入り込んでもデータ線の静電破壊が生じにくい。
第６の構成において、前記基板上における前記少なくとも１つの撮像パネル領域の外側に配置され、前記複数の第１保護配線のそれぞれと前記静電保護配線との間に接続された複数の保護回路をさらに備え、前記複数の保護回路のそれぞれは、当該保護回路に接続された第１保護配線と前記静電保護配線との間に接続された第２非線形素子を有し、前記第２非線形素子は、当該第２非線形素子が接続された第１保護配線から前記静電保護配線へ向かう方向が順方向となるように配置されていることとしてもよい（第７の構成）。
第７の構成によれば、撮像パネル領域の外側において、第１保護配線と静電保護配線との間に第２非線形素子を有する保護回路が設けられる。第２非線形素子は、第１保護配線から静電保護配線に電流が流れる方向が順方向となるように配置されている。そのため、データ線に静電気が入り込んだ場合、静電気の極性に応じて、第２非線形素子が順バイアスとなり、第２非線形素子を介して第１保護配線から静電保護配線に静電気を逃がすことができる。また、静電保護配線から第２非線形素子を介して電荷が流れにくいため、静電保護配線に流れた静電気が第１保護配線からデータ線へと流れ込みにくい。
第７の構成において、前記複数の保護回路のそれぞれは、当該保護回路に接続された第１保護配線と前記静電保護配線との間に接続された第３非線形素子をさらに有し、前記第２非線形素子と前記第３非線形素子は、互いの順方向が逆になるように配置されていることとしてもよい（第８の構成）。
第８の構成によれば、保護回路は第２非線形素子と第３非線形素子とを有する。第２非線形素子と第３非線形素子は互いの順方向が逆になるように配置されている。そのため、静電気の極性に応じて第２非線形素子を介して静電保護配線に流れた静電気の電荷を、静電保護配線に接続された各第３非線形素子を介して各第１保護配線に分散させることができる。
第７又は第８の構成において、前記静電保護配線と前記第１共通配線との間を接続する中継配線をさらに備えることとしてもよい（第９の構成）。
第９の構成によれば、静電保護配線と第１共通配線との間が中継配線によって接続されている。そのため、第１保護配線を介して静電保護配線に流れた静電気は、中継配線を介して第１共通配線に流れ、第１共通配線に接続された各第１非線形素子を介してデータ線に分散させることができる。
第６から第９のいずれかの構成において、前記静電保護配線は、互いに離間して配置された複数の部分配線と、隣接する部分配線と部分配線との間を接続する中継保護配線とで構成されていることとしてもよい（第１０の構成）。
第１０の構成によれば、互いに離間して配置された複数の部分配線の間が中継保護配線で接続されることによって静電保護配線が形成されている。そのため、静電保護配線が連続した一つながりの配線で構成されている場合と比べ、静電保護配線に静電気が誘引されにくい。
第６から第１０のいずれかの構成において、前記複数の第１保護配線は、前記基板上において前記複数のデータ線よりも前記基板に近い層に配置されていることとしてもよい（第１１の構成）
第１１の構成によれば、第１保護配線はデータ線よりも基板に近い層に配置されている。つまり、第１保護配線はデータ線が形成される前に基板上に形成されている。そのため、撮像パネル用基板を作製する過程でデータ線が形成された後、データ線に静電気が入り込んだとしても、第１保護配線を介して静電気を静電保護配線に逃がすことができる。よって、データ線が静電破壊されることなく撮像パネル用基板を作製することができる。
第１から第６のいずれかの構成において、前記複数の画素を覆い、照射されたＸ線を蛍光に変換するシンチレータをさらに備えることとしてもよい（第１２の構成）。
第１２の構成によれば、第１非線形素子が逆バイアス状態で接続されているため、データ線から第１共通配線に電流が流れにくい。撮像時においてデータ線に流れる電荷量は静電気に比べて小さいため、第１保護配線にデータ線における電荷が流れても第１保護配線の端部から大気中に電荷が放出されにくい。そのため、静電気からデータ線を保護しつつ、各画素に照射された蛍光を電荷に変換した電気信号をデータ線から適切に読み出すことができる。
第１２の構成において、前記複数のゲート線のそれぞれを走査する駆動回路と、前記シンチレータで変換された蛍光に応じた電荷を前記複数のデータ線のそれぞれを介して読み出す読出回路と、を備えることとしてもよい（第１３の構成）。
第１３の構成によれば、静電気による影響を受けることなく、各データ線から各画素において変換された電荷に応じた電気信号を適切に読み出すことができるので、Ｘ線の検出精度を向上させることができる。
１，１Ａ，１Ｂ…撮像パネル、１０…データ線、１１…ゲート線、１３…バイアス配線、１５ａ，１５ｂ…端子領域、１６ａ，１６ｂ…保護回路領域、１７ａ，１７ｂ…共通配線、２１…ＴＦＴ、２２…光電変換素子、１００，１００Ａ〜１００Ｄ…撮像パネル用基板、１１０…基板、１２０，１２１，１２２…静電保護配線、１２１ａ，１２１ｂ…部分静電保護配線、１２１ｃ…中継保護配線、１５１…データ用端子、１５２…バイアス用端子、１５３…ゲート用端子、１５４，１７１ｂ…ＧＮＤ端子、１６１ａ，１６２ａ，１６６１ｃ，１６０１，１６０２，３６０１，３６０２…非線形素子、１６１ｂ，２６０…第１保護配線、２６２…第２保護配線、４６０…中継配線，Ｒａ…撮像領域、Ｒｂ…撮像パネル領域

Claims (13)

  1. 基板と、
    前記基板上に配置された複数のゲート線と、
    前記複数のゲート線に交差する複数のデータ線と、
    前記複数のゲート線と前記複数のデータ線とで規定される複数の画素に設けられた複数の光電変換素子と、
    前記基板上において、前記複数の画素で規定される画素領域の外側に配置され、前記複数のデータ線のそれぞれと接続された複数の第１非線形素子と、
    前記基板上における前記画素領域の外側に配置され、前記複数のデータ線のそれぞれと、その一端が接続された複数の第１保護配線と、
    前記複数の第１非線形素子と接続された第１共通配線と、を備え、
    前記複数の第１非線形素子のそれぞれは、当該第１非線形素子が接続されたデータ線と前記第１共通配線との間において逆バイアス状態で接続され、
    前記複数の第１保護配線の他端は前記基板の端部まで形成されている、撮像パネル。
  2. 前記基板上において、前記複数の光電変換素子と接続されたバイアス配線をさらに備え、
    前記第１共通配線は前記バイアス配線と接続され、前記複数の光電変換素子が逆バイアスとなる電圧が印加される、請求項１に記載の撮像パネル。
  3. 前記基板上の前記画素領域の外側に配置され、前記バイアス配線と前記第１共通配線との間に逆バイアス状態で接続された第２非線形素子と、
    前記基板上の前記画素領域の外側に配置され、前記バイアス配線と前記第２非線形素子とに、その一端が接続された第２保護配線と、をさらに備え、
    前記第２保護配線の他端は前記基板の端部まで形成されている、請求項２に記載の撮像パネル。
  4. 前記基板上における前記画素領域の外側に配置された第２共通配線と、
    前記基板上における前記画素領域の外側に配置され、前記複数の第１保護配線のそれぞれと前記第２共通配線との間に接続された複数の第３非線形素子と、をさらに備え、
    前記複数の第３非線形素子のそれぞれは、当該第３非線形素子が接続された第１保護配線と前記第２共通配線との間において順バイアス状態で接続されている、請求項１から３のいずれか一項に記載の撮像パネル。
  5. 前記基板上の前記画素領域の外側に配置され、前記複数のゲート線のそれぞれに接続された複数のゲート線保護回路と、
    前記基板上の前記画素領域の外側に配置され、前記複数のゲート線保護回路と接続された第３共通配線と、をさらに備え、
    前記複数のゲート線保護回路のそれぞれは、互いに接続された一対の非線形素子を含み、
    前記一対の非線形素子のうち一方は、接続されたゲート線と前記第２共通配線との間に逆バイアス状態で接続され、前記一対の非線形素子のうち他方は、前記接続されたゲート線と前記第３共通配線との間に順バイアス状態で接続されている、請求項１から４のいずれか一項に記載の撮像パネル。
  6. 基板と、
    前記基板上に形成された少なくとも１つの撮像パネル領域と、
    前記基板上において前記少なくとも１つの撮像パネル領域の外側に配置された静電保護配線と、を備え、
    前記撮像パネル領域は、
    複数のゲート線と、
    前記複数のゲート線に交差する複数のデータ線と、
    前記複数のゲート線と前記複数のデータ線とで規定される複数の画素に設けられた複数の光電変換素子と、
    前記複数の画素で規定される画素領域の外側に配置され、前記複数のデータ線のそれぞれと接続された複数の第１非線形素子と、
    前記画素領域の外側に配置され、前記複数のデータ線のそれぞれと接続された複数の第１保護配線と、
    前記画素領域の外側に配置され、前記複数の第１非線形素子と接続された第１共通配線と、を含み、
    前記複数の第１非線形素子のそれぞれは、前記第１共通配線から接続されたデータ線への方向が当該第１非線形素子の順方向となるように配置され、
    前記複数の第１保護配線は、前記撮像パネル領域内から前記静電保護配線に向かって延伸し、前記静電保護配線と接続されている、撮像パネル用基板。
  7. 前記基板上における前記少なくとも１つの撮像パネル領域の外側に配置され、前記複数の第１保護配線のそれぞれと前記静電保護配線との間に接続された複数の保護回路をさらに備え、
    前記複数の保護回路のそれぞれは、当該保護回路に接続された第１保護配線と前記静電保護配線との間に接続された第２非線形素子を有し、
    前記第２非線形素子は、当該第２非線形素子が接続された第１保護配線から前記静電保護配線へ向かう方向が順方向となるように配置されている、請求項６に記載の撮像パネル用基板。
  8. 前記複数の保護回路のそれぞれは、当該保護回路に接続された第１保護配線と前記静電保護配線との間に接続された第３非線形素子をさらに有し、前記第２非線形素子と前記第３非線形素子は、互いの順方向が逆になるように配置されている、請求項７に記載の撮像パネル用基板。
  9. 前記静電保護配線と前記第１共通配線との間を接続する中継配線をさらに備える、請求項７又は８に記載の撮像パネル用基板。
  10. 前記静電保護配線は、互いに離間して配置された複数の部分配線と、隣接する部分配線と部分配線との間を接続する中継保護配線とで構成されている、請求項６から９のいずれか一項に記載の撮像パネル用基板。
  11. 前記複数の第１保護配線は、前記基板上において前記複数のデータ線よりも前記基板に近い層に配置されている、請求項６から１０のいずれか一項に記載の撮像パネル用基板。
  12. 前記複数の画素を覆い、照射されたＸ線を蛍光に変換するシンチレータをさらに備える、請求項１から６のいずれか一項に記載の撮像パネル。
  13. 前記複数のゲート線のそれぞれを走査する駆動回路と、
    前記シンチレータで変換された蛍光に応じた電荷を前記複数のデータ線のそれぞれを介して読み出す読出回路と、
    を備える請求項１２に記載の撮像パネル。

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