KR101950943B1

KR101950943B1 - 정전 보호 회로를 가지는 표시 장치 및 그것의 제조 방법

Info

Publication number: KR101950943B1
Application number: KR1020110087213A
Authority: KR
Inventors: 구본용
Original assignee: 삼성디스플레이 주식회사
Priority date: 2011-08-30
Filing date: 2011-08-30
Publication date: 2019-02-26
Also published as: US20130050173A1; KR20130024032A; US9195106B2

Abstract

본 발명의 실시 예에 따른 표시 장치는, 표시 영역으로 구동 신호를 전달하는 데이터 라인, 그리고 상기 데이터 라인과 공통 전극 사이에 병렬 연결되는 복수의 박막 트랜지스터들을 포함하는 정전 트랜지스터부를 포함하되, 상기 복수의 박막 트랜지스터들 각각의 게이트에는 상기 복수의 박막 트랜지스터들 각각을 턴-오프 시키기 위한 차단 전압이 제공된다.

Description

정전 보호 회로를 가지는 표시 장치 및 그것의 제조 방법{DISPLAY DEVICE INCLUDING ELECTROSTATIC PROTECTION CIRCUIT AND MANUFACTURING METHOD THEREOF}

본 발명은 정전 보호 회로를 가지는 표시 장치 및 그것의 형성 방법에 관한 것이다.

액정 표시 장치는 박막 트랜지스터가 구비되는 어레이 기판, 이 어레이 기판과 대향하여 컬러 필터가 구비되는 컬러 필터 기판 및 어레이 기판과 컬러 필터 기판과의 사이에 형성되는 액정으로 이루어진 표시 패널을 포함한다.

어레이 기판에는 제 1 방향으로 연장되는 게이트 라인, 제 1 방향과 직교하는 제 2 방향으로 연장되는 데이터 라인, 게이트 라인과 데이터 라인에 의해 정의되는 영역에서 게이트 및 데이터 라인에 연결된 박막 트랜지스터(Thin Film Transistor: 이하, TFT) 및 TFT와 연결된 액정 커패시터로 이루어진 화소가 매트릭스 형태로 다수 형성된다.

다수의 화소는 어레이 기판의 화소 영역에 형성되고, 화소 영역의 주변에는 스캔 및 데이터 구동부가 배치된다. 게이트 구동부는 표시패널 상에서 TFT와 동일한 공정에 의해서 형성되어, 게이트 라인에 인가되는 스캔 신호를 발생한다. 데이터 구동부는 칩 형태로 표시 패널 상에 부착되어, 데이터 라인에 인가되는 데이터 신호를 발생한다.

어레이 기판을 제조하는 단계에서 마찰과 같은 원인 또는 어레이 기판의 표시 테스트(Visual test)와 같은 테스트 과정에서 유입되는 정전기는 액정 패널로 유입된다. 유입된 정전기는 상기 표시 패널에 구비된 표시 소자들을 손상시킨다. 상기 유입 정전기로 인한 손상을 방지하기 위해서 패널 상측 또는 하측에 정전 보호 회로가 구비된다.

하지만, 상기 정전 보호 회로는 상기 표시 패널이 제조 공정이 종료되고, 실장 환경에서 구동중일 때에는 전력 소모를 증가시키는 요인으로 작용한다. 상기 표시 패널이 구동되는 시점에, 상기 정전 보호 회로는 전류 누설의 경로를 제공한다. 결과적으로, 표시 패널의 구동중에 상기 정전 보호 회로는 소비 전력을 증가시킨다. 따라서, 상술한 정전 보호 회로에 의한 전류 누설을 차단하여 소비 전력을 줄이기 위한 기술이 절실한 실정이다.

본 발명의 목적은 표시 장치의 구동 중에 정전 보호 회로에 의해서 형성되는 누설 전류의 경로를 차단하는 데 있다.

본 발명의 다른 목적은, 상기 표시 장치의 정전 보호 회로에 누설 전류를 차단하기 위한 제어 신호를 인가하기 위한 방법을 제공하는 데 있다.

상기 목적을 달성하기 위한 본 발명의 실시 예에 따른 표시 장치는, 표시 영역으로 구동 신호를 전달하는 데이터 라인, 그리고 상기 데이터 라인과 공통 전극 사이에 병렬 연결되는 복수의 박막 트랜지스터들을 포함하는 정전 트랜지스터부를 포함하되, 상기 복수의 박막 트랜지스터들 각각의 게이트에는 상기 복수의 박막 트랜지스터들 각각을 턴-오프 시키기 위한 차단 전압이 제공된다.

상기 목적을 달성하기 위한 본 발명의 실시 예에 따른 표시 영역으로 구동 신호를 제공하는 데이터 라인에 연결되는 정전 보호 회로를 포함하는 표시 장치의 제조 방법은, 상기 데이터 라인과 공통 전극 사이에 병렬 연결되는 복수의 박막 트랜지스터들을 형성하는 단계, 그리고 상기 복수의 박막 트랜지스터들 각각의 게이트에 복수의 박막 트랜지스터들 각각을 턴-오프 시키기 위한 차단 전압을 인가하기 위한 도전성 라인을 형성하는 단계를 포함한다.

본 발명의 실시 예에 따르면, 구동시에 발생하는 누설 전류의 경로를 제거하여 표시 장치의 소모 전력을 감소시킬 수 있다.

도 1은 본 발명의 실시 예에 따른 표시 장치를 보여주는 평면도이다.
도 2a는 도 1의 제 1 영역(I)의 구체적으로 보여주는 평면도이다.
도 2b는 도 1의 제 2 영역(Ⅱ)의 구체적으로 보여주는 평면도이다.
도 2c는 도 1의 제 3 영역(Ⅲ)의 구체적으로 보여주는 평면도이다.
도 2d는 도 1의 제 4 영역(Ⅳ)의 구체적으로 보여주는 평면도이다.
도 3은 도 2a의 제 1 정전 보호 회로(ESD1)의 구성을 보여주는 등가 회로도이다.
도 4a는 제조 공정 중에 본 발명의 실시 예에 따른 틱스 박막 트랜지스터의 바이어스 상태를 보여주는 회로도이다.
도 4b는 구동 중인 본 발명의 실시 예에 따른 틱스 박막 트랜지스터의 바이어스 상태를 보여주는 회로도이다.
도 5는 본 발명의 틱스 박막 트랜지스터의 노드 전압을 보여주기 위한 회로도이다.
도 6a는 턴-온된 틱스 박막 트랜지스터의 전류 누설 현상을 보여주는 파형도이다.
도 6b는 본 발명의 실시 예에 따라 턴-오프된 틱스 박막 트랜지스터에 의한 전류 누설의 차단 효과를 보여주는 파형도이다.
도 6c는 도 6b의 A 부분을 상세하게 보여주는 확대도이다.

본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는바, 특정 실시 예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.

도 1은 본 발명의 일 실시 예에 따른 표시 장치를 보여주는 평면도이다. 도 1을 참조하면, 상기 표시 장치(100)는 제 1 기판(110)과 제 2 기판(120)으로 구성될 수 있다. 여기서, 제 1 기판(110)과 제 2 기판(120)은 표시 패널을 구성한다. 표시 장치(100)는 데이터 드라이버들(DD1, DD2), 게이트 드라이버들(GD1, GD2), 정전 보호 회로들(ESD1, ESD2), 그리고 표시 영역(DA)을 포함한다.

상기 데이터 드라이버들(DD1, DD2)은 타이밍 컨트롤러(미도시됨)로부터 제공되는 제어 신호에 응답해서 영상 신호(미도시됨)를 데이터 전압들로 변환하여 출력한다. 상기 데이터 드라이버들(DD1, DD2)은 상기 표시 장치(100)의 좌측 상부에 구비된 제 1 데이터 드라이버(DD1) 및 상기 표시 장치(100)의 우측 상부에 구비된 제 2 데이터 드라이버(DD2)를 포함할 수 있다.

상기 게이트 드라이버들(GD1, GD2)은 상기 타이밍 컨트롤러로부터 제공되는 상기 제어 신호에 응답해서 게이트 신호를 순차적으로 출력한다. 상기 게이트 드라이버들(GD1, GD2)은 표시 영역(DA) 사이의 비표시 영역(PA)에 박막 공정으로 구비된다. 상기 게이트 드라이버들(GD1, GD2)은 게이트 라인들(미도시됨)과 연결된다.

정전 보호 회로들(ESD1, ESD2)은 상기 표시 장치(100)의 상측 및 하측에 위치한다. 상기 정전 보호 회로들(ESD1, ESD2)은 상기 데이터 드라이버들(DD1, DD2)로부터 상기 표시 영역으로 영상 신호를 전달하기 위한 데이터 라인에 연결된다. 정전 보호 회로들(ESD1, ESD2)은 각각 상기 데이터 라인에 연결되어 상기 표시 장치(100)의 구동시에 또는 생산 공정의 진행중에 상기 데이터 라인으로 유입되는 정전기로부터 표시 소자들을 보호한다. 예를 들면, 상기 정전 보호 회로들(ESD1, ESD2) 각각은 상기 데이터 라인 각각에 유입되는 전류를 분산시키는 정전 다이오드를 포함할 수 있다. 또한, 상기 정전 보호 회로들(ESD1, ESD2) 각각은 상기 데이터 라인 각각에 남은 잔존 정전기를 수용하고, 표시 영역(DA) 내의 픽셀 박막 트랜지스터(TFT)를 대신하여 파괴(Break)될 수 있는 정전 트랜지스터를 포함할 수 있다.

상기 정전 보호 회로들(ESD1, ESD2)에 포함되는 정전 트랜지스터는, 예를 들면, 틱스 박막 트랜지스터(Ticks Thin Film Transistor)로 구성될 수 있다. 상기 틱스 박막 트랜지스터들은 상기 표시 장치(100)의 외곽에 위치하는 전원 라인들 또는 신호 라인들 중 적어도 하나로부터 게이트 전압을 제공받을 수 있다. 상기 틱스 박막 트랜지스터들의 게이트에 인가되어, 상기 틱스 박막 트랜지스터들을 턴-오프 시키는 전압을 이하에서는 차단 전압(Voff)이라 칭하기로 한다. 차단 전압(Voff)으로서, 예를 들면, ASG(Amorphous Silicon Gate) 방식을 적용하는 표시 장치(100)에서 사용되는 제 1 전원 전압(VSS1)이 공급될 수 있다. 상기 제 1 전원 전압(VSS1)은 상기 표시 장치(100)의 구동 회로에 사용되는 접지 레벨 또는 그보다 낮은 부전압 레벨의 전원 전압이다. 본 발명의 일 실시 예에 따르면, 상기 제 1 전원 전압(VSS1)은 -7V일 수 있다.

상기 표시 장치(100)의 구동 중에는 상기 틱스 박막 트랜지스터의 게이트에 상기 제 1 전원 전압(VSS1)이 공급되면, 상기 틱스 박막 트랜지스터는 턴-오프(Turn-Off)될 수 있다. 따라서, 상기 표시 장치(100)의 구동시에 상기 정전 보호 회로들(ESD1, ESD2)의 누설 전류로 인한 전력 소모를 차단할 수 있다.

도시되지는 않았지만, 상기 표시 장치(100)는 타이밍 컨트롤러를 포함할 수 있다. 타이밍 컨트롤러는 외부 장치로부터 영상 신호(RGB) 및 제어 신호(미도시)를 수신하여 상기 데이터 드라이버들(DD1, DD2)의 데이터 포맷에 맞도록 상기 영상 신호(RGB)의 데이터 포맷을 변환한다. 그리고 상기 타이밍 컨트롤러는 상기 포맷 변환된 영상 신호를 상기 데이터 드라이버들(DD1, DD2)로 제공한다. 또한, 도 1에 도시되지 않았지만, 상기 타이밍 컨트롤러는 데이터 제어신호, 예를 들어, 출력 개시 신호 및 수평 개시 신호 등을 상기 데이터 드라이버들(DD1, DD2)로 제공한다. 상기 타이밍 컨트롤러는 게이트 제어 신호(예를 들면, 수직개시신호, 수직 클록 신호, 및 수직 클록바 신호 등을 상기 게이트 드라이버들(GD1, GD2)로 제공한다.

일반적으로, 정전 보호 회로들(ESD1, ESD2)에 포함되는 정전 트랜지스터들(예를 들면, 틱스 박막 트랜지스터들)은 제조 공정 중에 데이터 라인으로 유입되는 정전기를 포획하기 위한 구성이다. 즉, 공정 중에 발생하는 정전기에 의해서 픽셀 박막 트랜지스터를 대신하여 파괴되도록 데이터 라인에 연결된다. 하지만, 구동 중에는 정전 트랜지스터들은 누설 전류를 야기하여 전력 소모 인자로 작용한다. 본 발명의 실시 예에 따르면, 상기 정전 트랜지스터는 구동 중 발생하는 의도하지 않은 전력 소모를 차단할 수 있다.

도 2a 내지 도 2d는 도 1의 표시 장치의 모서리 부분들을 보여주는 평면도들이다. 도 2a는 상기 제 2 기판(120)의 좌측 상부에 위치한 I 영역의 레이아웃을 보여주는 평면도이다. 도 2b는 상기 제 2 기판(120)에서 우측 상부에 위치한 Ⅱ 영역의 레이아웃을 보여주는 평면도이다. 도 2c는 상기 제 2 기판(120)에서 좌측 하부에 위치한 Ⅲ 영역의 레이아웃을 보여주는 평면도이다. 도 2d는 상기 제 2 기판(120)에서 우측 하부에 위치한 Ⅳ 영역의 레이아웃을 보여주는 평면도이다.

도 2a를 참조하면, 제 2 기판(120)의 좌측 상부에 위치한 I 영역에는 데이터 라인들(DLs)에 연결되는 제 1 정전 보호 회로부(ESD1), 표시 영역(DA), 그리고 제 2 게이트 드라이버(GD2)의 일부분이 도시되어 있다. 여기서, 상기 제 1 정전 보호 회로부(ESD1)는 정전 다이오드부(121a)와 정전 트랜지스터부(122a)를 포함한다. 상기 제 1 정전 보호 회로부(ESD1)의 동작이나 구성에 대한 설명은 후술하는 도 3에서 상세히 다루게 될 것이다.

표시 영역(DA)의 픽셀 박막 트랜지스터들과 연결되는 데이터 라인들(DLs) 각각은 상기 제 1 정전 보호 회로부(ESD1)에 연결된다. 예를 들면, 각각의 데이터 라인들(DLs)에는 상기 정전 다이오드(121a)와 상기 정전 트랜지스터부(122a), 그리고 표시 영역(DA)의 박막 액정 트랜지스터(TFT)가 병렬 연결될 수 있다. 이때, 상기 정전 트랜지스터부(122a)의 게이트로는 차단 전압(Voff)이 제공될 수 있다. 차단 전압(Voff)은 예를 들면, 상기 제 1 전원 전압(VSS1, 약 -7V)일 수 있다. 정전 트랜지스터부(122a)의 게이트에 상기 차단 전압(Voff)을 연결하기 위해서는 상기 표시 장치(100)의 외곽에 형성되는 전원 라인들(Power lines) 또는 신호 라인들 중 어느 하나가 사용될 수 있다. 예컨대, ASG 방식의 표시 장치에서는 음의 전압으로 제공되는 제 1 전원 전압(VSS1, 약 -7V) 라인을 인출하여 상기 정전 트랜지스터부(122a)의 게이트와 연결할 수 있다. 따라서, 이러한 전기적인 연결을 위한 콘텍이나 메탈 라인을 형성하기 위한 절차가 제공되어야 할 것이다.

일반적인 경우, 틱스 박막 트랜지스터(Ticks TFT)로 구성되는 상기 정전 트랜지스터(122a)의 게이트에는 스토리지 전압(Vcst, 약 3.3V)이 제공되기도 한다. 하지만, 이런 경우에 상기 표시 장치(100)의 구동 중에는 항상 상기 정전 트랜지스터부(122a)의 박막 트랜지스터들이 턴-온된다. 따라서, 상기 데이터 라인(DLs)의 전압에 의하여 정전 트랜지스터부(122a)의 공통 전극으로 누설 전류가 발생한다. 하지만, 제 1 전원 전압(VSS1)과 같은 차단 전압(Voff)에 의해서 정전 트랜지스터부(122a)의 박막 트랜지스터들이 턴-오프될 수 있다. 상기 정전 트랜지스터부(122a)의 박막 트랜지스터들이 턴-오프되면, 박막 트랜지스터들의 채널을 경유하는 누설 전류가 차단될 수 있다. 누설 전류의 차단에 따라 전력의 소모도 감소시킬 수 있을 것이다.

도 2b를 참조하면, 상기 제 2 기판(120)의 우측 상부의 Ⅱ 영역에는 데이터 라인들(DLs)에 연결되는 제 1 정전 보호 회로부(ESD1), 표시 영역(DA), 그리고 제 1 게이트 드라이버(GD1)의 일부분이 포함된다. 여기서, 상기 제 1 정전 보호 회로부(ESD1)는 정전 다이오드들(121b)과 정전 트랜지스터들(122b)을 포함한다.

상기 표시 영역(DA)의 박막 트랜지스터들과 연결되는 데이터 라인들(DLs)에 상기 제 1 정전 보호 회로부(ESD1)가 연결된다. 예를 들면, 각각의 데이터 라인들(DLs)에는 정전 다이오드(121b)와 정전 트랜지스터들(122b), 그리고 표시 영역(DA)의 박막 액정 트랜지스터(TFT)가 병렬 연결될 수 있다. 이때, 상기 정전 트랜지스터들(122b)의 게이트로는 차단 전압(Voff)으로서 제 1 전원 전압(VSS1, 약 -7V)이 공급될 수 있다. 상기 정전 트랜지스터들(122b)의 게이트에 차단 전압(Voff)을 연결하기 위해서는 상기 표시 장치(100)의 외곽에 형성되는 전원 라인들 중 어느 하나를 인출하여 정전 트랜지스터들(122b)의 게이트와 전기적으로 연결시켜야 한다. 예를 들면, 상기 제 1 게이트 드라이버(GD1)에 차단 전압(Voff)을 제공하기 위한 전원 라인과 도전성 라인 및 콘텍을 이용하여 상기 정전 트랜지스터들(122b)의 게이트와 전기적으로 연결할 수 있다.

도 2c를 참조하면, 상기 제 2 기판(120)의 좌측 하부의 Ⅲ 영역에는 데이터 라인들(DLs)에 연결되는 제 2 정전 보호 회로부(ESD2), 표시 영역(DA), 그리고 제 2 게이트 드라이버(GD2)의 일부분이 포함된다. 여기서, 상기 제 2 정전 보호 회로부(ESD2)는 정전 다이오드들(123a)과 정전 트랜지스터들(124a)을 포함한다.

상기 표시 영역(DA)의 박막 트랜지스터들과 연결되는 데이터 라인들(DLs)에는 상기 제 2 정전 보호 회로부(ESD2)가 연결된다. 예를 들면, 각각의 데이터 라인들(DLs)에는 상기 정전 다이오드(123a)와 상기 정전 트랜지스터들(124a), 그리고 상기 표시 영역(DA)의 박막 액정 트랜지스터(TFT)가 병렬 연결될 수 있다. 이때, 정전 트랜지스터들(124a)의 게이트로는 차단 전압(Voff)이 공급된다. 상기 정전 트랜지스터들(124a)의 게이트에 차단 전압(Voff)을 연결하기 위해서는 표시 장치(100)의 외곽에 형성되는 제 1 전원 전압(VSS1) 라인을 인출하여 정전 트랜지스터들(124a)의 게이트와 전기적으로 연결할 수 있다. 예를 들면, 상기 제 2 게이트 드라이버(GD2)에 상기 제 1 전원 전압(VSS1)을 제공하기 위한 전원 라인과 도전성 라인 및 콘텍을 형성하여 정전 트랜지스터들(124a)의 게이트와 전기적으로 연결할 수 있다.

도 2d를 참조하면, 상기 제 2 기판(120)의 우측 하부의 Ⅳ 영역에는 데이터 라인들(DLs)에 연결되는 제 2 정전 보호 회로부(ESD2), 표시 영역(DA), 그리고 제 1 게이트 드라이버(GD1)의 일부분이 포함된다. 여기서, 상기 제 2 정전 보호 회로부(ESD2)는 정전 다이오드들(123b)과 정전 트랜지스터들(124b)을 포함한다.

상기 표시 영역(DA)의 박막 트랜지스터들과 연결되는 데이터 라인들(DLs)에는 상기 제 2 정전 보호 회로부(ESD2)가 연결된다. 예를 들면, 각각의 데이터 라인들(DLs)에는 상기 정전 다이오드(123b)와 상기 정전 트랜지스터들(124b), 그리고 상기 표시 영역(DA)의 박막 액정 트랜지스터(TFT)가 병렬 연결될 수 있다. 이때, 상기 정전 트랜지스터들(124b)의 게이트로는 차단 전압(Voff)이 공급된다. 상기 정전 트랜지스터들(124b)의 게이트에 차단 전압(Voff)을 제공하기 위해서는 다양한 전원 라인들 중 부전압(Negative voltage) 레벨을 가지는 어느 하나의 라인을 선택할 수 있다. 선택된 상기 어느 하나의 라인을 인출하여 상기 정전 트랜지스터들(124b)의 게이트와 전기적으로 연결할 수 있다.

일반적인 경우, 틱스 박막 트랜지스터(Ticks TFT)로 구성되는 상기 정전 트랜지스터(124b)의 게이트에는 스토리지 전압(Vcst)이 제공되기도 한다. 하지만, 이런 경우에 상기 표시 장치(100)의 구동 중에는 항상 상기 정전 트랜지스터들(124b)이 턴-온 상태를 유지한다. 이 경우에는 상기 데이터 라인에 충전된 전하가 틱스 박막 트랜지스터(Ticks TFT)를 통해서 누설될 수 있다. 정전 트랜지스터(124b)의 게이트에 차단 전압(Voff)의 제공에 의해서 정전 트랜지스터들(124b)을 턴-오프 시키면 이러한 누설 전류에 의한 전력 소모를 차단할 수 있을 것이다.

도 3은 도 2a의 제 1 정전 보호 회로부와 표시 영역의 등가 회로를 보여주는 회로도이다. 도 3을 참조하면, 상기 제 1 정전 보호 회로부(ESD1)는 정전 다이오드부(121a)과 정전 트랜지스터부(122a)를 포함한다. 그리고 표시 영역(DA)에는 데이터 라인(DLs)과 게이트 라인(GL1)에 연결되는 박막 트랜지스터들이 픽셀 단위로 배열될 수 있다.

상기 정전 다이오드부(121a)는 각각의 데이터 라인들(DL1~DLn)과 공통 전극 라인(VCOML) 사이에 접속된 복수의 양방향 다이오드들(BD1~BDn)을 포함한다. 상기 양방향 다이오드들(BD1~BDn) 각각은 데이터 라인(DLx, x는 임의의 정수)과 공통 전극 라인(VCOML) 사이에서 서로 반대 방향(데이터 라인들에 대하여 순방향과 역방향)으로 연결되는 2개의 다이오드쌍(또는, 다이오드 결선된 트랜지스터 쌍)로 구성될 수 있다.

상기 데이터 라인(DL1)에 연결되는 양방향 다이오드(BD1)의 구성을 살펴보기로 한다. 상기 양방향 다이오드(BD1)는 다이오드 결선된 2개의 트랜지스터들(T1a, T1b)로 구성될 수 있다. 상기 트랜지스터(T1a)는 게이트가 상기 데이터 라인(DL1)에 연결된다. 그리고 상기 트랜지스터(T1a)의 드레인/소스 중 어느 하나는 상기 데이터 라인(DL1)에, 다른 하나는 상기 공통 전극 라인(VCOML)에 연결된다. 반면, 상기 트랜지스터(T1b)의 게이트는 상기 공통 전극 라인(VCOML)에 연결된다. 그리고 상기 트랜지스터(T1b)의 드레인/소스 중 어느 하나는 상기 데이터 라인(DL1)에, 다른 하나는 상기 공통 전극 라인(VCOML)에 연결된다.

다시 말하면, 상술한 연결 구조를 통해서 상기 트랜지스터(T1a)는 상기 데이터 라인(DL1)으로부터 상기 공통 전극 라인(VCOML)으로 순방향 연결된 다이오드로 동작한다. 그리고 상술한 연결 구조를 통해서 상기 트랜지스터(T1b)는 상기 데이터 라인(DL1)으로부터 상기 공통 전극 라인(VCOML)으로 역방향 연결된 다이오드로 동작한다. 상기 양방향 다이오드들(BD2~BDn) 각각의 구성도 상기 양방향 다이오드(BD1)와 동일한 방식으로 구성될 수 있다.

상기 양방향 다이오드(BD1)는 상기 데이터 라인들(DL1)에 정전기에 의하여 고전압이 인가되면, 상기 데이터 라인(DL1)에 충전된 전하를 상기 공통 전극 라인(VCOML)에 방전시킬 수 있다. 즉, 상기 데이터 라인(DL1)의 전위가 상기 양방향 다이오드(BD1)의 문턱 전압보다 높아지면, 양방향 다이오드(BD1)는 턴-온된다. 그러면, 상기 데이터 라인(DL1)과 상기 공통 전극 라인(VCOML)은 전기적으로 연결된다. 전기적인 연결에 따라 상기 데이터 라인(DL1)에 충전된 전하는 상기 공통 전극 라인(VCOML)으로 유입된다.

데이터 라인(DL1)으로부터 상기 공통 전극 라인(VCOML)으로 유입된 전하에 의하여 상기 공통 전극 라인(VCOML)의 전위는 상승하게 될 것이다. 그러면, 전위가 상승된 상기 공통 전극 라인(VCOML)에 의하여, 상기 공통 전극 라인(VCOML)으로부터 상기 데이터 라인들(DL2~DLn)로 순방향 연결된 다이오드들(또는, 다이오드 결선된 트랜지스터들)이 턴-온된다. 따라서, 상기 공통 전극 라인(VCOML)으로 유입된 전하는 상기 데이터 라인들(DL2~DLn)로 분산된다. 이러한 기능에 의해서 데이터 라인(DL1)으로 유입된 정전기에 의한 충격으로부터 표시 영역(DA)의 픽셀 박막 트랜지스터들이 보호될 수 있다.

반면, 상기 데이터 라인(DL1)의 전위가 상기 양방향 다이오드(BD1)의 문턱 전압보다 낮으면, 양방향 다이오드(BD1)는 턴-오프 상태를 유지하게 될 것이다. 그러면, 상기 데이터 라인(DL1)과 상기 공통 전극 라인(VCOML)은 전기적으로 차단된다. 이러한 구조를 통해서 상기 정전 다이오드부(121a)는 정전기를 통해서 상기 데이터 라인들(DL1~DLn)에 유입되는 전하를 분산시킬 수 있다. 따라서, 상기 데이터 라인들(DL1~DLn)을 통해서 전달되는 정전기의 영향으로부터 표시 영역(DA)에 위치하는 소자들은 보호될 수 있다.

상기 정전 트랜지스터부(122a)는 상기 데이터 라인들(DL1~DLn)에 연결되는 복수의 박막 트랜지스터들로 구성된다. 각각의 박막 트랜지스터들은, 예를 들면, 틱스 박막 트랜지스터(Ticks TFT)로 형성될 수 있다. 상기 복수의 박막 트랜지스터들 각각은 트랜지스터와 용량의 등가 회로로 나타낼 수 있다. 상기 데이터 라인(DL1)에 연결된 복수의 박막 트랜지스터들(TFT1~TFT10)의 구조에 대한 설명을 통해서 상기 정전 트랜지스터부(122a)의 구성 및 기능이 설명될 것이다.

상기 데이터 라인(DL1)에 연결된 제 1 박막 트랜지스터(TFT1)는 등가적으로 트랜지스터(T1)와 용량(C1)으로 나타낼 수 있다. 그리고 상기 트랜지스터(T1)의 게이트에는 차단 전압(Voff)이 인가된다. 상기 트랜지스터(T1)의 드레인(또는, 소스)은 상기 데이터 라인(DL1)에 연결되고, 상기 트랜지스터(T1)의 소스(또는, 드레인)는 공통 전극(VCOMM)에 연결된다. 그리고 상기 용량(C1)은 상기 공통 전극(VCOMM)과 상기 트랜지스터(T1)의 게이트 사이에 연결된다. 여기서, 상기 공통 전극(VCOMM)은 공정 중이거나 또는 구동 중일 때에도 플로팅(Floating) 상태로 존재한다. 나머지 박막 트랜지스터들(TFT2~TFT10)도 상기 제 1 박막 트랜지스터(TFT1)와 동일한 요소들로 등가될 수 있다.

제조 공정의 진행중에는, 상기 박막 트랜지스터들(TFT1~TFT10)의 게이트는 전기적으로 고립된 플로팅 상태로 유지된다. 그리고 상기 박막 트랜지스터들(TFT1~TFT10)의 공통 전극(VCOMM)도 플로팅 상태로 유지될 것이다. 이때, 상기 데이터 라인(DL1)에 고전압의 정전기가 유입될 수 있다. 유입된 정전기에 의하여 상기 데이터 라인(DL1)을 경유하여 표시 영역(DA)으로 전하가 전파될 것이다. 하지만, 상기 공통 전극(VCOMM)은 상기 데이터 라인(DL1)에 비하여 상대적으로 낮은 전위를 갖는다. 상기 데이터 라인(DL1)과 상기 공통 전극(VCOMM) 사이에 형성된 용량들이 전하의 전파에 따라 순차적으로 파괴된다. 파괴된 용량들은 상기 데이터 라인(DL1)과 상기 공통 전극(VCOMM) 사이에 단락 요소로 작용한다. 정전기에 의해서 유도된 전하는 상기 공통 전극(VCOMM)으로 방전되고, 데이터 라인(DL1)의 전위는 낮아지게 될 것이다. 이러한 과정을 통해서 정전기에 의한 고전압이 상기 표시 영역(DA)으로 전파되는 것을 차단할 수 있다. 각각의 상기 데이터 라인들(DL2~DLn)에 대해서도 상기 정전 트랜지스터부(122a)는 동일한 방식으로 동작하며, 상기 표시 영역(DA)의 소자들은 정전기로부터 보호될 수 있다.

상기 표시 장치(100)의 제조 공정이 완료되면, 본 발명의 실시 예에 따라 상기 정전 트랜지스터부(122a)에 포함되는 박막 트랜지스터들의 게이트에는 차단 전압(Voff)이 공급된다. 상기 표시 장치(100)의 제조 공정시에, 상기 차단 전압(Voff)을 상기 박막 트랜지스터의 게이트로 전달하기 위한 메탈 라인 등으로 구성되는 라우팅(Routing) 절차가 포함될 것이다. 즉, 상기 표시 장치(100)가 구동되면, 상기 박막 트랜지스터들의 게이트에는 상기 차단 전압(Voff)이 제공된다.

상기 차단 전압(Voff)은 상기 표시 장치(100)의 외곽에 편재해 있는 특정 레벨(예를 들면, -2V)보다 낮은 전원 라인으로부터 제공받을 수 있다. 예를 들면, ASG(Amorphous Silicon Gate) 집적 기술로 제조된 표시 장치의 경우, 약 -7V의 제 1 전원 전압(VSS1)을 사용한다. 상기 제 1 전원 전압(VSS1)을 공급하기 위한 전원 라인을 상기 박막 트랜지스터들의 게이트에 연결할 수 있다. 그러면, 구동 중에는 상기 박막 트랜지스터들의 게이트는 차단 전압(Voff)으로서 제 1 전원 전압(VSS1)이 인가되고, 각각의 트랜지스터들(T1~T10)은 턴-오프될 것이다. 따라서, 트랜지스터들(T1~T10)의 채널을 통해서 누설되는 전하에 대한 차단 효과를 높일 수 있다.

상기 표시 영역(DA)에는 각각의 화소를 구성하는 액티브 영역이 형성된다. 제조 공정 중 이들 액티브 영역의 박막 트랜지스터들로 유입되는 정전기는 정전 트랜지스터부(122a)에 의해서 흡수 및 차단될 수 있다. 또한, 상기 표시 장치(100)의 구동 중에는, 상기 정전 트랜지스터부(122a)의 박막 트랜지스터들의 게이트에는 상기 차단 전압(Voff)이 제공된다. 구동중 상기 정전 트랜지스터부(122a)에 의한 전하 누설이 차단될 수 있다. 따라서, 본 발명의 실시 예에 따른 상기 정전 트랜지스터부(122a)의 게이트 전압 조정을 통해서, 정전 보호 기능과 전력 효율 증대가 기대된다.

도 4a 및 도 4b는 본 발명의 정전 트랜지스터부에 포함되는 박막 트랜지스터(TFT)의 바이어스 상태들을 보여주는 등가 회로도이다. 도 4a는 본 발명의 표시 장치(100)의 제조 공정 중의 바이어스 상태를 보여준다. 도 4b는 본 발명의 표시 장치의 구동 중의 바이어스 상태를 보여준다.

도 4a를 참조하면, 도 3에 도시된 상기 제 1 박막 트랜지스터(TFT1)의 등가 회로와, 그것의 제조 공정 중의 바이어스 상태가 도시되어 있다. 상기 정전 트랜지스터부(122a)에 대한 전기적 연결이 완료되지 않은 상태에서, 상기 제 1 박막 트랜지스터(TFT1)의 게이트는 전기적으로 고립된 상태로 존재한다. 따라서, 상기 제 1 박막 트랜지스터(TFT1)의 등가 회로에서 트랜지스터(T1)의 게이트는 플로팅 상태로 유지된다. 그리고 공통 전극(VCOMM)은 트랜지스터(T1)가 턴-오프된 상태에서는 전기적으로 고립된 플로팅 상태로 존재한다.

제조 공정 중에, 상기 데이터 라인(DL1)으로 정전기에 의한 고전압(수 kV)이 유입되면, 상기 트랜지스터(T1)의 드레인 전압이 상대적으로 과도하게 높아진다. 따라서, 상기 트랜지스터(T1)는 턴-온되고, 채널이 형성될 것이다. 이어서, 상기 트랜지스터(T1)의 채널을 통과한 전하들은 상기 용량(C1)에 충전된다. 상대적으로 큰 전압에 의해서 상기 용량(C1)은 전기적으로 파괴(Breaking)될 수 있다. 이러한 과정을 통해서 상기 데이터 라인(DL1)으로 전파되는 전하는 복수의 박막 트랜지스터들에 의해서 수용되고 흡수될 것이다. 따라서, 상기 데이터 라인(DL1)의 전위는 점차 낮아지게 되고, 상기 표시 영역(DA)의 픽셀 요소들은 정전기로부터 보호될 수 있다.

도 4b를 참조하면, 도 3에 도시된 제 1 박막 트랜지스터(TFT1)의 등가 회로 의 구동 중의 바이어스 상태가 도시되어 있다. 제조 공정 중에 상기 차단 전압(Voff)을 게이트에 제공받도록 상기 정전 트랜지스터부(122a)가 구성된다. 그러면, 상기 표시 장치(100)의 구동 중에는 상기 제 1 박막 트랜지스터(TFT1)의 게이트로는 상기 차단 전압(Voff)이 제공될 것이다. 정상적으로 상기 표시 장치(100)가 구동되면, 상기 데이터 라인(DL1)으로는 약 -7.8V~7.8V에 대응하는 레벨의 구동 신호들이 인가된다.

하지만, 상기 차단 전압(Voff)에 의해서 상기 트랜지스터(T1)의 턴-오프 상태는 유지된다. 따라서, 상기 데이터 라인(DL1)이 정상적인 전압 범위에서 구동되는 경우에는 상기 제 1 박막 트랜지스터(TFT1)를 비롯한 제반 박막 트랜지스터들에서의 전류 누설은 차단될 수 있다. 결국, 상기 데이터 라인들(DL1~DLn)로 구동 신호가 인가되는 경우에도 상기 정전 트랜지스터부(122a)에서의 전류 누설이 차단될 수 있다.

도 5, 도 6a, 및 도 6b는 본 발명의 실시 예에 따른 정전 트랜지스터부에 의한 소비 전력 감소의 효과를 보여주는 회로도 및 파형도들이다. 도 5는 정전 트랜지스터부에 포함되는 박막 트랜지스터의 동작을 설명하기 위한 등가 회로도이다. 도 6a는 차단 전압(Voff)이 제공되지 않은 경우의 박막 트랜지스터의 동작을 보여준다. 도 6b는 본 발명의 실시 예에 따라 차단 전압(Voff)을 제공받을 경우 박막 트랜지스터의 동작을 보여주는 파형도이다.

도 5를 참조하면, 상기 제 1 박막 트랜지스터(TFT1)의 구동 중의 바이어스 상태가 도시되어 있다. 상기 제 1 박막 트랜지스터(TFT1)의 바이어스 상태는 게이트 전압(Vg)과 드레인(Drain) 또는 소스(Source) 전압에 해당하는 상기 데이터 라인(DL1) 전압에 의해서 정의된다. 상기 차단 전압(Voff)이 상기 제 1 박막 트랜지스터(TFT1)의 게이트 전압(Vg)으로 제공되는 경우에는 제 1 노드(N1)로의 전하 누설은 발생하지 않는다. 따라서, 상기 차단 전압(Voff)이 상기 제 1 박막 트랜지스터(TFT1)의 게이트 전압(Vg)으로 제공되는 경우에 상기 제 1 노드(N1)의 전위는 크게 변동하지 않을 것이다.

반면, 상기 차단 전압(Voff)이 상기 제 1 박막 트랜지스터(TFT1)의 게이트 전압(Vg)으로 제공되지 않는 경우, 상기 데이터 라인(DL1)의 전압에 의하여 상기 제 1 노드(N1)로 누설 전류가 흐를 수 있다. 따라서, 상기 트랜지스터(T1)가 턴-온되는 경우, 상기 데이터 라인(DL1)과 상기 제 1 노드(N1)의 전위는 거의 비슷한 값을 가진다. 이것은 상기 공통 전극(VCOMM)으로의 전류 누설이 존재함을 의미한다. 이러한 전류 누설을 차단하기 위하여 본 발명의 실시 예에 따르면, 상기 제 1 박막 트랜지스터(TFT1)의 게이트 전압(Vg)은 충분히 상기 트랜지스터(T1)를 차단할 수 있는 차단 전압(Voff)으로 제공되어야 한다. 상기 차단 전압(Voff)은 바람직하게는 약 -7V로 제공될 수 있다.

도 6a는 상기 차단 전압(Voff)이 제공되지 않은 경우의 박막 트랜지스터의 동작을 보여주는 파형도이다. 도 6a를 참조하면, 데이터 라인(DL1)으로는 구동 신호(VDL1)가 인가되고, 제 1 박막 트랜지스터(TFT1)의 게이트 전압(Vg)으로 스토리지 전압(Vcst, 약 3.3V)이 인가되는 경우의 제 1 노드 전압(VN1)이 도시되어 있다. 상기 데이터 라인(DL1)에 제공되는 상기 구동 신호(VDL1)는 약 -7.8V와 7.8V 레벨 사이를 천이하는 양극성 전압일 수 있다. 그리고 게이트 전압(Vg)으로 스토리지 전압(Vcst)이 제공되면, 상기 트랜지스터(T1)는 턴-온된다. 따라서, 상기 트랜지스터(T1)의 소스(Source) 전압과 드레인(Drain) 전압은 거의 동일한 값을 가진다.

결국, 상기 트랜지스터(T1)의 소스(Source) 또는 드레인(Drain)에 대응하는 상기 제 1 노드 전압(VN1)은 상기 데이터 라인(DL1)과 동일 내지 유사한 형태로 스윙할 것이다. 상기 트랜지스터(T1)의 문턱 전압에 의한 전압 강하를 고려하더라도, 상기 제 1 노드 전압(VN1)은 상기 데이터 라인(DL1)의 구동 신호와 유사한 레벨이 될 것이다. 도시한 파형도와 같이, 상기 제 1 노드 전압(VN1)의 파형은 상기 구동 신호(VDL1)와 동일한 파형을 가질 수 있다. 이것은 결국, 상기 트랜지스터(T1)의 채널을 통한 전류의 누설을 의미하고, 전류의 누설에 의한 전력의 소모를 의미한다.

도 6b는 본 발명의 실시 예에 따라 상기 차단 전압(Voff)이 제공되는 경우의 박막 트랜지스터의 동작을 보여주는 파형도이다. 도 6b를 참조하면, 상기 데이터 라인(DL1)으로는 상기 구동 신호(VDL1)가 인가되고, 상기 제 1 박막 트랜지스터(TFT1)의 게이트 전압(Vg)으로 차단 전압(Voff, 약 -7V)이 인가된다. 이때, 상기 트랜지스터(T1)의 상기 공통 전극(VCOMM) 방향의 제 1 노드 전압(VN1)이 도시되어 있다.

상기 데이터 라인(DL1)에 제공되는 상기 구동 신호(VDL1)는 약 -7.8V와 7.8V 레벨 사이를 천이하는 양극성 전압일 수 있다. 그리고 게이트 전압(Vg)으로 상기 차단 전압(Voff)이 제공되면, 상기 트랜지스터(T1)는 상기 구동 신호(VDL1)의 레벨에 관계없이 턴-오프 상태를 유지하게 될 것이다. 따라서, 상기 트랜지스터(T1)의 소스(Source)와 드레인(Drain) 사이는 전기적으로 분리된 상태를 유지할 것이다.

결국, 상기 차단 전압(Voff)이 제공되는 경우에는 상기 트랜지스터(T1)의 소스(Source) 또는 드레인(Drain)에 대응하는 상기 제 1 노드 전압(VN1)은 상기 데이터 라인(DL1)과는 분리된 플로팅 상태를 유지할 수 있다. 바람직하게는, 상기 데이터 라인(DL1)으로부터 전류의 누설이 발생하지 않아, 상기 제 1 노드 전압(VN1)은 0V의 레벨을 유지하게 될 것이다. 비록, 상기 데이터 라인(DL1)으로의 지속적인 상기 구동 신호(VDL1) 인가에 따라 상기 트랜지스터(T1)의 턴-오프 상태일 지라도 미소량의 전하가 상기 공통 전극(VCOMM) 측으로 유입될 수 있을 것이다. 하지만, 이러한 전하의 유입은 거의 무시할 정도로 적다. 차단 전압(Voff)이 제공될 때, 상기 제 1 노드 전압(VN1)의 미미한 변화가 A 부분에 도시되어 있다. 도시된 바와 같이, 시점 T1에서 유입된 미소량의 전하에 의해서 제 1 노드 전압(VN1)이 미미한 레벨(약 0.16V)로 상승할 수 있으나, 지속적인 전하의 누설은 발생하지 않을 것이다.

도 6c는 도 6b의 A 부분을 확대한 부분도이다. 도 6c를 참조하면, 상기 데이터 라인(DL1)으로의 지속적인 구동 신호(VDL1) 인가에 따라 축적된 전하에 의해서 상승하는 상기 공통 전극(VCOMM)의 전위를 보여준다. 하지만, 미소량의 전류 누설에 따라 상기 공통 전극(VCOMM)의 전위는 거의 변동하지 않는다. 예시적으로 약 0.16V의 전위 상승만이 나타날 뿐이다. 따라서, 상기 공통 전극(VCOMM)으로의 누설 전류에 의한 전력 소모는 거의 무시할 정도로 미미함을 알 수 있다.

따라서, 상기 차단 전압(Voff)의 인가를 통해서 상기 트랜지스터(T1)의 채널을 통한 전류의 누설은 무시할 정도로 감소되고, 정전 트랜지스터부(122a)에서의 의도하지 않은 전력 소모는 차단될 수 있다.

이상에서는 본 발명의 바람직한 실시 예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자 또는 해당 기술 분야에 통상의 지식을 갖는 자라면, 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허청구범위에 의해 정하여져야만 할 것이다.

100 : 표시 장치
110 : 제 1 기판
120 : 제 2 기판
121a, 121b, 123a, 123b : 정전 다이오드
122a, 122b, 124a, 124b : 정전 트랜지스터
DD1, DD2 : 데이터 드라이버
ESD1 : 제 1 정전 보호 회로부
ESD2 : 제 2 정전 보호 회로부
GD1, GD2 : 게이트 드라이버

Claims

표시 영역으로 구동 신호를 전달하는 데이터 라인;
상기 표시 영역으로 게이트 신호를 전달하는 게이트 라인;
제1 전원 전압을 이용하여 상기 게이트 신호를 상기 게이트 라인으로 출력하는 게이트 드라이버; 그리고
상기 데이터 라인과 공통 전극 사이에 병렬 연결되는 복수의 박막 트랜지스터들을 포함하는 정전 트랜지스터부를 포함하되,
상기 복수의 박막 트랜지스터들 각각의 게이트에는 상기 복수의 박막 트랜지스터들 각각을 턴-오프 시키기 위한 상기 제1 전원 전압이 제공되며,
상기 표시 영역으로 상기 구동 신호가 전달되는 동안 상기 복수의 박막 트랜지스터들 각각은 턴-오프 상태로 유지되는 표시 장치.
제 1 항에 있어서,
상기 박막 트랜지스터들은 틱스 박막 트랜지스터로 형성되는 표시 장치.
제 1 항에 있어서,
상기 제1 전원 전압은 상기 표시 영역의 외곽에 배치되는 전원 라인들 또는 구동 신호 라인들 중 적어도 하나로부터 제공받는 표시 장치.
제 3 항에 있어서,
상기 제1 전원 전압은 -7V의 부전압인 표시 장치.
제 1 항에 있어서,
상기 제1 전원 전압은 적어도 -2V와 같거나 낮은 레벨로 제공되는 표시 장치.
제 1 항에 있어서,
상기 데이터 라인에 연결되며, 상기 데이터 라인으로 유입되는 정전기를 다른 데이터 라인으로 분산시키기 위한 정전 다이오드를 더 포함하는 표시 장치.
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