CN108269801B

CN108269801B - 静电保护电路

Info

Publication number: CN108269801B
Application number: CN201810028119.8A
Authority: CN
Inventors: 洪光辉
Original assignee: Wuhan China Star Optoelectronics Technology Co Ltd
Current assignee: Wuhan China Star Optoelectronics Technology Co Ltd
Priority date: 2018-01-11
Filing date: 2018-01-11
Publication date: 2021-03-02
Anticipated expiration: 2038-01-11
Also published as: CN108269801A

Abstract

本发明提供一种静电保护电路。本发明的静电保护电路包括信号线以及与信号线对应的ESD器件。所述ESD器件包括设置在信号线与恒压高电位之间的连接路径上及信号线与恒压低电位之间的连接路径上的薄膜晶体管，所述ESD器件中，设置在信号线与恒压高电位之间的连接路径上及信号线与恒压低电位之间的连接路径上的薄膜晶体管均为多个，通过增加静电释放路径或者降低静电释放时产生的电流，从而有效地提升了静电保护电路的抗静电能力。

Description

静电保护电路

技术领域

本发明涉及显示技术领域，尤其涉及一种静电保护电路。

背景技术

在薄膜晶体管液晶显示面板(Thin Film Transistor Liquid Crystal Display，TFT-LCD)及有源矩阵有机发光二极管(Active-matrix organic light emitting diode，AMOLED)显示面板的制作及运输过程中，容易产生静电放电(Electro-Static Discharge，ESD)现象。静电放电发生时，在很短的时间内产生很大的电流，一旦静电放电电流流经半导体集成电路，通常会造成静电损伤，导致绝缘介质的击穿，引起薄膜晶体管阈值电压漂移或者栅极和源极的短路。除非有适当的放电途径，否则静电荷累积到一定程度而放电时，会破坏显示面板内的部分像素结构，造成显示不良，甚至造成整个显示面板的损坏，因此现有的显示面板中设有静电保护器件(简称ESD器件)，防止静电放电对各信号线造成的损伤。

如图1所示，为现有的一种静电保护电路的电路图，该种静电保护电路中，对应一条信号线100设置一个ESD器件200，该ESD器件200由一个N型TFT 10和一个P型TFT T20组成，N型TFT T10的栅极与漏极短接，均恒压低电位VGL，源极电性连接信号线100；P型TFTT20的栅极与漏极短接，均接入恒压高电位VGH，源极电性连接信号线100。当信号线100上正的静电电荷累积到一定程度使得P型TFT T20的源极的电位高于所述恒压高电位VGH时，所述P型TFT T20导通来对静电放电；当信号线100上的负的静电电荷累积到一定程度使得N型TFT T10的源极的电位低于所述恒压低电位时VGL时，所述N型TFT T10导通来对静电放电。

如图2所示，为现有的另一种静电保护电路的电路图，该种静电保护电路中，对应一条信号线100设置一个ESD器件200’，该ESD器件200’由第一N型TFT T30与第二N型TFTT40串联组成，第一N型TFT T30的栅极与漏极短接，均接入恒压低电位VGL，源极电性连接信号线100；第二N型TFT T40的栅极与漏极短接，均电性连接信号线100，源极接入恒压高电位VGH。当信号线100上正的静电电荷积累到一定程度使得第二N型TFT T40的栅极的电位高于所述恒压高电位VGH时，所述第二N型TFT T40导通对静电放电；当信号线100上负的静电电荷积累到一定程度使得第一N型TFT T30的源极的电位低于所述恒压低电位时，所述第一N型TFT T30导通来对静电放电。

上述两种静电保护电路中，静电只能通过向恒压低电位VGL及恒压高电位VGH放电，并且需要避免静电释放过程中对面板造成的损伤，因此ESD器件中的薄膜晶体管的尺寸需要制作得较大。

发明内容

本发明的目的在于提供一种静电保护电路，具有较强的抗静电能力，应用于显示面板中时能够有效降低显示面板受到的静电损伤。

为实现上述目的，本发明首先提供一种静电保护电路，包括信号线以及与信号线对应的ESD器件；

所述ESD器件将信号线与恒压高电位、恒压低电位和接地端连接；或者，所述ESD器件将信号线与恒压高电位、恒压低电位连接；

所述ESD器件包括设置在信号线与恒压高电位之间的连接路径上及信号线与恒压低电位之间的连接路径上的薄膜晶体管，所述ESD器件中，设置在信号线与恒压高电位之间的连接路径上及信号线与恒压低电位之间的连接路径上的薄膜晶体管均为多个。

所述ESD器件包括：与信号线电性连接并接入恒压高电位的第一静电释放单元、与信号线电性连接并接入恒压低电位的第二静电释放单元、与信号线及接地端均电性连接并接入恒压高电位的第三静电释放单元、以及与信号线及接地端均电性连接并接入恒压负电位的第四静电释放单元。

所述第二静电释放单元为第一N型薄膜晶体管，所述第一N型薄膜晶体管的栅极和漏极均接入恒压低电位，源极电性连接信号线；

所述第一静电释放单元为第一P型薄膜晶体管，所述第一P型薄膜晶体管的栅极和漏极均接入恒压高电位，源极电性连接信号线；或者，

所述第一静电释放单元为第二N型薄膜晶体管，所述第二N型薄膜晶体管的栅极和漏极均电性连接信号线，源极接入恒压高电位。

所述第三静电释放单元为第二P型薄膜晶体管，所述第二P型薄膜晶体管的栅极接入恒压高电位，源极电性连接信号线，漏极电性连接接地端；

所述第四静电释放单元为第三N型薄膜晶体管，所述第三N型薄膜晶体管的栅极接入恒压低电位，源极电性连接信号线，漏极电性连接接地端。

所述ESD器件包括：与信号线电性连接的第一静电释放单元、与信号线电性连接并接入恒压低电位的第二静电释放单元、与第一静电释放单元电性连接并接入恒压高电位的第一电流限制单元以及与第二静电释放单元电性连接并接入恒压低电位的第二电流限制单元。

所述第一静电释放单元为第一P型薄膜晶体管，所述第一P型薄膜晶体管的栅极接入恒压高电位，源极电性连接信号线，漏极电性连接第一电流限制单元；

所述第二静电释放单元为第一N型薄膜晶体管，所述第一N型薄膜晶体管的栅极接入恒压低电位，源极电性连接信号线，漏极电性连接第二电流限制单元。

所述第一电流限制单元为第三薄膜晶体管；所述第三薄膜晶体管的栅极悬空，源极电性连接第一P型薄膜晶体管的漏极，漏极接入恒压高电位；所述第二电流限制单元为第四薄膜晶体管；所述第四薄膜晶体管的栅极悬空，源极电性连接第一N型薄膜晶体管的漏极，漏极接入恒压低电位；或者，

所述第一电流限制单元为第一传输门；所述第一传输门的第一控制端及第二控制端均悬空，输入端电性连接第一P型薄膜晶体管的漏极，输出端接入恒压高电位；所述第二电流限制单元为第二传输门；所述第二传输门的第一控制端及第二控制端均悬空，输入端电性连接第一N型薄膜晶体管的漏极，输出端接入恒压低电位。

所述第一静电释放单元为第二N型薄膜晶体管，所述第二N型薄膜晶体管的栅极与漏极均电性连接信号线，源极电性连接第一电流限制单元；

所述第一电流限制单元为第五薄膜晶体管；所述第五薄膜晶体管的栅极悬空，源极电性连接第二N型薄膜晶体管的源极，漏极接入恒压高电位；所述第二电流限制单元为第四薄膜晶体管；所述第四薄膜晶体管的栅极悬空，源极电性连接第一N型薄膜晶体管的漏极，漏极接入恒压低电位；或者，

所述第一电流限制单元为第三传输门；所述第三传输门的第一控制端及第二控制端均悬空，输入端电性连接第二N型薄膜晶体管的源极，输出端接入恒压高电位；所述第二电流限制单元为第二传输门；所述第二传输门的第一控制端及第二控制端均悬空，输入端电性连接第一N型薄膜晶体管的漏极，输出端接入恒压低电位。

本发明的有益效果：本发明提供的静电保护电路包括信号线以及与信号线对应的ESD器件。所述ESD器件包括设置在信号线与恒压高电位之间的连接路径上及信号线与恒压低电位之间的连接路径上的薄膜晶体管，所述ESD器件中，设置在信号线与恒压高电位之间的连接路径上及信号线与恒压低电位之间的连接路径上的薄膜晶体管均为多个，通过增加静电释放路径或者降低静电释放时产生的电流，从而有效地提升了静电保护电路的抗静电能力。

附图说明

为了能更进一步了解本发明的特征以及技术内容，请参阅以下有关本发明的详细说明与附图，然而附图仅提供参考与说明用，并非用来对本发明加以限制。

附图中，

图1为现有的一种静电保护电路的电路图；

图2为现有的另一种静电保护电路的电路图；

图3为本发明的静电保护电路的第一实施例的电路图；

图4为本发明的静电保护电路的第二实施例的电路图；

图5为本发明的静电保护电路的第三实施例的电路图；

图6为本发明的静电保护电路的第四实施例的电路图；

图7为本发明的静电保护电路的第五实施例的电路图；

图8为本发明的静电保护电路的第六实施例的电路图。

具体实施方式

为更进一步阐述本发明所采取的技术手段及其效果，以下结合本发明的优选实施例及其附图进行详细描述。

请参阅图3，为本发明的静电保护电路的第一实施例，本发明的静电保护电路的第一实施例包括信号线10以及与信号线10对应的ESD器件20；

所述ESD器件20包括：与信号线10电性连接并接入恒压高电位VGH的第一静电释放单元21、与信号线10电性连接并接入恒压低电位VGL的第二静电释放单元22、与信号线10及接地端GND均电性连接并接入恒压高电位VGH的第三静电释放单元23、以及与信号线10及接地端GND均电性连接并接入恒压负电位VGL的第四静电释放单元24；

所述第一静电释放单元21用于在信号线10上的电压大于恒压高电位VGH时将信号线10上的静电向恒压高电位VGH释放；所述第二静电释放单元22用于在信号线10上的电压小于恒压低电位VGL时将信号线10上的静电向恒压低电位VGL释放；所述第三静电释放单元23用于在信号线10上的电压大于恒压高电位VGH时将信号线10上的静电向接地端GND释放；所述第四静电释放单元24用于在信号线10上的电压小于恒压低电位VGL时将信号线10上的静电向接地端GND释放。

具体地，请参阅图3，在本发明的静电保护电路的第一实施例中，所述第二静电释放单元22为第一N型薄膜晶体管NT1，所述第一N型薄膜晶体管NT1的栅极和漏极均接入恒压低电位VGL，源极电性连接信号线10；所述第一静电释放单元21为第一P型薄膜晶体管PT1，所述第一P型薄膜晶体管PT1的栅极和漏极均接入恒压高电位VGH，源极电性连接信号线10。

具体地，请参阅图3，在本发明的静电保护电路的第一实施例中，所述第三静电释放单元23为第二P型薄膜晶体管PT2，所述第二P型薄膜晶体管PT2的栅极接入恒压高电位VGH，源极电性连接信号线10，漏极电性连接接地端GND；所述第四静电释放单元24为第三N型薄膜晶体管NT3，所述第三N型薄膜晶体管NT3的栅极接入恒压低电位VGL，源极电性连接信号线10，漏极电性连接接地端GND。

具体地，所述信号线10可以为数据线及扫描线中的至少一种。

需要说明的是，本发明的静电保护电路的第一实施例在工作时，当信号线10上正的静电电荷不断累积，直至使得信号线10上的电压也即第一P型薄膜晶体管PT1及第二P型薄膜晶体管PT2的源极电压大于恒压高电位VGH，由于第一P型薄膜晶体管PT1及第二P型薄膜晶体管PT2的栅极均接入恒压高电位VGH，此时触发静电保护，第一P型薄膜晶体管PT1及第二P型薄膜晶体管PT2均导通，信号线10上的静电经导通的第一P型薄膜晶体管PT1向恒压高电位VGH释放，同时信号线10上的静电经导通的第二P型薄膜晶体管PT2向接地端GND释放，以达到防静电的效果；当信号线10上负的静电电荷不断累积，直至使得信号线10上的电压也即第一N型薄膜晶体管NT1及第三N型薄膜晶体管NT3的源极电压小于恒压低电位VGL，由于第一N型薄膜晶体管NT1及第三N型薄膜晶体管NT3的栅极均接入恒压低电位VGL，此时触发静电保护，第一N型薄膜晶体管NT1及第三N型薄膜晶体管NT3均导通，信号线10上的静电经导通的第一N型薄膜晶体管NT1向恒压低电位VGL释放，同时信号线10上的静电经导通的第三N型薄膜晶体管NT3向接地端GND释放，以达到防静电的效果。相较于现有技术中仅向恒压高电位及恒压低电位释放静电，本发明的第一实施例中，通过增设了采用P型薄膜晶体管的第三静电释放单元23及采用N型薄膜晶体管的第四静电释放单元24，增加静电释放路径，能够使信号线10上的静电更好地释放，从而大大增加了静电保护电路的抗静电能力。

请参阅图4，为本发明的静电保护电路的第二实施例，该第二实施例与上述第一实施例的区别在于，所述第一静电释放单元21为第二N型薄膜晶体管NT2，所述第二N型薄膜晶体管NT2的栅极和漏极均电性连接信号线10，源极接入恒压高电位VGH，其余的电路结构均与第一实施例相同，在此不再赘述。

对应地，本发明的静电保护电路的第二实施例的工作过程与第一实施例的工作过程不同之处在于，当信号线10上正的静电电荷不断累积，直至使得信号线10上的电压也即第二N型薄膜晶体管NT2的栅极电压及第二P型薄膜晶体管PT2的源极电压大于恒压高电位VGH，由于第二N型薄膜晶体管NT2的源极及第二P型薄膜晶体管PT2的栅极均接入恒压高电位VGH，此时触发静电保护，第二N型薄膜晶体管NT2及第二P型薄膜晶体管PT2均导通，信号线10上的静电经导通的第二N型薄膜晶体管NT2向恒压高电位VGH释放，同时信号线10上的静电经导通的第二P型薄膜晶体管PT2向接地端GND释放，以达到防静电的效果。相较于现有技术中仅向恒压高电位及恒压低电位释放静电，本发明的第二实施例中，通过增设了采用P型薄膜晶体管的第三静电释放单元23及采用N型薄膜晶体管的第四静电释放单元24，增加静电释放路径，能够使信号线10上的静电更好地释放，从而大大增加了静电保护电路的抗静电能力。

请参阅图5，为本发明的静电保护电路的第三实施例，本发明的静电保护电路的第三实施例包括信号线10以及与信号线10对应的ESD器件20’；

所述ESD器件20’包括：与信号线10电性连接的第一静电释放单元21’、与信号线10电性连接并接入恒压低电位VGL的第二静电释放单元22’、与第一静电释放单元21’电性连接并接入恒压高电位VGH的第一电流限制单元23’以及与第二静电释放单元22’电性连接并接入恒压低电位VGL的第二电流限制单元24’；

所述第一静电释放单元21’用于在信号线10上的电压大于恒压高电位VGH时将信号线10上的静电经第一电流限制单元23’向恒压高电位VGH释放；所述第二静电释放单元22’用于在信号线10上的电压小于恒压低电位VGL时将信号线10上的静电经第二电流限制单元24’向恒压低电位VGL释放；所述第一电流限制单元23’用于降低第一静电释放单元21’在将信号线10上的静电向恒压高电位VGH释放时产生的电流；所述第二电流限制单元24’用于降低第二静电释放单元22’在将信号线10上的静电向恒压低电位VGL释放时产生的电流。

具体地，请参阅图5，在本发明的第三实施例中，所述第一静电释放单元21’为第一P型薄膜晶体管PT1’，所述第一P型薄膜晶体管PT1’的栅极接入恒压高电位VGH，源极电性连接信号线10，漏极电性连接第一电流限制单元23’；所述第二静电释放单元22’为第一N型薄膜晶体管NT1’，所述第一N型薄膜晶体管NT1’的栅极接入恒压低电位VGL，源极电性连接信号线10，漏极电性连接第二电流限制单元24’。

具体地，请参阅图5，在本发明的第三实施例中，所述第一电流限制单元23’为第三薄膜晶体管T3’；所述第三薄膜晶体管T3’的栅极悬空，源极电性连接第一P型薄膜晶体管PT1’的漏极，漏极接入恒压高电位VGH；所述第二电流限制单元24’为第四薄膜晶体管T4’；所述第四薄膜晶体管T4’的栅极悬空，源极电性连接第一N型薄膜晶体管NT1’的漏极，漏极接入恒压低电位VGL。

具体地，所述第三薄膜晶体管T3’可为N型薄膜晶体管，也可为P型薄膜晶体管，所述第四薄膜晶体管T4’可为N型薄膜晶体管，也可为P型薄膜晶体管，在图5所示的实施例中，所述第三薄膜晶体管T3’为P型薄膜晶体管，第四薄膜晶体管T4’为N型薄膜晶体管。

需要说明的是，本发明的静电保护电路的第三实施例在工作时，当信号线10上正的静电电荷不断累积，直至使得信号线10上的电压也即第一P型薄膜晶体管PT1’的源极电压大于恒压高电位VGH，由于第一P型薄膜晶体管PT1’栅极接入恒压高电位VGH，此时触发静电保护，第一P型薄膜晶体管PT1’导通，信号线10上的静电经第一P型薄膜晶体管PT1’及第三薄膜晶体管T3’向恒压高电位VGH释放，由于第三薄膜晶体管T3’的栅极置空，而栅极置空的薄膜晶体管具有较强的电流限制作用，因而该第三薄膜晶体管T3’能够有效地降低第一P型薄膜晶体管PT1’将信号线10上的静电向恒压高电位VGH释放时产生的电流，降低静电传输过程中电路的损伤，从而增加了静电保护电路的抗静电能力；当信号线10上负的静电电荷不断累积，直至使得信号线10上的电压也即第一N型薄膜晶体管NT1’的源极电压小于恒压低电位VGL，由于第一N型薄膜晶体管NT1’栅极接入恒压低电位VGL，此时触发静电保护，第一N型薄膜晶体管NT1’导通，信号线10上的静电经第一N型薄膜晶体管NT1’及第四薄膜晶体管T4’向恒压低电位VGL释放，由于第四薄膜晶体管T4’的栅极置空，而栅极置空的薄膜晶体管具有较强的电流限制作用，因而该第四薄膜晶体管T4’能够有效地降低第一N型薄膜晶体管NT1’将信号线10上的静电向恒压低电位VGL释放时产生的电流，降低静电传输过程中电路的损伤，从而增加了静电保护电路的抗静电能力。

请参阅图6，为本发明的静电保护电路的第四实施例，该第四实施例与上述第三实时例的区别在于，所述第一电流限制单元23’为第一传输门TG1；所述第一传输门TG1的第一控制端及第二控制端均悬空，输入端电性连接第一P型薄膜晶体管PT1’的漏极，输出端接入恒压高电位VGH；所述第二电流限制单元24’为第二传输门TG2；所述第二传输门TG2的第一控制端及第二控制端均悬空，输入端电性连接第一N型薄膜晶体管NT1’的漏极，输出端接入恒压低电位VGL，其余电路结构均与第三实施例相同，在此不再赘述。

对应地，本发明的静电保护电路的第四实施例的工作过程与第三实施例的工作过程不同之处在于，当信号线10上正的静电电荷不断累积而触发静电保护后，信号线10上的静电经第一P型薄膜晶体管PT1’及第一传输门TG1向恒压高电位VGH释放，由于第一传输门TG1的第一控制端及第二控制端均置空，而控制端置空的传输门具有较强的电流限制作用，因而该第一传输门TG1能够有效地降低第一P型薄膜晶体管PT1’将信号线10上的静电向恒压高电位VGH释放时产生的电流，降低静电传输过程中电路的损伤，从而增加了静电保护电路的抗静电能力；当信号线10上负的静电电荷不断累积而触发静电保护后，信号线10上的静电经第一N型薄膜晶体管NT1’及第二传输门TG2向恒压低电位VGL释放，由于第二传输门TG2的第一控制端及第二控制端均置空，而控制端置空的传输门具有较强的电流限制作用，因而该第二传输门TG2能够有效地降低第一N型薄膜晶体管NT1’将信号线10上的静电向恒压低电位VGL释放时产生的电流，降低静电传输过程中电路的损伤，从而增加了静电保护电路的抗静电能力。

请参阅图7，为本发明的静电保护电路的第五实施例，该第五实施例与上述第三实施例的区别在于，所述第一静电释放单元21’为第二N型薄膜晶体管NT2’，所述第二N型薄膜晶体管NT2’的栅极与漏极均电性连接信号线10，源极电性连接第一电流限制单元23’；所述第一电流限制单元23’为第五薄膜晶体管T5’；所述第五薄膜晶体管T5’的栅极悬空，源极电性连接第二N型薄膜晶体管NT2’的源极，漏极接入恒压高电位VGH，其余电路结构均与第三实施例相同，在此不再赘述。

对应地，本发明的静电保护电路的第五实施例的工作过程与第三实施例的工作过程不同之处在于，当信号线10上正的静电电荷不断累积，直至使得信号线10上的电压也即第二N型薄膜晶体管NT2’的栅极电压大于恒压高电位VGH，由于第二型薄膜晶体管NT2’的源极经第五薄膜晶体管T5’接入恒压高电位VGH，此时触发静电保护，第二N型薄膜晶体管NT2’导通，信号线10上的静电经第二N型薄膜晶体管NT2’及第五薄膜晶体管T5’向恒压高电位VGH释放，以达到防静电的效果。由于第五薄膜晶体管T5’的栅极置空，而栅极置空的薄膜晶体管具有较强的电流限制作用，因而该第五薄膜晶体管T5’能够有效地降低第二N型薄膜晶体管NT2’将信号线10上的静电向恒压高电位VGH释放时产生的电流，降低静电传输过程中电路的损伤，从而增加了静电保护电路的抗静电能力，同时，与第三实施例相同，由于设置了第四薄膜晶体管T4’，能够有效地降低第一N型薄膜晶体管NT1’将信号线10上的静电向恒压低电位VGL释放时产生的电流，降低静电传输过程中电路的损伤，从而增加了静电保护电路的抗静电能力。

请参阅图8，为本发明的静电保护电路的第六实施例，该第六实施例与上述第五实施例的区别在于，所述第一电流限制单元23’为第三传输门TG3；所述第三传输门TG3的第一控制端及第二控制端均悬空，输入端电性连接第二N型薄膜晶体管NT2’的源极，输出端接入恒压高电位VGH；所述第二电流限制单元24’为第二传输门TG2；所述第二传输门TG2的第一控制端及第二控制端均悬空，输入端电性连接第一N型薄膜晶体管NT1’的漏极，输出端接入恒压低电位VGL，其余电路结构均与第五实施例相同，在此不再赘述。

对应地，本发明的静电保护电路的第六实施例的工作过程与第五实施例的工作过程不同之处在于，当信号线10上正的静电电荷不断累积而触发静电保护后，信号线10上的静电经第二N型薄膜晶体管NT2’及第三传输门TG3向恒压高电位VGH释放，由于第三传输门TG3的第一控制端及第二控制端均置空，而控制端置空的传输门具有较强的电流限制作用，因而该第三传输门TG3能够有效地降低第二N型薄膜晶体管NT2’将信号线10上的静电向恒压高电位VGH释放时产生的电流，降低静电传输过程中电路的损伤，从而增加了静电保护电路的抗静电能力；当信号线10上负的静电电荷不断累积而触发静电保护后，信号线10上的静电经第一N型薄膜晶体管NT1’及第二传输门TG2向恒压低电位VGL释放，由于第二传输门TG2的第一控制端及第二控制端均置空，而控制端置空的传输门具有较强的电流限制作用，因而该第二传输门TG2能够有效地降低第一N型薄膜晶体管NT1’将信号线10上的静电向恒压低电位VGL释放时产生的电流，降低静电传输过程中电路的损伤，从而增加了静电保护电路的抗静电能力。

综上所述，本发明的的静电保护电路包括信号线以及与信号线对应的ESD器件。所述ESD器件包括设置在信号线与恒压高电位之间的连接路径上及信号线与恒压低电位之间的连接路径上的薄膜晶体管，所述ESD器件中，设置在信号线与恒压高电位之间的连接路径上及信号线与恒压低电位之间的连接路径上的薄膜晶体管均为多个，通过增加静电释放路径或者降低静电释放时产生的电流，从而有效地提升了静电保护电路的抗静电能力。

以上所述，对于本领域的普通技术人员来说，可以根据本发明的技术方案和技术构思作出其他各种相应的改变和变形，而所有这些改变和变形都应属于本发明权利要求的保护范围。

Claims

1.一种静电保护电路，其特征在于，包括信号线(10)以及与信号线(10)对应的ESD器件；

所述ESD器件将信号线(10)与恒压高电位(VGH)、恒压低电位(VGL)和接地端(GND)连接；

所述ESD器件包括设置在信号线(10)与恒压高电位(VGH)之间的连接路径上及信号线(10)与恒压低电位(VGL)之间的连接路径上的薄膜晶体管，所述ESD器件中，设置在信号线(10)与恒压高电位(VGH)之间的连接路径上及信号线(10)与恒压低电位(VGL)之间的连接路径上的薄膜晶体管均为多个；

所述ESD器件(20)包括：与信号线(10)电性连接并接入恒压高电位(VGH)的第一静电释放单元(21)、与信号线(10)电性连接并接入恒压低电位(VGL)的第二静电释放单元(22)、与信号线(10)及接地端(GND)均电性连接并接入恒压高电位(VGH)的第三静电释放单元(23)以及与信号线(10)及接地端(GND)均电性连接并接入恒压低电位(VGL)的第四静电释放单元(24)。

2.如权利要求1所述的静电保护电路，其特征在于，所述第二静电释放单元(22)为第一N型薄膜晶体管(NT1)，所述第一N型薄膜晶体管(NT1)的栅极和漏极均接入恒压低电位(VGL)，源极电性连接信号线(10)；

所述第一静电释放单元(21)为第一P型薄膜晶体管(PT1)，所述第一P型薄膜晶体管(PT1)的栅极和漏极均接入恒压高电位(VGH)，源极电性连接信号线(10)；或者，

所述第一静电释放单元(21)为第二N型薄膜晶体管(NT2)，所述第二N型薄膜晶体管(NT2)的栅极和漏极均电性连接信号线(10)，源极接入恒压高电位(VGH)。

3.如权利要求1所述的静电保护电路，其特征在于，所述第三静电释放单元(23)为第二P型薄膜晶体管(PT2)，所述第二P型薄膜晶体管(PT2)的栅极接入恒压高电位(VGH)，源极电性连接信号线(10)，漏极电性连接接地端(GND)；

所述第四静电释放单元(24)为第三N型薄膜晶体管(NT3)，所述第三N型薄膜晶体管(NT3)的栅极接入恒压低电位(VGL)，源极电性连接信号线(10)，漏极电性连接接地端(GND)。

4.一种静电保护电路，其特征在于，包括信号线(10)以及与信号线(10)对应的ESD器件；

所述ESD器件将信号线(10)与恒压高电位(VGH)、恒压低电位(VGL)连接；

所述ESD器件(20’)包括：与信号线(10)电性连接的第一静电释放单元(21’)、与信号线(10)电性连接并接入恒压低电位(VGL)的第二静电释放单元(22’)、与第一静电释放单元(21’)电性连接并接入恒压高电位(VGH)的第一电流限制单元(23’)以及与第二静电释放单元(22’)电性连接并接入恒压低电位(VGL)的第二电流限制单元(24’)；

所述第一静电释放单元(21’)为第一P型薄膜晶体管(PT1’)，所述第一P型薄膜晶体管(PT1’)的栅极接入恒压高电位(VGH)，源极电性连接信号线(10)，漏极电性连接第一电流限制单元(23’)；

所述第二静电释放单元(22’)为第一N型薄膜晶体管(NT1’)，所述第一N型薄膜晶体管(NT1’)的栅极接入恒压低电位(VGL)，源极电性连接信号线(10)，漏极电性连接第二电流限制单元(24’)；

所述第一电流限制单元(23’)为第三薄膜晶体管(T3’)；所述第三薄膜晶体管(T3’)的栅极悬空，源极电性连接第一P型薄膜晶体管(PT1’)的漏极，漏极接入恒压高电位(VGH)；所述第二电流限制单元(24’)为第四薄膜晶体管(T4’)；所述第四薄膜晶体管(T4’)的栅极悬空，源极电性连接第一N型薄膜晶体管(NT1’)的漏极，漏极接入恒压低电位(VGL)。

5.一种静电保护电路，其特征在于，包括信号线(10)以及与信号线(10)对应的ESD器件；

所述第一电流限制单元(23’)为第一传输门(TG1)；所述第一传输门(TG1)的第一控制端及第二控制端均悬空，输入端电性连接第一P型薄膜晶体管(PT1’)的漏极，输出端接入恒压高电位(VGH)；所述第二电流限制单元(24’)为第二传输门(TG2)；所述第二传输门(TG2)的第一控制端及第二控制端均悬空，输入端电性连接第一N型薄膜晶体管(NT1’)的漏极，输出端接入恒压低电位(VGL)。

6.一种静电保护电路，其特征在于，包括信号线(10)以及与信号线(10)对应的ESD器件；

所述第一静电释放单元(21’)为第二N型薄膜晶体管(NT2’)，所述第二N型薄膜晶体管(NT2’)的栅极与漏极均电性连接信号线(10)，源极电性连接第一电流限制单元(23’)；

所述第一电流限制单元(23’)为第五薄膜晶体管(T5’)；所述第五薄膜晶体管(T5’)的栅极悬空，源极电性连接第二N型薄膜晶体管(NT2’)的源极，漏极接入恒压高电位(VGH)；所述第二电流限制单元(24’)为第四薄膜晶体管(T4’)；所述第四薄膜晶体管(T4’)的栅极悬空，源极电性连接第一N型薄膜晶体管(NT1’)的漏极，漏极接入恒压低电位(VGL)。

7.一种静电保护电路，其特征在于，包括信号线(10)以及与信号线(10)对应的ESD器件；

所述第一电流限制单元(23’)为第三传输门(TG3)；所述第三传输门(TG3)的第一控制端及第二控制端均悬空，输入端电性连接第二N型薄膜晶体管(NT2’)的源极，输出端接入恒压高电位(VGH)；所述第二电流限制单元(24’)为第二传输门(TG2)；所述第二传输门(TG2)的第一控制端及第二控制端均悬空，输入端电性连接第一N型薄膜晶体管(NT1’)的漏极，输出端接入恒压低电位(VGL)。