JP4301297B2

JP4301297B2 - 電気光学装置

Info

Publication number: JP4301297B2
Application number: JP2007009881A
Authority: JP
Inventors: 伸藤田
Original assignee: Epson Imaging Devices Corp
Current assignee: Epson Imaging Devices Corp
Priority date: 2007-01-19
Filing date: 2007-01-19
Publication date: 2009-07-22
Anticipated expiration: 2027-01-19
Also published as: US20080174577A1; US7889189B2; JP2008176089A

Description

本発明は、画素配列領域の内側および外側に複数本の信号線および駆動回路が各々形成された電気光学装置に関するものである。さらに詳しくは、画素配列領域内に侵入した静電気から画素配列領域および駆動回路を保護するための技術に関するものである。

液晶装置や有機エレクトロルミネッセンス装置などといった電気光学装置では、複数の画素が配列された画素配列領域内に走査線やデータ線などの信号線が通っている。また、画素配列領域に対して隣接する位置には、走査線駆動回路やデータ線駆動回路などの駆動回路が形成されている。このような電気光学装置では、組み立て時や、フレキシブル基板などの実装時、出荷後の使用時に、静電気放電による破壊、すなわち静電破壊が発生し、駆動回路が損傷することがある。

そこで、駆動回路への入力線、駆動回路からの出力線、電源供給線に対して静電気からの保護回路を設けることが提案されている（例えば、特許文献１参照）。
特開２００５−４９６３７号公報

しかしながら、電気光学装置において静電気が発生する場所は様々であり、例えば、画素配列領域に対して静電気放電が起こると、静電気が走査線を伝って走査線駆動回路に侵入し、走査線駆動回路で静電気破壊が発生することがある。そこで、走査線に対して静電気からの保護回路を形成することが好ましいが、近年、画素配列領域が占める領域を狭くすることなく、電気光学装置の小型化を図ると、画素配列領域と走査線駆動回路との間に保護回路を配置するスペースを確保できないことが多い。それ故、図９（ａ）、（ｂ）に示すように、走査線３ａの延設方向において、画素配列領域１０ｂの両側に走査線駆動回路１０４および保護回路１０５を各々配置することになる。ここで、保護回路１０５は、走査線３ａにダイオード素子４１、４２を電気的に接続することにより構成される。このような構成の保護回路１０５によれば、例えば、矢印Ｓで示す位置に静電気放電が起こって静電気が走査線３ａに侵入した際、ダイオード素子４１、４２を介して高電位用の電源線６ｓあるいは低電位用の電源線６ｔに逃がすことができる。また、保護回路１０５では、画素配列領域１０ｂとダイオード素子４１、４２との間にダイオード素子保護用の抵抗４３を介挿することにより、ダイオード素子４１、４２に流れ込む静電気の電流値を抑え、ダイオード素子４１、４２の破壊を防止することが好ましい。

しかしながら、図９（ａ）、（ｂ）に示す構成を採用すると、図９（ａ）に示すように、走査線駆動回路１０４に近い位置で静電気の放電が起こった際、静電気が保護回路１０５の方に十分流れず、走査線駆動回路１０４の方に大部分が流れてしまい、走査線駆動回路１０４に静電破壊が発生するという問題点がある。なお、このような問題はデータ線６ａにおいても同様に発生する問題である。

以上の問題点に鑑みて、本発明の課題は、画素配列領域を通る信号線の一端および他端に駆動回路および保護回路が各々電気的に接続する構成を採用した場合でも、画素配列領域に侵入した静電気から駆動回路を確実に保護することのできる電気光学装置を提供することにある。

上記課題を解決するために、本発明では、複数の画素が配列された画素配列領域内で並列して設けられた複数本の信号線と、前記画素配列領域外で前記信号線の一端に電気的に接続された駆動回路と、を有する電気光学装置において、前記信号線の他端には、当該信号線から静電気を放出する保護回路のダイオード素子が電気的に接続され、前記信号線において、当該信号線の長さ方向の中央位置から前記駆動回路までの配線部分の抵抗値が前記中央位置から前記ダイオード素子までの配線部分の抵抗値より大きいことを特徴とする。

本発明においては、画素配列領域を通る信号線の一端および他端に駆動回路および保護回路が各々電気的に接続しているが、信号線の長さ方向の中央位置から駆動回路までの配線部分の抵抗値は、当該中央位置からダイオード素子までの配線部分の抵抗値より大きい。このため、画素配列領域のいずれの位置に静電気放電が起こっても、静電気は信号線を伝って保護回路の側に優先的に流れ、駆動回路の側に流れない。従って、画素配列領域に侵入した静電気から駆動回路を確実に保護することができる。

本発明において、信号線の長さ方向の中央位置から駆動回路までの配線部分の抵抗値を、当該中央位置からダイオード素子までの配線部分の抵抗値より大きくするにあたっては、信号線自身の抵抗値を部分的に変える構成の他、以下の形態を採用することもできる。

本発明の別の形態では、複数の画素が配列された画素配列領域内で並列して設けられた複数本の信号線と、前記画素配列領域外で前記信号線の一端に電気的に接続された駆動回路と、を有する電気光学装置において、前記信号線の他端には、当該信号線から静電気を放出する保護回路のダイオード素子が電気的に接続され、前記信号線において、前記画素配列領域と前記ダイオード素子との間に位置する配線部分には第１の抵抗が介挿され、前記画素配列領域と前記駆動回路との間に位置する配線部分には、前記第１の抵抗よりも抵抗値が大きい第２の抵抗が介挿されていることを特徴とする。

本発明においては、画素配列領域を通る信号線の一端および他端に駆動回路および保護回路が各々電気的に接続し、かつ、信号線において画素配列領域と保護回路のダイオード素子との間に位置する配線部分には、静電気に起因するダイオード素子への突入電流を低減する第１の抵抗が介挿されているが、信号線において画素配列領域と駆動回路との間に位置する部分には、第１の抵抗よりも抵抗値が大きい第２の抵抗が介挿されているため、信号線の長さ方向の中央位置から駆動回路までの配線部分の抵抗値は、当該中央位置からダイオード素子までの配線部分の抵抗値より大きい。このため、画素配列領域のいずれの位置に静電気放電が起こっても、静電気は信号線を伝って保護回路の側に優先的に流れ、駆動回路の側に流れない。従って、画素配列領域に侵入した静電気から駆動回路を確実に保護することができる。

本発明のさらに別の形態では、複数の画素が配列された画素配列領域内で並列して設けられた複数本の信号線と、前記画素配列領域外で前記信号線の一端に電気的に接続された駆動回路と、を有する電気光学装置において、前記信号線の他端には、当該信号線から静電気を放出する第１の保護回路の第１のダイオード素子が電気的に接続され、前記信号線の一端において前記画素配列領域と前記駆動回路との間に位置する配線部分には、当該信号線から静電気を放出する第２の保護回路の第２のダイオード素子が電気的に接続され、前記信号線において、前記画素配列領域と前記第１のダイオード素子との間に位置する配線部分には第１の抵抗が介挿され、前記画素配列領域と前記第２のダイオード素子との間に位置する配線部分には前記第１の抵抗よりも抵抗値が大きい第２の抵抗が介挿されていることを特徴とする。

本発明においては、画素配列領域を通る信号線の一端および他端に駆動回路および第１の保護回路が各々電気的に接続し、かつ、信号線において画素配列領域と第１の保護回路の第１のダイオード素子との間に位置する配線部分には、静電気に起因する第１のダイオード素子への突入電流を低減する第１の抵抗が介挿されているが、信号線において画素配列領域と駆動回路との間に位置する部分には、第１の抵抗よりも抵抗値が大きい第２の抵抗が介挿されているため、信号線の長さ方向の中央位置から駆動回路までの配線部分の抵抗値は、当該中央位置から第１のダイオード素子までの配線部分の抵抗値より大きい。このため、画素配列領域のいずれの位置に静電気放電が起こっても、静電気は信号線を伝って第１の保護回路の側に優先的に流れ、第２の保護回路および駆動回路の側に流れない。従って、画素配列領域に侵入した静電気から駆動回路を確実に保護することができる。

本発明において、前記画素において、画素スイッチング用薄膜トランジスタおよび画素電極が形成され、前記駆動回路において、相補型薄膜トランジスタが形成され、前記信号線および前記ダイオード素子は、前記画素スイッチング用薄膜トランジスタ、前記画素電極および前記相補型薄膜トランジスタを構成する複数の薄膜により形成されていることが好ましい。また、前記第１の抵抗および前記第２の抵抗も、前記画素スイッチング用薄膜トランジスタ、前記画素電極および前記相補型薄膜トランジスタを構成する複数の薄膜により形成されていることが好ましい。このように構成すると、新たな薄膜を追加することなく、駆動回路や画素配列領域を静電気から保護することができる。

本発明において、前記ダイオード素子としては、ＰＩＮ接合型ダイオード、Ｎ型の薄膜トランジスタをダイオード接続したＭＯＳ型ダイオード、Ｐ型の薄膜トランジスタをダイオード接続したＭＯＳ型ダイオードを用いることができる。但し、ダイオード素子としてＰＩＮ接合型ダイオードを用いれば、静電気に起因する突入電流によってダイオード素子が破壊されても、ダイオード素子は絶縁体となるだけであり、信号線が静電気放出用電気経路と短絡状態になることがないので、その後も電気光学装置は正常に動作する。また、Ｎ型の薄膜トランジスタをダイオード接続したＭＯＳ型ダイオード、あるいはＰ型の薄膜トランジスタをダイオード接続したＭＯＳ型ダイオードを用いた場合、駆動回路をＮ型またはＰ型の薄膜トランジスタで形成した場合でも、ＭＯＳ型ダイオードを構成することができる。

本発明に係る電気光学装置としては、液晶装置や有機エレクトロルミネッセンス装置を挙げることができる。また、本発明を適用した電気光学装置は、投射型表示装置、液晶テレビ、携帯電話、電子手帳、ワードプロセッサ、ビューファインダ型又はモニタ直視型のビデオテープレコーダ、ワークステーション、テレビ電話、ＰＯＳ端末、タッチパネルなどの各種電子機器や、電子ペーパーなどに用いることができる。

以下、本発明の実施形態を図面に基づいて説明する。以下の実施形態は、電気光学装置として、ＴＦＴアクティブマトリクス駆動形式の液晶装置に本発明を適用したものである。なお、以下の説明で参照する図においては、各層や各部材を図面上で認識可能な程度の大きさとするため、各層や各部材毎に縮尺を異ならしめてある。また、以下の説明では、走査線駆動回路およびデータ線駆動回路のうち、走査線駆動回路の側を静電気から保護する構成を中心に説明する。

［実施の形態１］
（全体構成）
図１は、本発明を適用した電気光学装置の電気的構成を示すブロック図である。図１に示すように、電気光学装置１００は、概ね、液晶パネル１００ｐ、画像処理回路２０２、タイミング発生回路２０３および電源回路２０１によって構成されており、画像処理回路２０２、タイミング発生回路２０３および電源回路２０１は、液晶パネル１００ｐに接続されたフレキシブル基板（図示せず）に実装されたＩＣなどにより構成されている。タイミング発生回路２０３では、液晶パネル１００ｐの各画素１００ａを駆動するためのドットクロックが生成され、このドットクロックに基づいて、クロック信号ＶＣＫ、ＨＣＫ、反転クロック信号ＶＣＫＢ、ＨＣＫＢ、転送開始パルスＨＳＰ、ＶＳＰが生成される。画像処理回路２０２は、外部から入力画像データが入力されると、この入力画像データに基づいて画像信号を生成し、液晶パネル１００ｐに供給する。電源回路２０１は、複数の電源ＶＤＤ、ＶＳＳ、ＶＨＨ、ＶＬＬを生成して液晶パネル１００ｐに供給する。

液晶パネル１００ｐは、その中央領域に複数の画素１００ａがマトリクス状に配列された画素配列領域１０ｂを備えている。かかる液晶パネル１００ｐにおいて、後述する素子基板１０には、画素配列領域１０ｂの内側で複数本のデータ線６ａおよび複数本の走査線３ａが縦横に延びており、それらの交点に対応する位置に画素１００ａが構成されている。複数の画素１００ａの各々には、画素スイッチング素子としての薄膜トランジスタ３０および画素電極９ａが形成されている。薄膜トランジスタ３０のソースにはデータ線６ａが電気的に接続され、薄膜トランジスタ３０のゲートには走査線３ａが電気的に接続され、薄膜トランジスタ３０のドレインには画素電極９ａが電気的に接続されている。

素子基板１０において、画素配列領域１０ｂの外側領域には走査線駆動回路１０４およびデータ線駆動回路１０１が構成されている。データ線駆動回路１０１は各データ線６ａの一端に電気的に接続しており、画像処理回路２０２から供給される画像信号を各データ線６ａに順次供給する。走査線駆動回路１０４は、各走査線３ａの一端３ｃに電気的に接続しており、走査信号を各走査線３ａに順次供給する。

各画素１００ａにおいて、画素電極９ａは、後述する対向基板に形成された共通電極と液晶を介して対向し、液晶容量５０ａを構成している。また、各画素１００ａには、液晶容量５０ａで保持される画像信号がリークするのを防ぐために、液晶容量５０ａと並列に保持容量６０が付加されている。本形態では、保持容量６０を構成するために、走査線３ａと並列するように容量線３ｂが形成されており、かかる容量線３ｂは共通電位線（図示せず）に接続され、所定の電位に保持されている。なお、保持容量６０は前段の走査線３ａとの間に形成される場合もある。

（液晶パネルおよび素子基板の構成）
図２（ａ）、（ｂ）は各々、本発明を適用した電気光学装置１００の液晶パネル１００ｐを各構成要素と共に対向基板の側から見た平面図、およびそのＨ−Ｈ′断面図である。図２（ａ）、（ｂ）に示すように、電気光学装置１００の液晶パネル１００ｐでは、所定の隙間を介して素子基板１０と対向基板２０とが所定の隙間を介してシール材１０７によって貼り合わされており、シール材１０７は対向基板２０の縁に沿うように配置されている。シール材１０７は、光硬化樹脂や熱硬化性樹脂などからなる接着剤であり、両基板間の距離を所定値とするためのグラスファイバー、あるいはガラスビーズ等のギャップ材が配合されている。

素子基板１０において、シール材１０７の外側領域では、素子基板１０の一辺に沿ってデータ線駆動回路１０１および複数の端子１０２が形成されており、この一辺に隣接する一辺に沿って走査線駆動回路１０４が形成されている。また、素子基板１０において、画素配列領域１０ｂを挟んで対向する位置には、画素配列領域１０ｂおよび走査線駆動回路１０４を静電気から保護するための保護回路１０５が構成されている。対向基板２０のコーナー部の少なくとも１箇所においては、素子基板１０と対向基板２０との間で電気的導通をとるための上下導通材１０９が形成されている。

詳しくは後述するが、素子基板１０には、画素電極９ａがマトリクス状に形成されている。これに対して、対向基板２０には、シール材１０７の内側領域に遮光性材料からなる額縁１０８が形成され、その内側が画像表示領域１０ａとされている。また、対向基板２０では、素子基板１０の画素電極９ａの縦横の境界領域と対向する領域にブラックマトリクス、あるいはブラックストライプなどと称せられる遮光膜２３が形成され、その上層側には、ＩＴＯ（Indium Tin Oxide）膜からなる対向電極２１が形成されている。なお、画素配列領域１０ｂには、額縁１０８と重なる領域にダミーの画素が構成される場合があり、この場合、画素配列領域１０ｂのうち、ダミー画素を除いた領域が画像表示領域１０ａとして利用されることになる。

このように形成した電気光学装置１００は、後述するモバイルコンピュータ、携帯電話機、液晶テレビなどといった電子機器のカラー表示装置として用いることができ、この場合、対向基板２０には、カラーフィルタ（図示せず）や保護膜が形成される。また、対向基板２０および素子基板１０の光入射側の面あるいは光出射側には、使用する液晶５０の種類、すなわち、ＴＮ（ツイステッドネマティック）モード、ＳＴＮ（スーパーＴＮ）モード等々の動作モードや、ノーマリホワイトモード／ノーマリブラックモードの別に応じて、偏光フィルム、位相差フィルム、偏光板などが所定の向きに配置される。電気光学装置１００は、透過型に限らず、反射型および半透過反射型として構成される場合があり、この場合、例えば、素子基板１０には光反射層が形成される。電気光学装置１００は、投射型表示装置（液晶プロジェクタ）において、ＲＧＢ用のライトバルブとして用いることができる。この場合、ＲＧＢ用の各電気光学装置１００の各々には、ＲＧＢ色分解用のダイクロイックミラーを介して分解された各色の光が投射光として各々入射されることになるので、カラーフィルタは形成されない。また、対向基板２０に対して、各画素に対応するようにマイクロレンズを形成すれば、入射光の画素電極９ａに対する集光効率を高めることができるので、明るい表示を行うことができる。さらにまた、対向基板２０に何層もの屈折率の異なる干渉層を積層することにより、光の干渉作用を利用して、ＲＧＢ色をつくり出すダイクロイックフィルタを形成してもよい。このダイクロイックフィルタ付きの対向基板によれば、より明るいカラー表示を行うことができる。

（各画素の構成）
図３（ａ）、（ｂ）は各々、本発明を適用した電気光学装置１００に用いた素子基板１０において相隣接する画素の平面図、およびそのＡ−Ａ′線に相当する位置で電気光学装置１００を切断したときの断面図である。

図３（ａ）、（ｂ）に示すように、素子基板１０には、ガラスなどからなる透明基板１０ｄの表面にシリコン酸化膜などからなる下地保護膜１２が形成されているとともに、その表面側において、画素電極９ａに隣接する位置にＮチャネル型の薄膜トランジスタ３０が形成されている。薄膜トランジスタ３０は、島状の半導体膜１ａに対して、チャネル形成領域１ａ′、低濃度ソース領域１ｂ、高濃度ソース領域１ｄ、低濃度ドレイン領域１ｃ、および高濃度ドレイン領域１ｅが形成されたＬＤＤ（Lightly Doped Drain）構造を備えている。

半導体膜１ａは、素子基板１０に対してアモルファスシリコン膜を形成した後、レーザアニールやランプアニールなどにより多結晶化されたポリシリコン膜である。低濃度ソース領域１ｂおよび低濃度ドレイン領域１ｃは、走査線３ａをマスクとして、例えば、約０．１×１０¹³／ｃｍ²〜約１０×１０¹³／ｃｍ²のドーズ量で低濃度Ｎ型の不純物イオン（リンイオン）を導入することにより形成された半導体領域であり、高濃度ソース領域１ｄおよび高濃度ドレイン領域１ｅは、レジストマスクを用いて、約０．１×１０¹⁵／ｃｍ²〜約１０×１０¹⁵／ｃｍ²のドーズ量で高濃度Ｎ型の不純物イオン（リンイオン）を導入することにより形成された半導体領域である。

薄膜トランジスタ３０の上層側には、層間絶縁膜７、８が形成されている。層間絶縁膜７の表面にはデータ線６ａが形成され、このデータ線６ａは、層間絶縁膜７に形成されたコンタクトホール７ａを介して高濃度ソース領域１ｄに電気的に接続している。層間絶縁膜８の表面にはＩＴＯ膜からなる画素電極９ａが形成されている。画素電極９ａは、層間絶縁膜８に形成されたコンタクトホール８ａを介してドレイン電極６ｂに電気的に接続し、このドレイン電極６ｂは、層間絶縁膜７およびゲート絶縁膜２に形成されたコンタクトホール７ｂを介して高濃度ドレイン領域１eに電気的に接続している。画素電極９ａの表面側にはポリイミド膜からなる配向膜１６が形成されている。また、高濃度ドレイン領域１ｅからの延設部分１ｆ（下電極）に対しては、ゲート絶縁膜２と同時形成された絶縁膜（誘電体膜）を介して、走査線３ａと同層の容量線３ｂが上電極として対向することにより、保持容量６０が構成されている。本形態において、走査線３ａおよび容量線３ｂは、モリブデン膜、アルミニウム膜、チタン膜、タングステン膜、タンタル膜などの単層膜あるいは積層膜からなる。また、データ線６ａおよびドレイン電極６ｂも、モリブデン膜、アルミニウム膜、チタン膜、タングステン膜、タンタル膜などの単層膜あるいは積層膜からなる。

このように構成した素子基板１０と対向基板２０とは、画素電極９ａと対向電極２１とが対面するように配置され、かつ、これらの基板間には、前記のシール材１０７（図２（ａ）、（ｂ）参照）により囲まれた空間内に電気光学物質としての液晶５０が封入されている。液晶５０は、画素電極９ａからの電界が印加されていない状態で配向膜１６、２２により所定の配向状態をとる。液晶５０は、例えば一種または数種のネマティック液晶を混合したものなどからなる。

（駆動回路の構成）
再び図２（ａ）において、本形態の電気光学装置１００では、素子基板１０の表面側のうち、画素配列領域１０ｂの周辺領域を利用してデータ線駆動回路１０１および走査線駆動回路１０４などの内部回路が形成されている。このようなデータ線駆動回路１０１および走査線駆動回路１０４は、図４（ａ）、（ｂ）に示すように、Ｐチャネル型の薄膜トランジスタ８０とＮチャネル型の薄膜トランジスタ９０とを備えた相補回路などを有しており、このような相補回路の構成を簡単に説明する。図４（ａ）、（ｂ）は各々、本発明を適用した電気光学装置に用いた素子基板に形成した相補型薄膜トランジスタの平面図、およびそのＢ−Ｂ′線に相当する位置で素子基板を切断したときの断面図である。

図４（ａ）、（ｂ）において、駆動回路のトランジスタは、Ｐチャネル型の薄膜トランジスタ８０とＮチャネル型の薄膜トランジスタ９０とからなる相補型薄膜トランジスタとして構成されている。このような薄膜トランジスタ８０、９０は、画素スイッチング用の薄膜トランジスタ３０の製造工程の一部を利用して形成されたものであり、薄膜トランジスタ８０、９０を構成する半導体膜１ｈ、１ｍは、薄膜トランジスタ３０を構成する半導体膜１ａと同時形成されたポリシリコン膜である。

Ｎチャネル型の薄膜トランジスタ９０は、チャネル形成領域１ｍ′の両側にＮ型の高濃度ソース領域１ｐおよび高濃度ドレイン領域１ｎを備えており、高濃度ソース領域１ｐおよび高濃度ドレイン領域１ｎは、薄膜トランジスタ３０の高濃度ソース領域１ｄおよび高濃度ドレイン領域１ｅを形成する際、ゲート電極３ｅをマスクにして、約０．１×１０¹⁵／ｃｍ²〜約１０×１０¹⁵／ｃｍ²のドーズ量で高濃度Ｎ型の不純物イオンが導入された半導体領域である。なお、薄膜トランジスタ９０は、ＬＤＤ構造やマルチゲート構造に形成される場合もある。

Ｐチャネル型の薄膜トランジスタ８０は、チャネル形成領域１ｈ′の両側にＰ型の高濃度ソース領域１ｉおよび高濃度ドレイン領域１ｊを備えており、高濃度ソース領域１ｉおよび高濃度ドレイン領域１ｊは、ゲート電極３ｅをマスクにして、約０．１×１０¹⁵／ｃｍ²〜約１０×１０¹⁵／ｃｍ²のドーズ量で高濃度Ｐ型の不純物イオン（ボロンイオン）が導入された半導体領域である。なお、薄膜トランジスタ８０も、ＬＤＤ構造やマルチゲート構造に形成される場合もある。

薄膜トランジスタ８０、９０では、高電位線６ｅと低電位線６ｇが層間絶縁膜７およびゲート絶縁膜２を貫通するコンタクトホール７ｅ、７ｇを介して、半導体膜１ｈ、１ｍの高濃度ソース領域１ｉ、１ｐに電気的に接続されている。また、出力配線６ｆは、層間絶縁膜７およびゲート絶縁膜２を貫通するコンタクトホール７ｆ、７ｋを介して半導体膜１ｈ、１ｍの高濃度ドレイン領域１ｊ、１ｎに電気的にそれぞれ接続されている。また、入力配線６ｈは、層間絶縁膜７を貫通するコンタクトホール７ｈを介して共通のゲート電極３ｅに接続されている。

本形態において、ゲート電極３ｅは、走査線３ａおよび容量線３ｂと同時形成された金属膜であり、モリブデン膜、アルミニウム膜、チタン膜、タングステン膜、タンタル膜などの単層膜あるいは積層膜からなる。また、高電位線６ｅ、出力配線６ｆ、低電位線６ｇおよび入力配線６ｈは、データ線６ａおよびドレイン電極６ｂと同時形成された金属膜であり、モリブデン膜、アルミニウム膜、チタン膜、タングステン膜、タンタル膜などの単層膜あるいは積層膜からなる。

（走査線駆動回路の構成）
図５（ａ）、（ｂ）を参照して、走査線駆動回路１０４の構成を説明する。図５（ａ）、（ｂ）は各々、本形態の電気光学装置１００において素子基板１０に形成した走査線駆動回路１０４や保護回路１０５などの構成を示すブロック図、およびその一単位分のブロック図である。

図５（ａ）、（ｂ）に示すように、走査線駆動回路１０４は、シフトレジスタ１０４ａおよびレベルシフタ＆バッファ１０４ｂを備えている。シフトレジスタ１０４ａには、図１に示すタイミング発生回路２０３からクロック信号ＶＣＫ、反転クロック信号ＶＣＫＢ、および転送開始パルスＶＳＰなどが入力される。シフトレジスタ１０４ａは、転送開始パルスＶＳＰが入力されると、クロック信号ＶＣＫおよび反転クロック信号ＶＣＫＢに同期して、転送パルスを順次生成する。本形態において、シフトレジスタ１０４ａは、ｍ本の走査線３ａに対応してｍ段より構成されており、第１段目から第ｍ段目に向かう方向で、各段より転送パルスが順次出力される。そして、シフトレジスタ１０４ａの最終段より、転送パルスがシフトレジスタ１０４ａのエンドパルスＹＥＰとしても出力される。また、レベルシフタ＆バッファ１０４ｂも、ｍ本の走査線３ａに対応してｍ段より構成されており、シフトレジスタ１０４ａから順次出力された転送パルスは、レベルシフタ＆バッファ１０４ｂに入力された後、各々、電圧レベルがレベルシフトされて、走査信号として走査線３ａに順次出力される。

また、走査線駆動回路１０４には、図１に示す電源回路２０１より、第１電源ＶＤＤ、第２電源ＶＳＳ、第３電源ＶＨＨ、および第４電源ＶＬＬが供給される。従って、走査線駆動回路１０４に対して、第１電源ＶＤＤを供給するための第１電源線６ｍ、第２電源ＶＳＳを供給するための第２電源線６ｎ、第３電源ＶＨＨを供給するための第３電源線６ｓ、および第４電源ＶＬＬを供給するための第４電源線６ｔを含む電源線群が電気的に接続されている。ここで、第１電源線６ｍおよび第２電源線６ｎはシフトレジスタ１０４ａに電気的に接続され、シフトレジスタ１０４ａは、第１電源ＶＤＤおよび第２電源ＶＳＳによって駆動する。また、第３電源線６ｓおよび第４電源線６ｔは、レベルシフタ＆バッファ１０４ｂに電気的に接続され、レベルシフタ＆バッファ１０４ｂは、第３電源ＶＨＨ（高電位）および第４電源ＶＬＬ（低電位）によって駆動する。それ故、第３電源ＶＨＨは、液晶パネル１００ｐ内で使用される最高電位であり、第４電源ＶＬＬは、液晶パネル１００ｐ内で使用される最低電位である。また、レベルシフタ＆バッファ１０４ｂには、図４を参照して説明した相補型薄膜トランジスタ（Ｐチャネル型の薄膜トランジスタ８０およびＮチャネル型の薄膜トランジスタ９０）が構成されており、この相補型薄膜トランジスタでは、第３電源線６ｓおよび第４電源線６ｔが各々、図４に示した高電位線６ｅおよび低電位線６ｇに相当する。

(画素配列領域１０ｂおよび走査線駆動回路１０４における静電気対策)
このように構成した電気光学装置１００において、例えば液晶パネル１００ｐの組み立て時、運搬時などの非動作時、または電源供給が行われている動作時に画素配列領域１０ｂに対して静電気の放電が発生した場合、画素１００ａが損傷するおそれがある。また、画素配列領域１０ｂに侵入した静電気が走査線３ａに流れ込むと、走査線３ａの一端３ｃに電気的に接続する走査線駆動回路１０４において、レベルシフタ＆バッファ１０４ｂが破壊、劣化するおそれがある。

そこで、本形態では、図５（ａ）、（ｂ）に示すように、画素配列領域１０ｂに対して走査線駆動回路１０４とは反対側領域には、画素配列領域１０ｂおよび走査線駆動回路１０４に対する保護回路１０５が構成されており、保護回路１０５は、走査線３ａの他端３ｄに電気的に接続している。

本形態において、保護回路１０５には、第３電源ＶＨＨおよび第４電源ＶＬＬを供給する第３電源線６ｓおよび第４電源線６ｔが静電気放出用電気経路として引き回されており、走査線３ａの他端３ｄと第３電源線６ｓとの間にはダイオード素子４１が介挿され、走査線３ａの他端３ｄと第４電源線６ｔとの間にはダイオード素子４２が介挿されている。ここで、２つのダイオード素子４１、４２のうち、ダイオード素子４１は、アノード側が走査線３ａに電気的に接続され、カソード側が第３電源線６ｓ（第３電源ＶＨＨ）に電気的に接続されている。これに対して、ダイオード素子４２は、カソード側が走査線３ａに電気的に接続され、アノード側が第４電源線６ｔ（第４電源ＶＬＬ）に電気的に接続されている。また、本形態では、走査線３ａの他端３ｄにおいて、画素配列領域１０ｂとダイオード素子４１、４２との間に位置する配線部分には、ダイオード素子４１、４２への突入電流値を抑える第１の抵抗４３が介挿されている。

さらに、本形態では、走査線の一端３ｃにおいて、画素配列領域１０ｂと走査線駆動回路１０４との間に位置する配線部分には第２の抵抗４９が介挿されており、第２の抵抗４９の抵抗値Ｒ４９は、第１の抵抗４３の抵抗値Ｒ４３より大きい。しかも、走査線３ａは、長さ方向において材質および線幅が同一であり、単位長さ当たりの抵抗値は、走査線３ａの長さ方向において材一定である。従って、走査線３ａにおいて、走査線３ａの長さ方向の中央位置から走査線駆動回路１０４までの配線部分の抵抗値は、走査線３ａの中央位置からダイオード素子４１、４２までの配線部分の抵抗値よりも大きい。

本形態において、ダイオード素子４１、４２は、図３および図４を参照して説明した薄膜トランジスタ３０、Ｐチャネル型の薄膜トランジスタ８０、およびＮチャネル型の薄膜トランジスタ９０を製造する際、半導体膜の所定領域に対してＮ型不純物およびＰ型不純物を順次導入することにより形成されたＰＩＮ接合型ダイオードである。すなわち、ダイオード素子４１、４２は、半導体膜に対してＮ型領域、真性領域およびＰ型領域がこの順に形成された構造を有している。また、第１の抵抗４３および第２の抵抗４９は、図３および図４を参照して説明した薄膜トランジスタ３０、Ｐチャネル型の薄膜トランジスタ８０、およびＮチャネル型の薄膜トランジスタ９０を製造する際、半導体膜に対して低濃度のＮ型不純物、あるいは低濃度のＰ型不純物を順次導入することにより形成された抵抗素子であり、その長さ寸法や幅寸法を所定条件に設定すれば、所定の抵抗値に設定することができる。

このように構成した電気光学装置１００においては、図５（ａ）に矢印Ｓで示すように、画素配列領域１０ｂに対して静電気の放電が起こると、静電気は走査線３ａに侵入する。その際、走査線３ａの一端３ｃおよび他端３ｄに走査線駆動回路１０４および保護回路１０５が各々電気的に接続し、かつ、走査線３ａにおいて、画素配列領域１０ｂと保護回路１０５のダイオード素子４１、４２との間には第１の抵抗４３が介挿されているが、画素配列領域１０ｂと走査線駆動回路１０４との間には、第１の抵抗４３よりも抵抗値が大きい第２の抵抗４９が介挿されているため、走査線３ａの長さ方向の中央位置から走査線駆動回路１０４までの抵抗値は、走査線３ａの中央位置からダイオード素子４１、４２までの走査線３ａの抵抗値よりも大きい。従って、走査線３ａに静電気が侵入しても、静電気は走査線３ａを伝って保護回路１０５の側に優先的に流れ、走査線駆動回路１０４の側にはわずかしか流れない。そして、保護回路１０５では、走査線３ａに対して、第３電源線６ｓの電位（第３電源ＶＨＨ）より高電位の静電気が印加された場合、静電気は、矢印Ａ１に示すように、ダイオード素子４１を介して走査線３ａから第３電源線６ｓに放出される。また、走査線３ａに対して、第４電源線６ｔの電位（第４電源ＶＬＬ）より低電位の静電気が印加された場合、静電気は、矢印Ａ２に示すように、ダイオード素子４２を介して走査線３ａから第４電源線６ｔに放出される。それ故、本形態によれば、画素配列領域１０ｂに侵入した静電気から画素配列領域１０ｂを保護することができるとともに、走査線駆動回路１０４も確実に保護することができる。

また、走査線３ａにおいて、画素配列領域１０ｂとダイオード素子４１、４２との間の配線部分には、静電気に起因するダイオード素子への突入電流を低減する第１の抵抗４３が介挿されているので、ダイオード素子４１、４２が静電気によって破壊されることも防止することができる。

さらに、ダイオード素子４１、４２はＰＩＮ接合型ダイオードであるため、静電気に起因して大電流が貫通して破壊された場合でも絶縁体に変化するだけであり、その後の電気光学装置１００の動作に支障を及ぼすことがない。

さらにまた、本形態において、ダイオード素子４１、４２、抵抗４３、４９は、いずれも薄膜トランジスタ３０、８０、９０を構成する複数の薄膜により形成されているので、新たな薄膜を追加することなく、走査線駆動回路１０４や画素配列領域１０ｂを静電気から保護することができる。

(入力保護回路および出力保護回路)
また、本形態の電気光学装置１００では、走査線駆動回路１０４に外部から信号が入力される入力端子側、および走査線駆動回路１０４より外部に信号が出力される出力端子側の各々に入力保護回路１０４ｃおよび出力保護回路１０４ｄが構成されている。従って、入力保護回路１０４ｃは、入力端子に電気的に接続する配線に対して静電気を逃がす経路を提供することによりシフトレジスタ１０４ａを保護する。また、出力保護回路１０４ｄは、出力端子に電気的に接続する配線に対して静電気を逃がす電気経路を提供することによりシフトレジスタ１０４ａを保護する。このような入力保護回路１０４ｃおよび出力保護回路１０４ｄの具体的な構成は、保護回路１０５と同様であるため、説明を省略するが、２つのダイオード素子のうち、一方のダイオード素子のカソードおよびアノードを高電位線および入出力線に各々接続し、他方のダイオード素子のアノードおよびカソードを低電位線および入出力線に各々接続した構成を有している。

［実施の形態２］
図６は、本発明の実施の形態２に係る電気光学装置の素子基板１０に形成した走査線駆動回路１０４および保護回路１０５などの一単位分のブロック図である。なお、本形態の基本的な構成は、実施の形態１と同様であるため、共通する部分には同一の符号を付してそれらの説明を省略する。

図６に示すように、本形態でも、画素配列領域１０ｂに対して走査線駆動回路１０４とは反対側領域には、画素配列領域１０ｂおよび走査線駆動回路１０４に対する保護回路１０５（第１の保護回路）が構成されており、保護回路１０５は、走査線３ａの他端３ｄに電気的に接続している。すなわち、保護回路１０５には、第３電源ＶＨＨおよび第４電源ＶＬＬを供給する第３電源線６ｓおよび第４電源線６ｔが静電気放出用電気経路として引き回されており、走査線３ａの他端３ｄと第３電源線６ｓとの間、および走査線３ａの他端３ｄと第４電源線６ｔとの間にはダイオード素子４１、４２（第１のダイオード素子）が介挿されている。また、走査線３ａの他端３ｄにおいて、画素配列領域１０ｂとダイオード素子４１、４２との間に位置する配線部分には、ダイオード素子４１、４２への突入電流値を抑える第１の抵抗４３が介挿されている。

また、本形態では、画素配列領域１０ｂと走査線駆動回路１０４との間にも、画素配列領域１０ｂおよび走査線駆動回路１０４に対する保護回路１０６（第２の保護回路）が構成されており、保護回路１０６は、走査線３ａの一端３ｃに電気的に接続している。すなわち、保護回路１０６には、保護回路１０５と同様、第３電源ＶＨＨおよび第４電源ＶＬＬを供給する第３電源線６ｓおよび第４電源線６ｔが静電気放出用電気経路として引き回されており、走査線３ａの一端３ｃと第３電源線６ｓとの間、および走査線３ａの一端３ｃと第４電源線６ｔとの間にはダイオード素子４４、４５（第２のダイオード素子）介挿されている。

また、走査線３ａの一端３ｃにおいて、画素配列領域１０ｂとダイオード素子４４、４５との間に位置する配線部分には、ダイオード素子４４、４５への突入電流値を抑える第２の抵抗４６が介挿されている。

ここで、第２の抵抗４６の抵抗値Ｒ４６は、第１の抵抗４３の抵抗値Ｒ４３より大きい。しかも、走査線３ａは、長さ方向において材質および線幅が同一であり、単位長さ当たりの抵抗値は、走査線３ａの長さ方向において材一定である。従って、走査線３ａにおいて、走査線３ａの長さ方向の中央位置から走査線駆動回路１０４までの配線部分の抵抗値は、走査線３ａの中央位置からダイオード素子４１、４２までの配線部分の抵抗値よりも大きい。

このようなダイオード素子４４、４５も、ダイオード素子４１、４２と同様、図３および図４を参照して説明した薄膜トランジスタ３０、Ｐチャネル型の薄膜トランジスタ８０、およびＮチャネル型の薄膜トランジスタ９０を製造する際、半導体膜の所定領域に対してＮ型不純物およびＰ型不純物を順次導入することにより形成されたＰＩＮ接合型ダイオードである。すなわち、ダイオード素子４１、４２は、半導体膜に対してＮ型領域、真性領域およびＰ型領域がこの順に形成された構造を有している。また、第１の抵抗４３および第２の抵抗４６は、図３および図４を参照して説明した薄膜トランジスタ３０、Ｐチャネル型の薄膜トランジスタ８０、およびＮチャネル型の薄膜トランジスタ９０を製造する際、半導体膜に対して低濃度のＮ型不純物、あるいは低濃度のＰ型不純物を順次導入することにより形成された抵抗素子であり、その長さ寸法や幅寸法を所定条件に設定すれば、所定の抵抗値に設定することができる。

このように構成した電気光学装置１００においても、実施の形態１と同様、走査線３ａに静電気が侵入しても、静電気は走査線３ａを伝って保護回路１０５の側に優先的に流れ、走査線駆動回路１０４の側にはわずかしか流れない。また、走査線駆動回路１０４の側に流れた静電気は保護回路１０６を介して放出される。それ故、本形態によれば、画素配列領域１０ｂに侵入した静電気から画素配列領域１０ｂを保護することができるとともに、走査線駆動回路１０４も確実に保護することができる。

［実施の形態３］
図７は、本発明の実施の形態３に係る電気光学装置の素子基板１０に形成した走査線駆動回路１０４および保護回路１０５などのブロック図である。なお、本形態の基本的な構成は、実施の形態１と同様であるため、共通する部分には同一の符号を付してそれらの説明を省略する。

図７に示すように、本形態でも、画素配列領域１０ｂに対して走査線駆動回路１０４とは反対側領域には、画素配列領域１０ｂおよび走査線駆動回路１０４に対する保護回路１０５が構成されており、保護回路１０５は、走査線３ａの他端３ｄに電気的に接続している。すなわち、保護回路１０５には、第３電源ＶＨＨおよび第４電源ＶＬＬを供給する第３電源線６ｓおよび第４電源線６ｔが静電気放出用電気経路として引き回されており、走査線３ａの他端３ｄと第３電源線６ｓとの間、および走査線３ａの他端３ｄと第４電源線６ｔとの間にはダイオード素子４１、４２が介挿されている。また、走査線３ａの他端３ｄにおいて、画素配列領域１０ｂとダイオード素子４１、４２との間に位置する配線部分には、ダイオード素子４１、４２への突入電流値を抑える抵抗４８が介挿されている。

本形態では、実施の形態１、２と違って、走査線３ａの一端３ｃにおいて、画素配列領域１０ｂと走査線駆動回路１０４との間には抵抗が介挿されていないが、走査線３ａの長さ方向の中央位置から走査線駆動回路１０４までの配線部分の単位長さ当たりの抵抗値は、その全体あるいは一部が走査線３ａの中央位置からダイオード素子４１、４２までの配線部分の単位長さ当たりの抵抗値より大きい。

例えば、走査線３ａにおいて、走査線３ａの長さ方向の中央位置からダイオード素子４１、４２までの配線部分は全て、幅広に形成されているのに対して、走査線３ａの長さ方向の中央位置から走査線駆動回路１０４までの配線部分は、薄膜トランジスタ３０のゲート電極としてチャネル形成領域１ａ′と重なる部分を除いて細幅になっている。

また、素子基板１０上には、薄膜トランジスタ３０、８０、９０および画素電極９ａを形成するために、金属膜、ＩＴＯ膜および半導体膜が形成され、これらの薄膜の抵抗率は、以下の関係
金属膜＜ＩＴＯ膜＜半導体膜
を有しているので、走査線３ａにおいて、走査線３ａの長さ方向の中央位置からダイオード素子４１、４２までの配線部分は全て金属膜により形成する一方、走査線３ａの長さ方向の中央位置から走査線駆動回路１０４までの配線部分については、薄膜トランジスタ３０のゲート電極としてチャネル形成領域１ａ′と重なる部分を除いて、ＩＴＯ膜あるいは不純物を導入した半導体膜によって形成してもよい。

本形態では、このような構成を採用したため、走査線３ａの他端３ｄにおいて、画素配列領域１０ｂとダイオード素子４１、４２との間に位置する配線部分に抵抗４８が介挿されている場合でも、走査線３ａにおいて、走査線３ａの長さ方向の中央位置から走査線駆動回路１０４までの配線部分の抵抗値は、走査線３ａの中央位置からダイオード素子４１、４２までの配線部分の抵抗値よりも大きい。従って、実施の形態１、２と同様、走査線３ａに静電気が侵入しても、静電気は走査線３ａを伝って保護回路１０５の側に優先的に流れ、走査線駆動回路１０４の側にはわずかしか流れない。それ故、本形態によれば、画素配列領域１０ｂに侵入した静電気から画素配列領域１０ｂを保護することができるとともに、走査線駆動回路１０４も確実に保護することができる。

［その他の実施の形態］
上記のいずの形態においても、ダイオード素子４１、４２の前段に、突入電流制御用の抵抗４３、４８を配置した例を説明したが、突入電流制御用の抵抗４３、４８を用いない場合に本発明を適用してもよい。また、上記形態では、ダイオード素子４１，４２，４４，４５としてＰＩＮ接合型ダイオードを用いたが、Ｎ型の薄膜トランジスタをダイオード接続したＭＯＳ型ダイオード、あるいはＰ型の薄膜トランジスタをダイオード接続したＭＯＳ型ダイオードを用いてもよい。この場合、駆動回路をN型またはＰ型の薄膜トランジスタで形成した場合でも、ＭＯＳ型ダイオードを構成することができる。

また、上記のいずれの形態でも、走査線駆動回路１０４に対して保護回路を設けたが、データ線駆動回路１０１に保護回路を設けた構成、あるいは走査線駆動回路１０４およびデータ線駆動回路１０１の双方に保護回路を設けた構成において本発明を適用してもよい。

また、上記形態では、電気光学装置として、液晶装置を例に説明したが、液晶以外の電気光学物質を用いた電気光学装置、例えば、有機エレクトロルミネッセンス装置に本発明を適用してもよい。

［電子機器への搭載例］
次に、上述した実施形態に係る電気光学装置１００を適用した電子機器について説明する。図８（ａ）に、電気光学装置１００を備えたモバイル型のパーソナルコンピュータの構成を示す。パーソナルコンピュータ２０００は、表示ユニットとしての電気光学装置１００と本体部２０１０を備える。本体部２０１０には、電源スイッチ２００１およびキーボード２００２が設けられている。図８（ｂ）に、電気光学装置１００を備えた携帯電話機の構成を示す。携帯電話機３０００は、複数の操作ボタン３００１およびスクロールボタン３００２、並びに表示ユニットとしての電気光学装置１００を備える。スクロールボタン３００２を操作することによって、電気光学装置１００に表示される画面がスクロールされる。図８（ｃ）に、電気光学装置１００を適用した情報携帯端末（ＰＤＡ：Personal Digital Assistants）の構成を示す。情報携帯端末４０００は、複数の操作ボタン４００１および電源スイッチ４００２、並びに表示ユニットとしての電気光学装置１００を備える。電源スイッチ４００２を操作すると、住所録やスケジュール帳といった各種の情報が電気光学装置１００に表示される。

なお、電気光学装置１００が適用される電子機器としては、図８に示すものの他、デジタルスチルカメラ、液晶テレビ、ビューファインダ型、モニタ直視型のビデオテープレコーダ、カーナビゲーション装置、ページャ、電子手帳、電卓、ワードプロセッサ、ワークステーション、テレビ電話、ＰＯＳ端末、タッチパネルを備えた機器等などが挙げられる。そして、これらの各種電子機器の表示部として、前述した電気光学装置１００が適用可能である。

本発明を適用した電気光学装置の電気的構成を示すブロック図である。（ａ）、（ｂ）は各々、本発明を適用した電気光学装置を各構成要素と共に対向基板の側から見た平面図、およびそのＨ−Ｈ′断面図である。（ａ）、（ｂ）は各々、本発明を適用した電気光学装置に用いた素子基板において相隣接する画素の平面図、およびそのＡ−Ａ′線に相当する位置で電気光学装置を切断したときの断面図である。（ａ）、（ｂ）は各々、本発明を適用した電気光学装置に用いた素子基板に形成した相補型薄膜トランジスタの平面図、およびそのＢ−Ｂ′線に相当する位置で素子基板を切断したときの断面図である。（ａ）、（ｂ）は各々、本発明の実施の形態１に係る電気光学装置に形成した走査線駆動回路や保護回路などの構成を示すブロック図、およびその一単位分のブロック図である。本発明の実施の形態２に係る電気光学装置に形成した走査線駆動回路や保護回路などの一単位分のブロック図である。本発明の実施の形態３に係る電気光学装置に形成した走査線駆動回路や保護回路などのブロック図である。本発明に係る電気光学装置を用いた電子機器の説明図である。（ａ）、（ｂ）は各々、参考例に係る電気光学装置に形成した走査線駆動回路や保護回路などの構成を示すブロック図、およびその一単位分のブロック図である。

符号の説明

３ａ・・走査線（信号線）、１０・・素子基板、１０ｂ・・画素配列領域、３０、８０、９０・・薄膜トランジスタ、４１、４２・・ダイオード素子（第１のダイオード素子）、４３・・第１の抵抗、４４、４５・・第２のダイオード素子、４６・・第２の抵抗、４８・・抵抗、１００・・電気光学装置、１００ａ・・画素、１０４・・走査線駆動回路（駆動回路）、１０５・・保護回路（第１の保護回路）、１０６・・第２の保護回路

Claims

複数の画素が配列された画素配列領域内で並列して設けられた複数本の信号線と、前記画素配列領域外で前記複数本の信号線の一端に電気的に接続された駆動回路と、前記画素配列領域外で前記複数本の信号線の他端に電気的に接続されて前記画素配列領域内で発生した静電気を前記信号線を介して放出する保護回路と、を有する電気光学装置であって、
前記保護回路は、前記信号線の他端に接続されたダイオード素子を備え、
前記複数本の信号線は、当該信号線の長さ方向の中央位置から前記駆動回路までの配線部分の抵抗値が前記中央位置から前記ダイオード素子までの配線部分の抵抗値より大きくなしてあり、
前記画素配列領域内で発生した静電気を、前記信号線を介して前記保護回路の側に優先的に流すことを特徴とする電気光学装置。
前記信号線の一端において前記画素配列領域と前記駆動回路との間に位置する配線部分には、当該信号線から静電気を放出する第２の保護回路の第２のダイオード素子が電気的に接続されていることを特徴とする請求項１に記載の電気光学装置。
前記信号線は、前記画素配列領域と前記ダイオード素子との間に位置する配線部分には第１の抵抗が介挿され、前記画素配列領域と前記駆動回路との間に位置する配線部分には、前記第１の抵抗よりも抵抗値が大きい第２の抵抗が介挿されていることを特徴とする請求項１または２に記載の電気光学装置。
前記信号線において、前記信号線の長さ方向の中央位置から前記ダイオード素子までの配線部分は、前記走査線の長さ方向の中央位置から駆動回路までの配線部分よりも幅広に形成されていることを特徴とする請求項１または２に記載の電気光学装置。
前記第１の抵抗、および前記第２の抵抗は、半導体膜に対して低濃度のＮ型不純物あるいは低濃度のＰ型不純物を導入することにより形成された抵抗素子であることを特徴とする請求項１または２に記載の電気光学装置。
前記ダイオード素子は、ＰＩＮ接合型ダイオードからなることを特徴とする請求項１乃至５の何れか一項に記載の電気光学装置。
前記請求項１乃至６の何れか一項に記載の電気光学装置を備えた電子機器。