CN102097051B - 像素结构 - Google Patents

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黄铭涌
刘品妙
吴文馨
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Abstract

本发明公开一种像素结构,其包括扫描线、数据线、主动元件、像素电极、电容电极线、半导体图案层以及至少一介电层。主动元件与扫描线以及数据线电性连接。像素电极与主动元件电性连接。电容电极线位于像素电极的下方,电容电极线与像素电极构成具有第一储存电容值的第一储存电容器。半导体图案层位于电容电极线与像素电极之间,像素电极与半导体图案层电性连接,半导体图案层与电容电极线构成具有第二储存电容值的第二储存电容器。介电层位于电容电极线与像素电极之间且位于半导体图案层与电容电极线之间。特别是,第一储存电容值与第二储存电容值的加总为一总储存电容值,且第二储存电容值占总储存电容值的30%~80%。

Description

像素结构

技术领域

[0001] 本发明涉及一种像素结构,且特别是有关于一种平面显示器的像素结构。

背景技术

[0002] 平面显示器的残影现象即是前一静态画面的影像或轮廓出现在后续的画面中。也就是当平面显示器显示一静态画面持续一段长时间之后,在显示下一画面时会在此画面出现前一静态画面所留下来影像或轮廓。

[0003]目前平面显示器例如是液晶显示器在出厂之前都会进行残影测试。而一般残影测试的方法是在显示面板上显示棋盘格状的黑白图案一段长时间之后,接着切换成中间灰阶的全画面。倘若在中间灰阶的全画面上仍可看到上一个盘格状的黑白图案的残影的话,表示此平面显示器的残影现象较严重。相反地,倘若在中间灰阶的全画面上已经看不到上一个盘格状的黑白图案的残影的话,表示此平面显示器的残影问题不严重或是没有残影现象。

[0004] 而对于会有残影现象的平面显示器,如果能够以补偿方式或是其他方式来降低残影现象的话,则可以提升平面显示器的成品率以及显示品质。

发明内容 [0005] 本发明提供一种像素结构,其可以补偿平面显示器的残影现象所造成的亮度差异,特别是常黑(Normally Black)的趋动方式的平面显示器,进而降低平面显示器的表面残影(surface type image sticking)问题。

[0006] 本发明提出一种像素结构,其包括一扫描线、一数据线、一主动元件、一像素电极、一电容电极线、一半导体图案层以及至少一介电层。主动元件与扫描线以及数据线电性连接。像素电极与主动元件电性连接。电容电极线位于像素电极的下方,其中电容电极线与像素电极构成一第一储存电容器,且第一储存电容器具有一第一储存电容值。半导体图案层位于电容电极线与像素电极之间,其中像素电极与半导体图案层电性连接,半导体图案层与电容电极线构成一第二储存电容器,且第二储存电容器具有一第二储存电容值。至少一介电层位于电容电极线与像素电极之间,且位于半导体图案层与电容电极线之间。特别是,第一储存电容值与第二储存电容值的加总为一总储存电容值,且第二储存电容值占总储存电容值的30%〜80%。

[0007] 本发明另提出一种像素结构,其包括一扫描线、一数据线、一主动兀件、一像素电极、一电容电极线、一半导体图案层、一参考电极图案层、至少一介电层以及一参考电极线。主动元件与扫描线以及数据线电性连接。像素电极与主动元件电性连接。电容电极线位于像素电极的下方,其中电容电极线与像素电极构成一第一储存电容器,第一储存电容器具有第一储存电容值。半导体图案层位于电容电极线与像素电极之间,其中像素电极与半导体图案层电性绝缘,半导体图案层与电容电极线构成一第二储存电容器,且第二储存电容器具有一第二储存电容值。参考电极图案层位于像素电极与半导体图案层之间,其中参考电极图案层与像素电极电性绝缘,参考电极图案层与像素电极构成一第三储存电容器,且第三储存电容器具有一第三储存电容值。至少一介电层位于电容电极线与像素电极之间,位于半导体图案层与电容电极线之间,以及位于参考电极图案层与像素电极之间。参考电极线与参考电极图案层电性连接。特别是,第一储存电容值、第二储存电容值以及第三储存电容值的加总为一总储存电容值,且第二储存电容值占该总储存电容值的30%〜80%。

[0008] 基于上述,本发明在像素结构中设置半导体图案层,以使半导体图案层与电容电极线构成储存电容器。由于半导体材料在不同频率以及不同电压的操作条件下会使储存电容器的储存电容值产生变化。因此,在像素结构中,具有半导体图案层的储存电容器的储存电容值占总储存电容值特定比例,可以达到补偿平面显示器的残影现象所造成的亮度差异的目的,进而降低平面显示器的表面残影问题。

[0009] 为让本发明的上述特征和优点能更明显易懂,下文特举实施例,并配合所附附图作详细说明如下。

附图说明

[0010] 图IA是依据本发明一实施例的像素结构的俯视示意图;

[0011] 图IB是图IA沿着剖面线A-A’的剖面示意图;

[0012] 图2A是依据本发明一实施例的像素结构的俯视示意图;

[0013] 图2B是图2A沿着剖面线B-B’的剖面示意图;

[0014] 图3A是依据本发明一实施例的像素结构的俯视示意图;

[0015] 图3B是图3A沿着剖面线E-E’与剖面线F_F’的剖面示意图;

[0016] 图4A是依据本发明一实施例的像素结构的俯视示意图;

[0017] 图4B是图4A沿着剖面线C-C’与剖面线D_D’的剖面示意图;

[0018] 图5A是依据本发明一实施例的像素结构的俯视示意图;

[0019] 图5B是图5A沿着剖面线C-C’与剖面线D_D’的剖面示意图;

[0020] 图6A是依据本发明一实施例的像素结构的俯视示意图;

[0021] 图6B是图6A沿着剖面线H,与剖面线11-11,的剖面示意图;

[0022] 图7与图8是MIS储存电容器的储存电容值占总储存电容值的比例与可辨识差值(just notice difference, JND)的关系图;

[0023] 图9是电压与电容值变化的关系图。

[0024] 其中,附图标记

[0025] SL:扫描线 DL,DL1,DL2 :数据线

[0026] T,Tl,T2 :主动元件 PE,PE1,PE2 :像素电极

[0027] CL,CL1,CL2 :电容电极线 C,Cl〜C4 :接触窗

[0028] 100 :基板 102 :第一介电层

[0029] 104:第二介电层 110:介电层

[0030] 106,106a,106b :半导体材料层 108,108a,108b :欧姆接触材料层

[0031] 120,120a,120b :半导体图案层 130,130a,130b :储存电极图案层

[0032] 140:参考电极图案层 150:连接层

[0033] RL:参考电极线[0034] 710、720、810、820、910、920、930、940 :曲线

[0035] Mil, MII-1, MII-2, MIS, MIS-1, MIS-2, MIM, MIM-I, MIM-2, Mil,:储存电容器具体实施方式

[0036] 图IA是依据本发明一实施例的像素结构的俯视示意图。图IB是图IA沿着剖面线A-A’的剖面示意图。请参照图IA以及图1B,本实施例的像素结构包括扫描线SL、数据线DL、主动元件T、像素电极PE、电容电极线CL、半导体图案层120以及至少一介电层110。

[0037] 扫描线SL与数据线DL是设置在基板100上。扫描线SL与数据线DL彼此交错设置,且扫描线SL与数据线DL之间夹有绝缘层102。换言之,数据线DL的延伸方向与扫描线SL的延伸方向不平行,较佳的是,数据线DL的延伸方向与扫描线SL的延伸方向垂直。基于导电性的考虑,扫描线SL与数据线DL —般是使用金属材料。但,本发明不限于此,根据其 他实施例,扫描线SL与数据线DL也可以使用其他导电材料。例如:合金、金属材料的氮化物、金属材料的氧化物、金属材料的氮氧化物、或其它合适的材料)、或是金属材料与其它导材料的堆叠层。

[0038] 主动元件T与扫描线SL以及数据线DL电性连接。更详细而言,主动元件T具有栅极G、源极S与漏极D,其中栅极G电性连接扫描线SL,源极S电性连接数据线DL。上述的主动元件T可以是底部栅极型薄膜晶体管或是顶部栅极型薄膜晶体管。

[0039] 像素电极PE与主动元件T电性连接。更详细来说,一般是主动元件T的漏极D电性连接像素电极PE。主动元件T的漏极D可以通过接触窗而与像素电极PE电性连接,或者是直接与像素电极PE电性连接。像素电极PE可以是穿透式像素电极、反射式像素电极或是半穿透半反射式像素电极。

[0040] 电容电极线CL位于像素电极PE的下方,其中电容电极线CL与像素电极PE重叠构成第一储存电容器MII,且第一储存电容器MII具有第一储存电容值(Cstl)。换言之,电容电极线CL是作为第一储存电容器MII的下电极,且像素电极PE是作为第一储存电容器MII的上电极,在电容电极线CL与像素电极PE之间设置有第一介电层102、第二介电层104,以作为电容介电层。在本实施例中,电容电极线CL的延伸方向与扫描线SL的延伸方向平行。基于导电性的考虑,电容电极线CL 一般是使用导电材料或是半导体材料,导电材料例如是金属材料,如铝、铜、银、金、钛、钥、钨等,半导体材料例如是多晶硅、掺杂的多晶硅或是铟镓锌氧化物等。但,本发明不限于此,根据其他实施例,电容电极线CL也可以使用其他导电材料。例如:合金、金属材料的氮化物、金属材料的氧化物、金属材料的氮氧化物、或其它合适的材料)、或是金属材料与其它导电材料或半导体材料的堆叠层。

[0041] 半导体图案层120位于电容电极线CL与像素电极PE之间,其中像素电极PE与半导体图案层120电性连接,且半导体图案层120与电容电极线CL构成第二储存电容器MIS,且第二储存电容器MIS具有第二储存电容值(Cst2)。换言之,电容电极线CL是作为第二储存电容器MIS的下电极,且半导体图案层120是作为第二储存电容器MIS的上电极,在电容电极线CL与半导体图案层120之间设置有第一介电层102,以作为电容介电层。根据本实施例,半导体图案层120可包括下层半导体材料层106以及上层欧姆接触材料层108,上层欧姆接触材料层108例如是掺杂的半导体材料层。

[0042] 介电层110位于电容电极线CL与像素电极PE之间且位于半导体图案层120与电容电极线CL之间。更详细来说,介电层110包括第一介电层102以及第二介电层104。第一介电层102位于半导体图案层120与电容电极线CL之间,因此位于半导体图案层120与电容电极线CL之间的第一介电层102是作为第二储存电容器MIS的电容介电层。第二介电层104是覆盖第一介电层102以及半导体图案层120,因此像素电极PE与电容电极线CL之间夹有第一介电层102以及第二介电层104。换言之,位于像素电极PE与电容电极线CL之间的第一介电层102以及第二介电层104是作为第一储存电容器MII的电容介电层。另外,在本实施例中,在第二介电层108中具有接触窗C,以使像素电极PE与半导体图案层120电性连接。

[0043] 特别是,本发明提供较佳比例的第二储存电容值(Cst2),在本实施例中总储存电容值(Cst-total)为第一储存电容器MII的第一储存电容值(Cstl)与第二储存电容器MIS的第二储存电容值(Cst2)的加总,且第二储存电容值(Cst2)占总储存电容值(Cst-total)

的 30%〜80%。

[0044] —般来说,电容器的电容值会与电容器的上下电极面积大小、上下电极电压、电容介电层的介电常数以及电容介电层的厚度有关,因此本发明可以通过调整电容器的电极面积、上下电极电压、选用特定介电常数的电容介电层以及调整电容介电层的厚度而使第二储存电容值(Cst2)占总储存电容值(Cst-total)的30%〜80%。更详细来说,在一实施例中,可以通过调整第一储存电容器MII的下电极(电容电极线CL)与上电极(像素电极PE)的重叠面积以及调整第二储存电容器MIS的下电极(电容电极线CL)与上电极(半导体图案层120)的重叠面积,以达到第二储存电容值(Cst2)占总储存电容值(Cst-total)的30%〜80%的目的。根据另一实施例,也可以通过选择具有适当的介电常数的介电材料来作为第一储存电容器MII的电容介电层(介电层102、104)以及第二储存电容器MIS的电容介电层(介电层102),以达到第二储存电容值(Cst2)占总储存电容值(Cst-total)的30 %〜80 %的目的。此外,在又一实施例中,也可以通过调整第一储存电容器MII的电容介电层(介电层102、104)的厚度以及调整第二储存电容器MIS的电容介电层(介电层102)的厚度,以达到第二储存电容值(Cst2)占总储存电容值(Cst-total)的30%〜80%的目的。

[0045] 承上所述,本发明的像素结构的储存电容器中具有第二储存电容器MIS,且第二储存电容器MIS的第二储存电容值(Cst2)占总储存电容值(Cst-total)的30%〜80%。由于第二储存电容器MIS中的半导体图案层120可随着电容器的操作电压以及操作频率的变化而使半导体图案层120在积累区(accumulation region)、耗尽区(depletion region)以及反转区(inversion region)表现出不同的电容值。一般来说,当半导体图案层120在积累区时可使第二储存电容器MIS具有最大的电容值。当半导体图案层120在耗尽区时会随着电压的变化而使耗尽区扩大或缩小,进而使第二储存电容器MIS的电容值产生变化。当半导体图案层120在反转区时会使得第二储存电容器MIS具有最小的电容值。因此通过上述第二储存电容器MIS的储存电容值可随操作频率以及操作电压的变化而变化的特性,可以对平面显示器的残影效应所造成的亮度差进行补偿,进而降低表面残影问题。

[0046] 图2A是依据本发明一实施例的像素结构的俯视示意图。图2B是图2A沿着剖面线B-B’的剖面示意图。图2A与图2B的实施例与上述图IA与图IB的实施例相似,因此在此与图IA与图IB的实施例相同的兀件以相同的符号表不,且不再重复赘述。图2A与图2B的实施例与图IA与图IB的实施例不相同之处在于,像素结构更包括储存电极图案层130,其位于像素电极PE与电容电极线CL之间,其中储存电极图案层130与像素电极PE电性连接。更详细来说,在此实施例中,储存电极图案层130覆盖半导体图案层120。另外,储存电极图案层130是通过形成在第二介电层104中的接触窗C而与像素电极PE电性连接。

[0047] 特别是,在本实施例中,除了第一储存电容器MII与第二储存电容器MIS之外,储存电极图案层130与电容电极线CL更构成第三储存电容器MM,且第三储存电容具MIM有第三储存电容值(Cst3)。换言之,电容电极线CL是作第三储存电容器MM的下电极,储存电极图案层130是作为第三储存电容器MM的上电极,而位于储存电极图案层130与电容电极线CL之间的第一介电层102是作为三储存电容器MM的电容介电层。

[0048] 因此,本实施例的像素结构的总储存电容值(Cst-total)是第一储存电容器MII的第一储存电容值(Cstl)、第二储存电容器MIS的第二储存电容值(Cst2)以及第三储存电 容器MM的第三储存电容值(Cst3)的加总。而第二储存电容值(Cst2)是占上述总储存电容值(Cst-total)的 30% 〜80%。

[0049] 类似地,本实施可以通过调整上述第一储存电容器MII、第二储存电容器MIS与第三储存电容器MM中的上下电极面积大小、上下电极电压、电容介电层的介电常数以及电容介电层的厚度等等条件来达到使第二储存电容器MIS的第二储存电容值(Cst2)占总储存电容值(Cst-total)的30%〜80%。

[0050] 举例来说,如图2A以及图2B所示,可将半导体图案层120的面积设计成小于储存电极图案层130的面积。因此,储存电极图案层130除了覆盖半导体图案层120的上表面之外也覆盖半导体图案层120的侧表面。换言之,本实施例是通过储存电容器的电极面积的设计以达到第二储存电容器MIS的第二储存电容值(Cst2)占总储存电容值(Cst-total)的30%〜80%的目的。

[0051] 图3A是依据本发明一实施例的像素结构的俯视示意图。图3B是图3A沿着剖面线E-E’与剖面线F-F’的剖面示意图。图3A与图3B的实施例与上述图2A与图2B的实施例相似,因此在此与图2A与图2B的实施例相同的元件以相同的符号表示,且不再重复赘述。图3A与图3B的实施例与图2A与图2B的实施例不相同之处在于,储存电极图案层130与半导体图案层120不重叠,且储存电极图案层130与半导体图案层120各自与像素电极PE电性连接。更详细来说,第二介电层104中具有第一接触窗Cl以及第二接触窗C2,第一接触窗Cl电性连接储存电极图案层130与像素电极PE,且第二接触窗C2电性连接储存半导体图案层120与像素电极PE。

[0052] 同样地,本实施可以通过调整上述第一储存电容器MII、第二储存电容器MIS与第三储存电容器MM中的上下电极面积大小、上下电极电压、电容介电层的介电常数以及电容介电层的厚度等等条件来达到使第二储存电容器MIS的第二储存电容值(Cst2)占总储存电容值(Cst-total)的30%〜80%。

[0053] 图4A是依据本发明一实施例的像素结构的俯视示意图。图4B是图4A沿着剖面线C-C’与剖面线D-D’的剖面示意图。请参照图4A以及图4B,本实施例的像素结构包括扫描线SL、数据线DL1,DL2、主动元件T1,T2、像素电极PE1,PE2、电容电极线CL1,CL2、半导体图案层120a,120b、储存电极图案层130a,130b以及介电层110。

[0054] 主动元件Tl具有栅极Gl、源极SI与漏极Dl,其中栅极Gl电性连接扫描线SL且源极SI电性连接数据线DLl。主动元件T2具有栅极G2、源极S2与漏极D2,其中栅极G2电性连接扫描线SL且源极S2电性连接数据线DL2。上述的主动元件T1,T2可以是底部栅极型薄膜晶体管或是顶部栅极型薄膜晶体管。

[0055] 主动元件Tl的漏极Dl电性连接像素电极PEl,且主动元件T2的漏极D2电性连接像素电极PE2。像素电极PE1,PE2可分别是穿透式像素电极、反射式像素电极或是半穿透半反射式像素电极。

[0056] 电容电极线CLl位于像素电极PEl的下方,且电容电极线CL2位于像素电极PE2的下方。电容电极线CLl与像素电极PEl构成第一储存电容器MII-1,且第一储存电容器MII-I具有第一储存电容值(Cstl-I)。电容电极线CL2与像素电极PE2构成第一储存电容 器MII-2 (未绘示),且第一储存电容器MII-2具有第一储存电容值(Cst 1-2)。

[0057] 半导体图案层120a位于电容电极线CLl与像素电极PEl之间,其中半导体图案层120a与电容电极线CLl构成第二储存电容器MIS-I,且第二储存电容器MIS-I具有第二储存电容值(Cst2_l)。根据本实施例,半导体图案层120a包括下层半导体材料层106a以及上层欧姆接触材料层108a。类似地,半导体图案层120b位于电容电极线CL2与像素电极PE2之间,其中半导体图案层120b与电容电极线CL2构成第二储存电容器MIS-2,且第二储存电容器MIS-2具有第二储存电容值(Cst2-2)。根据本实施例,半导体图案层120b包括下层半导体材料层106b以及上层欧姆接触材料层108b。

[0058] 储存电极图案层130a位于像素电极PEl与电容电极线CLl之间,且储存电极图案层130a与像素电极PEl电性连接。此外,储存电极图案层130a与电容电极线CLl构成第三储存电容器MM-I,且第三储存电容具MM-I有第三储存电容值(Cst3-1)。类似地,储存电极图案层130b位于像素电极PE2与电容电极线CL2之间,且储存电极图案层130b与像素电极PE2电性连接。此外,储存电极图案层130b与电容电极线CL2构成第三储存电容器MM-2,且第三储存电容具MM-2有第三储存电容值(Cst3-2)。

[0059] 介电层110包括第一介电层102以及第二介电层104。第一介电层102位于半导体图案层120a与电容电极线CLl以及半导体图案层120b与电容电极线CL2之间,其可作为第二储存电容器MIS-I,MIS-2的电容介电层。第二介电层104是覆盖第一介电层102以及半导体图案层120a,120b,因此像素电极PEl与电容电极线CLl之间以及像素电极PE2与电容电极线CL2都是夹有第一介电层102以及第二介电层104。因此,第一介电层102以及第二介电层104可作为第一储存电容器MII-1,MII_2的电容介电层。第一介电层102又位于储存电极图案层130a与电容电极线CLl以及储存电极图案层130b与电容电极线CL2之间,其可作为第三储存电容器MM-I,MIM-2的电容介电层。另外,在本实施例中,在第二介电层108中具有接触窗C1,C2,以使像素电极PEl与储存电极图案层130a电性连接并且使像素电极PE2与储存电极图案层130b电性连接。

[0060] 特别是,第一储存电容器MII-1,MII_2的第一储存电容值(Cstl-l,Cstl-2)、第二储存电容器MIS-l,MIS-2的第二储存电容值(Cst2-l,Cst2-2)以及第三储存电容器MM-I,MM-2的第三储存电容值(Cst3-l,Cst3-2)的加总为总储存电容值(Cst-total),且第二储存电容值(Cst2-l,Cst2-2)占总储存电容值(Cst-total)的30%〜80%。同样地,本实施可以通过调整上述第一储存电容器MII-1,MII-2、第二储存电容器MIS-1,MIS-2与第三储存电容器MM-I,MIM-2中的上下电极面积大小、上下电极电压、电容介电层的介电常数以及电容介电层的厚度等等条件来达到使第二储存电容器MIS-I,MIS-2的第二储存电容值(Cst2-1, Cst2-2)占总储存电容值(Cst-total)的 30%〜80%。

[0061] 图5A是依据本发明一实施例的像素结构的俯视示意图。图5B是图5A沿着剖面线C-C与剖面线D-D’的剖面示意图。图5A与图5B的实施例与上述图4A与图4B的实施例相似,因此在此与图4A与图4B的实施例相同的元件以相同的符号表示,且不再重复赘述。图5A与图5B的实施例与图4A与图4B的实施例不相同之处在于,在电容电极线CLl上方不设置有储存电极图案层,在电容电极线CLl上方仅设置有半导体图案层120a,且像素电极PEl与半导体图案层120a是通过接触窗Cl电性连接。此外,在电容电极线CL2上方不设置有半导体图案层,在电容电极线CL2上方仅设置有储存电极图案层130b,且像素电极PE2与储存电极图案层130b是通过接触窗C2电性连接。

[0062] 因此,在此实施例中,电容电极线CLl与像素电极PEl构成第一储存电容器MII-I,且第一储存电容器MII-I具有第一储存电容值(Cstl-I)。电容电极线CL2与像素电极PE2构成第一储存电容器MII-2 (未绘示),且第一储存电容器MII-2具有第一储存电容值 (Cstl-2)。半导体图案层120a与电容电极线CLl构成第二储存电容器MIS,且第二储存电容器MIS具有第二储存电容值(Cst2)。储存电极图案层130b与电容电极线CL2构成第三储存电容器MM,且第三储存电容具MIM有第三储存电容值(Cst3)。

[0063] 特别是,第一储存电容器MII-1,MII-2的第一储存电容值(Cstl-1,Cstl_2)、第二储存电容器MIS的第二储存电容值(Cst2)以及第三储存电容器MM的第三储存电容值(Cst3)的加总为总储存电容值(Cst-total),且第二储存电容值(Cst2)占总储存电容值(Cst-total)的 30% 〜80*%。

[0064] 图6A是依据本发明一实施例的像素结构的俯视示意图。图6B是图6A沿着剖面线1-1’与剖面线11-11’的剖面示意图。图6A与图6B的实施例与上述图IA与图IB的实施例相似,因此在此与图IA与图IB的实施例相同的元件以相同的符号表示,且不再重复赘述。图6A与图6B的实施例与图IA与图IB的实施例不相同之处在于,此像素结构更包括参考电极图案层140以及参考电极线RL。

[0065] 参考电极图案层140位于像素电极PE与半导体图案层120之间,其中参考电极图案层140与像素电极PE电性绝缘。另外,参考电极图案层140与像素电极PE构成第三储存电容器MII’,且第三储存电容器MII’具有第三储存电容值(Cst3)。在本实施例中,参考电极图案层140覆盖半导体图案层120。

[0066] 参考电极线RL与参考电极图案层140电性连接。在本实施例中,参考电极线RL与电容电极线CL是属于同一膜层。但,本发明不限于此。

[0067] 在本实施例中,第一介电层102是位于半导体图案层120与电容电极线CL之间。第二介电层104覆盖第一介电层102以及参考电极图案层140。因此,像素电极PE与电容电极线CL之间夹有第一介电层102以及第二介电层104,像素电极PE与参考电极图案层140之间夹有第二介电层104。另外,在本实施例中,参考电极图案层140与参考电极线RL是同过形成在第二介电层104中的接触窗C3、形成在第一介电层102以及第二介电层104中的接触窗C4以及位于第二介电层102上的连接层150而电性连接。更详细来说,接触窗C3是与参考电极图案层140以及连接层150电性连接,接触窗C4是与参考电极线RL以及连接层150电性连接,因而得以使参考电极图案层140与参考电极线RL电性连接。另外,连接层150与像素电极PE电性绝缘,如此一来,可使参考电极图案层140与像素电极PE电性绝缘。在本实施例中,连接层150与像素电极PE属于同一膜层,但两者之间具有间隙,以使两者电性绝缘。

[0068] 承上所述,在本实施例中,电容电极线CL与像素电极PE构成第一储存电容器MII,且第一储存电容器MII具有第一储存电容值(Cstl)。半导体图案层120与电容电极线CL构成第二储存电容器MIS,且第二储存电容器MIS具有第二储存电容值(Cst2)。参考电极图案层140与像素电极PE构成第三储存电容器MII’,且第三储存电容具MII’有第三储存电容值(Cst3)。特别是,因参考电极图案层140与参考电极线RL电性连接,因此第三储存电容器MII’的第三储存电容值(Cst3)以及第二储存电容器MIS的第二储存电容值(Cst2)可以通过参考电极线RL的电压调整而有所改变。

[0069] 类似地,本实施例的像素结构的总储存电容值(Cst-total)是第一储存电容器MII的第一储存电容值(Cstl)、第二储存电容器MIS的第二储存电容值(Cst2)以及第三储 存电容器MII’的第三储存电容值(Cst3)的加总。而第二储存电容值(Cst2)是占上述总储存电容值(Cst-total)的30%〜80%。

[0070] 本实施除了可以通过参考电极线RL的电压调整而控制第三储存电容器MII’的第三储存电容值(Cst3)以及第二储存电容器MIS的第二储存电容值(Cst2)的电容大小之外,还可通过调整第一储存电容器MII、第二储存电容器MIS与第三储存电容器MII’中的上下电极面积大小、电容介电层的介电常数以及电容介电层的厚度等等条件来达到使第二储存电容器MIS的第二储存电容值(Cst2)占总储存电容值(Cst-total)的30%〜80%的目的。

[0071] 图I与图8是液晶显不器中MIS(metal-insulator-semiconductor)储存电容器的储存电容值占总储存电容值的比例与显示的可辨识差值(just notice difference,JND)的关系图。在图7与图8之中,横轴表示MIS储存电容器的储存电容值占总储存电容值的比例,纵轴表示JND值。请先参照图7,当JND值越小时表示电容可以补偿的电压越大。另外,曲线710表示残影测试的烧付时间为504小时,曲线720表示残影测试的烧付时间为168小时。由图7可知,当MIS储存电容器的储存电容值占总储存电容值的20〜80%时,其JND值较小。而图8的残影测试是在低灰阶(level 32)的条件下进行,且曲线810表示残影测试的烧付时间为504小时,曲线820表示残影测试的烧付时间为168小时。由图8可更明显的看出当MIS储存电容器的储存电容值占总储存电容值的30〜80 %时,其JND值较小。因此由图7与图8可知,在像素结构中所设计的MIS储存电容器的储存电容值占总储存电容值的30〜80%时具有较佳的JND值。换言之,MIS储存电容器的储存电容值占总储存电容值的30〜80%时,MIS储存电容器的电容对于液晶显示器的影残现象的补偿效果较佳。本发明并不限于液晶显示器,对于其他的平面显示器如有机发光显示器或电泳显示器等,同样有补偿效果。

[0072] 图9是电压与电容值变化的关系图。在图9中,横轴表示电压值(V),纵轴表示电容值。另外,曲线910表示MIM(metal-insulator-metal)电容器在100Hz的操作频率下其电压与电容值的关系曲线。曲线920表示MIM电容器在IOOKHz的操作频率下其电压与电容值的关系曲线。曲线930表示MIS电容器在IOOHz的操作频率下其电压与电容值的关系曲线。曲线940表示MIS电容器在IOOKHz的操作频率下其电压与电容值的关系曲线。由图9可知,MIM电容器无论是在低频的操作条件还是高频的操作条件下,其电容值并不会随着操作电压的改变而有所改变。而对于MIS电容器来说,在低频的操作条件以及高频的操作条件下,其电容值都会随着操作电压的改变而有所变化。

[0073] 由图9可知,因MIS电容器之中具有半导体材料作为电容器的电极,由于半导体材料具有随着操作电压以及操作频率的不同会有积累区、耗尽区以及反转区三种不同的模式,因此可使电容器在半导体材料的积累区、耗尽区以及反转区表现出不同的电容值。相反地,在MIM电容器中,因电容器的上下电极皆为金属而没有半导体材料。因此MIM电容器的电容值不会因为操作电压以及随着操作频率的不同而表现不同的电容值。

[0074] 综上所述,本发明在像素结构中设置半导体图案层,以使半导体图案层与电容电极线构成储存电容器。由于半导体材料在不同频率以及不同电压的操作条件下会使储存电容器的储存电容值产生变化。因此,在像素结构中,具有半导体图案层的储存电容器的储存电容值占总储存电容值特定比例,可以达到补偿平面显示器的残影现象所造成的亮度差异的目的,特别是常黑(Normally Black)的趋动方式的平面显示器,进而降低平面显示器的 表面残影问题。

[0075]当然,本发明还可有其它多种实施例,在不背离本发明精神及其实质的情况下,熟悉本领域的技术人员当可根据本发明作出各种相应的改变和变形,但这些相应的改变和变形都应属于本发明所附的权利要求的保护范围。

Claims (17)

1. 一种像素结构,其特征在于,包括: 一扫描线以及一数据线; 一主动元件,其与该扫描线以及该数据线电性连接; 一像素电极,其与该主动元件电性连接; 一电容电极线,位于该像素电极的下方,其中该电容电极线与该像素电极构成一第一储存电容器,且该第一储存电容器具有一第一储存电容值; 一半导体图案层,位于该电容电极线与该像素电极之间,其中该像素电极与该半导体图案层电性连接,该半导体图案层与该电容电极线构成一第二储存电容器,且该第二储存电容器具有一第二储存电容值;以及 至少一介电层,位于该电容电极线与该像素电极之间,且位于该半导体图案层与该电容电极线之间, 其中该第一储存电容值与该第二储存电容值的加总为一总储存电容值,且该第二储存电容值占该总储存电容值的30%〜80%。
2.根据权利要求I所述的像素结构,其特征在于,该至少一介电层包括: 一第一介电层,位于该半导体图案层与该电容电极线之间;以及 一第二介电层,覆盖该第一介电层以及该半导体图案层,其中该像素电极与该电容电极线之间夹有该第一介电层以及该第二介电层。
3.根据权利要求2所述的像素结构,其特征在于,该第二介电层中具有一接触窗,以电性连接该像素电极以及该半导体图案层。
4.根据权利要求I所述的像素结构,其特征在于,更包括一储存电极图案层,位于该像素电极与该电容电极线之间,其中该储存电极图案层与该像素电极电性连接。
5.根据权利要求4所述的像素结构,其特征在于,该储存电极图案层与该电容电极线构成一第三储存电容器,该第三储存电容具有一第三储存电容值,且该总储存电容值为该第一储存电容值、该第二储存电容值以及该第三储存电容值的加总。
6.根据权利要求5所述的像素结构,其特征在于,该至少一介电层包括: 一第一介电层,位于该半导体图案层与该电容电极线之间;以及 一第二介电层,覆盖该第一介电层以及该储存电极图案层, 其中该像素电极与该电容电极线之间夹有该第一介电层以及该第二介电层,且 该储存电极图案层与该电容电极线之间夹有该第一介电层。
7.根据权利要求6所述的像素结构,其特征在于,该储存电极图案层覆盖该半导体图案层。
8.根据权利要求7所述的像素结构,其特征在于,该第二介电层中具有一接触窗,以电性连接该像素电极以及该储存电极图案层。
9.根据权利要求7所述的像素结构,其特征在于,该半导体图案层的面积小于该储存电极图案层的面积。
10.根据权利要求6所述的像素结构,其特征在于,该储存电极图案层与该半导体图案层不重叠,且该储存电极图案层与该半导体图案层各自与该像素电极电性连接。
11.根据权利要求10所述的像素结构,其特征在于,该第二介电层中具有一第一接触窗以及一第二接触窗,该第一接触窗电性连接该储存电极图案层与该像素电极,该第二接触窗电性连接该储存半导体图案层与该像素电极。
12.根据权利要求I所述的像素结构,其特征在于,该主动元件具有一栅极、一源极与一漏极,该栅极电性连接该扫描线,该源极电性连接该数据线,且该漏极电性连接该像素电极。
13. 一种像素结构,其特征在于,包括: 一扫描线以及一数据线; 一主动元件,其与该扫描线以及该数据线电性连接; 一像素电极,其与该主动元件电性连接; 一电容电极线,位于该像素电极的下方,其中该电容电极线与该像素电极构成一第一储存电容器,该第一储存电容器具有一第一储存电容值; 一半导体图案层,位于该电容电极线与该像素电极之间,其中该像素电极与该半导体图案层电性绝缘,该半导体图案层与该电容电极线构成一第二储存电容器,且该第二储存电容器具有一第二储存电容值; 一参考电极图案层,位于该像素电极与该半导体图案层之间,其中该参考电极图案层与该像素电极电性绝缘,该参考电极图案层与该像素电极构成一第三储存电容器,且该第三储存电容器具有一第三储存电容值; 至少一介电层,位于该电容电极线与该像素电极之间,位于该半导体图案层与该电容电极线之间,以及位于该参考电极图案层与该像素电极之间;以及一参考电极线,其与该参考电极图案层电性连接; 其中该第一储存电容值、该第二储存电容值以及该第三储存电容值的加总为一总储存电容值,且该第二储存电容值占该总储存电容值的30%〜80%。
14.根据权利要求13所述的像素结构,其特征在于,该至少一介电层包括: 一第一介电层,位于该半导体图案层与该电容电极线之间;以及 一第二介电层,覆盖该第一介电层以及该参考电极图案层, 其中该像素电极与该电容电极线之间夹有该第一介电层以及该第二介电层,且 该像素电极与该参考电极图案层之间夹有该第二介电层。
15.根据权利要求14所述的像素结构,其特征在于,更包括: 一第一接触窗,位于该第二介电层中; 一第二接触窗,位于该第一介电层以及该第二介电层中;以及一连接层,其经该第一接触窗以及该第二接触窗分别与该参考电极图案层以及该参考电极线电性连接,以使该参考电极图案层与该参考电极线电性连接。
16.根据权利要求15所述的像素结构,其特征在于,该参考电极线与该电容电极线属于同一膜层。
17.根据权利要求14所述的像素结构,其特征在于,该参考电极图案层覆盖该半导体图案层。
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