KR101342871B1 - 반도체 디바이스 및 그 제조 방법 - Google Patents

반도체 디바이스 및 그 제조 방법 Download PDF

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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

컨트롤 게이트 전극의 형성시 오정렬의 문제점을 일으키지 않으면서 자기-정렬(self-aligned) 방식으로 형성되고, 컨트롤 게이트 전극 및 플로팅 게이트 전극 사이에 누설이 발생하지 않는 반도체 디바이스 및 이 반도체 디바이스를 제조하는 방법이 제공된다. 반도체 디바이스는 반도체막, 상기 반도체막 위의 제1 게이트 절연막, 상기 제1 게이트 절연막 위의 플로팅 게이트 전극, 상기 플로팅 게이트 전극을 덮는 제2 게이트 절연막, 상기 제2 게이트 절연막 위의 컨트롤 게이트 전극을 포함한다. 상기 컨트롤 게이트 전극은 상기 제2 게이트 절연막을 사이에 개재하여 상기 플로팅 게이트 전극을 덮도록 형성되고, 상기 컨트롤 게이트 전극에는 측벽이 제공되고, 상기 측벽은 상기 플로팅 게이트 전극에 의해 생성된 상기 컨트롤 게이트 전극의 단차 부분 상에 형성된다.
Figure 112006096448382-pat00001
반도체 디바이스, 플로팅 게이트 전극, 컨트롤 게이트 전극, 게이트 방향 길이, 게이트 방향 면적

Description

반도체 디바이스 및 그 제조 방법{Semiconductor and manufacturing method thereof}
도 1A~1C는 본 발명의 반도체 디바이스를 설명하는 도면이다.
도 2A~2D는 본 발명의 반도체 디바이스를 설명하는 도면이다.
도3은 본 발명의 반도체 디바이스를 설명하는 도면이다.
도4A~4G는 본 발명에 따른 반도체 디바이스의 제조 공정을 설명하는 도면이다.
도5A~5E는 본 발명의 반도체 디바이스의 제조 공정을 설명하는 도면이다.
도6은 고밀도 플라즈마 처리 장치를 설명하는 도면이다.
도7A~7D는 본 발명에 따른 반도체 디바이스의 제조 공정을 설명하는 도면이다.
도8A 및 도8B는 본 발명에 따른 반도체 디바이스의 제조 공정을 설명하는 도면이다.
도9A 및 도9B는 종래의 제조 공정을 설명하는 도면이다.
도10A~10E는 본 발명에 따른 반도체 디바이스의 제조 공정을 설명하는 도면이다.
도11A 및 도11B는 본 발명에 따른 반도체 디바이스의 제조 공정을 설명하는 도면이다.
도12A~12D는 종래의 예를 설명하는 도면이다.
도13A~13C는 ID 칩의 제조 공정을 설명하는 도면이다.
도14A~14D는 ID 칩의 제조 공정을 설명하는 도면이다.
도15A~15C는 ID 칩의 제조 공정을 설명하는 도면이다.
도16A 및 도16B는 ID 칩의 제조 공정을 설명하는 도면이다.
도17A 및 도17B는 ID 칩의 제조 공정을 설명하는 도면이다.
도18A~18C 각각은 ID 칩의 어플리케이션을 보여주는 도면이다.
도19A~19H 각각은 ID 칩의 어플리케이션을 보여주는 도면이다.
도20A 및 도20B는 NOR-타입 메모리 디바이스를 설명하는 도면이다.
도21은 NAND-타입 메모리 디바이스를 설명하는 도면이다.
도22는 NAND-타입 메모리 디바이스를 설명하는 도면이다.
도23A 및 도23B는 본 발명에 따른 반도체 디바이스의 제조 공정의 각 횡-단면 사진 및 횡-단면 모습이다.
도면의 부호 설명
1: 기판 2: 절연막
3: 반도체 막 4: 채널 형성 영역
5: 소스 또는 드레인 영역 7: 플로팅 게이트 전극
본 발명은 기판상에 형성되는 반도체 디바이스에 관한 기술에 관한 것이다.
현재, 개인용 컴퓨터, 디지털 카메라, 휴대폰 디바이스, 가전제품, RFID 등을 위한 반도체 메모리 디바이스의 개발이 활발히 행해지고 있다. 특히, 각각 플로팅 게이트 구조를 갖는 EEPROM 및 플래시 메모리를 중심으로 다양한 구조 및 구성이 연구 및 개발 되고 있다. 반도체 메모리 디바이스가 실리콘 웨이퍼 상 뿐 아니라 유리 기판, 플라스틱 기판 및 절연층을 포함하는 실리콘 웨이퍼 상에 형성되는 기술이 개발되고 있다. 이러한 반도체 메모리 디바이스는, 예를 들어, 참조1(일본 공개 특허 출원 번호 평5-82787) 등에 개시되어 있다. 참조1 등에 개시되고 있는 반도체 메모리 디바이스의 구조를 도 12A~12D를 참조하여 설명하도록 한다.
도 12A에 도시된 반도체 메모리 디바이스는 참조1의 도1에 개시되어 있다. 도 12A의 반도체 메모리 디바이스는 절연막(1002)이 형성된 반도체 기판(1000) 상에, 채널 형성 영역(1003a) 및 소스 또는 드레인 영역(1003b)을 갖는 반도체 층(1003), 터널 절연막(1004), 플로팅 게이트 전극(1005), 중간 절연막(1006), 및 컨트롤 게이트 전극(1007)을 가지고 있다.
한편, 도12C에 도시된 반도체 메모리 디바이스는 참조1 및 참조2(일본 공개 특허 출원 번호 평11-87545)의 도2에 개시되어 있다. 여기에서, 반도체층(1003), 터널 절연막(1004), 플로팅 게이트 전극(1005), 중간 절연막(1006), 및 컨트롤 게이트 전극(1007)이, 절연막(1002)이 형성된 반도체 기판(1000) 위에 형성되어 있다. 도 12D에 도시된 바와 같이, 반도체층(1003), 절연막(1004a), 플로팅 게이트층(1005a), 절연막(1006a), 및 컨트롤 게이트층(1007a)이 형성되고, 레지스트 마스크(1008)를 이용함으로써 일괄적으로 에칭(etching)된다.
도 12A에 도시된 반도체 메모리 디바이스는, 컨트롤 게이트 전극(1007)을 형성하기 위하여, 레지스트 마스크(1008)가 컨트롤 게이트층(1007a) 위에 형성되고 에칭되어 패턴을 형성할 필요가 있다. 그러나, 레지스트 마스크(1008)가 형성될 때, 디바이스의 정렬(alignment) 정밀도에 따라 오정렬(misalignment)이 발생하기 때문에 레지스트 마스크(1008)를 희망하는 위치에 적절히 형성하는 것이 어렵다. 따라서, 레지스트 마스크(1008)은 플로팅 게이트 전극(1005)에 대해 대칭되는 지점 또는 거의 대칭을 이루는 지점에 형성되지 않는다(도12B).
따라서, 컨트롤 게이트 전극(1007), 및 소스 및 드레인 영역들 중 하나가 서로 중첩하는 영역의 길이(1009)는, 컨트롤 게이트 전극(1007) 및 소스 및 드레인 영역들 중 다른 하나가 서로 중첩하는 영역의 길이(1010)와 매우 많이 다르다(도 12a).
한편, 도12C에 도시된 반도체 메모리 디바이스에서, 플로팅 게이트 전극(1005), 절연막(1006), 및 컨트롤 게이트 전극(1007)이 도 12d에 도시된 레지스트 마스크(1008)를 이용함으로써 일괄적으로 에칭되기 때문에, 도 12a 및 도12B에 도시된 오정렬의 문제점이 야기되지 않지만, 그러나 메모리의 유지 특성이 떨어진다는 것이 발견되었다. 이것은 컨트롤 게이트 전극(1007) 및 플로팅 게이트 전극(1005) 사이에 누설이 발생하기 때문이라고 사료된다.
전술한 사정을 감안하여, 본 발명의 목적은 컨트롤 게이트 전극이 오정렬의 문제점을 일으키지 않으면서 자기-정렬(self-aligned) 방식으로 형성되고 컨트롤 게이트 전극 및 플로팅 게이트 전극 사이에 누설이 발생하지 않는 반도체 디바이스 및 이 반도체 디바이스를 제조하는 방법을 제공하는 것이다.
본 발명의 반도체 디바이스의 일 특징은, 반도체 막, 상기 반도체 막 위의 제1 게이트 절연막, 상기 제1 게이트 절연막 위의 플로팅 게이트 전극, 상기 플로팅 게이트 전극을 덮는 제2 게이트 절연막, 상기 제2 게이트 절연막 위의 컨트롤 게이트 전극을 포함한다. 상기 컨트롤 게이트 전극은 상기 제2 게이트 절연막을 사이에 개재하여 상기 플로팅 게이트 전극을 덮도록 형성된다. 측벽이 상기 컨트롤 게이트 전극상에 형성된다. 상기 측벽은 상기 플로팅 게이트 전극에 의해 생성된 상기 컨트롤 게이트 전극의 단차 부분 상에 형성된다.
본 발명의 반도체 디바이스의 다른 특징은, 상기 반도체 막에 채널 형성 영역, 소스 영역 및 드레인 영역을 포함한다. 상기 컨트롤 게이트 전극은 상기 제1 게이트 절연막 및 상기 제2 게이트 절연막을 사이에 개재하여 상기 소스 영역 및 상기 드레인 영역과 중첩된다. 상기 컨트롤 게이트 전극 및 상기 소스 영역과 상기 드레인 영역 중 하나가 서로 중첩하는 영역에서의 게이트 길이 방향의 길이는, 상기 컨트롤 게이트 전극 및 상기 소스 영역 및 상기 드레인 영역 중 다른 하나가 서로 중첩하는 영역에서의 게이트 길이 방향의 길이와 같거나 거의 같다.
본 발명의 반도체 디바이스의 또다른 특징은, 상기 반도체 막에 제공된 채널 형성 영역, 소스 영역 및 드레인 영역을 포함한다. 상기 컨트롤 게이트 전극은 상기 제1 게이트 절연막 및 상기 제2 게이트 절연막을 사이에 개재하여 상기 소스 영역 및 상기 드레인 영역과 중첩된다. 상기 컨트롤 게이트 전극 및 상기 소스 영역과 상기 드레인 영역 중 하나가 서로 중첩하는 영역의 면적은, 상기 컨트롤 게이트 전극 및 상기 소스 영역 및 상기 드레인 영역 중 다른 하나가 서로 중첩하는 영역의 면적과 같거나 거의 같다.
본 발명의 반도체 디바이스의 또다른 특징은, 상기 반도체 막에 제공된 채널 형성 영역, 한 쌍의 제1 불순물 영역들, 및 한 쌍의 제2 불순물 영역들을 포함한다. 상기 채널 형성 영역은 상기 한 쌍의 제1 불순물 영역들 사이에 제공된다. 상기 제2 불순물 영역은 상기 제1 불순물 영역 및 상기 채널 형성 영역 사이에 제공된다. 상기 컨트롤 게이트 전극은 상기 제1 게이트 절연막 및 상기 제2 게이트 절연막을 사이에 개재하여 상기 한 쌍의 제2 불순물 영역들과 중첩된다. 상기 컨트롤 게이트 전극 및 상기 한 쌍의 제2 불순물 영역들 중 하나가 서로 중첩하는 영역에서의 게이트 길이 방향의 길이는, 상기 컨트롤 게이트 전극 및 상기 한 쌍의 제2 불순물 영역들 중 다른 하나가 서로 중첩하는 영역에서의 게이트 길이 방향의 길이와 같거나 거의 같다.
본 발명의 반도체 디바이스의 또다른 특징은, 상기 반도체 막에 제공된 채널 형성 영역, 한 쌍의 제1 불순물 영역들, 및 한 쌍의 제2 불순물 영역들을 포함한다. 상기 채널 형성 영역은 상기 한 쌍의 제1 불순물 영역들 사이에 제공된다. 상기 제2 불순물 영역은 상기 제1 불순물 영역 및 상기 채널 형성 영역 사이에 제공된다. 상기 컨트롤 게이트 전극은 상기 제1 게이트 절연막 및 상기 제2 게이트 절연막을 사이에 개재하여 상기 한 쌍의 제2 불순물 영역들과 중첩된다. 상기 컨트롤 게이트 전극 및 상기 한 쌍의 제2 불순물 영역들 중 하나가 서로 중첩하는 영역의 면적은 상기 컨트롤 게이트 전극 및 상기 한 쌍의 제2 불순물 영역들 중 다른 하나가 서로 중첩하는 영역의 면적과 같거나 거의 같다.
본 발명의 반도체 디바이스의 또다른 특징은, 반도체막, 상기 반도체 막 위의 제1 게이트 절연막, 상기 제1 게이트 절연막 위의 플로팅 게이트 전극, 상기 플로팅 게이트 전극을 덮는 제2 게이트 절연막, 상기 제2 게이트 절연막 위의 컨트롤 게이트 전극을 포함한다. 상기 플로팅 게이트 전극은 제1 플로팅 게이트 전극 및 상기 제1 플로팅 게이트 전극 위에 제2 플로팅 게이트 전극을 포함한다. 상기 제1 플로팅 게이트 전극의 게이트 길이는 상기 제2 플로팅 게이트 전극의 게이트 길이보다 길다. 상기 컨트롤 게이트 전극은 상기 제2 게이트 절연막을 사이에 개재하여 상기 플로팅 게이트 전극을 덮도록 형성된다. 측벽이 컨트롤 게이트 전극 상에 형성된다. 상기 측벽은 상기 플로팅 게이트 전극에 의해 생성되는 상기 컨트롤 게이트 전극의 단차 부분 상에 형성된다.
본 발명의 반도체 디바이스의 또다른 특징은 상기 반도체막에 제공된 채널 형성 영역, 한 쌍의 저농도 도핑된 드레인영역(lightly doped drain region, 이하 LDD 영역이라한다)들, 소스 영역 및 드레인 영역을 포함한다. 상기 컨트롤 게이트 전극은 상기 제1 게이트 절연막 및 상기 제2 게이트 절연막을 사이에 개재하여 상기 LDD 영역과 중첩된다. 상기 컨트롤 게이트 전극 및 상기 한 쌍의 LDD 영역들 중 하나가 서로 중첩하는 영역에서의 게이트 길이 방향의 길이는, 상기 컨트롤 게이트 전극 및 상기 한 쌍의 LDD 영역들 중 다른 하나가 서로 중첩하는 영역에서의 게이트 길이 방향의 길이와 같거나 거의 같다.
본 발명의 반도체 디바이스의 또다른 특징은 상기 반도체막에 제공된 채널 형성 영역, 한 쌍의 LDD 영역들, 소스 영역 및 드레인 영역을 포함한다. 상기 컨트롤 게이트 전극은 상기 제1 게이트 절연막 및 상기 제2 게이트 절연막을 사이에 개재하여 상기 LDD 영역과 중첩된다. 상기 컨트롤 게이트 전극 및 상기 한 쌍의 LDD 영역들 중 하나가 서로 중첩하는 영역의 면적은, 상기 컨트롤 게이트 전극 및 상기 한 쌍의 LDD 영역들 중 다른 하나가 서로 중첩하는 영역의 면적과 같거나 거의 같다.
본 발명의 반도체 디바이스의 또다른 특징은 상기 반도체 막에 제공된 채널 형성 영역, 한 쌍의 제1 불순물 영역들, 한 쌍의 제2 불순물 영역들, 및 한 쌍의 제3 불순물 영역들을 포함한다. 상기 채널 형성 영역은 상기 한 쌍의 제1 불순물 영역들 사이에 제공된다. 상기 제2 불순물 영역은 상기 제1 불순물 영역 및 상기 채널 형성 영역 사이에 제공된다. 상기 제3 불순물 영역은 상기 제1 불순물 영역 및 상기 제2 불순물 영역 사이에 제공된다. 상기 컨트롤 게이트 전극은 상기 제1 게이트 절연막 및 상기 제2 게이트 절연막을 사이에 개재하여 상기 한 쌍의 제3 불순물 영역들과 중첩된다. 상기 컨트롤 게이트 전극 및 상기 한 쌍의 제3 불순물 영역들 중 하나가 서로 중첩하는 영역에서의 게이트 길이 방향의 길이는 상기 컨트롤 게이트 전극 및 상기 한 쌍의 제3 불순물 영역들 중 다른 하나가 서로 중첩하는 영역에서의 게이트 길이 방향의 길이와 같거나 거의 같다.
본 발명의 반도체 디바이스의 또다른 특징은 상기 반도체막에 제공된 채널 형성 영역, 한 쌍의 제1 불순물 영역들, 한 쌍의 제2 불순물 영역들, 및 한 쌍의 제3 불순물 영역들을 포함한다. 상기 채널 형성 영역은 상기 한 쌍의 제1 불순물 영역들 사이에 제공된다. 상기 제2 불순물 영역은 상기 제1 불순물 영역 및 상기 채널 형성 영역 사이에 제공된다. 상기 제3 불순물 영역은 상기 제1 불순물 영역 및 상기 제2 불순물 영역 사이에 제공된다. 상기 컨트롤 게이트 전극은 상기 제1 게이트 절연막 및 상기 제2 게이트 절연막을 사이에 개재하여 상기 한 쌍의 제3 불순물 영역들과 중첩된다. 상기 컨트롤 게이트 전극 및 상기 한 쌍의 제3 불순물 영역들 중 하나가 서로 중첩하는 영역의 면적은 상기 컨트롤 게이트 전극 및 상기 한 쌍의 제3 불순물 영역들 중 다른 하나가 서로 중첩하는 영역의 면적과 같거나 거의 같다.
본 발명의 반도체 디바이스의 또다른 특징은 반도체막 위에 제1 게이트 절연막을 형성하는 단계, 상기 제1 게이트 절연막 위에 플로팅 게이트 전극을 형성하는 단계, 상기 플로팅 게이트 전극을 덮도록 제2 게이트 절연막을 형성하는 단계, 상기 제2 게이트 절연막 위에 도전막을 형성하는 단계, 상기 도전막 위에 막을 형성하는 단계, 상기 플로팅 게이트 전극에 기인하여 상기 도전막에 형성되는 단차 부분에 측벽을 형성하기 위하여 상기 막을 이방성 에칭(anisotropic etching)하는 단계, 상기 도전막 위의 플로팅 게이트 전극에 기인하여 도전막에 생성되는 상기 단차 부분의 상단 부분 위에 마스크를 형성하는 단계, 및 컨트롤 게이트 전극을 형성 하기 위해 상기 마스크 및 상기 측벽을 이용하여 상기 도전막을 에칭하는 단계를 포함한다.
본 발명의 반도체 디바이스의 또다른 특징은 상기 마스크는 오직 상기 도전막의 상단 부분 전체 및 상기 측벽을 덮도록 형성된다는 것이다.
본 발명의 반도체 디바이스의 또다른 특징은, 상기 플로팅 게이트 전극을 마스크로 이용하여 상기 반도체 막에 n형 또는 p형 불순물들이 첨가되어, 상기 반도체막에 채널 형성 영역, 소스 영역, 및 드레인 영역이 형성된다는 것이다.
본 발명의 반도체 디바이스의 또다른 특징은 상기 컨트롤 게이트 전극은 상기 제1 게이트 절연막 및 상기 제2 게이트 절연막을 사이에 개재하여 상기 소스 영역 및 상기 드레인 영역과 중첩된다는 것이다. 상기 컨트롤 게이트 전극 및 상기 소스 영역과 상기 드레인 영역 중 하나가 서로 중첩하는 영역에서의 게이트 길이 방향의 길이는, 상기 컨트롤 게이트 전극 및 상기 소스 영역 및 상기 드레인 영역 중 다른 하나가 서로 중첩하는 영역에서의 게이트 길이 방향의 길이와 같거나 거의 같다.
본 발명의 반도체 디바이스의 또다른 특징은, 상기 컨트롤 게이트 전극은 상기 제1 게이트 절연막을 사이에 개재하여 상기 소스 영역 및 상기 드레인 영역과 중첩된다는 것이다. 상기 컨트롤 게이트 전극 및 상기 소스 영역과 상기 드레인 영역 중 하나가 서로 중첩하는 영역의 면적은, 상기 컨트롤 게이트 전극 및 상기 소스 영역 및 상기 드레인 영역 중 다른 하나가 서로 중첩하는 영역의 면적과 같거나 거의 같다.
본 발명의 반도체 디바이스의 또다른 특징은 상기 플로팅 게이트 전극을 마스크로 이용하여 상기 반도체막에 n형 또는 p형 불순물들이 첨가되고, 상기 n형 또는 p형 불순물들과 동일한 도전 불순물이 상기 컨트롤 게이트 전극을 마스크로 이용하여 상기 반도체 막에 첨가되어, 상기 반도체막에 채널 형성 영역, 한 쌍의 제1 불순물 영역들, 및 한 쌍의 제2 불순물 영역들이 형성되고, 상기 한 쌍의 제2 불순물 영역들이 상기 제1 게이트 절연막 및 상기 제2 게이트 절연막을 사이에 개재하여 상기 컨트롤 게이트 전극과 중첩되는 영역에 형성된다는 것이다.
본 발명의 반도체 디바이스의 또다른 특징은 상기 컨트롤 게이트 전극 및 상기 한 쌍의 제2 불순물 영역들 중 하나가 서로 중첩하는 영역에서의 게이트 길이 방향의 길이는, 상기 컨트롤 게이트 전극 및 상기 한 쌍의 제2 불순물 영역들 중 다른 하나가 서로 중첩하는 영역에서의 게이트 길이 방향의 길이와 같거나 거의 같다는 것이다.
본 발명의 반도체 디바이스의 또다른 특징은 상기 컨트롤 게이트 전극 및 상기 한 쌍의 제2 불순물 영역들 중 하나가 서로 중첩하는 영역의 면적은 상기 컨트롤 게이트 전극 및 상기 한 쌍의 제2 불순물 영역들 중 다른 하나가 서로 중첩하는 영역의 면적과 같거나 거의 같다는 것이다.
본 발명의 반도체 디바이스의 또다른 특징은 반도체막 위에 제1 게이트 절연막을 형성하는 단계, 상기 제1 게이트 절연막 위에 제1 도전막을 형성하는 단계, 상기 제1 도전막 위에 제2 도전막을 형성하는 단계, 상기 제2 도전막 위에 제1 마스크를 형성하는 단계, 상기 제1 도전막을 제1 플로팅 게이트 전극으로 만들고 상 기 제2 도전막을 제4 도전막으로 만들기 위하여, 상기 마스크를 이용하여 제1 에칭을 수행하는 단계, 상기 제1 플로팅 게이트 전극의 게이트 길이 보다 짧은 게이트 길이를 갖는 제2 플로팅 게이트 전극을 형성하여, 상기 제1 플로팅 게이트 전극 및 상기 제2 플로팅 게이트 전극을 포함하는 플로팅 게이트 전극을 형성하기 위해, 상기 제4 도전막의 일 측이 에칭되는 제2 에칭을 수행하는 단계, 상기 플로팅 게이트 전극을 덮도록 제2 게이트 절연막을 형성하는 단계, 상기 제2 게이트 절연막 위에 도전막을 형성하는 단계, 상기 도전막 위에 막을 형성하는 단계, 상기 플로팅 게이트 전극에 기인하여 상기 도전막에 생성되는 단차 부분에 측벽을 형성하기 위하여 상기 막을 이방성 에칭하는 단계, 상기 도전막 위의 상기 플로팅 게이트 전극과 중첩되는 도전막의 상단 부분 위에 마스크를 형성하는 단계, 및 상기 마스크 및 상기 측벽을 이용하여 상기 도전막을 에칭함으로써 컨트롤 게이트 전극을 형성하는 단계를 포함한다.
본 발명의 반도체 디바이스의 또다른 특징은 상기 마스크는 오직 상기 도전막의 상단 부분 전체 및 상기 측벽을 덮도록 형성된다는 것이다.
본 발명의 반도체 디바이스의 또다른 특징은 상기 플로팅 게이트 전극을 마스크로 이용하여 상기 반도체 막에 n형 또는 p형 불순물들이 첨가되어, 상기 반도체막에 채널 형성 영역, 한 쌍의 LDD 영역들, 소스 영역, 및 드레인 영역이 형성된다는 것이다.
본 발명의 반도체 디바이스의 또다른 특징은 상기 컨트롤 게이트 전극은 상기 제1 게이트 절연막을 사이에 개재하여 상기 LDD 영역과 중첩되고, 및 상기 컨트롤 게이트 전극 및 상기 한 쌍의 LDD 영역들 중 하나가 서로 중첩하는 영역에서의 게이트 길이 방향의 길이는, 상기 컨트롤 게이트 전극 및 상기 한 쌍의 LDD 영역들 중 다른 하나가 서로 중첩하는 영역에서의 게이트 길이 방향의 길이와 같거나 거의 같다는 것이다.
본 발명의 반도체 디바이스의 또다른 특징은, 상기 컨트롤 게이트 전극은 상기 제1 게이트 절연막을 사이에 개재하여 상기 LDD 영역과 중첩되고, 및 상기 컨트롤 게이트 전극 및 상기 한 쌍의 LDD 영역들 중 하나가 서로 중첩하는 영역의 면적은 상기 컨트롤 게이트 전극 및 상기 한 쌍의 LDD 영역들 중 다른 하나가 서로 중첩하는 영역의 면적과 같거나 거의 같다는 것이다.
본 발명의 반도체 디바이스의 또다른 특징은 상기 플로팅 게이트 전극을 마스크로 이용하여 상기 반도체 막에 n형 또는 p형 불순물들이 첨가되고, 상기 n형 또는 p형 불순물들과 동일한 도전 불순물이 상기 컨트롤 게이트 전극을 마스크로 이용하여 상기 반도체 막에 첨가되어, 상기 반도체 막에 채널 형성 영역, 한 쌍의 제1 불순물 영역들, 한 쌍의 제2 불순물 영역들, 및 한 쌍의 제3 불순물 영역들이 형성되고, 및 상기 제2 불순물 영역은 상기 제3 불순물 영역 및 상기 채널 형성 영역 사이에 형성되고, 상기 제3 불순물 영역은 상기 제1 불순물 영역 및 상기 제2 불순물 영역 사이에 형성되고, 상기 한 쌍의 제3 불순물 영역들은 상기 제1 게이트 절연막과 제2 게이트 절연막을 사이에 개재하여 상기 컨트롤 게이트 전극과 중첩하는 영역에 형성된다는 것이다.
본 발명의 반도체 디바이스의 또다른 특징은, 상기 컨트롤 게이트 전극 및 상기 한 쌍의 제3 불순물 영역들 중 하나가 서로 중첩하는 영역에서의 게이트 길이 방향의 길이는, 상기 컨트롤 게이트 전극 및 상기 한 쌍의 제3 불순물 영역들 중 다른 하나가 서로 중첩하는 영역에서의 게이트 길이 방향의 길이와 같거나 거의 같다는 것이다.
본 발명의 반도체 디바이스의 또다른 특징은, 상기 컨트롤 게이트 전극 및 상기 한 쌍의 제3 불순물 영역들 중 하나가 서로 중첩하는 영역의 면적은 상기 컨트롤 게이트 전극 및 상기 한 쌍의 제3 불순물 영역들 중 다른 하나가 서로 중첩하는 영역의 면적과 같거나 거의 같다는 것이다. 전술한, "하나의 면적이 또다른 면적과 거의 같다"는 것은, 하나의 면적은 A를 규정하고, 또다른 면적은 B를 규정할 때, 수식 1에 의해 산출되는 값(x)가 20% 내이고, 바람직하게는 15% 내인 것을 의미한다:
수식 1
Figure 112006096448382-pat00002
한편, 상기 "하나의 길이가 또다른 길이와 거의 같다"는 것은, 하나의 길이가 C를 규정하고, 또다른 길이가 D를 규정할 때 수식 2에 의해 산출되는 값(y)이 20% 이내이고, 바람직하게는 15% 이내임을 의미한다:
수식 2
Figure 112006096448382-pat00003
덧붙여, 본 발명은 상기 플로팅 게이트 전극 및 상기 컨트롤 게이트 전극(그들은 전기적으로 접속되어 있다) 사이에 전기적 도전성이 제공되고, 제1 게이트 절연막이 게이트 절연막으로서 동작하는 박막 트랜지스터로서 응용될 수 있다.
상기 플로팅 게이트 전극은 제2 게이트 절연막(컨트롤 절연막)으로 덮일 수 있기 때문에, 유지 특성(retention property)이 게이트 전극 및 플로팅 게이트 전극 사이의 누설을 일으키지 않으면서도 양호하다.
불순물 영역들이 제1 게이트 절연막(터널 절연막)을 사이에 개재하여 플로팅 게이트 전극과 중첩되는 영역에 형성되기 때문에, 캐리어 주입 효과가 증가될 수 있다.
상기 컨트롤 게이트 전극 및 상기 불순물 영역들 중 하나가 서로 중첩하는 영역에서의 길이 및 면적은 상기 컨트롤 게이트 전극 및 상기 불순물 영역들 중 다른 하나가 서로 중첩하는 영역에서의 길이 및 면적과 같거나 거의 같다. 따라서, 핫 캐리어에 의한 열화가 억제될 수 있고, 작은 편차 및 양호한 특성을 갖는 반도체 디바이스가 얻어질 수 있다. 이것은, 플로팅 게이트 전극에 기인하여 컨트롤 게이트 전극이 되는 도전막에 형성된 단차 부분들 상에 절연체로 만들어진 측벽들을 형성하고, 플로팅 게이트 전극에 기인하여 상기 도전막에 생성된 단차 부분들의 상단 부분 위에 마스크를 형성하고, 컨트롤 게이트 전극을 형성하기 위해 마스크 및 측벽들을 이용하여 도전막을 에칭함으로써 제조될 수 있다. 이 제조 방법을 이용하여 패턴의 형성시 오정렬을 방지할 수 있고, 컨트롤 게이트 전극은 자기-정렬 방식으로 희망되는 위치에 형성될 수 있다.
부가적으로, 서로 전기적으로 접속되는 플로팅 게이트 및 컨트롤 게이트 사이에 전기적 도전성이 제공되는 구조를 형성함으로써, 제1 게이트 절연막이 게이트 절연막인 박막 트랜지스터가 형성될 수 있다. 논리 박막 트랜지스터 및 반도체 메모리 디바이스는, 전기적 도전성이 플로팅 게이트 및 컨트롤 게이트 사이에 제공되는지의 여부에 따라 동시에 형성될 수 있다.
또한, 플로팅 게이트 전극의 상부 표면 및 컨트롤 게이트 전극 사이의 캐패시터 뿐만 아니라, 플로팅 게이트 전극의 일측 및 컨트롤 게이트 전극 사이의 캐패시터가 형성될 수 있다. 따라서, 컨트롤 게이트 전극 및 플로팅 게이트 전극 사이와, 채널 형성 영역 및 플로팅 게이트 전극 사이에서 형성되는 용량성 결합(capacitive coupling)에 의해, 플로팅 게이트 전극 및 채널 형성 영역 사이에 전기장이 용이하게 적용될 수 있다. 따라서, 컨트롤 게이트 전극에 인가될 신호의 쓰기 전압 및 지우기 전압이 감소될 수 있다.
이하, 본 발명을 구현하는 최선의 형태(mode)를 도면들을 참조하여 설명한다. 그러나, 본 발명은 다양한 형태로 구현될 수 있고, 당업자는 다양한 변경 및 변형들이 가능하다는 것을 용이하게 이해할 수 있을 것이다. 따라서, 그러한 변경 및 변형이 본 발명의 범위를 벗어나지 않는다면, 그 안에 포함되는 것으로 받아들여져야 한다.
(실시 형태 1)
반도체 디바이스 등의 구조가 여기에서 설명된다.
도 1A는 본 발명의 실시 형태의 예를 도시하는 개략적인 횡-단면도이다. 도면부호 1은 기판을, 2는 베이스 절연막을, 3은 반도체막을, 4는 채널 형성 영역을, 5는 소스 또는 드레인 영역을, 6은 제1 게이트 절연막(또는 터널 절연막이라 부른다)을, 7은 플로팅 게이트 전극을, 8은 제2 게이트 절연막(또한 컨트롤 절연막이라 부른다)을, 9는 컨트롤 게이트 전극을, 10은 측벽을, 11은 소스 또는 드레인 영역(5)에 전기적으로 접속되는 소스 또는 드레인 전극을, 12는 컨트롤 게이트 전극(9)에 전기적으로 접속되는 게이트 전선을, 13은 패시베이션 절연막(passivation insulting film)을 나타낸다. 소스 또는 드레인 전극(11), 게이트 전선(12) 및 패시베이션 절연막(13)은 필요한 경우에 형성된다.
도 1A에 도시된 구조에서, 베이스 절연막(2)은 기판(1) 위에 형성된다. 소스 또는 드레인 영역(5) 및 채널 형성 영역(4)을 가지는 반도체막(3)이 베이스 절연막(2) 위에 형성된다. 제1 게이트 절연막(6)은 반도체막(3) 위에 형성된다. 플로팅 게이트 전극(7)이 제1 게이트 절연막(6) 위에 형성된다. 제2 게이트 절연막(8)이 플로팅 게이트 전극(7) 및 제1 게이트 절연막(6) 위에 형성된다. 컨트롤 게이트 전극(9)은 제2 게이트 절연막(8) 위에 형성된다. 측벽(10)은 컨트롤 게이트 전극(9) 위에 형성된다. 덧붙여, 절연막(13)이 제2 게이트 절연막(8), 컨트롤 게이트 전극(9) 및 측벽들(10) 위에 형성된다. 소스 또는 드레인 전극(11)이 개재된 절연막(13), 제2 게이트 절연막(8), 및 제1 게이트 절연막(6)을 통해 소스 또는 드레인 영역(5)에 전기적으로 접속된다. 게이트 전선(12)은 개재된 절연막(13)을 통해 컨트롤 게이트 전극(9)에 전기적으로 접속된다. 평탄화를 위한 절연막이 절연막(13) 위에 형성될 수 있다.
덧붙여, 제2 게이트 절연막(8)이 플로팅 게이트 전극(7)을 덮도록 형성된다.
도1B는 도 1A의 일부이다. 도1B에 도시된 바와 같이, 컨트롤 게이트 전극(9)이 플로팅 게이트 전극(7)과의 사이에 개재된 제2 게이트 절연막(8)과 함께 플로팅 게이트 전극(7)을 덮도록 형성되고, 컨트롤 게이트 전극(9)의 게이트 길이(22)는 플로팅 게이트 전극(7)의 게이트 길이(21) 보다 더 길다. 본 명세서에서, "게이트 길이"는 트랜지스터가 동작할 때 채널 영역 안에서 캐리어가 이동하는 방향으로의 게이트 전극의 길이를 의미하는 것임을 주의한다. 두개의 상이한 도전층들에 의해 구성되는 게이트 전극에서, 게이트 길이들은 각각의 도전층에서 정의될 수 있다. 예를 들어, 제1 도전막, 및 제1 도전막 상에 형성되는 제2 도전막에 의해 구성되는 게이트 전극에서, 제1 도전막의 게이트 길이는 제1 도전막의 전술된 방향의 길이로 정의되고, 제2 도전막의 게이트 길이는 제2 도전막의 전술한 방향의 길이로서 규정된다.
플로팅 게이트 전극(7)의 존재로 인해 컨트롤 게이트 전극(9)에 생성된 단차 부분(23) 위에 측벽(10)이 형성된다. 측벽(10)이 계단모양 부분(23) 위에 형성되지만, 측벽(10)은 제2 게이트 절연막(8) 위에 형성되지 않는다.
컨트롤 게이트 전극(9)은 제1 게이트 절연막(6) 및 제2 게이트 절연막(8)을 사이에 개재하여 소스 및 드레인 영역들(5)과 중첩된다. 컨트롤 게이트 전극(9)과, 소스 및 드레인 영역들(5) 중 하나가 서로 중첩되는 영역의 길이(24)는, 컨트롤 게이트 전극(9)과, 소스 및 드레인 영역들(5) 중 다른 하나가 서로 중첩되는 영역의 길이(25)와 같거나 또는 거의 같다. 여기서, 길이는 게이트 길이 방향 또는 채널 길이 방향의 길이를 말한다.
도3은 도1B의 상면도이다. 도1B는 도3의 X-Y선을 따른 횡-단면도이다. 도3에 도시된 바와 같이, 컨트롤 게이트 전극(9) 및 소스 및 드레인 영역들(5) 중 하나가 서로 중첩되는 영역의 면적(26)은, 컨트롤 게이트 전극(9)과, 소스 및 드레인 영역들(5) 중 다른 하나가 서로 중첩되는 영역의 면적(27)과 같거나 거의 같다.
컨트롤 게이트 전극은 측벽(10)을 이용하여 형성되기 때문에, 중첩되는 영역들의 길이들 또는 그 면적들이 서로 같거나 거의 같다. 제조 방법에 대해서는 후술하도록 한다.
도 1C에 도시된 바와 같이, 제2 불순물 영역(34), 예컨대, 저농도 불순물 영역들(LDD 영역들)이, 채널 형성 영역(4) 및 소스 또는 드레인 영역(33) 뿐만 아니라, 반도체막(3) 내에서 컨트롤 게이트 전극(9)과 중첩되는 영역들에서 제공된다.
이 경우, 컨트롤 게이트 전극(9) 및 제2 불순물 영역들(34) 중 하나가 서로 중첩되는 영역의 길이 및 면적은, 컨트롤 게이트 전극(9) 및 제2 불순물 영역들(34) 중 다른 하나가 서로 중첩되는 영역의 길이 및 면적과 같거나 거의 같다.
도 1A~1C에 도시된 각각의 구조적 구성요소에 대해 후술하도록 한다.
(1) 기판 및 절연막에 대해 기술한다.
유리 기판, 알루미늄과 같은 절연 물질로 형성된 기판, 후 공정에서의 처리 온도를 견딜 수 있는 열 저항성을 갖는 플라스틱 기판, 반도체 기판 등이 이용될 수 있다. 플라스틱 기판이 기판(1)으로 이용되는 경우, PC(polycarbonate, 폴리카보네이트), PES(polythersulfone, 폴리에테르술폰), PET(polyethylene terephtalate, 폴리에틸렌 테레프탈레이트), PEN(polyethylene naphthalate, 폴리에틸렌 나프탈레이트) 등이 이용될 수 있다. 플라스틱 기판이 사용되는 경우, 그 표면 상에 가스 차단층으로서 무기층 또는 유기층이 제공될 수 있다. 플라스틱 기판을 형성할 때 플라스틱 기판상에 먼지 등에 의해 돌출부가 생성되는 경우, 기판은 CMP 등에 의해 연마되고 평탄화된 후에 이용될 수 있다. 반도체 기판이 이용되는 경우, 실리콘 웨이퍼 뿐만 아니라 연마 등에 의해 막(film) 기판과 같이 얇게 된 실리콘 웨이퍼 또는 절연층을 포함하는 실리콘 웨이퍼가 이용될 수 있다. 불순물들 등이 기판 측면으로부터 확산되는 것을 방지하기 위한 베이스 절연막(2)이 기판(1) 위에 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산화질화물(SiOxNy)(x>y), 실리콘 질화 산화물(SiNxOy)(x>y) 등으로 CVD 방법, 스퍼터링 방법, 고밀도 플라즈마 처리 등에 의해 형성된다.
(2) 반도체막에 대해 기술한다.
실리콘, 실리콘-게르마늄, 실리콘-게르마늄-카본, ZnO 등이 이용된다. 반도체막이 20~100nm 두께로 형성된다. 공지의 CVD 방법, 스퍼터링 방법 등이 형성 방법으로 이용될 수 있다. 비정질 반도체막, 결정질 반도체막, 또는 상기 반도체 기판으로부터 얻어지는 단일 결정 반도체 등 중 임의의 것이 이용될 수 있다. 결정화 방법으로서, 열 결정화, 금속 원소가 첨가된 상태에서의 열 처리에 의한 결정화, 레이저 결정화, 그것들의 조합 등이 이용된다. 소스 또는 드레인 영역(5) 및 채널 형성 영역(4)이 반도체막(3) 내에 형성되고, n형 또는 p형 불순물들이 소스 또는 드레인 영역에 첨가된다. 제2 불순물 영역들(34), 예컨대 LDD 영역이 제공될 수 있다.
(3) 제1 게이트 절연막에 대해 기술한다.
제1 게이트 절연막이 실리콘 산화막, 실리콘 산질화막 등을 이용하여 5~20nm의 두께로 형성된다. 제1 게이트 절연막은 터널 절연막으로서 기능하기 때문에, 높은 품질의 막이 요구된다. 제1 게이트 절연막을 낮은 온도에서 형성하기 위하여, CCP(Capacitively Coupled Plasma) 플라즈마 CVD 방법, ECR(Electron Cyclotron Resonance) 플라즈마 CVD 방법, 고밀도 플라즈마 산화 처리를 반도체막에 수행함으로써 산화막을 형성하는 방법 등이 이용된다. 또한, 플라즈마 CVD 방법에 의해 실리콘 산질화막을 형성한 후 고밀도 플라즈마 산화 처리를 실리콘 산질화막에 수행함으로써 형성되는 산화막이 또한 이용될 수 있다. 단일 층 또는 적층 막이 이용될 수 있다.
(4) 플로팅 게이트 전극 및 컨트롤 게이트 전극에 대하여 설명한다.
공지의 도전막이 이용될 수 있다. 예를 들어, 탄탈륨(Ta), 티타늄(Ti), 몰리브덴(Mo), 텅스텐(W), 크롬(Cr), 또는 실리콘(Si)에서 선택된 원소로 형성된 막, 원소의 질화물로 형성된 막(전형적으로, 탄탈륨 질화막, 텅스텐 질화막, 또는 티타늄 질화막), 상기 원소들과 결합된 합금막(전형적으로, Mo-W 합금 또는 Mo-Ta 합금), 또는 상기 원소의 실리사이드 막(전형적으로, 텅스텐 실리사이드 막, 티타늄 실리사이드 막, 또는 니켈 실리사이드 막)이 이용될 수 있다. 인 또는 붕소와 같은 불순물들이 실리콘막에 첨가될 수 있다. 단일-층 도전막이 이용될 수 있고, 두개의 층 또는 세개의 층들의 적층막이 이용될 수 있다. 플로팅 게이트 전극 및 컨트롤 게이트 전극이 스퍼터링 방법 또는 CVD 방법에 의해 형성된다.
(5) 제2 게이트 절연막에 대해 설명한다.
CVD 방법 또는 스퍼터링 방법에 의해 실리콘 산화막, 실리콘 산질화막, 실리콘 질화 산화막 등이 이용된다. 제2 게이트 절연막은 단층막 또는 적층막일 수 있다. 또한, 플라즈마 CVD 방법에 의해 실리콘 산질화막을 형성한 후 실리콘 산질화막에 고밀도 플라즈마 산화처리를 함으로써 형성된 산화막이 또한 이용될 수 있다. 고밀도 플라즈마 산화 처리를 제1 게이트 절연막 및 플로팅 게이트 전극에 수행하여 형성된 산화막의 적층막, 플라즈마 CVD 방법에 의해 형성된 실리콘 산질화막 및 고밀도 플라즈마 산화 처리를 실리콘 산질화막에 수행하여 형성된 산화막이 또한 이용될 수 있다. 또한, 고밀도 플라즈마 산화 처리를 제1 게이트 절연막 및 플로팅 게이트 전극에 수행하여 형성된 산화막의 적층막, 고밀도 플라즈마 산화 처리를 산화막에 수행하여 형성된 질화막, 및 플라즈마 CVD 방법에 의해 형성된 실리콘 산질화막이 또한 이용될 수 있다.
(6) 측벽에 대해 설명한다.
실리콘 산화막, 실리콘 산질화막 또는 실리콘 질화 산화막과 같은 절연막이 이용될 수 있다. 탄탈륨(Ta), 티타늄(Ti), 몰리브덴(Mo), 텅스텐(W) 등의 도전막이 또한 이용될 수 있다. 컨트롤 게이트 전극의 에칭시에 에칭의 높은 선택비를 갖는 막이라면 어떠한 종류의 막도 이용될 수 있고, 단차 측면을 덮도록 형성될 수 있다. 단층막 또는 적층막이 이용될 수 있다. 절연막 또는 도전막이 컨트롤 게이트 전극(9)를 형성하는 도전막 위에 형성되고, 다음 이방성 에칭이 수행되어 측벽(10)이 형성된다. 따라서, 측벽(10)은 플로팅 게이트 전극(7)의 존재로 인해 컨트롤 게이트 전극(9)에 생성된 단차 부분(23) 위에 형성될 수 있다.
(7) 소스 전극, 드레인 전극 및 게이트 전선에 대해 설명한다.
Al 막, AlNd(알루미늄 네오디뮴) 막과 같은 Al 합금막, Ti 막, Cu 막, Mo 막, W 막 등이 이용될 수 있다. 상기 원소의 질화물의 막(전형적으로, 티타늄 질화막)이 이용될 수 있다. 단층막 또는 적층막이 이용될 수 있고, 예컨대, Ti 막, Al 막 또는 Ti를 포함하는 Al 막, 및 Ti 막의 3층 구조가 이용될 수 있다. 소스 전극, 드레인 전극, 및 게이트 전선이 전형적으로 스퍼터링 방법에 의해 형성된다.
(8) 절연막에 대해 설명한다.
실리콘 산화막, 실리콘 질화막, 실리콘 산질화막, 실리콘 질화 산화막, SOG(Spin-On-Glass) 막, 아크릴 등의 유기 수지막, 또는 그들의 적층막이 이용될 수 있다.
전술한 반도체 디바이스에서, 컨트롤 게이트 전극(9)이 제2 게이트 절연막(8)으로 덮이기 때문에, 컨트롤 게이트 전극(9) 및 플로팅 게이트 전극(7) 사이의 누설을 일으키지 않으면서 유지 특성은 양호하다. 컨트롤 게이트 전극(9), 및 소스 및 드레인 영역들 중 하나와 서로 중첩하는 영역의 길이 및 면적은, 컨트롤 게이트 전극(9), 및 소스 및 드레인 영역들 중 다른 하나와 서로 중첩하는 영역의 길이 및 면적과 같거나 거의 같다. 따라서, 핫 캐리어(hot carrier)에 의한 열화가 억제되고, 적은 편차 및 양호한 특성을 갖는 반도체 디바이스가 형성된다.
(실시 형태 2)
여기에서, 실시 형태 1과 다른 반도체 디바이스의 구조 등이 설명된다. 실시 형태 1의 반도체 디바이스와의 차이점은 제1 불순물 영역들(15), 제2 불순물 영역들(14) 등이 반도체막(3)에 제공된다는 점, 플로팅 게이트 전극(7)이 제1 플로팅 게이트 전극(7A) 및 제2 플로팅 게이트 전극(7B)에 의해 구성된다는 점 등이다.
도 2A는 본 발명의 다른 실시 형태의 예를 도시하는 개략적인 횡-단면도이다. 도2B 및 도2C는 도 2A의 일부이다. 실시 형태 1과 동일한 부분들은 동일한 도면부호로 참조되었다.
도 2A에서, 참조번호 7은 플로팅 게이트 전극을, 7a는 제1 플로팅 게이트 전극을, 7B는 제2 플로팅 게이트 전극을, 14는 제2 불순물 영역을, 및 15는 제1 불순물 영역을 나타낸다.
도 2A에 도시된 구조에서, 베이스 절연막(2)이 기판(1) 위에 형성되어 있다. 제1 불순물 영역들(15), 제2 불순물 영역들(14), 및 채널 형성 영역(4)을 갖는 반도체막(3)이 베이스 절연막(2) 위에 형성되어 있다. 제1 게이트 절연막(6)이 반도체막(3) 위에 형성되어 있다. 플로팅 게이트 전극(7)이 제1 게이트 절연막(6) 위에 형성되어 있다. 제2 게이트 절연막(8)이 플로팅 게이트 전극(7) 및 제1 게이트 절연막(6) 위에 형성되어 있다. 컨트롤 게이트 전극(9)이 제2 게이트 절연막(8) 위에 형성되어 있다. 측벽(10)이 컨트롤 게이트 전극(9) 위에 형성되어 있다. 덧붙여, 절연막(13)이 제2 게이트 절연막(8), 컨트롤 게이트 전극(9) 및 측벽(10) 위에 형성되어 있다. 소스 또는 드레인 전극(11)이 사이에 개재된 절연막(13), 제2 게이트 절연막(8), 및 제1 게이트 절연막(6)을 통해 소스 또는 드레인 영역(5)과 전기적으로 접속되어 있다. 게이트 전선(12)은 사이에 개재된 절연막(13)을 통해 컨트롤 게이트 전극(9)에 전기적으로 접속되어 있다. 평탄화를 위한 절연막이 절연막(13) 위에 형성되어 있다. 소스 또는 드레인 전극(11), 게이트 전선(12) 및 패시베이션 절연막(13)이 필요한 경우 형성된다.
도 2A~2D에 도시된 바와 같이, 플로팅 게이트 전극(7)이 제1 플로팅 게이트 전극(7a) 및 제2 플로팅 게이트 전극(7b)에 의해 구성된다. 제1 플로팅 게이트 전극(7a)의 게이트 길이(28)은 제2 플로팅 게이트 전극(7b)의 게이트 길이(29) 보다 길다.(도2B)
제2 불순물 영역들(14)는 반도체막(3) 내의 제1 불순물 영역들(15) 및 채널 형성 영역(4) 사이에 형성되어 있다. 제2 불순물 영역들(14)은, 제1 게이트 절연막을 사이에 개재하여 플로팅 게이트 전극(7)과 거의 중첩되는 영역들 내에 형성된다.
제2 게이트 절연막(8)이 플로팅 게이트 전극(7)을 덮도록 형성되어 있다.
컨트롤 게이트 전극(9)은 제2 게이트 절연막(8)을 사이에 개재하여 플로팅 게이트 전극(7)을 덮도록 형성되어 있고, 컨트롤 게이트 전극(9)의 게이트 길이(22)는 제1 플로팅 게이트 전극(7a)의 게이트 길이(28) 보다 길다(도2C).
측벽(10)이 플로팅 게이트 전극(7)의 존재에 의해 컨트롤 게이트 전극(9) 내에 생성된 단차 부분(23) 위에 형성된다.
컨트롤 게이트 전극(9)은 제1 게이트 절연막(6) 및 제2 게이트 절연막(8)을 사이에 개재하여 제1 불순물 영역들(15)과 중첩된다. 이것들은 컨트롤 게이트 전극(9) 및 제1 불순물 영역들(15) 중 하나가 서로 중첩하는 영역의 길이(24)가 컨트롤 게이트 전극(9) 및 제1 불순물 영역들(15) 중 다른 하나가 서로 중첩하는 영역의 길이(25)와 같거나 또는 거의 동일하고, 컨트롤 게이트 전극(9) 및 제1 불순물 영역들(15) 중 하나가 서로 중첩하는 영역의 면적가 컨트롤 게이트 전극(9) 및 제1 불순물 영역들(15) 중 다른 하나가 서로 중첩하는 영역의 면적과 같거나 또는 거의 동일한 실시 형태 1과 동일하다(도3).
또한, 도 2d에 도시된 바와 같이, 반도체막(3) 내의 제1 불순물 영역들(32) 및 제2 불순물 영역들(30)에 부가하여, 제3 불순물 영역들(31)이 제2 불순물 영역들(30) 및 제1 불순물 영역들(32) 사이에 컨트롤 게이트 전극(9)과 중첩되는 영역들에 제공될 수 있다.
이 경우, 컨트롤 게이트 전극(9) 및 제3 불순물 영역들(31) 중 하나가 서로 중첩하는 영역의 길이 및 면적가 컨트롤 게이트 전극(9) 및 제3 불순물 영역들(31) 중 다른 하나가 서로 중첩하는 영역의 길이 및 면적과 같거나 또는 거의 같다.
도 2A~2D에 도시된 각각의 구조적 구성요소에 대해 이하에서 설명하도록 한다. 실시 형태 1에서 설명된 기판(1), 베이스 절연막(2), 제1 게이트 절연막(6), 제2 게이트 절연막(8), 컨트롤 게이트 전극(9), 측벽(10), 소스 또는 드레인 전극(11), 게이트 전선(12) 및 절연막(13)이 여기에서 이용될 수 있다.
(1) 반도체막에 대해 설명한다.
실시 형태 1에서 설명된 반도체막이 반도체막(3)으로써 이용될 수 있다. 제1 불순물 영역들(15)에 포함된 n형 또는 p형 불순물 농도가 제2 불순물 영역들(14)에 포함된 n형 또는 p형 불순물 농도와 같거나 거의 동일할 수 있다. 택일적으로, 제1 불순물 영역들(15)에 포함된 n형 또는 p형 불순물 농도가 제2 불순물 영역들(14)에 포함된 n형 또는 p형 불순물 농도 보다 클 수 있다. 이 경우, 제1 불순물 영역은 고농도 불순물 영역이고, 제2 불순물 영역은 저농도 불순물 영역(LDD 영역)이다.
덧붙여, 도2에 도시된 바와 같이, 제3 불순물 영역들(31)이 제공될 수 있다. 제3 불순물 영역들(31)에 포함된 n형 또는 p형 불순물 농도가 제1 불순물 영역들(32)에 포함된 n형 또는 p형 불순물 농도보다 작고, 제2 불순물 영역들(30)에 포함된 n형 또는 p형 불순물 농도보다 크도록 설정된다.
(2) 플로팅 게이트 전극에 대해 설명한다.
제1 플로팅 게이트 전극(7a) 및 제2 플로팅 게이트 전극(7b)이 상이한 도전 물질들로 형성되는 것이 바람직하다. 제1 플로팅 게이트 전극(7a)은 제1 게이트 절연막(6)에 양호한 접착성(adhesion)을 갖는 도전 물질로 형성되는 것이 바람직하다. 예를 들어, 플로팅 게이트 전극(7a)은 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 티타늄(Ti), 탄탈륨(Ta) 등으로 형성되는 것이 바람직하다. 덧붙여, 제1 도전층의 두께는 25~35nm 정도인 것이 바람직하다. 제1 플로팅 게이트 전극(7a)은 스퍼터링 방법에 의해 형성된다.
제2 플로팅 게이트 전극(7b)은 낮은 저항성을 갖는 도전 물질로 형성되는 것이 바람직하다, 예를 들어, 제2 플로팅 게이트 전극(7b)은 텅스텐(W), 몰리브 덴(Mo), 알루미늄(Al), 또는 구리(Cu), 금속을 주된 성분으로 하는 합금, 금속 혼합물 등으로 형성되는 것이 바람직하다. 합금으로서, 알루미늄 및 실리콘의 합금, 알루미늄 및 네오디뮴의 합금 등이 있다. 금속 혼합물로서, 텅스텐 질화물 등이 있다. 또한, 실리콘(Si)이 이용될 수 있고, 그 혼합물(전형적으로, 티타늄 실리사이드, 니켈 실리사이드 등), 또는 P 또는 B와 같은 불순물이 첨가된 실리콘이 이용될 수 있다. 제2 도전층이 100~410nm 의 두께로 형성되는 것이 바람직하다. 제2 플로팅 게이트 전극(7b)이 주로 스퍼터링 방법에 의해 형성된다.
전술한 반도체 디바이스에서, 컨트롤 게이트 전극(9)이 제2 게이트 절연막(8)으로 덮이기 때문에, 컨트롤 게이트 전극(9) 및 플로팅 게이트 전극(7) 사이의 누설을 일으키지 않으면서도 유지 특성은 양호하다. 또한, 컨트롤 게이트 전극(9), 및 소스 및 드레인 영역들(15) 중 하나와 서로 중첩하는 영역의 길이 및 면적은, 컨트롤 게이트 전극(9), 및 소스 및 드레인 영역들(15) 중 다른 하나와 서로 중첩하는 영역의 길이 및 면적과 같거나 거의 같다. 따라서, 핫 캐리어(hot carrier)에 의한 열화가 억제되고, 적은 편차 및 양호한 특성을 갖는 반도체 디바이스가 얻어진다. 제2 불순물 영역들(14 또는 30)이 제1 게이트 절연막(6)을 사이에 개재하여 플로팅 게이트 전극(7)과 중첩되는 영역들에 형성되기 때문에, 캐리어 주입 효율이 증가될 수 있다.
(실시 형태 3)
실시 형태 1에 설명된 반도체 디바이스, 즉 도 1a~1C에 개시된 반도체 디바 이스를 제조하는 방법이 여기에서 설명된다.
먼저, 도 4a에 도시된 바와 같이, 불순물 등이 기판(1) 측면으로부터 확산되는 것을 방지하기 위한 절연막(2)이, 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy)(x>y), 실리콘 질화 산화물(SiNxOy)(x>y) 등을 이용하여 유리 기판 또는 플라스틱 기판과 같은 절연 특성을 갖는 기판(1) 위에 10~200nm의 두께로 형성된다.
다음, 비정질 실리콘막이 반도체막(40)으로써 CVD 방법에 의해 40~100nm의 두께로 형성된다. 결정질 실리콘막(42)이 반도체막으로써 이용되기 때문에, 비정질 실리콘막이 여기에서 결정화된다.
비정질 실리콘막을 결정화하는 방법으로써, 비정질 실리콘막에 레이저 빔(41)을 조사하는 방법(도4B), 반도체막의 결정화를 촉진하는 원소를 이용하여 가열함으로써 비정질 실리콘막을 결정화하는 방법, 램프로부터 발산되는 빛을 조사하여 비정질 실리콘막을 결정화하는 방법 또는 이들 방법들의 조합이 있다. 상기 원소를 이용하지 않고 비정질 실리콘막을 열 결정화하는 방법이 또한 이용될 수 있다. 그러나, 이러한 방법은 기판이 고온을 견딜 수 있는 석영 기판 등인 경우에만 적용될 수 있다.
레이저 빛으로 조사하는 경우, 연속파(CW; continuous-wave) 레이저 빔 또는 펄스 레이저 빔이 이용될 수 있다. 여기에서, 하나 또는 복수 종류의 Ar 레이저, Kr 레이저 또는 엑시머 레이저와 같은 가스 레이저, 매체로서 단일 결정의 YAG, YVO4, 포스터라이트 (Mg2SiO4), YAlO3, 또는 GdVO4 또는 다결정질 (세라믹) YAG, Y2O3, YVO4, YAlO3, 또는 Nd, Yb, Cr, Ti, Ho, Er, Tm, 및 Ta 중 하나 이상이 도펀트로써 도핑된 GdVO4를 이용하는 레이저, 유리 레이저, 루비 레이저, 알렉산드라이트 레이저, Ti:사파이어 레이저, 구리 증기 레이저 및 금 증기 레이저로부터 발산되는 빔이 레이저 빔으로써 이용될 수 있다. 이러한 레이저들의 기본파 또는 이들 기본파들의 제2~4 고조파 중 하나를 갖는 레이저 빔을 조사함으로써, 큰 입자 크기를 갖는 결정이 얻어질 수 있다. 예를 들어, Nd:YVO4 레이저(1064nm의 기본파)제2 고조파(532nm) 또는 제3 고조파(355nm)가 이용될 수 있다. 이 레이저는 CW 또는 펄스 오실레이션으로 발산될 수 있다. CW 조사의 경우, 약 0.01~100 MW/cm2(바람직하게는 0.1~10MW/cm2)의 전력 밀도가 레이저를 위해 요구된다. 스캔 레이트는 대략 반도체막을 조사하기 위하여 약 10~2000cm/sec로 설정된다.
매질로서 단일 결정의 YAG, YVO4, 포스터라이트 (Mg2SiO4), YAlO3, 또는 GdVO4 또는 다결정질 (세라믹) YAG, Y2O3, YVO4, YAlO3, 또는 Nd, Yb, Cr, Ti, Ho, Er, Tm, 및 Ta 중 하나 이상이 도펀트로써 도핑된 GdVO4를 이용하는 레이저 각각이 연속적인 오실레이션을 할 수 있음을 주의한다. 또한, 그것의 펄스 오실레이션이 Q 스위치 동작 또는 모드 동기화를 수행함으로써 10MHz 이상의 반복율로 수행될 수 있다. 레이저 빔이 10MHz 이상의 반복율로 발산될 때, 반도체막이 레이저 빔에 의해 녹은 후 굳어지는 동안 반도체막은 다음 펄스로 조사된다. 따라서, 낮은 반복율을 갖는 펄스 레이저를 이용하는 경우와 달리, 고체-액체 인터페이스가 연속적으로 반도체막에서 이동될 수 있어 스캔 방향으로 연속적으로 성장하는 결정 입자들이 얻어질 수 있다.
세라믹(다결정)이 매질로 사용되는 경우, 매질은 자유로운 형태를 갖도록 짧은 시간에 저렴하게 형성될 수 있다. 단일 결정을 이용하는 경우, 직경이 수 밀리미터이고 길이가 수십 밀리미터인 원주형의 매질이 일반적으로 이용된다. 세라믹을 사용하는 경우, 단일 결정을 이용하는 경우보다 큰 매질이 형성될 수 있다.
직접적으로 빛 발산에 기여하는 매질 내의 Nd 또는 Yb와 같은 도펀트의 농도는 단결정에서나 다결정에서나 크게 변화될 수 없다, 따라서, 도펀트의 농도를 증가시킴으로써 레이저의 출력에 있어서의 향상에는 한계가 있다. 그러나, 세라믹의 경우, 매질의 크기가 단결정의 경우에 비하여 상당히 증가될 수 있고, 따라서 레이저의 출력에 있어서 상당한 향상이 실현될 수 있다.
또한, 세라믹의 경우, 평행육면체 모양 또는 직각의 평행육면체 모양을 갖는 매질이 용이하게 형성될 수 있다. 이러한 모양을 갖는 매질을 이용하는 경우, 발진된 빛이 매질 내에서 지그재그 방식으로 이동하게 될 때, 발진된 빛의 경로가 길어질 수 있다. 따라서, 증폭이 증가되고, 레이저 빔은 높은 출력으로 발진될 수 있다. 또한, 이러한 모양을 갖는 매질로부터 발산되는 레이저 빔의 횡 단면은 사각형을 가지며, 이는 레이저 빔이 횡 단면에 있어서 선형의 모양을 가질 때 원형의 모양을 갖는 레이저 빔에 비하여 유리하다. 광학 시스템을 이용하는 전술한 방식으로 발산되는 레이저 빔의 모양을 만듦으로써, 짧은 측면에서 1mm 이하의 길이를 갖고, 긴 측면에서 수 밀리미터에서 수 미터에 이르는 길이를 갖는 선형 빔이 용이하게 얻어질 수 있다. 덧붙여, 매질이 여기된 빛(excited light)으로 균일하게 조사될 때, 선형 빔의 에너지 분포는 긴 측면 방향으로 균일하다.
반도체막이 이 선형 빔으로 조사될 때, 반도체막의 전체 표면이 보다 균일하게 어닐링(annealed)될 수 있다. 선형 빔의 일측에서 다른 일측으로 균일한 어닐링이 요구되는 경우, 예컨대, 슬릿들이 선형 빔의 일측에 제공되는 장치가 요구되며, 이에 의해 에너지가 감소되는 부분에서 빛을 차폐할 수 있다.
이와 같이 얻어진 균일한 강도(intensity)를 갖는 선형 빔을 이용하여 반도체막이 어닐링되고, 이 반도체막을 이용하여 전자 디바이스가 제조될 때, 전자 디바이스의 특성이 양호하고 균일하다.
반도체막의 결정화를 촉진하는 원소를 이용하여 가열함으로써 반도체막을 결정화하는 방법이 여기에서 설명된다.
결정화를 촉진하는 원소(43)가 비정질 실리콘막에 첨가되고(도4C), 이어 열처리가 수행되어, 비정질 실리콘막이 핵으로서 첨가된 영역을 중심으로 결정화된다(도4D).
비정질 실리콘막이 또한 열 처리를 대신하여 강한 빛을 조사함으로써 결정화될 수 있다. 이 경우, 적외선, 가시광선 및 자외선 중 어느 하나 또는 이들의 조합이 이용될 수 있다. 전형적으로, 할로겐 램프, 금속 할로겐화합물 램프, 제논 아크 램프, 카본 아크 램프, 고압 소듐 램프 또는 고압 수은 램프로부터 발산되는 빛이 이용된다. 램프 광원은 1~60초, 바람직하게는 30~60초 동안 켜지고, 이러한 점등이 1~10회, 바람직하게는 2~6회 반복된다. 램프 광원의 빛-발산 강도는 임의적이나, 실리콘막은 약 600~1000℃ 까지 순간적으로 가열된다. 필요하다면, 비정질 구조를 갖는 비정질 실리콘막을 포함하는 반도체막(40)에 함유된 수소를 방출하기 위하여 강한 빛으로 조사하기 전에 열 처리가 수행될 수 있다는 것을 주의한다. 택일적으로, 결정화는 열 처리 및 강한 빛을 이용한 조사에 의해 수행될 수 있다.
열 처리 이후, 결정질 실리콘막(42)의 결정화율(막의 전체 부피에 대해 결정질 성분들이 점유하고 있는 부피의 비율)을 증가시키고 결정질 입자들에 남아 있는 결함(defect)들을 정정하기 위하여, 결정질 실리콘막이 대기의 공기 중에서 또는 산소 분위기에서 레이저 빔으로 조사될 수 있다. 레이저 빔은 전술한 것들로부터 선택될 수 있다.
전술한 방법으로 결정질 실리콘막을 형성하는 경우, 결정화를 촉진하는 결정질 실리콘막(42)에 함유된 원소들이 제거될 것이 요구된다. 이 방법에 대해 후술하도록 한다.
먼저, 결정질 실리콘막의 표면이 오존을 함유하는 용액(전형적으로, 오존수)으로 처리되고, 이에 의해 결정질 실리콘막의 표면상의 산화막(화학적 산화물(chemical oxide)이라 부름)으로부터 1~10nm의 두께로 형성되는 차단층(barrier layer, 44)을 형성한다(도4E). 차단층(44)은 게터링층(gettering layer)이 후 공정에서 선택적으로 제거될 때에만, 에치 스토퍼(etch stopper)로서 기능한다.
다음, 희귀 가스 원소를 함유하는 게터링층이 차단층(44) 위에 게터링 사이 트로서 형성된다. 여기에서, 희귀 가스 원소를 함유하는 반도체층이 CVD 방법 또는 스퍼터링 방법에 의해 게터링층(45)으로서 형성된다(도4F). 게터링층을 형성할 때, 희귀 가스 원소가 그 안에 첨가되도록 스퍼터링 조건들이 적절히 제어된다. 희귀 가스 원소는 헬륨(He), 네온(Ne), 아르곤(Ar), 크립톤(Kr), 또는 제논(Xe) 중 하나 이상일 수 있다.
하나의 도전성 유형을 갖는 불순물 원소인 인을 함유한 피드 가스(feed gas)를 이용하거나, 인을 포함하는 타겟을 이용함으로써 게터링층을 형성하는 경우, 희귀 가스 원소를 이용하는 게터링에 덧붙여 인의 쿨롱의 힘을 이용함으로써 게터링이 수행될 수 있다. 게터링에서, 금속 원소(예컨대, 니켈)는 높은 농도의 산소를 갖는 영역으로 이동하려는 경향이 있고, 따라서 게터링층(45)에 함유된 산소의 농도는 예컨대, 바람직하게는 5×1018/cm3 이상으로 설정된다.
다음, 결정질 실리콘막, 차단층 및 게터링층이 열처리되어(예컨대, 열 처리 또는 강한 빛으로 조사), 이에 의해 금속 원소(예컨대, 니켈)가 도4F에서 화살표로 표시된 바와 같이 게터되어 결정질 실리콘막 내의 금속 원소의 농도가 낮아진다. 택일적으로, 결정질 실리콘막 내의 금속원소는 제거된다.
다음, 공지의 에칭 방법이 차단층(44)을 에치 스토퍼로 이용하여 수행된다, 이에 의해 오직 게터링층(45)이 선택적으로 제거된다. 그 후, 산화물막으로부터 형성된 차단층(44)이 예컨대, 플루오르화 수소산을 함유한 에천트(etchant)를 이용하여 제거된다(도 4G).
결정질 실리콘막(42)이 전술한 단계들을 통해 형성될 수 있다.
여기에서, 불순물 이온들이 제조될 반도체 디바이스의 문턱값 특성을 고려하여 첨가될 수 있다.
다음, 결정질 실리콘막(42)이 공지의 포토리소그래피(photolithography) 공정에 의해 섬 모양으로 형성된다(도 5A). 이때, 섬-모양의 결정질 실리콘을 포함하는 반도체막(3)의 측벽은 바람직하게는 테이퍼된 모양을 갖는다.
다음, 실리콘막을 포함하는 반도체막(3)의 표면을 플루오르화 수소산을 함유하는 에천트로 세척 한 후, 제1 게이트 절연막(6)이 실리콘막을 포함하는 반도체막(3) 위에 5~20nm의 두께로 형성된다(도5B). 표면 세척 및 제1 게이트 절연막(6)의 형성이 대기에 대한 노출없이 연속적으로 수행될 수 있다.
여기에서, 실리콘 산화물을 함유하는 제1 게이트 절연막(6)이 실리콘막을 포함하는 반도체막(3)의 표면을 고밀도 플라즈마를 이용하여 산화함으로써 형성된다(도5B). 고밀도 플라즈마는 고주파의 예컨대, 2.45GHz의 마이크로파를 이용하여 생성된다. 이러한 고밀도 플라즈마를 이용하고, 산소(또는 산소를 함유한 기체)가 플라즈마 활성화에 의해 활성화되고, 이것들이 실리콘과 직접 반응되어 실리콘막을 포함하는 반도체막(3)의 표면을 절연시킨다.
전자의 밀도가 1011cm-3 이상이고 포함된 전자 온도가 0.2~2.0 eV(보다 바람직하게는 0.5~1.5eV 포함되는)인 고밀도 플라즈마가 이용된다. 낮은 전자 온도의 특성을 갖는 이러한 고밀도 플라즈마는, 활성의 종들의 운동 에너지가 적기 때문 에, 종래의 플라즈마 처리에 비해 플라즈마에 의해 적게 손상되고 결함이 거의 없는 막을 형성할 수 있다. 덧붙여, 이 절연막은 양극성의(anodic) 산화 방법을 이용하여 형성된 절연막보다 조밀하다.
예를 들어, 상기 고밀도 플라즈마 처리는 도6의 장치를 이용하여 수행된다. 도면부호 61은 유전성 도파관, 62는 복수의 슬롯을 갖는 슬롯 안테나, 63은 석영 또는 알루미늄 산화물로 만들어진 유전 기판, 및 64는 기판을 설치하기 위한 스테이지이다. 스테이지(64)는 히터를 갖는다. 마이크로파는 (60)으로부터 전송되고, 플라즈마 발생 영역(66)에서 화살표(65)의 방향으로부터 공급되는 가스가 활성화된다. 슬롯 안테나(62)의 슬롯의 위치 및 길이는 (60)으로부터 전송되는 마이크로파의 파장에 따라 적절히 선택된다. 덧붙여, 가스는 화살표 방향으로 배출된다.
이러한 장치를 사용하여, 균일성, 고밀도 및 낮은 전자 온도를 갖는 플라즈마가 여기(excited)되고, 낮은 온도 처리(400℃ 이하의 기판 온도)가 달성될 수 있다. 일반적으로 낮은 온도 저항성을 갖는 것으로 생각되는 플라스틱도 기판으로 이용될 수 있다는 것을 주의한다.
공급되는 가스로서, 아르곤, 크립톤, 헬륨 또는 제논과 같은 불활성 가스가 산소(또는 산소 함유 가스) 또는 질소(질소 함유 가스)에 포함된다는 것을 주의한다. 따라서, 이들 불활성 원소들이 고밀도 플라즈마 산화 또는 질화 공정에 의해 형성된 게이트 절연막으로 혼합된다.
또한, 디바이스 내부(67)에 샤워 플레이트를 제공함으로써, 더욱 균일한 활성화 가스가 공정 목적물에 제공될 수 있다.
다음, 제1 게이트 절연막(6)을 포함하는 전체 표면 위에 플로팅 게이트 전극을 형성하는 도전막(46)으로서, 텅스텐(W)이 스퍼터링 방법에 의해 100~600nm 두께로 형성된다.
포토레지스트막이 도전막(46) 위에 적용되고, 이 포토레지스트막이 노광되어 레지스트 마스크를 형성하기 위해 현상한다. 도전막(46)이 이 레지스트 마스크를 이용하여 에칭되어, 플로팅 게이트 전극(7)이 제1 게이트 절연막(6) 위에 형성된다(도5D). 다음, 레지스트 마스크가 제거된다.
n형 또는 p형 불순물들(47)이 플로팅 게이트 전극(7)을 마스크로 이용하여 반도체막(3)에 도입되어 소스 또는 드레인 영역(5)이 형성된다.
여기서, 열 처리, 레이저 빛 또는 강한 빛과 같은 빛의 조사, RTA 처리가 소스 또는 드레인 영역을 활성화하기 위하여 수행될 수 있다.
제2 게이트 절연막(8)이 실리콘 산화막 등을 이용하여 10~250nm의 두께로 형성되어 플로팅 게이트 전극(7)을 덮는다. 공지의 CVD 방법 등이 막 형성 방법으로 이용된다.
컨트롤 게이트 전극을 형성하기 위한 도전막(49)이 제2 게이트 절연막(8) 위에 100~500nm 두께로 형성된다. 여기에서, TaN 막이 형성되고, W 막이 스퍼터링 방법에 의해 형성되어 2층 구조를 형성한다.
측벽(10)을 형성하기 위한 절연막(50)이 실리콘 산질화막, 실리콘 산화막 등을 이용하여 도전막(49) 위에 100~900nm 두께로 형성된다(도 5E).
다음, 절연막(50)에 이방성 에칭이 수행된다. 따라서, 측벽(10)이 자기-정렬 방법으로, 플로팅 게이트 전극(7)의 존재로 도전막(49)에 생성된 단차 부분(23) 위에 형성된다(도 7a). 단차 부분들(23)에 형성된 측벽들(10)은 주로 플로팅 게이트 전극(7)에 대해 대칭을 이루는 지점들에 또는 거의 대칭을 이루는 지점들에 형성된다. 두 측벽들(10)은 플로팅 게이트 전극(7)의 에지 부분들로부터 게이트 길이 방향으로의 길이 각각(57)이 같거나 또는 거의 동일한 위치들에 형성된다.
다음, 레지스트 마스크(53)가 도전막(49) 위에 형성된다(도7B). 도전막(49)은 플로팅 게이트 전극(7)에 기인하여 상단 부분(54) 및 하부 계단 부분(55)을 포함한다. 여기에서, 레지스트 마스크(53)는 도전막(49)의 상부를 덮도록, 즉 하부 계단 부분을 덮지 않고 상단 부분의 전체 표면을 덮도록, 형성된다.
일반적으로, 포토리소그래피 기술에 의해 레지스트 마스크를 형성하는 경우, 오정렬이 일어나기 때문에 레지스트 마스크를 희망하는 위치에 적절히 형성하는 것이 어렵다. 레지스트 마스크(53)가 또한 형성되는 경우, 포토리소그래피 기술에 의해 오정렬이 발생할 가능성이 있다. 따라서, 측벽(10)의 길이(56, 게이트 길이 방향의 길이)는 레지스트 치수의 오정렬 및 편차가 허용될 수 있는 길이일 것이 요구된다. 따라서, 어떤 경우 레지스트 마스크(53)가 측벽(10) 위에 제공된다. 따라서, 레지스트 마스크(53)는 도전막(49)의 상단 부분 전체 및 측벽들(10)만을 덮도록 제공된다.
레지스트 마스크(53) 및 측벽들(10)을 마스크로 이용하여 도전막(49)을 에칭함으로써 플로팅 게이트 전극(7)에 대해, 컨트롤 게이트 전극(9)이 자기-정렬 방식으로 형성될 수 있다. 다음, 레지스트 마스크(53)는 제거된다(도7C). 전술한 바와 같이, 측벽들(10)이 플로팅 게이트 전극(7)에 대해 대칭을 이루는 지점들 또는 거의 대칭을 이루는 지점들에 주로 형성된다. 측벽들(10)이 플로팅 게이트 전극(7)의 에지 부분들로부터 게이트 길이 방향으로의 각각의 길이(57)가 같거나 거의 동일한 위치에 형성된다. 따라서, 컨트롤 게이트 전극(9) 및 소스 및 드레인 영역들 중 하나가 서로 중첩하는 영역의 길이 및 면적이 컨트롤 게이트 전극(9) 및 소스 및 드레인 영역들 중 다른 하나가 서로 중첩하는 영역의 길이 및 면적과 같거나 거의 동일할 수 있다. 전술한 제조 방법을 이용하여, 컨트롤 게이트 전극(9)이 오정렬을 일으키지 않고 적절하게 희망하는 위치에 형성될 수 있다.
한편, 레지스트 마스크가 측벽(10)을 형성하지 않고 도전막(49) 위에 형성되고 에칭되어 컨트롤 게이트 전극(9)을 형성하는 경우가 도 9A 및 도 9B를 참조하여 설명된다.
전술한 바와 같이, 레지스트 마스크의 형성시 오정렬이 발생하기 때문에 레지스트 마스크를 희망하는 지점에 적절히 형성하는 것이 어렵다. 따라서, 레지스트 마스크(70)는 주로 플로팅 게이트 전극(7)에 대해 대칭이 되거나 혹은 거의 대칭이 되도록 형성되지 않고, 레지스트 마스크(70)의 말단 부분들은 플로팅 게이트 전극(7)의 에지 부분들로부터 게이트 길이 방향으로 상이한 길이들을 갖는 위치에 형성된다(도 9A).
도전막(49)이 레지스트 마스크(70)를 이용하여 에칭될 때, 컨트롤 게이트 전극(74) 및 소스 및 드레인 영역들 중 하나가 서로 중첩되는 영역의 길이(72)가, 컨트롤 게이트 전극(74) 및 소스 및 드레인 영역들 중 다른 하나가 서로 중첩하는 영역의 길이(73)와 매우 다르다. 덧붙여, 영역들의 면적도 당연히 다르다(도 9B).
이하에서, 도7C 이후의 제조 공정을 설명한다.
절연막(13)이, 제2 게이트 절연막(8), 컨트롤 게이트 전극(9) 및 측벽들(10)을 포함하는 전체 표면 위에 형성되고, 수소화가 수행된다. 실리콘 질화막, 실리콘 산질화막 또는 실리콘 질화 산화막이 절연막(13)으로서 이용될 수 있다. 앞서 설명된 활성화 등이 수행되지 않는 경우, 소스 또는 드레인 영역을 이번 스테이지에서 활성화시키기 위하여 열 처리, 레이저 빛 또는 강한 빛과 같은 빛의 조사, RTA 처리가 수행될 수 있다.
다음, 레지스트 마스크가 절연막(13) 위에 형성되고, 절연막(13)은 이 레지스트 마스크를 이용하여 에칭된다. 따라서, 소스 및 드레인 영역들(5) 및 컨트롤 게이트 전극(9) 위에 위치되는 컨택홀들이 형성된다.
레지스트 마스크가 제거되고 도전막이 형성된 후, 다른 레지스트 마스크를 이용하여 에칭이 수행되고, 이에 의해 소스 전극, 드레인 전극, 게이트 전선 또는 다른 전선(소스 전선 등)을 형성한다(도 7D). 전극 및 전선이 여기에서 일체로 형성되지만, 전극 및 전선이 개별적으로 형성되어 전기적으로 접속될 수 있다. 도전막으로서, Ti, TiN, Al, Al 합금막 또는 이들을 결합한 적층막이 이용될 수 있다.
여기에서, 기판(1)을 수직 방향(즉, 상부 표면 방향)으로부터 바라볼 때, 전극 또는 전선이 둥근 모서리를 갖도록 하는 것이 바람직하다. 모서리들을 둥글게 함으로써, 먼지 등이 전선의 모서리들에 남는 것을 방지할 수 있으며, 따라서 먼지에 의해 발생되는 결함들이 감소되고 수율이 향상될 수 있다.
소스 또는 드레인 영역(5)이 전술한 제조 방법에 의해 형성되는 경우, n형 또는 p형 불순물들이 한번 첨가된다, 그러나, LDD 영역은 n형 또는 p형 불순물들을 복수회 첨가하여 형성될 수 있다. 이 제조 방법은 이하에서 설명하도록 한다.
저농도 불순물 영역을 형성하기 위하여, 도5D의 상태에서 n형 또는 p형 불순물들이 첨가된다. 제2 게이트 절연막(8), 측벽들(10) 및 컨트롤 게이트(9)를 형성한 후, n형 또는 p형 불순물들(59)이 도7C의 상태에서 첨가된다(도 8a). n형 또는 p형 불순물들(59)은 n형 또는 p형 불순물들(47)과 동일한 도전성을 제공한다. 따라서, n형 또는 p형 불순물들(59)은 컨트롤 게이트 전극(9)이 상부에 형성되는 부분들에는 첨가되지 않으며, 그 부분들은 LDD 영역들인 제2 불순물 영역들(34)이 된다. 한편, 컨트롤 게이트 전극(9)이 상부에 형성되지 않는 부분들은 고농도 불순물 영역들, 즉 소스 및 드레인 영역들이 된다. 따라서, 도 8B에 도시된 구조가 형성될 수 있다. 이 실시 형태는 전술한 실시 형태들을 자유롭게 조합하여 구현될 수 있다.
(실시 형태 4)
실시 형태 2에서 설명된 반도체 디바이스, 즉 도 2A~2D에 개시된 반도체 디바이스의 제조 방법에 관해 설명한다. 그러나, 여기에서 설명되는 제조 방법의 일부는 실시 형태 3에서 설명된 것과 유사하다. 따라서, 실시 형태 3과 다른 단계, 플로팅 게이트 전극(7)을 형성하는 단계, 및 제1 불순물 영역 등을 형성하는 단계가 여기에서 설명된다.
제1 게이트 절연막(6)이 반도체막(3) 위에 형성된 후(도 10A), 제1 도전층(91)이 형성되고, 제2 도전층(92)이 제1 도전층(91) 위에 형성된다. 제1 도전층(91) 및 제2 도전층(92)은 상이한 도전 물질들로 형성되는 것이 바람직하다. 제1 도전층(91)은 제1 게이트 절연막(6)에 대한 접착성이 높은 도전 물질로 형성되는 것이 바람직하고, 예를 들어, 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 실리콘(Si) 등이 이용되는 것이 바람직하다. 제1 도전층은 25~35nm 두께로 형성되는 것이 바람직하다.
제2 도전층(92)은 저항성이 낮은 도전 물질로 형성되는 것이 바람직하고, 예를 들어, 텅스텐(W), 몰리브덴(Mo), 알루미늄(Al) 또는 구리(Cu), 금속을 주성분으로 하는 합금, 금속 혼합물 등이 이용되는 것이 바람직하다. 합금으로서, 알루미늄 및 실리콘 합금, 알루미늄 및 네오디뮴 합금 등이 있다. 금속 혼합물로서, 텅스텐 질화물 등이 있다. 제2 도전층은 100~600nm 두께로 형성되는 것이 바람직하다.
제1 도전층(91) 및 제2 도전층(92)을 형성하는 방법은 특정적으로 한정되는 것은 아니며, 스퍼터링 방법 또는 진공증착 방법과 같은 임의의 방법이 이용될 수 있다. 이 실시 형태에서, 탄탈륨 질화물이 제1 도전층(91)에 이용되고, 텅스텐이 제2 도전층(92)에 이용된다(도10B).
다음, 마스크(93)가 제2 도전층(92) 위에 형성된다. 다음, 제1 도전층(91) 및 제2 도전층(92)이 에칭되고, 제1 도전층(91a) 및 제2 도전층(92a)이 각각의 도전층들의 측벽들이 각각의 도전층들의 수평면들에 대해 경사를 갖도록 형성된다(도10C).
다음, 마스크(93)가 유지되면서, 제2 도전층(92a)이 선택적으로 에칭되어 제2 도전층(94)을 형성한다. 이때, 제2 도전층(94)의 측벽이 수평면에 수직하도록, 높은 이방성 특성을 갖는 조건 하에서 에칭이 수행되는 것이 바람직하다. 따라서, 제2 도전층(92a)의 측벽의 경사진 부분이 제거된다. 이러한 방법으로, 제1 도전층(91a) 보다 짧은 폭을 갖는(즉, 게이트 길이가 더 짧은) 제2 도전층(94)이 제1 도전층(91a) 위에 형성되고, 제1 도전층(91a) 및 제2 도전층(94)에 의해 구성되는 플로팅 게이트 전극(7)이 형성될 수 있다(도10D).
다음, n형 또는 p형 불순물들(95)이 플로팅 게이트 전극(7)을 마스크로 이용하여 첨가되고, 제1 불순물 영역들(15) 및 제2 불순물 영역들(14)이 제공된다(도 10E). 제2 불순물 영역들(14)은 제1 플로팅 게이트 전극(7a)에 의한 저농도 불순물 영역들이다.
도 10E의 구조가 형성된 후, 제2 게이트 절연막이 형성되고, 측벽(10)이 형성되고, 컨트롤 게이트 전극(9)이 형성되고, 절연막(13)이 형성되고, 소스 또는 드레인 전극(11) 및 게이트 전선(12)이 실시 형태 3에서 설명된 방법에 의해 형성되며, 이에 의해 도 2A에 도시된 구조를 완성할 수 있다.
이하에서, 도 2D에 도시된 바와 같은 제3 불순물 영역을 형성하는 방법에 대해 설명한다.
도 10E의 구조가 형성되고, 제2 게이트 절연막이 형성되고, 측벽(10)이 형성되고, 컨트롤 게이트 전극(9)이 실시 형태 3에서 설명된 방법에 의해 형성된다(도 11a).
다음, n형 또는 p형 불순물들(96)이 첨가된다. n형 또는 p형 불순물들(96)은 n형 또는 p형 불순물들(95)과 동일한 도전성을 제공한다. n형 또는 p형 불순물들(96)이 컨트롤 게이트 전극(9) 밑에 첨가되지 않아, 제1 불순물 영역들(32), 제2 불순물 영역들(30), 및 제3 불순물 영역들(31)이 형성될 수 있다(도 11b). 이 경우, 제1 불순물 영역들(32)에 함유된 n형 또는 p형 불순물 농도는 제3 불순물 영역들(31)에 함유된 n형 또는 p형 불순물 농도 보다 높으며, 제3 불순물 영역들(31)에 함유된 n형 또는 p형 불순물 농도는 제2 불순물 영역들(30)에 함유된 n형 또는 p형 불순물 농도 보다 높다.
절연막(13)이 형성되고, 소스 또는 드레인 전극(11)이 형성되고, 게이트 전선(12)이 형성되고, 이에 의해 도 2D에 도시된 구조가 완성된다. 이 실시 형태는 전술한 실시 형태들을 자유롭게 조합함으로써 구현될 수 있다.
(실시 형태 5)
본 발명을 이용하여, 예컨대 IC 태그 또는 RFID와 같이, 무접촉에 의해 데이터를 교환할 수 있는 반도체 디바이스를 형성하는 방법이 여기에서 설명된다. 우선, 릴리스층(101, release layer)이 기판(100)의 일 표면 위에 형성된다(도 13a). 기판(100)은 유리 기판, 석영 기판, 금속 기판 또는 절연층이 상부에 형성된 스테인레스 기판, 이 단계의 처리 온도를 견딜 수 있는 플라스틱 기판 등으로 형성된다. 이러한 기판의 형상 또는 크기에 특별히 제한이 있는 것은 아니다. 따라서, 기판(100)으로서, 예를 들어, 일측의 길이가 1미터 이상인 직사각 형태를 갖는 기판 이 이용되는 경우, 생산성이 상당히 향상될 수 있다. 이러한 장점은 무선 칩이 원형의 실리콘 기판으로부터 취해지는 경우에 비해 매우 유리한 점이다.
이 단계에서, 릴리스층(101)이 기판(100)의 전체 표면 위에 제공되지만, 릴리스층(101)은 기판(100)의 전체 표면 상에 제공된 후 포토리소그래피법에 의해 선택적으로 제공될 수 있다. 덧붙여, 릴리스층(101)이 기판(100)과 접촉하도록 형성되지만, 베이스가 되는 절연막이 기판(100)과 접촉하도록 형성될 수 있고, 릴리스층(101)은 절연막과 적절히 접촉하도록 형성될 수 있다.
릴리스층(101)은 단층 또는, 텅스텐(W), 몰리브덴(Mo), 티타늄(Ti), 탄탈륨(Ta), 니오븀(Nb), 니켈(Ni), 코발트(Co), 지르코늄(Zr), 아연(Zn), 루테늄(Ru), 로듐(rhodium: Rh), 납(Pb), 오스뮴(Os), 이리듐(Ir), 또는 실리콘(Si) 중에 선택된 원소, 또는 합금 물질 또는 상기 원소들을 주성분으로 함유하는 혼합 물질을 이용하여 공지된 방법(예컨대, 스퍼터링 방법 또는 플라즈마 CVD 방법)에 의해 적층으로 형성된다. 실리콘을 함유하는 층은 비정질 구조, 미세결정질 구조, 다결정질 구조 중 어느 하나를 가질 수 있다.
릴리스층(101)이 단층 구조를 갖는다면, 텅스텐층, 몰리브덴층 또는 텅스텐 및 몰리브덴의 혼합물을 포함하는 층을 이용하여 형성되는 것이 바람직하다. 또는, 릴리스층(101)은 텅스텐의 산화물을 함유하는 층, 텅스텐 산질화물을 함유하는 층, 몰리브덴 산화물을 함유하는 층, 몰리브덴 산질화물을 함유하는 층, 또는 텅스텐 및 몰리브덴의 혼합물의 산화물 또는 산질화물을 함유하는 층을 이용하여 형성된다. 텅스텐 및 몰리브덴의 혼합물은 예컨대, 텅스텐 및 몰리브덴의 합금과 일치하 는 것임을 주의한다. 덧붙여, 텅스텐의 산화물은 어떤 경우에는 텅스텐 산화물(tungsten oxide)이라고 한다.
릴리스층(101)이 적층 구조를 갖는다면, 그것의 제1 층은 텅스텐층, 몰리브덴층, 또는 텅스텐 및 몰리브덴의 혼합물을 함유하는 층으로 형성되고, 그것의 제2 층은 텅스텐, 몰리브덴, 또는 텅스텐 및 몰리브덴의 혼합물 각각의 산화물, 질화물, 또는 질화 산화물로 형성된다.
릴리스층(101)이, 텅스텐을 함유하는 층 및 그 위에 텅스텐 산화물을 함유하는 층의 적층 구조로 형성되는 경우, 텅스텐을 함유하는 층이 우선 형성되고, 실리콘 산화층이 그 위에 형성되어, 텅스텐 산화층이 텅스텐층 및 실리콘 산화층 사이의 계면에 형성될 수 있다. 이것은 또한, 질화물, 텅스텐의 산질화물 또는 질화 산화물을 함유하는 층을 형성하는 경우에도 적용할 수 있다. 예를 들어, 텅스텐층을 형성한 후, 실리콘 질화층, 실리콘 산질화층, 또는 실리콘 질화 산화층이 그 위에 형성된다. 텅스텐층 위에 형성되는 실리콘 산화층, 실리콘 산질화층, 실리콘 질화 산화층 등은 이후에 베이스 절연 층으로서 기능한다는 것을 주의한다.
텅스텐 산화물은 WOx로 표시되며, 여기에서 x는 2~3이다. x가 2인 경우(산화물은 WO2), x가 2.5인 경우(산화물은 W2O5), x가 2.75인 경우(산화물은 W4O11), x가 3인 경우(산화물은 WO3) 등이 있다. 텅스텐의 산화물을 형성할 때, x 값은 특정 값으로 한정되지 않으며, 그것은 에칭율 등에 기초하여 결정될 수 있다. 산소 분위기에서 스퍼터링 방법에 의해 형성되는 텅스텐 산화물을 함유하는 층은 최적의 에칭 율(WOx, 0<x<3)을 갖는다. 따라서, 제조 시간을 줄이기 위해, 릴리스층은 산소 분위기에서 스퍼터링 방법에 의해 텅스텐 산화물을 함유하는 층을 이용하여 형성되는 것이 바람직하다.
다음, 베이스가 될 베이스 절연막(102)이 릴리스층(101)을 덮도록 형성된다. 베이스가 될 절연막이 단층 또는 실리콘의 산화물을 함유한 층 또는 실리콘의 질화물을 함유하는 층을 이용하여 공지의 방법(예컨대, 스퍼터링 방법 또는 플라즈마 CVD 방법)에 의해 다층으로 형성된다. 실리콘 산화 물질은 실리콘(Si) 및 산소(O)를 함유하는 물질이며, 이는 실리콘 산화물, 실리콘 산질화물, 실리콘 질화 산화물 등에 대응한다. 실리콘 질화 물질은 실리콘 및 질소(N)를 함유하는 물질로서, 이는 실리콘 질화물, 실리콘 산질화물, 실리콘 질화 산화물 등에 대응하는 물질이다.
다음, 절연막(102) 위에, 비정질 반도체막(103, 예컨대, 비정질 실리콘막)이 형성된다. 비정질 반도체막(103)은 스퍼터링 방법, LPCVD 방법, 플라즈마 CVD 방법 등에 의해 25~200nm (바람직하게는, 30~150nm) 두께로 형성된다. 이어서, 비정질 반도체막(103)이 레이저 결정화 방법, RTA 또는 어닐링 노(furnace)를 이용하는 열 결정화(thermal crystallization) 방법, 결정화를 촉진하는 금속 원소를 이용하는 열 결정화 방법, 결정화를 촉진하는 금속 원소를 이용하는 열 결정화 방법 및 레이저 결정화 방법을 결합한 방법 등에 의해 결정화되어, 결정질 반도체막을 형성한다. 다음, 얻어진 결정질 반도체막이 희망하는 모양으로 만들어져, 결정질 반도체막들(103a~103f)이 형성된다(도13B). 결정질 반도체막(103a)이 논리 회로 부분의 p-채널 박막 트랜지스터를 형성하고, 결정질 반도체막(103b)이 논리 회로 부분의 n-채널 박막 트랜지스터를 형성한다. 결정질 반도체막들(103c 및 103d) 각각은 반도체 메모리 디바이스를 형성한다. 결정질 반도체막(103e)은 안테나에 의해 발생되는 전원 공급 부분에 형성된 높은 내전압(withstand voltage)을 갖는 n-채널 박막 트랜지스터를 형성한다. n-채널 박막 트랜지스터 또는 p-채널 박막 트랜지스터가, 결정질 반도체막(103e)에 제공된 높은 내전압을 갖는 박막 트랜지스터로서 이용될 수 있다. 여기에서, 결정질 반도체막(103e)이 높은 내전압을 갖는 n-채널 박막 트랜지스터를 형성하는 예에 대해 설명하도록 한다.
다음, 결정질 반도체막들(103a~103e)을 덮는 제1 게이트 절연막들(104a~ 104e)이 형성된다. 결정질 반도체막에 고밀도 플라즈마 산화 처리를 수행하여 8~20nm의 두께를 갖는 산화막을 형성하고, 이에 의해 제1 게이트 절연막들(104a~104e)을 형성한다(도13B). 다음, 제1 게이트 절연막들(104a~104e)에 고밀도 플라즈마 질화 처리 또는 플라즈마 CVD를 수행하여 질화막을 적층한다.
다음, 제1 도전막 및 제2 도전막이 제1 게이트 절연막들(104a~104e) 위에 적층된다. 제1 도전막은 플라즈마 CVD 방법 또는 스퍼터링 방법에 의해 25~35nm 두께로 형성된다. 제2 도전막은 100~600nm의 두께로 형성된다. 제1 도전막 및 제2 도전막은 탄탈륨(Ta), 텅스텐(W), 티타늄(Ti), 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 크롬(Cr), 니오븀(Nb) 등으로부터 선택된 원소, 또는 합금 물질 또는 전술한 원소를 주성분으로 함유하는 혼합 물질로 형성된다. 택일적으로, 그것들이 인과 같은 불순물 원소가 첨가된 다결정질 실리콘에 의해 나타내어지는 반도체 물질로 형성될 수 있다. 제1 도전막 및 제2 도전막의 조합의 예들로서, 탄탈륨 질화막(TaN)과 텅스텐막(W), 텅스텐 질화막(WN)과 텅스텐막, 몰리브덴 질화막(MoN)과 몰리브덴(Mo)막 등이 있다. 텅스텐 및 탄탈륨 질화물은 높은 열 저항성을 갖기 때문에, 열적 활성화를 위한 열 처리가 제1 도전막 및 제2 도전막이 형성된 후에 수행될 수 있다.
다음, 레지스트 마스크가 포토리소그래피 방법으로 형성되고, 에칭 처리가 제1 도전막 및 제2 도전막에 수행되어, 논리 TFT를 위한 제1 게이트 전극들(105a,105b) 각각 및 플로팅 게이트 전극들(105c,105d)이 형성된다(도 13C).
다음, 레지스트 마스크(108)가 포토리소그래피 방법에 의해 형성되고, n형 불순물들이 이온 주입 방법 또는 이온 도핑 방법에 의해 저농도로 결정질 반도체막들(103b,103c, 103d)에 첨가되어, n형 불순물 영역들(107b,107c,107d) 및 채널 형성 영역들(201b,201c,201d)이 형성된다(도 14A). 다음, 레지스트 마스크(108)가 제거된다.
다음, 제2 게이트 절연막(109)이 형성된다. 실리콘 산화막, 실리콘 산질화막, 실리콘 질화 산화막 등이 CVD 방법 또는 스퍼터링 방법에 의해 이용될 수 있다. 적층막 또는 단일막이 이용될 수 있다.
다음, 컨트롤 게이트 전극을 형성하기 위한 도전막(110)이 형성된다. 도전막(110)은 플로팅 게이트 전극을 형성하기 위한 도전막에 대해 설명되었던 물질로 형성될 수 있다.
층(111)이 도전막(110) 위에 형성된다(도14B). 여기에서, 층(111)은 후공정에서 측벽을 형성하기 위한 절연막으로서 형성될 수 있다. 절연막으로서, 실리콘 산화막, 실리콘 산질화막, 실리콘 질화 산화막 등이 이용될 수 있다. 덧붙여, 층(111)은 도전막일 수 있으며, 이때 컨트롤 게이트 전극의 일부로서 이용될 수 있다. 다음, 이방성 에칭이 수행되어 측벽들(113a~113d)을 도전막(110)의 단차 부분들 위에 형성한다. 플로팅 게이트 전극이 형성되지 않는 결정질 반도체막(103e)에서는, 단차 부분이 생성되지 않으며, 측벽이 형성되지 않는다는 것을 주의한다.
다음, 레지스트 마스크(112)가 도전막(110) 위에 형성된다(도14C). 여기에서, 레지스트 마스크(112)가 도전막(110)의 상부 즉, 상단 부분의 전체 표면을 덮되, 하부 계단 부분을 덮지 않도록 형성된다. 레지스트 마스크(112)가 또한 측벽들(113a~113d) 위에 형성될 수 있다. 덧붙여, 게이트 전극을 형성하기 위한 레지스트 마스크(112)가 결정질 반도체막(103e) 위에 형성된다.
다음, 레지스트 마스크(112) 및 측벽들(113a~113d)을 마스크들로 사용하여, 에칭이 수행되어 논리 TFT를 위한 제2 게이트 전극들(114a,114b) 각각, 컨트롤 게이트 전극들(114c,114d) 및 높은 내전압을 갖는 TFT를 위한 게이트 전극(114e)이 형성된다(도 14D). 다음, 레지스트 마스크(112)가 제거된다.
전선을 형성하는 단계에서, 제1 게이트 전극(105a) 및 논리 TFT를 위한 제2 게이트 전극(114a)이 TFT를 형성하기 위해 서로 전기적으로 접속되고, 제1 게이트 전극(105b) 및 논리 TFT를 위한 제2 게이트 전극(114b)이 서로 전기적으로 접속되어 TFT를 형성한다.
부가하여, 높은 내전압을 갖는 TFT를 위한 게이트 전극(114e)은 제1 게이트 절연막(104e) 및 제2 게이트 절연막(109)의 적층막이 게이트 절연막인 TFT의 게이 트 전극이 된다. 게이트 절연막으로서 제1 게이트 절연막(104e) 및 제2 게이트 절연막(109)의 적층막을 이용함으로써, 게이트 절연막의 내전압이 높아지며, 소스 및 드레인 영역들 사이의 내전압이 향상될 수 있다.
다음, 레지스트 마스크(116)가 포토리소그래피 방법에 의해 형성되고, p형 불순물들(115, 예컨대 붕소 이온)이 고농도로 결정질 반도체막(103a)에 첨가되어, p형 불순물 영역(117) 및 채널 형성 영역(201a)이 형성된다(도 15a). 다음, 레지스트 마스크(116)가 제거된다.
다음, 레지스트 마스크(119)는 포토리소그래피 방법에 의해 형성되고, n형 불순물들이 결정질 반도체막들(103b,103c,103d,103e)에 고농도로 첨가되어, n형 불순물 영역들 및 채널 형성 영역들이 형성된다(도15B). 따라서, 레지스트 마스크(119)가 제거된다. 따라서, p형 불순물 영역(132) 및 채널 형성 영역(131)이 결정질 반도체막(103a) 내에 형성된다. n형 저농도 불순물 영역(121), n형 고농도 불순물 영역(120), 및 채널 형성 영역(122)이 결정질 반도체막(103b) 내에 형성된다. n형 저농도 불순물 영역(124), n형 고농도 불순물 영역(123), 및 채널 형성 영역(125)이 결정질 반도체막(103c) 내에 형성된다. 제1 n형 불순물 영역(127), 제2 n형 불순물 영역(126), 및 채널 형성 영역(128)이 결정질 반도체막(103d) 내에 형성된다. n형 불순물 영역(129) 및 채널 형성 영역(130)이 결정질 반도체막(103e) 내에 형성된다.
다음, 절연막(202)이 제2 게이트 절연막(109), 제2 게이트 전극들(114a,114b), 컨트롤 게이트 전극들(114c,114d), 게이트 전극(114e), 및 측벽 들(113a~113d)을 덮도록 형성된다. 절연막(202)이 실리콘의 산화물 또는 실리콘의 질화물과 같은 무기 물질, 폴리이미드, 폴리아미드, 벤조시클로부텐(benzocyclobutene), 아크릴, 에폭시 또는 실록산과 같은 유기 물질 등을 이용하여 플라즈마 CVD 방법, 스퍼터링 방법, SOG 방법, 액적 토출 방법(droplet discharge method) 등에 의해 또는 상기 방법들의 조합에 의해 단층 또는 다층으로 형성된다. 덧붙여, 옥사졸 수지(oxazole resin)가 이용될 수 있고, 예컨대 감광성의 폴리벤조옥사졸이 이용될 수 있다. 감광성의 폴리벤조옥사졸은 낮은 유전 상수(실온, 1MHz에서 2.9의 유전 상수), 높은 열 저항성(5℃/min의 온도 상승을 갖는 550℃ 열분해 온도, 이는 열중량 분석기(TGA)에 의해 측정된다), 및 낮은 수분 흡수율(실온에서 24시간 동안 0.3%)을 갖는다. 폴리이미드와 비교하여 더 낮은 유전 상수를 갖는 옥사졸 수지는 층간 절연막으로서 적당하다.
절연막(202)이 형성되기 전에 또는 절연막(202)을 형성하기 위한 하나 이상의 박막이 형성된 후에, 반도체막의 결정성을 복구하기 위한, 반도체막에 첨가된 불순물 원소를 활성화하기 위한, 또는 반도체막을 수소화하기 위한 열 처리가 수행되는 것이 바람직하다. 열 처리를 위해, 열 어닐링 방법, 레이저 어닐링 방법, RTA 방법 등이 이용되는 것이 바람직하다.
다음, 절연막(202), 제1 게이트 절연막들(104a~104e) 및 제2 게이트 절연막(109)이 포토리소그래피 방법에 의해 에칭되어, n형 고농도 불순물 영역들(120,123,126,129) 및 p형 불순물 영역(132)을 드러내는 콘택홀들을 형성한다. 이때, 콘택홀들은 제1 게이트 전극(105a) 및 제2 게이트 전극(114a)이 서로 전기적 으로 접속되고, 제1 게이트 전극(105b) 및 제2 게이트 전극(114b)이 서로 전기적으로 접속될 수 있도록 형성된다. 이어서, 도전막이 컨택홀들 위에 형성되고, 소스 전선 또는 드레인 전선으로 각각 기능하는 도전막들(140~144)을 형성하도록 패턴처리 된다. 이때, 제1 게이트 전극(105a) 및 논리 회로 부분을 위한 제2 게이트 전극(114a)이 전기적으로 서로 접속되어, 제1 게이트 전극 및 제2 게이트 전극에 의해 하나의 게이트 전극이 형성되는 TFT를 형성하고, 제1 게이트 전극(105b) 및 논리 회로 부분을 위한 제2 게이트 전극(114b)이 전기적으로 서로 접속되어, 제1 게이트 전극 및 제2 게이트 전극에 의해 하나의 게이트 전극이 형성되는 TFT를 형성한다.
도전막들(140~144)이 티타늄(Ti), 알루미늄(Al) 및 네오디뮴(Nb)으로부터 선택된 원소, 또는 합금 물질 또는 전술한 원소를 주성분으로 함유하는 혼합 물질을 이용하여 플라즈마 CVD 방법 또는 스퍼터링 방법에 의해 단층 또는 다층으로서 형성된다. 알루미늄을 주성분으로 함유하는 합금 물질은, 예컨대, 주성분이 알루미늄인 니켈 함유 물질, 또는 니켈 및 카본과 실리콘 중 하나 또는 모두를 함유하고 주성분이 알루미늄인 합금 물질에 대응한다. 도전막들(140~144) 각각은 예컨대, 차단막, 알루미늄-실리콘막(Al-Si), 및 차단막의 적층 구조 또는 차단막, 알루미늄-실리콘막(Al-Si), 티타늄 질화막(TiN) 및 차단막의 적층 구조를 갖는 것이 바람직하다.
차단막은 티타늄, 티타늄의 질화물, 몰리브덴, 또는 몰리브덴의 질화물로 형성된 박막에 대응한다는 것을 주의한다. 낮은 저항을 가지며 저렴한 알루미늄 및 알루미늄-실리콘은 도전막들(140~144)을 형성하기 위한 최적의 물질들이다. 덧붙여, 상부 및 하부 차단막들이 제공될 때, 알루미늄 또는 알루미늄-실리콘의 더미(hillock)의 발생이 방지될 수 있다. 또한, 차단막이 쉽게-환원되는(highly-reducible) 원소인 티타늄으로 형성될 때, 얇은 순수(natural) 산화막이 결정질 반도체막 위에 형성되더라도, 순수 산화막이 감소되어 결정질 반도체막과의 바람직한 접촉을 얻을 수 있다.
전술한 단계들을 통해, 논리 회로 부분에 포함된 p-채널 TFT(210) 및 n-채널 TFT(211), 반도체 메모리 디바이스 부분에 포함된 반도체 메모리 디바이스들(212,213), 및 높은 내전압을 갖는 n-채널 TFT(214)가 완성된다.
다음, 절연층(145)이 절연막(202) 및 도전막들(140~144)을 덮도록 형성된다. 절연막(145)은 무기 물질 또는 유기물질을 이용하여 공지의 방법(예컨대, SOG 방법 또는 액적 토출 방법)에 의해 단층 또는 다층으로 형성된다. 절연막(145)은 0.75~3μm의 두께로 형성되는 것이 바람직하다. 이어서, 절연층(145)은 포토리소그래피 방법에 의해 에칭되어, 도전막(144)을 드러내는 콘택홀이 형성된다. 이어서, 도전막이 콘택홀 위에 형성되고, 후공정에서 형성되는 도전막에 접속되는 전선(146)을 형성하도록 패턴 처리된다.
다음, 도전막(146)과 접촉하는 안테나로서 기능하는 도전막(147)이 형성된다(도 15C). 도전막(147)이 플라즈마 CVD 방법, 스퍼터링 방법, 프린팅 방법 또는 액적 토출 방법에 의해 도전 물질을 이용하여 형성된다. 바람직하게는, 도전막(147)이 알루미늄(Al), 은(Ag), 구리(Cu), 티타늄(Ti)으로부터 선택된 원소, 또는 상기 원소들을 주성분으로 함유하는 합금 물질 또는 혼합 물질을 이용하여 단층 또는 다층으로 형성된다. 상세하게는, 도전막(147)이 은을 함유하는 풀(paste)을 이용하여 스크린 프린팅에 의해 형성되고, 50~350℃에서 열 처리된다. 택일적으로, 알루미늄막이 스퍼터링 방법에 의해 형성되고, 도전막(147)을 형성하도록 패턴 처리된다. 알루미늄막이 습식 에칭에 의해 패턴 처리되는 것이 바람직하며, 습식 에칭 후 200~300℃로 열 처리가 수행되는 것이 바람직하다.
다음, 보호막으로서 기능하는 절연막(150)이 SOG 방법, 액적 토출 방법 등에 의해 형성되어 논리 회로 부분, 반도체 메모리 부분, 및 안테나로 기능하는 도전막(147)을 덮는다(도 16A). 절연막(150)이 DLC(Diamond Like Carbon)와 같은 탄소 함유 막, 실리콘 질화물 함유 막, 실리콘 질화 산화물 함유 막, 또는 유기 물질로부터 형성되고, 또는 바람직하게는 에폭시 수지로 형성된다.
다음, 베이스막, 반도체 메모리 디바이스, 박막 트랜지스터 등으로 기능하는 절연막(102)을 포함하는 층(203)(이하, 층(203)이라 한다)이 기판(100)으로부터 벗겨진다(peel). 여기에서, 개구들(151,152)이 레이저 빔(예컨대 UV 빛)으로 조사되어 형성되고(도 16B), 이어 층(203)이 물리적 힘을 이용하여 기판(100)으로부터 벗겨진다(도 17A). 택일적으로, 층(203)이 기판(100)으로부터 벗겨지기 전에, 에천트가 개구들(151,152)에 도입되어 릴리스층(101)을 제거한다. 에천트로서, 할로겐 불화물 또는 할로겐함유 화합물을 함유하는 가스 또는 액체가 이용된다, 예를 들어, 할로겐 불화물을 함유하는 가스로서 삼불화염소(ClF3)가 이용된다. 따라서, 층(203)이 기판(100)으로부터 벗겨진다. 릴리스층(101)이 완전히 제거되는 대신 부분적으로 남겨질 수 있다는 것에 주의한다. 릴리스층(101)의 일부를 남겨둠으로써, 에천트의 소비가 감소될 수 있고, 릴리스층의 제거를 위한 시간이 단축될 수 있다. 덧붙여, 층(203)이 릴리스층(101)이 제거된 후에라도 기판(100) 위에 유지될 수 있다. 또한, 층(203)이 완전히 벗겨진 후에 기판(101)을 재사용하는 것이 경비 절감을 위해 바람직하다.
다음, 층(203)의 일 표면이 제1 베이스(204)에 부착되고, 이어 층(203)이 기판(100)으로부터 완전히 벗겨진다. 이어서, 층(203)의 다른 표면이 제2 베이스(205)에 부착되고, 이어 열 처리 및 압력 처리 중 하나 또는 모두가 수행되어 층(203)을 제1 베이스(204) 및 제2 베이스(205)로 밀폐한다(도 17b). 제1 베이스(204) 및 제2 베이스(205)로서, 폴리프로필렌, 폴리에스테르, 비닐, 불화 폴리비닐, 염화 폴리비닐 등으로 형성된 막, 섬유 물질의 종이, 베이스막의 다층막(폴리에스테르, 폴리아미드, 무기 증기 증착막, 종이 등) 및 접착성 합성 수지막(아크릴-기반의 합성 수지, 에폭시-기반의 합성 수지 등) 등이 이용될 수 있다.
열 처리 및 압력 처리를 수행하여 처리될 목적물에 막이 부착되고, 상기 처리들은 다음과 같은 방식으로 수행된다: 막의 최외각 표면상에 제공되는 접착층(adhesive layer) 또는 그의 최외곽 층상에 제공되는 층(접착층이 아니다)이 열처리에 의해 녹고, 이어 압력이 가해져 막이 부착된다. 접착층이 제1 베이스(204) 및 제2 베이스(205)의 표면상에 제공될 수 있으나, 반드시 제공되는 것은 아니다. 접착층은 열경화성 수지, 자외선 경화 수지, 에폭시 수지-기반의 접착제 또는 수지 첨가제와 같은 접착제 함유 층에 대응한다.
상기 단계들을 통해, 메모리 소자 부분 및 안테나를 갖는 반도체 디바이스가 제조될 수 있다. 이 실시 형태의 반도체 디바이스는 접촉없이 데이터를 교환할 수 있다. 또한, 상기 단계들을 통해, 휘어지는 반도체 디바이스를 얻을 수 있다. 이 실시 형태는 전술한 실시 형태들을 자유롭게 결합하여 구현될 수 있다는 것을 주의한다.
(실시 형태 6)
접촉 없이 데이터를 교환할 수 있는 반도체 디바이스의 어플리케이션이 도면들을 참조하여 이하에서 설명된다. 접촉 없이 데이터를 교환할 수 있는 반도체 디바이스는 또한 사용 패턴에 따라 RFID(Radio Frequency Identification), ID 태그, IC 태그, IC 칩, RF(Radio Frequency) 태그, 무선 태그, 전자 태그, 또는 무선 칩이라 한다.
RFID(80)는 접촉 없이 데이터를 교환하는 기능을 가지며, 전원 공급 회로(81), 클록 생성 회로(82), 데이터 복조 회로(83), 데이터 변조 회로(84), 다른 회로들의 제어를 위한 제어 회로(85), 메모리 회로(86), 및 안테나(87)를 포함한다(도 18A). 메모리 회로들의 개수는 하나에 한정되는 것은 아니며, 복수의 메모리 회로들이 제공될 수 있다는 것을 주의한다. 메모리 회로로서, SRAM, 플래시 메모리, EEPROM, ROM, FeRAM 등이 또는 유기 혼합층으로 형성되는 메모리 소자 부분을 갖는 메모리가 이용될 수 있다.
전자기파로서 리더/라이터(88)로부터 전송된 신호가 안테나(87)에서 전자기 유도에 의해 AC 전기 신호로 변환된다. 전원 공급 회로(81)에서, 전원 공급 전압이 AC 전기 신호를 이용하여 생성되고, 전원 공급 전압이 전원 공급선을 이용하여 회로들 각각에 제공된다. 클록 생성 회로(82)에서, 다양한 클록 신호들이 안테나로부터 입력되는 AC 신호를 기초로 생성되고, 신호들이 제어 회로(85)로 제공된다. 데이터 복조 회로(83)에서, AC 전기 신호가 복조되어 제어 회로(85)에 제공된다. 제어 회로(85)에서, 다양한 산술 연산들이 입력된 신호들에 따라 수행된다. 메모리 회로(86)는 제어 회로(85)에서 이용되는 프로그램들, 데이터 등을 저장하고, 산술 연산들을 위한 작업 영역으로 기능한다. 다음, 데이터는 제어 회로(85)로부터 데이터 변조 회로(84)로 전송되고, 안테나(87)의 부하 변조가 데이터 변조 회로(84)로부터 전송된 데이터에 의해 달성될 수 있다. 리더/라이터(88)는 전자기파들로서 안테나(87)의 부하 변조를 수신하여 데이터를 판독한다.
덧붙여, RFID는 전자파에 의해 전원 소스(배터리)를 장착하지 않고, 각각의 회로에 전원 공급 전압을 제공하는 유형일 수 있고, 또는 전원 소스(배터리)를 장착하여 전자파 및 전원 소스(배터리)에 의해 각각의 회로에 전원 공급 전압을 제공하는 유형일 수 있다.
전술한 실시 형태들에서 설명된 구조들을 갖는, 플렉서블(flexible) RFID가 제조될 수 있다. 따라서, 이러한 RFID는 휘어지는 표면을 갖는 물건에 부착될 수 있다.
다음, 플렉서블 RFID의 이용 패턴의 일 예에 대해 설명한다. 리더/라이터(320)가, 디스플레이 부분(321)을 포함하는 휴대 단말기의 측면 상에 제공되고, RFID(323)가 물품(322)의 측면 상에 형성된다(도18B). 리더/라이터(32)가 물품(322)에 포함된 RFID(323)을 향해 유지될 때, 물건에 관한 정보 예컨대, 원료 및 물품의 생산지, 각 생산 과정에서의 테스트 결과, 유통 과정의 이력, 또는 생산품의 설명이 디스플레이 부분(321) 상에 디스플레이된다. 덧붙여, 생산품(326)이 벨트 컨베이어에 의해 운송되는 동안 생산품(326)에 대해 제공된 RFID(325) 및 리더/라이터(324)를 이용하여 생산품(326)이 검사될 수 있다(도 18C). 이런 방식으로, 정보가 용이하게 얻어지고, 시스템에 RFID를 이용함으로써 높은 부가 가치들 및 높은 기능들이 구현된다. 또한, 전술한 실시 형태들에서 설명된 바와 같이, RFID가 휘어지는 표면을 갖는 물건에 부착되는 때에도, RFID 내에 포함된 트랜지스터 등이 손상받는 것이 방지되어, 매우 신뢰할 수 있는 RFID가 제공될 수 있다.
전술한 것에 덧붙여, 플렉서블 RFID의 응용 범위는 매우 넓어서, 물건의 이력이 접촉 없이 알 수 있는 어떤 제품에도 적용될 수 있고, 생산, 관리 등에서 이용될 수 있다. 예를 들어, RFID는 지폐들, 동전들, 유가증권, 증명서, 무기명 채권들, 화물용 콘테이너, 책들, 기록 매체, 개인 소지품, 운송수단들, 음식, 의복, 건강보조 물건, 생활용품, 의약품, 전자 장치들 등을 위해 제공될 수 있다. 그의 예들이 도 19a~19H를 참조하여 설명된다.
지폐들 및 동전들은 시장에서의 통화를 포함하고, 특정 분야에서 돈(캐시 바우처), 기념 주화들 등으로서 통용되는 것을 포함한다. 유가증권은 수표, 증권, 약속 어음 등을 포함한다(도 19A 참조). 증명서는 면허증, 주민등록증 등을 포함한다(도19B 참조). 무기명 채권은 우표, 식권, 다양한 상품권 등을 포함한다(도19C 참조). 화물용 콘테이너는 도시락 등을 포장하기 위한 종이, 플라스틱 병 등을 포함한다(도19D). 책들은 서류 등을 포함한다(도19E 참조). 기록 매체는 DVD 소프트웨어, 비디오 테이프 등을 포함한다(도19F 참조). 운송수단들은 자전거와 같은 바퀴달린 운송수단, 비행선 등을 포함한다(도19G 참조). 개인 소지품들은 가방, 안경 등을 포함한다(도 19H 참조). 음식들은 음식 상품들, 음료수 등을 포함한다. 의복은 옷, 양말 등을 포함한다. 건강보조 상품들은 의학용 디바이스, 건강 보조기구 등을 포함한다. 생활용품들은 가구, 조명 기구 등을 포함한다. 의약품들은 약, 농약 등을 포함한다. 전자 장치들은 LCD 디바이스, EL 디스플레이 디바이스, 텔레비전 세트(텔레비전 수신기 또는 얇은 텔레비전 수신기), 휴대폰 등을 포함한다.
RFID(2000)가 지폐들, 동전들, 증명서들, 유가증권들, 무기명 채권들 등에 제공될 때, 그것들의 위조가 방지될 수 있다. RFID가 화물용 콘테이너들, 책들, 기록 매체, 개인 소지품, 음식들, 생활용품들, 전자 장치 등에 제공될 때, 검사 시스템, 임대 시스템 등이 보다 효율적으로 수행될 수 있다. RFID가 운송수단들, 건강보조 상품들, 의약품들 등에 제공될 때, 그들의 도난 및 위조가 방지될 수 있고, 약품이 잘못된 방식으로 소비되는 것이 방지될 수 있다. RFID는 제품의 표면 또는 제품에 포함될 수 있다. 예를 들어, RFID는 책의 종이 또는 포장의 유기 수지 내부에 포함될 수 있다. 플렉서블 RFID를 이용함으로써, 전술한 실시 형태들에서 설명된 구조를 갖는 반도체 디바이스가 이용되는 RFID가 종이 등에 이용되는 경우에도, RFID 내에 포함되는 소자들에 대한 손상 등이 방지될 수 있다.
이런 방법으로, RFID가 화물용 콘테이너들, 기록 매체, 개인 소지품, 음식, 의복, 생활용품, 전자 장치 등에 제공될 때, 검사 시스템, 대여 시스템 등이 보다 효율적으로 수행될 수 있다. RFID는 또한 운송수단들이 위조되거나 도난되는 것을 방지할 수 있다. 덧붙여, RFID가 동물들과 같은 생명체에 이식될 때, 생명체 각각을 용이하게 식별할 수 있다. 예를 들어, 센서가 제공된 RFID가 가축들과 같은 생명체들에 이식될 때, 생년, 성별, 품종 등 뿐만 아니라 현재 체온과 같은 건강 상태를 용이하게 제어할 수 있다.
이 실시 형태는 전술한 실시 형태들을 자유롭게 결합하여 구현될 수 있음을 주의한다. 즉, 전술한 실시 형태에서 설명된 모든 구조들 및 자유롭게 결합되는 전술한 실시 형태들이 본 발명에 포함된다.
(실시 형태 7)
본 발명의 반도체 디바이스는 공지의 NOR 타입의 메모리 디바이스 또는 NAND 타입의 메모리 디바이스용으로 이용될 수 있다.
도 20A는 셀 마다 하나의 반도체 메모리 디바이스를 갖는 NOR 타입 메모리 디바이스를 도시한다. 참조 심볼들 W1, W2, W3은 워드 라인들을 나타내고, B1, B2, B3는 비트 라인들을 나타낸다. 본 발명의 반도체 디바이스(300)는 비트 라인 각각과 접지 라인 각각 사이에 제공된다. 워드 라인은 전기적으로 반도체 디바이스(300)이 컨트롤 게이트 전극에 접속된다.
도 20B는 셀 마다 반도체 메모리 디바이스 및 셀렉팅 박막 트랜지스터를 갖는 NOR 타입 메모리 디바이스를 도시한다. 참조 실볼들 W1, W2, W3은 워드 라인들을, B1, B2, B3는 비트 라인들을, S1, S2, S3는 셀렉트 라인들을 나타낸다. 본 발명의 반도체 디바이스(300) 및 셀렉팅 박막 트랜지스터(301)는 비트 라인 각각 및 접지 라인 각각 사이에 제공된다.
셀렉팅 박막 트랜지스터(301)의 게이트 전극은 셀렉트 라인에 전기적으로 접속된다. 셀렉팅 박막 트랜지스터(301)는 비트 라인을 본 발명의 반도체 디바이스(300)에 전기적으로 접속한다. 셀렉팅 박막 트랜지스터(301)의 구조는 특정적으로 한정되는 것은 아니지만, 전술한 실시 형태들에서 설명된 박막 트랜지스터가 예컨대 이용될 수 있다.
도21 및 도22 각각은 NAND 타입 메모리 디바이스를 도시한다. 도21은 하나의 셀렉팅 트랜지스터를 갖는 NAND 타입 메모리 디바이스를 도시한다. 도22는 두개의 셀렉팅 트랜지스터들을 갖는 NAND 타입 메모리 디바이스를 도시한다.
도21에서, 도면 부호 401은 셀렉팅 박막 트랜지스터이고, 그것의 게이트 전극은 셀렉트 라인(S1)에 전기적으로 접속되어 있다. 셀렉팅 박막 트랜지스터(401)는 비트 라인(B1 또는 B2으로 나타내는)을 본 발명의 반도체 디바이스들(402~404)에 전기적으로 접속한다. 셀렉팅 박막 트랜지스터(401)의 구조는 특정적으로 한정되는 것은 아니지만, 전술한 실시 형태들에서 설명된 박막 트랜지스터가 예컨대 이용될 수 있다.
반도체 디바이스들(402~404)이 직렬로 접속된다. 반도체 디바이스들의 개수는 특정적으로 제한되지 않는다. 마지막 스테이지의 반도체 디바이스(404)의 일 단 자가 전원 공급 라인 등에 전기적으로 접속되고, 또는 접지에 물론 접속될 수 있다.
덧붙여, 셀렉팅 박막 트랜지스터(405)가 마지막 스테이지의 반도체 디바이스(404)에 접속될 수 있다(도22). 셀렉팅 박막 트랜지스터(405)의 일 단자는 전원 공급 라인 등에 전기적으로 접속되고, 또는 접지에 물론 접속될 수 있다. 셀렉팅 박막 트랜지스터(405)의 게이트 전극이 셀렉트 라인(S2)에 전기적으로 접속된다. 셀렉팅 박막 트랜지스터(405)의 구조는 셀렉팅 박막 트랜지스터(401)에 유사하게 한정되는 것은 아니다.
본 발명의 반도체 디바이스는 여기에서 설명된 것 이외의 메모리 디바이스의 구조에 적용가능한 것은 당연하다.
[실시예 1]
컨트롤 게이트 전극이 실시 형태 3에서 설명된 반도체 디바이스의 제조 방법에 의해 실제로 형성되는 예가 도 23A 및 도 23B를 참조하여 설명된다.
도 23A는 주사 투과 전자 현미경(STEM)에 의해 관측되는 단면 사진의 예이고, 도 23B는 도 23A의 사진을 나타내는 개략적인 도면이다. 전술한 실시 형태들에서 설명된 것들과 동일한 부분들은 동일한 도면 부호들로 표시되었음을 주의한다.
여기에서, 50nm의 두께의 실리콘 질화 산화막과 100nm 두께의 실리콘 산질화막의 적층막에 의해 구성된 베이스 절연막(2)이 유리 기판(1) 위에 형성된다. 실리콘으로 형성된 반도체막(3)이 베이스 절연막(2) 위에 60nm 두께로 형성된다. 실리 콘 산질화막의 제1 게이트 절연막(6)이 반도체막(3) 위에 10nm 두께로 형성된다. 텅스텐으로 형성된 플로팅 게이트 전극(7)이 제1 게이트 절연막(6) 위에 200nm 두께로 형성된다. 실리콘 산질화막의 제2 게이트 절연막(8)이 플로팅 게이트 전극(7)을 덮도록 60nm 두께로 형성된다. 30nm 두께의 탄탈륨 질화물과 170nm 두께의 텅스텐의 적층 구조로 구성된 컨트롤 게이트 전극(9)이 제2 게이트 절연막(8) 위에 형성된다. 실리콘 산질화막의 측벽들(10)이 컨트롤 게이트 전극(9)의 단차 부분들 위에 형성된다. 레지스트 마스크(53)이 제거되지 않고 컨트롤 게이트 전극(9) 및 측벽(10)의 상부 위에 잔존한다. 도전 물질로 형성된 층(500)이 STEM에 의해 관측되는 샘플을 제조하기 위하여 형성된다는 것을 주의한다. 도전 물질로 형성되는 층(500)은 Pt(백금)를 이용하여 형성된다는 점을 주의한다.
이러한 구조를 이용함으로써, 우수한 유지 특성들을 갖는 반도체 디바이스가 컨트롤 게이트 전극 및 플로팅 게이트 전극 사이의 누설을 발생하지 않으면서 형성될 수 있다. 또한, 본 발명을 이용하여, 패턴을 형성할 때 오정렬을 일으키지 않으면서, 컨트롤 게이트 전극이 자기-정렬 방식으로 희망하는 위치에 형성될 수 있다.
본원은 2005년 12월 26일에 일본 특허청에 출원된 일본 특허 출원 일련 번호 2005-373010에 기초한 것이며, 그 전체 내용이 여기에 참조로 포함되어 있다.

Claims (32)

  1. 반도체 디바이스에 있어서:
    반도체;
    상기 반도체 위의 제1 게이트 절연막;
    상기 제1 게이트 절연막 위의 플로팅 게이트 전극;
    상기 플로팅 게이트 전극을 덮는 제2 게이트 절연막;
    상기 제2 게이트 절연막을 사이에 개재하는 상기 플로팅 게이트 전극 위의 컨트롤 게이트 전극으로서, 단차 부분들을 갖는, 상기 컨트롤 게이트 전극; 및
    상기 컨트롤 게이트 전극의 상기 단차 부분들 상의 측벽을 포함하는, 반도체 디바이스.
  2. 제1항에 있어서,
    채널 형성 영역, 소스 영역 및 드레인 영역이 상기 반도체에 제공되고,
    상기 컨트롤 게이트 전극은 상기 제1 게이트 절연막 및 상기 제2 게이트 절연막을 사이에 개재하여 상기 소스 영역 및 상기 드레인 영역과 중첩되고,
    상기 컨트롤 게이트 전극 및 상기 소스 영역과 상기 드레인 영역 중 하나가 서로 중첩하는 영역에서의 게이트 길이 방향의 길이는, 상기 컨트롤 게이트 전극 및 상기 소스 영역과 상기 드레인 영역 중 다른 하나가 서로 중첩하는 영역에서의 게이트 길이 방향의 길이와 같은, 반도체 디바이스.
  3. 제1항에 있어서,
    채널 형성 영역, 소스 영역 및 드레인 영역이 상기 반도체에 제공되고,
    상기 컨트롤 게이트 전극은 상기 제1 게이트 절연막 및 상기 제2 게이트 절연막을 사이에 개재하여 상기 소스 영역 및 상기 드레인 영역과 중첩되고,
    상기 컨트롤 게이트 전극 및 상기 소스 영역과 상기 드레인 영역 중 하나가 서로 중첩하는 영역의 면적은, 상기 컨트롤 게이트 전극 및 상기 소스 영역과 상기 드레인 영역 중 다른 하나가 서로 중첩하는 영역의 면적과 같은, 반도체 디바이스.
  4. 제1항에 있어서,
    채널 형성 영역, 한 쌍의 제1 불순물 영역들, 및 한 쌍의 제2 불순물 영역들이 상기 반도체에 제공되고,
    상기 한 쌍의 제2 불순물 영역들 중 하나는 상기 한 쌍의 제1 불순물 영역들 중 하나와 상기 채널 형성 영역 사이에 제공되고,
    상기 한 쌍의 제2 불순물 영역들 중 다른 하나는 상기 한 쌍의 제1 불순물 영역들 중 다른 하나와 상기 채널 형성 영역 사이에 제공되고,
    상기 컨트롤 게이트 전극은 상기 제1 게이트 절연막 및 상기 제2 게이트 절연막을 사이에 개재하여 상기 한 쌍의 제2 불순물 영역들과 중첩되고,
    상기 컨트롤 게이트 전극 및 상기 한 쌍의 제2 불순물 영역들 중 하나가 서로 중첩하는 영역에서의 게이트 길이 방향의 길이는, 상기 컨트롤 게이트 전극 및 상기 한 쌍의 제2 불순물 영역들 중 다른 하나가 서로 중첩하는 영역에서의 게이트 길이 방향의 길이와 같은, 반도체 디바이스.
  5. 제1항에 있어서,
    채널 형성 영역, 한 쌍의 제1 불순물 영역들, 및 한 쌍의 제2 불순물 영역들이 상기 반도체에 제공되고,
    상기 한 쌍의 제2 불순물 영역들 중 하나는 상기 한 쌍의 제1 불순물 영역들 중 하나와 상기 채널 형성 영역 사이에 제공되고,
    상기 한 쌍의 제2 불순물 영역들 중 다른 하나는 상기 한 쌍의 제1 불순물 영역들 중 다른 하나와 상기 채널 형성 영역 사이에 제공되고,
    상기 컨트롤 게이트 전극은 상기 제1 게이트 절연막 및 상기 제2 게이트 절연막을 사이에 개재하여 상기 한 쌍의 제2 불순물 영역들과 중첩되고,
    상기 컨트롤 게이트 전극 및 상기 한 쌍의 제2 불순물 영역들 중 하나가 서로 중첩하는 영역의 면적은, 상기 컨트롤 게이트 전극 및 상기 한 쌍의 제2 불순물 영역들 중 다른 하나가 서로 중첩하는 영역의 면적과 같은, 반도체 디바이스.
  6. 반도체 디바이스에 있어서:
    반도체;
    상기 반도체 위의 제1 게이트 절연막;
    상기 제1 게이트 절연막 위의 플로팅 게이트 전극;
    상기 플로팅 게이트 전극을 덮는 제2 게이트 절연막;
    상기 제2 게이트 절연막을 사이에 개재하는 상기 플로팅 게이트 전극 위의 컨트롤 게이트 전극으로서, 단차 부분들을 갖는, 상기 컨트롤 게이트 전극; 및
    상기 컨트롤 게이트 전극의 상기 단차 부분들 상의 측벽을 포함하고,
    상기 플로팅 게이트 전극은 제1 플로팅 게이트 전극 및 상기 제1 플로팅 게이트 전극 위에 제2 플로팅 게이트 전극을 포함하고,
    상기 제1 플로팅 게이트 전극의 게이트 길이는 상기 제2 플로팅 게이트 전극의 게이트 길이보다 긴, 반도체 디바이스.
  7. 제6항에 있어서,
    채널 형성 영역, 한 쌍의 LDD 영역들, 소스 영역 및 드레인 영역이 상기 반도체에 제공되고,
    상기 컨트롤 게이트 전극은 상기 제1 게이트 절연막 및 상기 제2 게이트 절연막을 사이에 개재하여 상기 한 쌍의 LDD 영역들과 중첩되고,
    상기 컨트롤 게이트 전극 및 상기 한 쌍의 LDD 영역들 중 하나가 서로 중첩하는 영역에서의 게이트 길이 방향의 길이는, 상기 컨트롤 게이트 전극 및 상기 한 쌍의 LDD 영역들 중 다른 하나가 서로 중첩하는 영역에서의 게이트 길이 방향의 길이와 같은, 반도체 디바이스.
  8. 제6항에 있어서,
    채널 형성 영역, 한 쌍의 LDD 영역들, 소스 영역 및 드레인 영역이 상기 반도체에 제공되고,
    상기 컨트롤 게이트 전극은 상기 제1 게이트 절연막 및 상기 제2 게이트 절연막을 사이에 개재하여 상기 한 쌍의 LDD 영역들과 중첩되고,
    상기 컨트롤 게이트 전극 및 상기 한 쌍의 LDD 영역들 중 하나가 서로 중첩하는 영역의 면적은, 상기 컨트롤 게이트 전극 및 상기 한 쌍의 LDD 영역들 중 다른 하나가 서로 중첩하는 영역의 면적과 같은, 반도체 디바이스.
  9. 제6항에 있어서,
    채널 형성 영역, 한 쌍의 제1 불순물 영역들, 한 쌍의 제2 불순물 영역들, 및 한 쌍의 제3 불순물 영역들이 상기 반도체에 제공되고,
    상기 한 쌍의 제2 불순물 영역들 중 하나는 상기 한 쌍의 제1 불순물 영역들 중 하나와 상기 채널 형성 영역 사이에 제공되고,
    상기 한 쌍의 제2 불순물 영역들 중 다른 하나는 상기 한 쌍의 제1 불순물 영역들 중 다른 하나와 상기 채널 형성 영역 사이에 제공되고,
    상기 한 쌍의 제3 불순물 영역들 중 하나는 상기 한 쌍의 제1 불순물 영역들 중 하나와 상기 한 쌍의 제2 불순물 영역들 중 하나 사이에 제공되고,
    상기 한 쌍의 제3 불순물 영역들 중 다른 하나는 상기 한 쌍의 제1 불순물 영역들 중 다른 하나와 상기 한 쌍의 제2 불순물 영역들 중 다른 하나 사이에 제공되고,
    상기 컨트롤 게이트 전극은 상기 제1 게이트 절연막 및 상기 제2 게이트 절연막을 사이에 개재하여 상기 한 쌍의 제3 불순물 영역들과 중첩되고,
    상기 컨트롤 게이트 전극 및 상기 한 쌍의 제3 불순물 영역들 중 하나가 서로 중첩하는 영역에서의 게이트 길이 방향의 길이는, 상기 컨트롤 게이트 전극 및 상기 한 쌍의 제3 불순물 영역들 중 다른 하나가 서로 중첩하는 영역에서의 게이트 길이 방향의 길이와 같은, 반도체 디바이스.
  10. 제6항에 있어서,
    채널 형성 영역, 한 쌍의 제1 불순물 영역들, 한 쌍의 제2 불순물 영역들, 및 한 쌍의 제3 불순물 영역들이 상기 반도체에 제공되고,
    상기 한 쌍의 제2 불순물 영역들 중 하나는 상기 한 쌍의 제1 불순물 영역들 중 하나와 상기 채널 형성 영역 사이에 제공되고,
    상기 한 쌍의 제2 불순물 영역들 중 다른 하나는 상기 한 쌍의 제1 불순물 영역들 중 다른 하나와 상기 채널 형성 영역 사이에 제공되고,
    상기 한 쌍의 제3 불순물 영역들 중 하나는 상기 한 쌍의 제1 불순물 영역들 중 하나와 상기 한 쌍의 제2 불순물 영역들 중 하나 사이에 제공되고,
    상기 한 쌍의 제3 불순물 영역들 중 다른 하나는 상기 한 쌍의 제1 불순물 영역들 중 다른 하나와 상기 한 쌍의 제2 불순물 영역들 중 다른 하나 사이에 제공되고,
    상기 컨트롤 게이트 전극은 상기 제1 게이트 절연막 및 상기 제2 게이트 절연막을 사이에 개재하여 상기 한 쌍의 제3 불순물 영역들과 중첩되고,
    상기 컨트롤 게이트 전극 및 상기 한 쌍의 제3 불순물 영역들 중 하나가 서로 중첩하는 영역의 면적은 상기 컨트롤 게이트 전극 및 상기 한 쌍의 제3 불순물 영역들 중 다른 하나가 서로 중첩하는 영역의 면적과 같은, 반도체 디바이스.
  11. 반도체 디바이스를 제조하는 방법에 있어서:
    반도체 위에 제1 게이트 절연막을 형성하는 단계;
    상기 제1 게이트 절연막 위에 플로팅 게이트 전극을 형성하는 단계;
    상기 플로팅 게이트 전극을 덮도록 제2 게이트 절연막을 형성하는 단계;
    도전막이 단차 부분들을 갖도록 상기 제2 게이트 절연막을 사이에 개재하여 상기 플로팅 게이트 전극 위에 상기 도전막을 형성하는 단계;
    상기 도전막 위에 막을 형성하는 단계;
    상기 도전막의 상기 단차 부분들 상에 측벽을 형성하기 위하여 상기 막을 에칭하는 단계;
    상기 도전막의 상단 부분 위에 마스크를 형성하는 단계; 및
    컨트롤 게이트 전극을 형성하도록 상기 마스크 및 상기 측벽을 이용하여 상기 도전막을 에칭하는 단계를 포함하는, 반도체 디바이스 제조 방법.
  12. 제11항에 있어서,
    상기 마스크는 상기 측벽의 외측 에지 이상으로 연장하지 않도록 형성되는, 반도체 디바이스 제조 방법.
  13. 제11항에 있어서,
    상기 플로팅 게이트 전극을 마스크로 이용하여 상기 반도체에 n형 또는 p형 불순물들이 첨가되어, 채널 형성 영역, 소스 영역, 및 드레인 영역이 상기 반도체에 형성되는, 반도체 디바이스 제조 방법.
  14. 제13항에 있어서,
    상기 컨트롤 게이트 전극은 상기 제1 게이트 절연막 및 상기 제2 게이트 절연막을 사이에 개재하여 상기 소스 영역 및 상기 드레인 영역과 중첩되고,
    상기 컨트롤 게이트 전극 및 상기 소스 영역과 상기 드레인 영역 중 하나가 서로 중첩하는 영역에서의 게이트 길이 방향의 길이는, 상기 컨트롤 게이트 전극 및 상기 소스 영역과 상기 드레인 영역 중 다른 하나가 서로 중첩하는 영역에서의 게이트 길이 방향의 길이와 같은, 반도체 디바이스 제조 방법.
  15. 제13항에 있어서,
    상기 컨트롤 게이트 전극은 상기 제1 게이트 절연막 및 상기 제2 게이트 절연막을 사이에 개재하여 상기 소스 영역 및 상기 드레인 영역과 중첩되고,
    상기 컨트롤 게이트 전극 및 상기 소스 영역과 상기 드레인 영역 중 하나가 서로 중첩하는 영역의 면적은, 상기 컨트롤 게이트 전극 및 상기 소스 영역과 상기 드레인 영역 중 다른 하나가 서로 중첩하는 영역의 면적과 같은, 반도체 디바이스 제조 방법.
  16. 제11항에 있어서,
    상기 플로팅 게이트 전극을 마스크로 이용하여 n형 또는 p형 불순물들이 상기 반도체에 첨가되고, 상기 n형 또는 p형 불순물들과 동일한 도전 불순물이 상기 컨트롤 게이트 전극을 마스크로 이용하여 상기 반도체에 첨가되어, 채널 형성 영역, 한 쌍의 제1 불순물 영역들, 및 한 쌍의 제2 불순물 영역들이 상기 반도체에 형성되고,
    상기 한 쌍의 제2 불순물 영역들이 상기 제1 게이트 절연막 및 상기 제2 게이트 절연막을 사이에 개재하여 상기 컨트롤 게이트 전극과 중첩되는 영역에 형성되는, 반도체 디바이스 제조 방법.
  17. 제16항에 있어서,
    상기 컨트롤 게이트 전극 및 상기 한 쌍의 제2 불순물 영역들 중 하나가 서로 중첩하는 영역에서의 게이트 길이 방향의 길이는, 상기 컨트롤 게이트 전극 및 상기 한 쌍의 제2 불순물 영역들 중 다른 하나가 서로 중첩하는 영역에서의 게이트 길이 방향의 길이와 같은, 반도체 디바이스 제조 방법.
  18. 제16항에 있어서
    상기 컨트롤 게이트 전극 및 상기 한 쌍의 제2 불순물 영역들 중 하나가 서로 중첩하는 영역의 면적은 상기 컨트롤 게이트 전극 및 상기 한 쌍의 제2 불순물 영역들 중 다른 하나가 서로 중첩하는 영역의 면적과 같은, 반도체 디바이스 제조 방법.
  19. 반도체 디바이스를 제조하는 방법에 있어서:
    반도체 위에 제1 게이트 절연막을 형성하는 단계;
    상기 제1 게이트 절연막 위에 제1 도전막을 형성하는 단계;
    상기 제1 도전막 위에 제2 도전막을 형성하는 단계;
    상기 제2 도전막 위에 제1 마스크를 형성하는 단계;
    상기 제1 도전막을 제1 플로팅 게이트 전극으로 만들고 상기 제2 도전막을 제4 도전막으로 만들기 위하여, 상기 제1 마스크를 이용하여 제1 에칭을 수행하는 단계;
    상기 제1 플로팅 게이트 전극의 게이트 길이 보다 짧은 게이트 길이를 갖는 제2 플로팅 게이트 전극을 형성하여, 상기 제1 플로팅 게이트 전극 및 상기 제2 플로팅 게이트 전극을 포함하는 플로팅 게이트 전극을 형성하기 위해, 상기 제4 도전막의 일 측이 에칭되는 제2 에칭을 수행하는 단계;
    상기 플로팅 게이트 전극을 덮도록 제2 게이트 절연막을 형성하는 단계;
    도전막이 단차 부분들을 갖도록 상기 제2 게이트 절연막을 사이에 개재하여 상기 플로팅 게이트 전극 위에 상기 도전막을 형성하는 단계;
    상기 도전막 위에 막을 형성하는 단계;
    상기 도전막의 상기 단차 부분들 상에 측벽을 형성하기 위하여 상기 막을 에칭하는 단계;
    상기 도전막의 상단 부분 위에 제2 마스크를 형성하는 단계; 및
    컨트롤 게이트 전극을 형성하도록 상기 제2 마스크 및 상기 측벽을 이용하여 상기 도전막을 에칭하는 단계를 포함하는, 반도체 디바이스 제조 방법.
  20. 제19항에 있어서,
    상기 제2 마스크는 상기 측벽의 외측 에지 이상으로 연장하지 않도록 형성되는, 반도체 디바이스 제조 방법.
  21. 제19항에 있어서,
    상기 플로팅 게이트 전극을 마스크로 이용하여 n형 또는 p형 불순물들이 상기 반도체에 첨가되어, 채널 형성 영역, 한 쌍의 LDD 영역들, 소스 영역, 및 드레인 영역이 상기 반도체에 형성되는, 반도체 디바이스 제조 방법.
  22. 제21항에 있어서,
    상기 컨트롤 게이트 전극은 상기 제1 게이트 절연막 및 상기 제2 게이트 절연막을 사이에 개재하여 상기 한 쌍의 LDD 영역들과 중첩되고,
    상기 컨트롤 게이트 전극 및 상기 한 쌍의 LDD 영역들 중 하나가 서로 중첩하는 영역에서의 게이트 길이 방향의 길이는, 상기 컨트롤 게이트 전극 및 상기 한 쌍의 LDD 영역들 중 다른 하나가 서로 중첩하는 영역에서의 게이트 길이 방향의 길이와 같은, 반도체 디바이스 제조 방법.
  23. 제21항에 있어서,
    상기 컨트롤 게이트 전극은 상기 제1 게이트 절연막 및 상기 제2 게이트 절연막을 사이에 개재하여 상기 한 쌍의 LDD 영역들과 중첩되고,
    상기 컨트롤 게이트 전극 및 상기 한 쌍의 LDD 영역들 중 하나가 서로 중첩하는 영역의 면적은 상기 컨트롤 게이트 전극 및 상기 한 쌍의 LDD 영역들 중 다른 하나가 서로 중첩하는 영역의 면적과 같은, 반도체 디바이스 제조 방법.
  24. 제19항에 있어서,
    상기 플로팅 게이트 전극을 마스크로 이용하여 n형 또는 p형 불순물들이 상기 반도체에 첨가되고, 상기 n형 또는 p형 불순물들과 동일한 도전 불순물이 상기 컨트롤 게이트 전극을 마스크로 이용하여 상기 반도체에 첨가되어, 채널 형성 영역, 한 쌍의 제1 불순물 영역들, 한 쌍의 제2 불순물 영역들, 및 한 쌍의 제3 불순물 영역들이 상기 반도체에 형성되고,
    상기 한 쌍의 제2 불순물 영역들 중 하나는 상기 한 쌍의 제3 불순물 영역들 중 하나와 상기 채널 형성 영역 사이에 형성되고,
    상기 한 쌍의 제2 불순물 영역들 중 다른 하나는 상기 한 쌍의 제3 불순물 영역들 중 다른 하나와 상기 채널 형성 영역 사이에 형성되고,
    상기 한 쌍의 제3 불순물 영역들 중 하나는 상기 한 쌍의 제1 불순물 영역들 중 하나와 상기 한 쌍의 제2 불순물 영역들 중 하나 사이에 형성되고,
    상기 한 쌍의 제3 불순물 영역들 중 다른 하나는 상기 한 쌍의 제1 불순물 영역들 중 다른 하나와 상기 한 쌍의 제2 불순물 영역들 중 다른 하나 사이에 형성되고,
    상기 한 쌍의 제3 불순물 영역들은 상기 제1 게이트 절연막을 사이에 개재하여 상기 컨트롤 게이트 전극과 중첩하는 영역에 형성되는, 반도체 디바이스 제조 방법.
  25. 제24항에 있어서,
    상기 컨트롤 게이트 전극 및 상기 한 쌍의 제3 불순물 영역들 중 하나가 서로 중첩하는 영역에서의 게이트 길이 방향의 길이는, 상기 컨트롤 게이트 전극 및 상기 한 쌍의 제3 불순물 영역들 중 다른 하나가 서로 중첩하는 영역에서의 게이트 길이 방향의 길이와 같은, 반도체 디바이스 제조 방법.
  26. 제24항에 있어서,
    상기 컨트롤 게이트 전극 및 상기 한 쌍의 제3 불순물 영역들 중 하나가 서로 중첩하는 영역의 면적은 상기 컨트롤 게이트 전극 및 상기 한 쌍의 제3 불순물 영역들 중 다른 하나가 서로 중첩하는 영역의 면적과 같은, 반도체 디바이스 제조 방법.
  27. 삭제
  28. 제1항 또는 제6항에 있어서,
    상기 반도체는 절연 표면 상에 형성된 결정질 반도체막인, 반도체 디바이스.
  29. 삭제
  30. 제11항 또는 제19항에 있어서,
    상기 반도체는 절연 표면 상에 형성된 결정질 반도체막인, 반도체 디바이스 제조 방법.
  31. 제1항 또는 제6항에 있어서,
    상기 반도체는 절연 물질로 된 기판 위의 반도체 막인, 반도체 디바이스.
  32. 제1항 또는 제6항에 있어서,
    상기 플로팅 게이트 전극의 최외부는 상기 컨트롤 게이트 전극의 최외부 내에 위치되는, 반도체 디바이스.
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Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7579681B2 (en) * 2002-06-11 2009-08-25 Micron Technology, Inc. Super high density module with integrated wafer level packages
JP2008218604A (ja) * 2007-03-02 2008-09-18 Nec Electronics Corp 半導体装置
US7791172B2 (en) * 2007-03-19 2010-09-07 Semiconductor Energy Laboratory Co., Ltd. Nonvolatile semiconductor memory device
US8188535B2 (en) * 2008-05-16 2012-05-29 Semiconductor Energy Laboratory Co., Ltd. Nonvolatile semiconductor memory device and manufacturing method thereof
JP5521495B2 (ja) * 2009-11-04 2014-06-11 セイコーエプソン株式会社 半導体装置用基板、半導体装置及び電子機器
KR20130072664A (ko) 2011-12-22 2013-07-02 에스케이하이닉스 주식회사 반도체 메모리 소자의 제조방법
CN103199116B (zh) * 2013-03-29 2016-04-27 京东方科技集团股份有限公司 悬浮栅晶体管及其制作方法、应用方法、显示器驱动电路
CN105895534B (zh) * 2016-06-15 2018-10-19 武汉华星光电技术有限公司 薄膜晶体管的制备方法
US10096718B2 (en) 2016-06-17 2018-10-09 Semiconductor Energy Laboratory Co., Ltd. Transistor, electronic device, manufacturing method of transistor
KR20210123003A (ko) * 2020-04-02 2021-10-13 엘지디스플레이 주식회사 산화물 반도체 박막 트랜지스터 및 그 제조 방법
US11810983B2 (en) * 2020-08-05 2023-11-07 Unist (Ulsan National Institute Of Science And Technology) Semiconductor device with multiple floating gates for multi-level capacitance changes

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6091101A (en) 1998-03-30 2000-07-18 Worldwide Semiconductor Manufacturing Corporation Multi-level flash memory using triple well

Family Cites Families (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2616576B1 (fr) 1987-06-12 1992-09-18 Commissariat Energie Atomique Cellule de memoire eprom et son procede de fabrication
JPH0272671A (ja) 1988-09-07 1990-03-12 Sony Corp 不揮発性メモリ装置の製造方法
JPH03220729A (ja) * 1990-01-25 1991-09-27 Nec Corp 電界効果型トランジスタの製造方法
US5798550A (en) * 1990-10-01 1998-08-25 Nippondenso Co. Ltd. Vertical type semiconductor device and gate structure
KR940005293B1 (ko) * 1991-05-23 1994-06-15 삼성전자 주식회사 게이트와 드레인이 중첩된 모오스 트랜지스터의 제조방법 및 그 구조
JPH0582787A (ja) 1991-09-19 1993-04-02 Sony Corp 薄膜トランジスタ型不揮発性半導体メモリ装置
US5273921A (en) * 1991-12-27 1993-12-28 Purdue Research Foundation Methods for fabricating a dual-gated semiconductor-on-insulator field effect transistor
JP3133667B2 (ja) * 1995-02-23 2001-02-13 三洋電機株式会社 スプリットゲート型トランジスタ、スプリットゲート型トランジスタの製造方法、不揮発性半導体メモリ
JPH1187545A (ja) 1997-07-08 1999-03-30 Sony Corp 半導体不揮発性記憶装置およびその製造方法
US6005270A (en) 1997-11-10 1999-12-21 Sony Corporation Semiconductor nonvolatile memory device and method of production of same
US6051467A (en) * 1998-04-02 2000-04-18 Chartered Semiconductor Manufacturing, Ltd. Method to fabricate a large planar area ONO interpoly dielectric in flash device
US6268842B1 (en) * 1998-04-13 2001-07-31 Semiconductor Energy Laboratory Co., Ltd. Thin film transistor circuit and semiconductor display device using the same
JP2000031305A (ja) 1998-07-14 2000-01-28 Mitsubishi Electric Corp Ａｎｄ型不揮発性半導体記憶装置およびその製造方法
KR100339025B1 (ko) * 1998-10-27 2002-07-18 박종섭 플래쉬메모리셀의제조방법
JP3425887B2 (ja) * 1999-03-23 2003-07-14 Ｎｅｃエレクトロニクス株式会社 半導体記憶装置及びその製造方法
TW480576B (en) * 2000-05-12 2002-03-21 Semiconductor Energy Lab Semiconductor device and method for manufacturing same
US6879110B2 (en) * 2000-07-27 2005-04-12 Semiconductor Energy Laboratory Co., Ltd. Method of driving display device
JP4663094B2 (ja) 2000-10-13 2011-03-30 株式会社半導体エネルギー研究所 半導体装置
JP4776801B2 (ja) 2001-04-24 2011-09-21 株式会社半導体エネルギー研究所 メモリ回路
TW559814B (en) 2001-05-31 2003-11-01 Semiconductor Energy Lab Nonvolatile memory and method of driving the same
JP4809545B2 (ja) 2001-05-31 2011-11-09 株式会社半導体エネルギー研究所 半導体不揮発性メモリ及び電子機器
US7064034B2 (en) * 2002-07-02 2006-06-20 Sandisk Corporation Technique for fabricating logic elements using multiple gate layers
US6803624B2 (en) * 2002-07-03 2004-10-12 Micron Technology, Inc. Programmable memory devices supported by semiconductive substrates
JP4683817B2 (ja) * 2002-09-27 2011-05-18 株式会社半導体エネルギー研究所 半導体装置の作製方法
CN100449779C (zh) 2002-10-07 2009-01-07 株式会社半导体能源研究所 半导体器件及其制造方法
JP4451594B2 (ja) * 2002-12-19 2010-04-14 株式会社ルネサステクノロジ 半導体集積回路装置及びその製造方法
US20060197088A1 (en) 2005-03-07 2006-09-07 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method of the same
US8629490B2 (en) * 2006-03-31 2014-01-14 Semiconductor Energy Laboratory Co., Ltd. Nonvolatile semiconductor storage device with floating gate electrode and control gate electrode

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6091101A (en) 1998-03-30 2000-07-18 Worldwide Semiconductor Manufacturing Corporation Multi-level flash memory using triple well

Also Published As

Publication number Publication date
US20110263087A1 (en) 2011-10-27
CN1992351A (zh) 2007-07-04
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US7968932B2 (en) 2011-06-28
CN1992351B (zh) 2014-12-03
KR20070068294A (ko) 2007-06-29
US8252643B2 (en) 2012-08-28

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