KR20130072664A - 반도체 메모리 소자의 제조방법 - Google Patents
반도체 메모리 소자의 제조방법Info
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Abstract
본 발명은 다수의 게이트 라인들 및 상기 게이트 라인들의 상부에 절연막이 형성된 반도체 기판이 제공되는 단계; 및 상기 절연막 표면의 잔류물을 제거하기 위하여, 상온에서 점도(viscosity)가 2cP 보다 낮고 산도(acidicty)가 3pH보다 낮으며 계면 활성제가 포함되지 않은 세정액을 사용한 세정 공정을 실시하는 단계를 포함하는 반도체 메모리 소자의 제조방법을 포함한다.
Description
본 발명은 반도체 메모리 소자의 제조방법에 관한 것으로, 보다 구체적으로는 반도체 메모리 소자의 세정 공정에 관한 것이다.
반도체 메모리 소자는 워드라인과 같은 다수의 게이트 라인들을 포함한다.
워드라인들은 반도체 기판 상에서 서로 평행하게 배치되며, 다수의 메모리 셀들에 연결된다. 따라서, 서로 인접한 워드라인들 간의 간격이 좁아질수록 메모리 셀들 간의 간격도 좁아진다. 한편, 반도체 메모리 소자는 집적도가 점차 증가함에 따라 워드라인들 간의 간격도 점차 좁아지고 있으며, 이로 인해 메모리 셀들 간의 간섭 또한 점차 증가하고 있다.
따라서, 최근에는 메모리 셀들 간의 간섭을 감소시키기 위한 연구가 활발히 진행되고 있으며, 그 중 하나로, 워드라인들 사이에 에어갭(air gap)을 형성하는 기술이 연구되고 있다.
워드라인들 사이에 에어갭을 형성하기 위해서는, 워드라인들의 상부를 절연막으로 덮어야 하며, 절연막을 형성한 이후에는 제조 공정 시 발생한 잔류물을 제거하기 위한 세정 공정을 실시해야 한다. 세정 공정은 건식 방법으로 실시할 수도 있으나, 잔류물을 완전히 제거하기가 어려운 관계로 최근에는 주로 습식 방법으로 세정 공정을 실시한다. 한편, 제조 공정상 에어갭의 일부가 절연막 상부로 노출되는 경우가 발생할 수 있는데, 습식 방법의 세정 공정의 경우, 노출된 에어갭 내부로 세정액이 유입되면서 반도체 메모리 소자의 결함을 유발할 수 있다.
도면을 참조하여 구체적으로 설명하면 다음과 같다.
도 1은 종래 기술에 따른 문제점을 설명하기 위한 반도체 메모리 소자의 단면도이다.
도 1을 참조하면, 반도체 기판(11)의 상부에는 다수의 게이트 라인(12)들이 형성되고, 게이트 라인(12)들 사이에는 에어갭(14)이 형성되며, 전체구조의 상부에 절연막(13)이 형성된 구조를 갖는 반도체 메모리 소자가 제공된다. 예를 들면, 반도체 기판(11) 상에 다수의 워드라인용 게이트 라인(12)들을 형성한다. 워드라인용 게이트 라인(12)들 각각은 터널 절연막, 플로팅 게이트, 유전체막 및 콘트롤 게이트가 적층된 구조로 형성할 수 있다. 게이트 라인(12)들 사이에 에어갭(14)이 형성되도록, 전체구조의 상부에 절연막(13)을 형성한다. 이어서, 도 1의 단면에는 도시되지 않았으나, 셀 영역 또는 주변회로 영역에 콘택홀 등을 형성하기 위하여 절연막(13)의 상부에 포토레지스트 패턴(미도시)을 형성하고, 포토레지스트 패턴을 식각 마스크로 이용한 식각 공정을 실시하여 해당 영역에 콘택홀(미도시)을 형성한 후, 포토레지스트 패턴을 제거한다.
포토레지스트 패턴을 제거하기 위한 스트립(strip) 공정을 실시할 때, 절연막(13) 식각 공정시 발생한 잔류물(또는, 부산물)도 대부분 함께 제거되지만, 일부 잔류물이 존재할 수 있으므로 세정 공정을 실시한다. 세정 공정은 일반적으로 BOE(Buffer Oxide Etchant; 4HF+2NH4F) 용액을 세정액으로 이용하는 습식 방법으로 실시한다.
한편, BOE 용액은 고온에서는 점도(viscosity)가 낮지만, 저온에서는 점도가 높아지는 성질을 갖는다. 예를 들면, 물(DI water)의 점도를 1cP라고 하면, BOE 용액은 고온(high temperature; 약 90℃)에서 약 4.8cP의 낮은 점도를 갖지만 상온에서는 약 18cP로 높아지는 성질을 갖는다.
또한, BOE 용액은 계면 활성제를 포함하고 있기 때문에, 절연막(13)의 일부에 오픈 영역(OP)이 발생한 경우, 계면 활성제에 의해 에어갭(15) 내부로 더 깊이 침투하게 된다. 따라서, BOE 용액을 건조시킨 이후에도 에어갭(15)의 내부에 BOE 용액이 잔류할 수 있는데, 잔류한 BOE 용액에 의해 고농도의 황산이 발생하여 에어갭(15) 내부에서 흄(fume; 예컨대, SO4)이 발생할 수 있다. 또한, 게이트 라인(12)들의 측벽에 형성된 절연막(13) 일부가 BOE 용액에 의해 제거되면서 반도체 기판(11) 및 게이트 라인(12)으로 BOE 용액이 침투된다. 특히, BOE 용액의 산도가 약 6pH 내지 7pH 이므로, 수산화기로 인해 게이트 라인(12)의 일부가 산화될 수 있으며, BOE 용액의 HF2 - 이온에 의해서도 게이트 라인(12)의 일부가 산화되어 게이트 라인(12)이 손상될 수 있다.
도 2는 종래 기술에 따른 문제점을 설명하기 위한 반도체 메모리 소자의 단면 사진이다.
도 2를 참조하면, 도 1에서 상술한 바와 같이 게이트 라인들이 세정액에 의해 손상되면, 게이트 라인들의 일부가 쓰러지거나(21) 면적이 감소(22)할 수 있으므로, 반도체 메모리 소자의 수율 및 신뢰도가 저하되는 문제가 발생할 수 있다.
본 발명의 실시 예는 반도체 메모리 소자의 제조 공정에 대한 신뢰도를 개선할 수 있는 세정 방법을 제공한다.
본 발명의 일 실시 예에 따른 반도체 메모리 소자의 제조방법은, 반도체 기판상에 다수의 게이트 라인들을 형성하는 단계; 상기 게이트 라인들의 상부에 절연막을 형성하는 단계; 및 상기 절연막 표면의 잔류물을 제거하기 위하여, 상온에서 점도(viscosity)가 2cP 보다 낮고 산도(acidicty)가 3pH보다 낮으며 계면 활성제가 포함되지 않은 세정액을 사용한 세정 공정을 실시하는 단계를 포함한다.
본 발명의 다른 실시 예에 따른 반도체 메모리 소자의 제조방법은, 반도체 기판상에 다수의 게이트 라인들을 형성하는 단계; 상기 게이트 라인들 사이에 에어갭을 형성하고, 상기 에어갭이 형성된 구조물의 상부에 절연막을 형성하는 단계; 및 상기 절연막 표면의 잔류물을 제거하기 위하여, 상온에서 점도(viscosity)가 2cP 보다 낮고 산도(acidicty)가 3pH보다 낮으며 계면 활성제를 포함하지 않는 세정액을 사용한 세정 공정을 실시하는 단계를 포함한다.
본 기술은 게이트 라인들 사이에 에어갭이 형성된 반도체 메모리 소자의 세정 공정 시, 세정액이 에어갭으로 유입되는 것을 억제시킬 수 있으며, 에어갭으로 세정액이 유입되더라도 유입된 세정액을 용이하게 제거할 수 있으므로 수율 증가 및 반도체 메모리 소자의 신뢰도를 개선할 수 있다.
도 1은 종래 기술에 따른 문제점을 설명하기 위한 반도체 메모리 소자의 단면도이다.
도 2는 종래 기술에 따른 문제점을 설명하기 위한 반도체 메모리 소자의 단면 사진이다.
도 3은 본 발명의 일 실시 예에 따른 반도체 메모리 소자의 제조 방법을 설명하기 위한 단면도이다.
도 4는 본 발명의 일 실시 예에 따른 반도체 메모리 소자의 단면 사진이다.
도 2는 종래 기술에 따른 문제점을 설명하기 위한 반도체 메모리 소자의 단면 사진이다.
도 3은 본 발명의 일 실시 예에 따른 반도체 메모리 소자의 제조 방법을 설명하기 위한 단면도이다.
도 4는 본 발명의 일 실시 예에 따른 반도체 메모리 소자의 단면 사진이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 3은 본 발명의 일 실시 예에 따른 반도체 메모리 소자의 제조 방법을 설명하기 위한 단면도이다.
도 3을 참조하면, 반도체 기판(101)의 상부에는 다수의 게이트 라인(102)들이 형성되고, 게이트 라인(102)들 사이에는 에어갭(104)이 형성되며, 전체구조의 상부에 절연막(103)이 형성된 구조를 갖는 반도체 메모리 소자가 제공된다.
예를 들면, 반도체 기판(101) 상에 다수의 워드라인용 게이트 라인(102)들을 형성한다. 워드라인용 게이트 라인(102)들 각각은 터널 절연막, 플로팅 게이트, 유전체막 및 콘트롤 게이트가 적층된 구조로 형성할 수 있다. 이어서, 게이트 라인(102)들 사이에 에어갭(104)이 형성되도록, 전체구조의 상부에 절연막(103)을 형성한다. 절연막(103)은 SiO2 등의 산화막으로 형성될 수 있다.
게이트 라인(102)들 사이에 에어갭(104)을 형성하기 위한 식각 공정을 더 실시할 수도 있으며, 게이트 라인(102)들 뿐만 아니라, 소자 분리막(미도시)에도 에어갭을 형성하기 위한 식각 공정을 더 실시할 수도 있다. 이외에도 다양한 방법에 의해 에어갭(104)을 형성할 수 있다.
이어서, 도 3의 단면에는 도시되지 않았으나, 셀 영역 또는 주변회로 영역에 콘택홀 등을 형성하기 위하여 절연막(103)의 상부에 포토레지스트 패턴(미도시)을 형성하고, 포토레지스트 패턴을 식각 마스크로 이용한 식각 공정을 실시하여 해당 영역에 콘택홀(미도시)을 형성한 후, 포토레지스트 패턴을 제거하기 위한 스트립(strip) 공정을 실시한다.
이때, 절연막(103)의 일부를 식각하는 공정에서 카본(carbon) 계열의 잔류물(또는, 부산물)이 발생할 수 있는데, 이러한 잔류물은 포토레지스트 패턴을 제거하기 위한 스트립(strip) 공정 시 대부분 제거된다. 하지만, 잔류물의 일부는 스트립 공정 이후에도 여전히 잔류될 수 있으므로, 이러한 잔류물을 제거하기 위한 세정 공정을 실시한다.
세정 공정을 구체적으로 설명하면 다음과 같다.
세정 공정은 습식 식각 공정으로 실시하며, 습식 식각 공정에 사용되는 세정 액은 상온(약 25℃)에서 BOE 용액보다 점도(viscosity) 및 산도(acidicty)가 낮고 계면 활성제를 포함하지 않는 용액을 사용한다. 예를 들어, 상온에서 점도가 2cP 보다 낮고 산도가 3pH보다 낮으며 계면 활성제를 포함하지 않는 세정액을 사용한다.
세정액은 HF 용액 또는 SC-1 용액으로 사용할 수 있다. SC-1 용액은 NH4OH+H2O2+H2O의 혼합용액이며, HF 용액은 HF+H2O의 혼합용액이다. 이 중에서, HF 용액을 사용할 경우를 예로 들면, HF와 H2O를 약 1:100의 비율로 혼합하여 사용할 수 있는데, 이러한 비율로 혼합된 HF 용액의 산도는 약 1cP의 점도와 약 2.7pH의 산도를 갖는다. 이러한 HF 용액은 BOE 용액에 비해 OH- 이온의 몰농도가 BOE(약 6pH~7pH) 대비 약 1/1000 더 낮으므로, HF 용액의 수산화기가 BOE 용액보다 약 1/1000배 더 낮다.
따라서, HF 용액은 계면 활성제를 포함하지 않기 때문에 BOE 용액에 비해 절연막(103)의 오픈된 영역 사이로 침투를 잘 하지 않는다. 만약, HF 용액 일부가 오픈 영역(OP)을 통해 에어갭(105) 내부로 침투하더라도, BOE 용액에 비해 수산화기가 낮으므로 BOE 용액 대비 플로팅 게이트의 산화를 유발하지 않는다.
도 4는 본 발명의 일 실시 예에 따른 반도체 메모리 소자의 단면 사진이다.
도 4를 참조하면, 에어갭(403)이 유지되도록 에어갭(403)의 상부를 완전히 덮어야할 절연막(402)의 일부에 오픈 영역이 발생하더라도, 세정액에 의한 게이트 라인(401)들의 산화 및 쓰러짐 등과 같은 결함 발생을 억제시킬 수 있다. 따라서, 워드라인과 같은 게이트 라인들(401)을 균일한 패턴으로 유지시킬 수 있고, 흄(fume) 발생을 방지할 수 있으며, 제조 공정의 수율 증가 및 반도체 메모리 소자의 신뢰도를 개선할 수 있다.
상술한 일 실시 예에서는 게이트 라인(410)들 사이에 에어갭이 형성되도록 전체 상부를 덮는 절연막(402)을 형성한 이후에 실시하는 세정 공정을 설명하였으나, 반도체 메모리 소자의 기타 세정 공정에서도 상술한 세정 공정을 사용할 수 있다. 예를 들면, 비트라인 형성 후에 실시하는 세정 공정, 주변회로 영역에 게이트 라인들을 형성한 후 실시하는 세정 공정, 게이트 라인들 사이의 반도체 기판에 접합영역을 형성한 후에 실시하는 세정 공정, 게이트 라인들을 형성한 후에 실시하는 세정 공정, 게이트 라인들의 측벽에 스페이서를 형성한 후에 실시하는 세정 공정, 층간 절연막을 형성한 후에 실시하는 세정 공정 등 다양한 제조 단계에도 적용할 수 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시 예에서 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
11, 101: 반도체 기판 12, 102, 401: 게이트 라인
13, 103, 402: 절연막 14, 104, 403: 에어갭
OP: 오픈 영역
13, 103, 402: 절연막 14, 104, 403: 에어갭
OP: 오픈 영역
Claims (10)
- 반도체 기판상에 다수의 게이트 라인들을 형성하는 단계;
상기 게이트 라인들의 상부에 절연막을 형성하는 단계; 및
상기 절연막 표면의 잔류물을 제거하기 위하여, 상온에서 점도(viscosity)가 2cP 보다 낮고 산도(acidicty)가 3pH보다 낮으며 계면 활성제가 포함되지 않은 세정액을 사용한 세정 공정을 실시하는 단계를 포함하는 반도체 메모리 소자의 제조방법. - 반도체 기판상에 다수의 게이트 라인들을 형성하는 단계;
상기 게이트 라인들 사이에 에어갭을 형성하고, 상기 에어갭이 형성된 구조물의 상부에 절연막을 형성하는 단계; 및
상기 절연막 표면의 잔류물을 제거하기 위하여, 상온에서 점도(viscosity)가 2cP 보다 낮고 산도(acidicty)가 3pH보다 낮으며 계면 활성제를 포함하지 않는 세정액을 사용한 세정 공정을 실시하는 단계를 포함하는 반도체 메모리 소자의 제조방법. - 제1항 또는 제2항에 있어서,
상기 세정 공정은 습식 세정 공정으로 실시하는 반도체 메모리 소자의 제조방법. - 제1항 또는 제2항에 있어서,
상기 세정액은 HF 용액 또는 SC-1 용액인 반도체 메모리 소자의 제조방법. - 제4항에 있어서,
상기 SC-1 용액은 NH4OH+H2O2+H2O의 혼합용액이며, 상기 HF 용액은 HF+H2O의 혼합용액인 반도체 메모리 소자의 제조방법. - 제4항에 있어서,
상기 HF 용액은 HF와 H2O를 약 1:100의 비율로 혼합하여 2.7pH의 산도를 갖는 반도체 메모리 소자의 제조방법. - 제4항에 있어서,
상기 HF 용액 및 SC-1 용액은 약 1cP의 점도와 약 2.7pH의 산도를 갖는 반도체 메모리 소자의 제조방법. - 제1항 또는 제2항에 있어서,
상기 세정 공정을 실시하기 이전에,
상기 절연막의 상부에, 콘택홀을 형성할 영역에 상기 절연막을 일부 노출하여 개구부가 형성된 포토레지스트 패턴을 형성하는 단계;
상기 노출된 절연막을 제거하여 상기 반도체 기판의 일부를 노출하는 콘택홀을 형성하는 단계; 및
상기 포토레지스트 패턴을 하는 제거하는 단계를 더 포함하는 반도체 메모리 소자의 제조방법. - 제1항 또는 제2항에 있어서,
상기 상온은 25℃인 반도체 메모리 소자의 제조방법. - 제1항 또는 제2항에 있어서,
상기 절연막은 SiO2막으로 형성된 반도체 메모리 소자의 제조방법.
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