JP5063097B2

JP5063097B2 - 半導体装置およびその作製方法

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Publication number: JP5063097B2
Application number: JP2006332801A
Authority: JP
Inventors: 良信浅見
Original assignee: Semiconductor Energy Laboratory Co Ltd
Current assignee: Semiconductor Energy Laboratory Co Ltd
Priority date: 2005-12-26
Filing date: 2006-12-11
Publication date: 2012-10-31
Anticipated expiration: 2026-12-11
Also published as: JP2007201426A

Description

本発明は、基板上に形成される半導体装置に関する技術に関するものである。

現在、パーソナルコンピュータ・デジタルカメラ・携帯電話機・家電製品・ＲＦＩＤなど向けに半導体記憶装置の開発が盛んに行われている。特にフローティングゲート構造を持つＥＥＰＲＯＭ・フラッシュメモリを中心に、様々な構造、構成のものが研究及び開発されている。
そしてシリコンウエハーに半導体記憶装置を作り込むだけでなく、ガラス基板、プラスチック基板、絶縁層を含むシリコンウエハー上に半導体記憶装置を形成する技術についても開発が行われている。このような半導体記憶装置は、例えば特許文献１等に開示されている。図１２を参照しながら、特許文献１等に開示されている半導体記憶装置の構成等を説明する。

特許文献１の図１には図１２（Ａ）に示す半導体記憶装置が開示されている。図１２（Ａ）の半導体記憶装置は、絶縁膜１００２が形成された半導体基板１０００上に、チャネル形成領域１００３ａ、ソース領域及びドレイン領域１００３ｂを有する半導体層１００３、トンネル絶縁膜１００４、フローティングゲート電極１００５、絶縁膜１００６、コントロールゲート電極１００７を有している。

一方、特許文献１の図２や特許文献２には図１２（Ｃ）に示すような半導体記憶装置が開示されている。ここでは絶縁膜１００２が形成された半導体基板１０００上に半導体層１００３、トンネル絶縁膜１００４、フローティングゲート電極１００５、中間絶縁膜１００６、コントロールゲート電極１００７を有している。そして図１２（Ｄ）に示すように半導体層１００３、絶縁膜１００４ａ、フローティングゲート用層１００５ａ、絶縁膜１００６ａ、コントロールゲート用層１００７ａを形成し、レジストマスク１００８を用いて一括のエッチングにより作製している。
特開平５−８２７８７号公報特開平１１−８７５４５号公報

図１２（Ａ）に示した半導体記憶装置では、コントロールゲート電極１００７を作製するためにはコントロールゲート用層１００７ａ上にレジストマスク１００８を形成し、エッチングをしてパターンを形成する必要がある。しかしレジストマスク１００８の形成には装置のアライメント精度により位置ずれを生じるため、所望の場所に正確にレジストマスク１００８を形成することは難しい。したがってレジストマスク１００８はフローティングゲート電極１００５を中心として左右対称の場所又は概略左右対称の場所には形成されなかった（図１２（Ｂ））。

その結果、コントロールゲート電極１００７とソース領域及びドレイン領域の一方との重なった領域の長さ１００９と、コントロールゲート電極１００７とソース領域及びドレイン領域の他方との重なった領域の長さ１０１０は大きく異なってしまっていた（図１２（Ａ））。

一方、図１２（Ｃ）に示した半導体記憶装置は、図１２（Ｄ）に示すレジストマスク１００８を用いてフローティングゲート電極１００５、絶縁膜１００６、コントロールゲート電極１００７を一括してエッチングしているため、図１２（Ａ）、図１２（Ｂ）で示したような位置ずれの問題は生じないが、メモリの保持特性がよくないことがわかった。これはコントロールゲート電極１００７とフローティングゲート電極１００５との間でリークが発生しているからと考えられる。

本発明は、上記事情に鑑みてなされたものであり、その目的とするところは、コントロールゲート電極を形成する際の位置ずれの問題を起こさず自己整合的に形成し、さらにコントロールゲート電極とフローティングゲート電極間でリークを発生させない半導体装置及びその作製方法を提供することにある。

本発明は、半導体膜と、前記半導体膜上の第１のゲート絶縁膜と、前記第１のゲート絶縁膜上のフローティングゲート電極と、前記フローティングゲート電極を覆った第２のゲート絶縁膜と、前記第２のゲート絶縁膜上のコントロールゲート電極と、を有し、前記コントロールゲート電極は、前記第２のゲート絶縁膜を介して前記フローティングゲート電極を覆うように形成され、前記コントロールゲート電極にはサイドウォールが形成され、前記サイドウォールは前記フローティングゲート電極によって生じた前記コントロールゲート電極の段差部分に形成されていることを特徴とする。

また前記半導体膜にはチャネル形成領域、ソース領域及びドレイン領域が設けられ、前記コントロールゲート電極は前記第１のゲート絶縁膜及び前記第２のゲート絶縁膜を介して前記ソース領域及びドレイン領域と重なっており、前記コントロールゲート電極と前記ソース領域及び前記ドレイン領域の一方との重なった領域のゲート長方向の長さと、前記コントロールゲート電極と前記ソース領域及び前記ドレイン領域の他方との重なった領域のゲート長方向の長さとは同じ又は概略同じであることを特徴とする。

また前記半導体膜にはチャネル形成領域、ソース領域及びドレイン領域が設けられ、前記コントロールゲート電極は前記第１のゲート絶縁膜及び前記第２のゲート絶縁膜を介して前記ソース領域及びドレイン領域と重なっており、前記コントロールゲート電極と前記ソース領域及び前記ドレイン領域の一方との重なった領域の面積と、前記コントロールゲート電極と前記ソース領域及び前記ドレイン領域の他方との重なった領域の面積とは同じ又は概略同じであることを特徴とする。

また前記半導体膜にはチャネル形成領域、一対の第１の不純物領域、一対の第２の不純物領域が設けられ、前記第２の不純物領域は前記第１の不純物領域とチャネル形成領域との間に設けられ、前記コントロールゲート電極は前記第１のゲート絶縁膜及び前記第２のゲート絶縁膜を介して前記一対の第２の不純物領域と重なっており、前記コントロールゲート電極と一対の第２の不純物領域の一方との重なった領域のゲート長方向の長さと、前記コントロールゲート電極と一対の第２の不純物領域の他方との重なった領域のゲート長方向の長さとは同じ又は概略同じであることを特徴とする。

また前記半導体膜にはチャネル形成領域、一対の第１の不純物領域及び一対の第２の不純物領域が設けられ、前記第２の不純物領域は前記第１の不純物領域とチャネル形成領域との間に設けられ、前記コントロールゲート電極は前記第１のゲート絶縁膜及び前記第２のゲート絶縁膜を介して前記一対の第２の不純物領域と重なっており、前記コントロールゲート電極と一対の第２の不純物領域の一方との重なった領域の面積と、前記コントロールゲート電極と一対の第２の不純物領域の他方との重なった領域の面積とは同じ又は概略同じであることを特徴とする。

また半導体膜と、前記半導体膜上の第１のゲート絶縁膜と、前記第１のゲート絶縁膜上のフローティングゲート電極と、前記フローティングゲート電極を覆った第２のゲート絶縁膜と、前記第２のゲート絶縁膜上のコントロールゲート電極と、を有し、前記フローティングゲート電極は第１のフローティングゲート電極及び前記第１のフローティングゲート電極上の第２のフローティングゲート電極からなり、前記第１のフローティングゲート電極のゲート長は前記第２のフローティングゲート電極のゲート長よりも長く、前記コントロールゲート電極は、前記第２のゲート絶縁膜を介して前記フローティングゲート電極を覆うように形成され、前記コントロールゲート電極にはサイドウォールが形成され、前記サイドウォールは前記フローティングゲート電極によって生じた前記コントロールゲート電極の段差部分に形成されていることを特徴とする。

また前記半導体膜にはチャネル形成領域、一対のＬｉｇｈｔｌｙＤｏｐｅｄＤｒａｉｎ（以下ＬＤＤと呼ぶ）領域、ソース領域及びドレイン領域が設けられ、前記コントロールゲート電極は前記第１のゲート絶縁膜及び前記第２のゲート絶縁膜を介して前記ＬＤＤ領域と重なっており、前記コントロールゲート電極と前記一対のＬＤＤ領域の一方との重なった領域のゲート長方向の長さと、前記コントロールゲート電極と前記一対のＬＤＤ領域の他方との重なった領域のゲート長方向の長さとは同じ又は概略同じであることを特徴とする。

また前記半導体膜にはチャネル形成領域、一対のＬＤＤ領域、ソース領域及びドレイン領域が設けられ、前記コントロールゲート電極は前記第１のゲート絶縁膜及び前記第２のゲート絶縁膜を介して前記ＬＤＤ領域と重なっており、前記コントロールゲート電極と前記一対のＬＤＤ領域の一方との重なった領域の面積と、前記コントロールゲート電極と前記一対のＬＤＤ領域の他方との重なった領域の面積とは同じ又は概略同じであることを特徴とする。

また前記半導体膜にはチャネル形成領域、一対の第１の不純物領域、一対の第２の不純物領域及び一対の第３の不純物領域が設けられ、前記第２の不純物領域は前記第３の不純物領域とチャネル形成領域との間に設けられ、前記第３の不純物領域は前記第１の不純物領域と前記第２の不純物領域との間に設けられ、前記コントロールゲート電極は前記第１のゲート絶縁膜及び前記第２のゲート絶縁膜を介して前記一対の第３の不純物領域と重なっており、前記コントロールゲート電極と一対の第３の不純物領域の一方との重なった領域のゲート長方向の長さと、前記コントロールゲート電極と一対の第３の不純物領域の他方との重なった領域のゲート長方向の長さとは同じ又は概略同じであることを特徴とする。

また前記半導体膜にはチャネル形成領域、一対の第１の不純物領域、一対の第２の不純物領域及び一対の第３の不純物領域が設けられ、前記第２の不純物領域は前記第３の不純物領域とチャネル形成領域との間に設けられ、前記第３の不純物領域は前記第１の不純物領域と前記第２の不純物領域との間に設けられ、前記コントロールゲート電極は前記第１のゲート絶縁膜及び前記第２のゲート絶縁膜を介して前記一対の第３の不純物領域と重なっており、前記コントロールゲート電極と一対の第３の不純物領域の一方との重なった領域の面積と、前記コントロールゲート電極と一対の第３の不純物領域の他方との重なった領域の面積とは同じ又は概略同じであることを特徴とする。

また半導体膜上に第１のゲート絶縁膜を形成し、前記第１のゲート絶縁膜上にフローティングゲート電極を形成し、前記フローティングゲート電極を覆って第２のゲート絶縁膜を形成し、前記第２のゲート絶縁膜上に導電膜を形成し、前記導電膜上に膜を形成し、前記膜を異方性エッチングして前記フローティングゲート電極によって前記導電膜に生じている段差部分にサイドウォールを形成し、前記導電膜上であって、前記フローティングゲート電極によって前記導電膜に生じている段差の上段部分にマスクを形成し、前記マスク及びサイドウォールを用いて前記導電膜をエッチングしてコントロールゲート電極を形成することを特徴とする。

また前記マスクは前記導電膜の上段部全体及び前記サイドウォールのみを覆って形成されることを特徴とする。

また前記フローティングゲート電極をマスクとしてｎ型又はｐ型の不純物を前記半導体膜に添加して前記半導体膜にチャネル形成領域、ソース領域及びドレイン領域を形成することを特徴とする。

また前記コントロールゲート電極は前記第１のゲート絶縁膜及び前記第２のゲート絶縁膜を介して前記ソース領域及びドレイン領域と重なっており、前記コントロールゲート電極と前記ソース領域及び前記ドレイン領域の一方との重なった領域のゲート長方向の長さと、前記コントロールゲート電極と前記ソース領域及び前記ドレイン領域の他方との重なった領域のゲート長方向の長さとは同じ又は概略同じであることを特徴とする。

また前記コントロールゲート電極は前記第１のゲート絶縁膜を介して前記ソース領域及びドレイン領域と重なっており、前記コントロールゲート電極と前記ソース領域及び前記ドレイン領域の一方との重なった領域の面積と、前記コントロールゲート電極と前記ソース領域及び前記ドレイン領域の他方との重なった領域の面積とは同じ又は概略同じであることを特徴とする。

また前記フローティングゲート電極をマスクとしてｎ型又はｐ型の不純物を前記半導体膜に添加し、前記コントロールゲート電極をマスクとして、前記ｎ型又はｐ型の不純物と同じ導電型の不純物を前記半導体膜に添加して前記半導体膜にチャネル形成領域、一対の第１の不純物領域、一対の第２の不純物領域を形成し、前記一対の第２の不純物領域は前記第１のゲート絶縁膜及び前記第２のゲート絶縁膜を介して前記コントロールゲート電極と重なった領域に形成されることを特徴とする。

また前記コントロールゲート電極と一対の第２の不純物領域の一方との重なった領域のゲート長方向の長さと、前記コントロールゲート電極と一対の第２の不純物領域の他方との重なった領域のゲート長方向の長さとは同じ又は概略同じであることを特徴とする。

また前記コントロールゲート電極と一対の第２の不純物領域の一方との重なった領域の面積と、前記コントロールゲート電極と一対の第２の不純物領域の他方との重なった領域の面積とは同じ又は概略同じであることを特徴とする。

また半導体膜上に第１のゲート絶縁膜を形成し、前記第１のゲート絶縁膜上に第１の導電膜を形成し、前記第１の導電膜上に第２の導電膜を形成し、前記第２の導電膜上にマスクを形成し、前記マスクを用いて第１のエッチングを行い、第１の導電膜を第１のフローティングゲート電極にするとともに前記第２の導電膜を第４の導電膜にし、第２のエッチングを行い、第４の導電膜の側部をエッチングして第１のフローティングゲート電極よりもゲート長が短い第２のフローティングゲート電極を形成することで第１のフローティングゲート電極及び第２のフローティングゲート電極からなるフローティングゲート電極を形成し、前記フローティングゲート電極を覆って第２のゲート絶縁膜を形成し、前記第２のゲート絶縁膜上に導電膜を形成し、前記導電膜上に膜を形成し、前記膜を異方性エッチングして前記フローティングゲート電極によって前記導電膜に生じている段差部分にサイドウォールを形成し、前記導電膜上であって、前記フローティングゲート電極と重なる前記導電膜の上部領域にマスクを形成し、前記マスク及びサイドウォールを用いて前記導電膜をエッチングしてコントロールゲート電極を形成することを特徴とする。

また前記フローティングゲート電極をマスクとしてｎ型又はｐ型の不純物を前記半導体膜に添加して前記半導体膜にチャネル形成領域、一対のＬＤＤ領域、ソース領域及びドレイン領域を形成することを特徴とする。

また前記コントロールゲート電極は前記第１のゲート絶縁膜を介して前記ＬＤＤ領域と重なっており、前記コントロールゲート電極と前記一対のＬＤＤ領域の一方との重なった領域のゲート長方向の長さと、前記コントロールゲート電極と前記一対のＬＤＤ領域の他方との重なった領域のゲート長方向の長さとは同じ又は概略同じであることを特徴とする。

また前記コントロールゲート電極は前記第１のゲート絶縁膜を介して前記ＬＤＤ領域と重なっており、前記コントロールゲート電極と前記一対のＬＤＤ領域の一方との重なった領域の面積と、前記コントロールゲート電極と前記一対のＬＤＤ領域の他方との重なった領域の面積とは同じ又は概略同じであることを特徴とする。

また前記フローティングゲート電極をマスクとしてｎ型又はｐ型の不純物を前記半導体膜に添加し、前記コントロールゲート電極をマスクとして、前記ｎ型又はｐ型の不純物と同じ導電型の不純物を前記半導体膜に添加して前記半導体膜にチャネル形成領域、一対の第１の不純物領域、一対の第２の不純物領域、一対の第３の不純物領域を形成し、前記第２の不純物領域は前記第３の不純物領域とチャネル形成領域との間に形成され、前記第３の不純物領域は前記第１の不純物領域と前記第２の不純物領域との間に形成され、前記一対の第３の不純物領域は前記第１のゲート絶縁膜及び前記第２のゲート絶縁膜を介して前記コントロールゲート電極と重なった領域に形成されることを特徴とする。

また前記コントロールゲート電極と一対の第３の不純物領域の一方との重なった領域のゲート長方向の長さと、前記コントロールゲート電極と一対の第３の不純物領域の他方との重なった領域のゲート長方向の長さとは同じ又は概略同じであることを特徴とする。

また前記コントロールゲート電極と一対の第３の不純物領域の一方との重なった領域の面積と、前記コントロールゲート電極と一対の第３の不純物領域の他方との重なった領域の面積とは同じ又は概略同じであることを特徴とする。
上記において、一方の面積と他方の面積が概略同じとは、一方の面積をＡとし、他方の面積をＢとした場合、以下の数（１）で求められる値（ｘ）が２０％以内、好ましくは１５％以内であることを意味する。

また、一方の長さと他方の長さが概略同じとは、一方の長さをＣとし、他方の長さをＤとした場合、以下の数式（２）で求められる値（ｙ）が２０％以内、好ましくは１５％以内であることを意味する。

また前記フローティングゲート電極と前記コントロールゲート電極との導通をとり（電気的に接続させ）、前記第１のゲート絶縁膜をゲート絶縁膜とする薄膜トランジスタとしても応用することができる。

フローティングゲート電極が第２のゲート絶縁膜（コントロール絶縁膜）によって覆われているため、コントロールゲート電極とフローティングゲート電極との間でリークを発生させることなく、保持特性が良好である。

不純物領域が第１のゲート絶縁膜（トンネル絶縁膜）を介してフローティングゲート電極と重なった領域に形成されているからキャリアの注入効率を高めることができる。

コントロールゲート電極と不純物領域の一方との重なった領域の長さ及び面積と、コントロールゲート電極と不純物領域の他方との重なった領域の長さ及び面積とは同じ又は概略同じであるから、ホットキャリアによる劣化を抑え、ばらつきの少ない良好な特性を有する半導体装置を得ることができる。これはフローティングゲート電極によってコントロールゲート電極となる導電膜に生じている段差部分に絶縁物からなるサイドウォールを形成し、前記導電膜上であって、前記フローティングゲート電極によって前記導電膜に生じている段差の上段部分にマスクを形成し、前記マスク及びサイドウォールを用いて前記導電膜をエッチングしてコントロールゲート電極を形成することにより、作製が可能となる。そしてこの作製方法を用いるとパターン形成の際に位置ずれを起こすことがなく、自己整合的に所望の場所にコントロールゲート電極を形成できる。

また、前記フローティングゲートと前記コントロールゲートを導通させた構造を作製することで前記第１のゲート絶縁膜をゲート絶縁膜とする薄膜トランジスタを形成できる。前記フローティングゲートと前記コントロールゲートの導通の有無によってロジック用薄膜トランジスタと半導体記憶装置を同時形成することができる。

さらに、フローティングゲート電極の上面とコントロールゲート電極との間に形成される容量に加えて、フローティングゲート電極の側面とコントロールゲート電極との間にも容量を形成することができる。そのため、コントロールゲート電極とフローティングゲート電極との間、及びチャネル形成領域とフローティングゲート電極との間に形成される容量結合によって、フローティングゲート電極とチャネル形成領域との間に電界をかけ易くなる。それにより、コントロールゲート電極に印加する信号の書き込み電圧及び消去電圧を低減することができる。

以下、発明を実施するための最良の形態について図面を参照しながら説明する。但し、本発明は多くの異なる態様で実施することが可能であり、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は本実施の形態の記載内容に限定して解釈されるものではない。

（実施形態１）
ここでは半導体装置の構成等について説明する。

図１（Ａ）は、本発明の実施形態の一例を示した断面図の概略である。１は基板、２は下地絶縁膜、３は半導体膜、４はチャネル形成領域、５はソース領域及びドレイン領域、６は第１のゲート絶縁膜（トンネル絶縁膜ともいう）、７はフローティングゲート電極、８は第２のゲート絶縁膜（コントロール絶縁膜ともいう）、９はコントロールゲート電極、１０はサイドウォール、１１はソース領域及びドレイン領域５と電気的接続をするソース電極及びドレイン電極、１２はコントロールゲート電極９と電気的接続をするゲート配線、１３はパッシベーション用の絶縁膜を示している。ソース電極及びドレイン電極１１、ゲート配線１２、パッシベーション用の絶縁膜１３は必要に応じて形成することになる。

図１（Ａ）に示す構成では、基板１上に下地絶縁膜２が形成され、下地絶縁膜２上にはソース領域及びドレイン領域５、チャネル形成領域４を有する半導体膜３が形成され、半導体膜３上に第１のゲート絶縁膜６が形成され、第１のゲート絶縁膜６上にフローティングゲート電極７が形成され、フローティングゲート電極７及び第１のゲート絶縁膜６上に第２のゲート絶縁膜８が形成され、第２のゲート絶縁膜８上にはコントロールゲート電極９が形成され、コントロールゲート電極９にはサイドウォール１０が形成されている。また第２のゲート絶縁膜８、コントロールゲート電極９及びサイドウォール１０上に絶縁膜１３が形成されている。ソース電極及びドレイン電極１１は絶縁膜１３、第２のゲート絶縁膜８及び第１のゲート絶縁膜６を介してソース領域及びドレイン領域５に電気的に接続され、ゲート配線１２は絶縁膜１３を介してコントロールゲート電極９に電気的に接続されている。絶縁膜１３上に平坦化用の絶縁膜を形成してもよい。

また第２のゲート絶縁膜８はフローティングゲート電極７を覆うように形成されている。

図１（Ｂ）は図１（Ａ）の一部を抜き出して示したものである。図１（Ｂ）に示すようにコントロールゲート電極９は第２のゲート絶縁膜８を介してフローティングゲート電極７を覆うように形成され、コントロールゲート電極９のゲート長２２はフローティングゲート電極７のゲート長２１よりも長くなっている。なお、本明細書においてゲート長とは、トランジスタ動作時にキャリアがチャネル領域内部を移動する方向における、ゲート電極の長さである。異なった２つの導電層から構成されるゲート電極においては、各層それぞれにおいてゲート長を定義することができる。例えば第１の導電膜と、前記第１の導電膜上に形成された第２の導電膜から構成されるゲート電極において、前記第１の導電膜におけるゲート長は、該第１の導電膜の上記方向の長さで定義され、前記第２の導電膜におけるゲート長は、該第２の導電膜の上記方向の長さで定義される。

フローティングゲート電極７の存在によってコントロールゲート電極９に生じる段差部分２３にサイドウォール１０が形成されている。なおサイドウォール１０は段差部分２３に形成されるが、第２のゲート絶縁膜８上には形成されることはない。

コントロールゲート電極９は第１のゲート絶縁膜６及び前記第２のゲート絶縁膜８を介してソース領域及びドレイン領域５と重なっている。そしてコントロールゲート電極９とソース領域及びドレイン領域５の一方との重なった領域の長さ２４と、コントロールゲート電極９とソース領域及びドレイン領域５の他方との重なった領域の長さ２５とは同じ又は概略同じである。ここでいう長さとはゲート長方向又はチャネル長方向の長さをいう。

図３は図１（Ｂ）の上面図である。図３におけるＸ−Ｙの断面が図１（Ｂ）を示している。図３に示すようにコントロールゲート電極９とソース領域及びドレイン領域５の一方との重なった領域の面積２６と、コントロールゲート電極９とソース領域及びドレイン領域５の他方との重なった領域の面積２７とは同じ又は概略同じである。

重なった領域の長さや面積が同じ又は概略同じになるのはサイドウォール１０を用いてコントロールゲート電極を形成していることによる。作製方法については後述する。

また図１（Ｃ）のように半導体膜３にチャネル形成領域４、ソース領域及びドレイン領域３３の他に、コントロールゲート電極９と重なった領域に第２の不純物領域３４、例えば低濃度不純物領域（ＬＤＤ領域）を設けてもよい。

この場合、コントロールゲート電極９と第２の不純物領域３４の一方との重なった領域の長さ及び面積と、コントロールゲート電極９と第２の不純物領域３４の他方との重なった領域の長さ及び面積とは同じ又は概略同じである。

以下、図１で示した各構成要素について説明する。
（１）基板、絶縁膜について説明する。
ガラス基板、アルミナなど絶縁物質で形成される基板、後工程の処理温度に耐え得る耐熱性を有するプラスチック基板、半導体基板等を用いることができる。基板１にプラスチック基板を用いる場合、ＰＣ（Ｐｏｌｙｃａｒｂｏｎａｔｅポリカーボネート）、ＰＥＳ（Ｐｏｌｙｅｔｈｅｒｓｕｌｆｏｎｅポリエーテルサルフォン）、ＰＥＴ（ｐｏｌｙｅｔｈｙｌｅｎｅｔｅｒｅｐｈｔｈａｌａｔｅポリエチレンテレフタレート）もしくはＰＥＮ（Ｐｏｌｙｅｔｈｙｌｅｎｅｎａｐｈｔｈａｌａｔｅポリエチレンナフタレート）等を用いることができる。プラスチック基板の場合、表面にガスバリア層として無機層または有機層を設けてもよい。プラスチック基板の作製時のゴミ等によって基板に突起が発生している場合は、ＣＭＰなどを用いて基板を研磨し、平坦化させた後に使用してもよい。半導体基板の場合にはシリコンウエハーのみならず、シリコンウエハーに研磨等を行ってフィルム基板のように薄くしたものを用いてもよいし、絶縁層を含むシリコンウエハーを用いてもよい。
基板１の上にはＣＶＤ法、スパッタ法、高密度プラズマ処理などによって酸化珪素（ＳｉＯｘ）、窒化珪素（ＳｉＮｘ）、酸化窒化珪素（ＳｉＯｘＮｙ）（ｘ＞ｙ）、窒化酸化珪素（ＳｉＮｘＯｙ）（ｘ＞ｙ）など、基板側から不純物などの拡散を防止するための下地絶縁膜２を形成しておく。

（２）半導体膜について説明する。
シリコン、シリコン―ゲルマニウム、シリコン−ゲルマニウム−炭素、ＺｎＯ等などが用いられる。膜厚２０〜１００ｎｍで形成する。形成方法としては公知のＣＶＤ法、スパッタ法等を用いることができる。また非晶質半導体膜、結晶性半導体膜、上記半導体基板等から得られる単結晶半導体のいずれであってもよい。結晶化方法については熱結晶化、金属元素を添加した状態での加熱処理による結晶化、レーザー結晶化又はこれらの組合せ等を用いる。
半導体膜３にはソース領域及びドレイン領域５、チャネル形成領域４が形成され、ソース領域及びドレイン領域にはｎ型又はｐ型の不純物が添加されている。また第２の不純物領域３４、例えばＬＤＤ領域を設けてもよい。

（３）第１のゲート絶縁膜について説明する。
酸化珪素膜、酸化窒化珪素膜などを用いて、膜厚５〜２０ｎｍで形成する。第１のゲート絶縁膜はトンネル絶縁膜として機能するから高品質な膜が要求される。低温で形成するためにはＣＣＰ（ＣａｐａｃｉｔｉｖｅｌｙｃｏｕｐｌｅｄＰｌａｓｍａ）型のプラズマＣＶＤ法、ＥＣＲ（ＥｌｅｃｔｒｏｎＣｙｃｌｏｔｒｏｎＲｅｓｏｎａｎｃｅ）型のプラズマＣＶＤ法、半導体膜に高密度プラズマ酸化処理をして酸化膜を形成する方法などが用いられる。さらに、プラズマＣＶＤ法で酸化窒化珪素膜を形成した後に、酸化窒化珪素膜に高密度プラズマ酸化処理をして形成された酸化膜を用いてもよい。また単層であっても積層膜であってもよい。

（４）フローティングゲート電極、コントロールゲート電極について説明する。
公知の導電膜、例えばタンタル（Ｔａ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、クロム（Ｃｒ）、シリコン（Ｓｉ）から選ばれた元素でなる膜、または前記元素の窒化物でなる膜（代表的には窒化タンタル膜、窒化タングステン膜、窒化チタン膜）、または前記元素を組み合わせた合金膜（代表的にはＭｏ−Ｗ合金、Ｍｏ−Ｔａ合金）、または前記元素のシリサイド膜（代表的にはタングステンシリサイド膜、チタンシリサイド膜、ニッケルシリサイド膜）を用いることができる。前記シリコン膜に対しては、リンやボロンなどの不純物を添加してもよい。単層の導電膜で形成しても良いが、二層、三層といった積層膜としてもよい。スパッタ法又はＣＶＤ法により形成する。

（５）第２のゲート絶縁膜について説明する。
ＣＶＤ法やスパッタ法により酸化珪素膜、酸化窒化珪素膜、窒化酸化珪素膜などを用いることができる。また単層であっても積層膜であってもよい。また、プラズマＣＶＤ法で酸化窒化珪素膜を形成した後に、酸化窒化珪素膜に高密度プラズマ酸化処理をして形成された酸化膜でもよい。第１のゲート絶縁膜及びフローティングゲート電極に高密度プラズマ酸化処理をして形成された酸化膜と、プラズマＣＶＤ法で形成された酸化窒化珪素膜と、酸化窒化珪素膜に高密度プラズマ酸化処理をして形成された酸化膜との積層膜であってもよい。さらに、第１のゲート絶縁膜及びフローティングゲート電極に高密度プラズマ酸化処理をして形成された酸化膜と、酸化膜を高密度プラズマ酸化処理をして形成された窒化膜と、プラズマＣＶＤ法で形成された酸化窒化珪素膜との積層膜を用いることもできる。

（６）サイドウォールについて説明する。
酸化珪素膜、酸化窒化珪素膜、窒化酸化珪素膜などの絶縁膜を用いることができる。または、タンタル（Ｔａ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、タングステン（Ｗ）などの導電膜でもよい。前記コントロールゲート電極のエッチングの際にエッチングの選択比が大きく、且つ段差形状の側面を覆うように形成することが可能な膜であれば、膜種を選ばない。また単層であっても積層膜であってもよい。サイドウォール１０はコントロールゲート電極９を形成する導電膜上に上記絶縁膜又は導電膜を形成し、その後異方性エッチングを行って形成する。これによってフローティングゲート電極７の存在によってコントロールゲート電極９に生じる段差部分２３にサイドウォール１０を形成できる。

（７）ソース電極、ドレイン電極、ゲート配線について説明する。
Ａｌ膜、ＡｌＮｄ（アルミニウムネオジム）膜等のＡｌ合金膜、Ｔｉ膜、Ｃｕ膜、Ｍｏ膜、Ｗ膜等を用いることができる。または前記元素の窒化物でなる膜（代表的には窒化チタン膜）でもよい。また単層であっても積層膜であってもよく、例えばＴｉ膜、Ａｌ膜又はＴｉを含むＡｌ膜、Ｔｉ膜の３層構造などを用いることができる。代表的にはスパッタ法により形成する。

（８）絶縁膜について説明する。
酸化珪素膜、窒化珪素膜、酸化窒化珪素膜、窒化酸化珪素膜、ＳＯＧ（ｓｐｉｎ−ｏｎ−ｇｌａｓｓ）膜、アクリルなどの有機樹脂膜またはこれらの積層膜を用いることができる。

上記のような半導体装置は、コントロールゲート電極９が第２のゲート絶縁膜８によって覆われているためコントロールゲート電極９とフローティングゲート電極７との間でリークを発生させることなく、保持特性が良好である。
またコントロールゲート電極９とソース領域及びドレイン領域の一方との重なった領域の長さ及び面積と、コントロールゲート電極９とソース領域及びドレイン領域の他方との重なった領域の長さ及び面積とは同じ又は概略同じであるから、ホットキャリアによる劣化を抑え、ばらつきの少ない良好な特性を有する半導体装置ともなる。

（実施形態２）
ここでは実施形態１とは異なる半導体装置の構成等について説明する。半導体膜３に第１の不純物領域１５、第２の不純物領域１４等が設けられている点、フローティングゲート電極７が第１のフローティングゲート電極７ａ及び第２のフローティングゲート電極７ｂから形成されている点等が実施形態１の半導体装置と異なる。

図２（Ａ）は、本発明の別の実施形態の一例を示した断面図の概略である。図２（Ｂ）、図２（Ｃ）は図２（Ａ）の一部を抜き出して示したものである。なお実施形態１と同じものは同じ符号で示す。

図２（Ａ）において、７はフローティングゲート電極、７ａは第１のフローティングゲート電極、７ｂは第２のフローティングゲート電極、１４は第２の不純物領域、１５は第１の不純物領域を示している。

図２（Ａ）に示す構成では、基板１上に下地絶縁膜２が形成され、下地絶縁膜２上には第１の不純物領域１５、第２の不純物領域１４、チャネル形成領域４を有する半導体膜３が形成され、半導体膜３上に第１のゲート絶縁膜６が形成され、第１のゲート絶縁膜６上にフローティングゲート電極７が形成され、フローティングゲート電極７及び第１のゲート絶縁膜６上に第２のゲート絶縁膜８が形成され、第２のゲート絶縁膜８上にはコントロールゲート電極９が形成され、コントロールゲート電極９にはサイドウォール１０が形成されている。また第２のゲート絶縁膜８、コントロールゲート電極９及びサイドウォール１０上に絶縁膜１３が形成されている。ソース電極及びドレイン電極１１は絶縁膜１３、第２のゲート絶縁膜８及び第１のゲート絶縁膜６を介してソース領域及びドレイン領域５に電気的に接続され、ゲート配線１２は絶縁膜１３を介してコントロールゲート電極９に電気的に接続されている。また絶縁膜１３上に平坦化用の絶縁膜を形成してもよい。ソース電極及びドレイン電極１１、ゲート配線１２、パッシベーション用の絶縁膜１３は必要に応じて形成することになる。

図２に示すようにフローティングゲート電極７が第１のフローティングゲート電極７ａ及び第２のフローティングゲート電極７ｂから形成されている。また第１のフローティングゲート電極７ａのゲート長２８は、第２のフローティングゲート電極７ｂのゲート長２９よりも長い（図２（Ｂ））。

半導体膜３には第１の不純物領域１５とチャネル形成領域４との間に第２の不純物領域１４が形成されている。また第２の不純物領域１４は第１のゲート絶縁膜を介してフローティングゲート電極７と概略重なった領域に形成されている。

第２のゲート絶縁膜８はフローティングゲート電極７を覆うように形成されている。

コントロールゲート電極９は第２のゲート絶縁膜８を介してフローティングゲート電極７を覆うように形成され、コントロールゲート電極９のゲート長２２は第１のフローティングゲート電極７ａのゲート長２８よりも長くなっている（図２（Ｃ））。

サイドウォール１０はフローティングゲート電極７の存在によってコントロールゲート電極９に生じる段差部分２３に形成されている。

コントロールゲート電極９は第１のゲート絶縁膜６及び第２のゲート絶縁膜８を介して第１の不純物領域１５と重なっている。そしてコントロールゲート電極９と第１の不純物領域１５の一方との重なった領域の長さ２４と、コントロールゲート電極９と第１の不純物領域１５の他方との重なった領域の長さ２５とは同じ又は概略同じであること、コントロールゲート電極９と第１の不純物領域１５の一方との重なった領域の面積と、コントロールゲート電極９と第１の不純物領域１５の他方との重なった領域の面積とは同じ又は概略同じであること（図３）は実施形態１と同じである。

また図２（Ｄ）のように半導体膜３に第１の不純物領域３２、第２の不純物領域３０の他に、コントロールゲート電極９と重なった領域であって、第２の不純物領域３０と第１の不純物領域３２の間に第３の不純物領域３１を設けてもよい。

この場合、コントロールゲート電極９と第３の不純物領域３１の一方との重なった領域の長さ及び面積と、前記コントロールゲート電極と第３の不純物領域３１の他方との重なった領域の長さ及び面積とは同じ又は概略同じである。

以下、図２で示した各構成要素について説明する。
基板１、下地絶縁膜２、第１のゲート絶縁膜６、第２のゲート絶縁膜８、コントロールゲート電極９、サイドウォール１０、ソース電極及びドレイン電極１１、ゲート配線１２、絶縁膜１３は実施形態１において説明したものを用いることができる。

（１）半導体膜について説明する。
半導体膜３には実施形態１で示したものを用いることができる。第１の不純物領域１５に含まれるｎ型又はｐ型の不純物濃度は、第２の不純物領域１４に含まれるｎ型又はｐ型の不純物濃度と同じ又は概略同じであってもよい。
または第１の不純物領域１５に含まれるｎ型又はｐ型の不純物濃度は、第２の不純物領域１４に含まれるｎ型又はｐ型の不純物濃度よりも大きくてもよい。この場合、第１の不純物領域は高濃度不純物領域に、第２の不純物領域は低濃度不純物領域（ＬＤＤ領域）になる。

また図２（Ｄ）のように第３の不純物領域３１を設けてもよい。第３の不純物領域３１に含まれるｎ型又はｐ型の不純物濃度は、第１の不純物領域３２に含まれるｎ型又はｐ型の不純物濃度よりも小さく、かつ第２の不純物領域３０に含まれるｎ型又はｐ型の不純物濃度よりも大きくする。

（２）フローティングゲート電極について説明する。
第１のフローティングゲート電極７ａと第２のフローティングゲート電極７ｂとは、それぞれ異なる導電物を用いて形成されていることが好ましい。第１のフローティングゲート電極７ａは、第１のゲート絶縁膜６との密着性がよい導電物を用いて形成されることが好ましく、例えば窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）、チタン（Ｔｉ）、タンタル（Ｔａ）等を用いて形成されていることが好ましい。また、第１の導電層の膜厚は２５ｎｍ〜３５ｎｍの範囲で形成するのが好ましい。スパッタ法により形成する。

第２のフローティングゲート電極７ｂは、抵抗率の低い導電物を用いて形成されていることが好ましく、例えば、タングステン（Ｗ）、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、またはこれらの金属を主成分として含む合金、或いは金属化合物等を用いて形成されていることが好ましい。合金としては、アルミニウムと珪素との合金、アルミニウムとネオジウムとの合金等が挙げられる。また金属化合物としては窒化タングステン等が挙げられる。またシリコン（Ｓｉ）を用いてもよく、その化合物（代表的にはチタンシリサイド、ニッケルシリサイドなど）や、ＰやＢの不純物を添加したものでもよい。また、第２の導電層の膜厚は１００ｎｍ〜４１０ｎｍの範囲で形成するのが好ましい。主にスパッタ法により形成する。

上記のような半導体装置は、コントロールゲート電極９が第２のゲート絶縁膜８によって覆われているためコントロールゲート電極９とフローティングゲート電極７との間でリークを発生させることなく、保持特性が良好である。
またコントロールゲート電極９とソース領域及びドレイン領域１５の一方との重なった領域の長さ及び面積と、コントロールゲート電極９とソース領域及びドレイン領域１５の他方との重なった領域の長さ及び面積とは同じ又は概略同じであるから、ホットキャリアによる劣化を抑え、ばらつきの少ない良好な特性を有する半導体装置を得ることができる。
また第２の不純物領域１４、３０が第１のゲート絶縁膜６を介してフローティングゲート電極７と重なった領域に形成されているからキャリアの注入効率を高めることができる。

（実施形態３）
ここでは実施形態１に示した半導体装置、すなわち図１に示したものの作製方法について説明する。

まず図４（Ａ）に示すように、ガラス基板又はプラスチック基板等の絶縁性の基板１上に酸化珪素（ＳｉＯｘ）、窒化珪素（ＳｉＮｘ）、酸化窒化珪素（ＳｉＯｘＮｙ）（ｘ＞ｙ）、窒化酸化珪素（ＳｉＮｘＯｙ）（ｘ＞ｙ）など、基板１側から不純物などの拡散を防止するための絶縁膜２を１０ｎｍ〜２００ｎｍの厚さで形成しておく。

次に半導体膜４０としてＣＶＤ法によって非晶質シリコン膜を４０〜１００ｎｍ成膜する。ここでは半導体膜３として結晶性シリコン膜４２を用いるため、非晶質シリコン膜を結晶化する。

非晶質シリコン膜を結晶化する方法としては、レーザー光４１を照射する方法（図４（Ｂ））、半導体膜の結晶化を助長させる元素を用いて加熱して結晶化する方法、ランプから発する光の照射によって結晶化する方法、またはそれらを組み合わせて用いることができる。前記元素を用いずに非晶質半導体膜を熱結晶化させる方法を用いることもできる。ただし基板が石英基板など高温に耐えられるものに限られる。

レーザー照射を用いる場合、連続発振（ＣＷ：ｃｏｎｔｉｎｕｏｕｓ−ｗａｖｅ）型のレーザービームやパルス発振型のレーザービーム（パルスレーザービーム）を用いることができる。ここで用いることができるレーザービームは、Ａｒレーザー、Ｋｒレーザー、エキシマレーザーなどの気体レーザー、単結晶のＹＡＧ、ＹＶＯ_４、フォルステライト（Ｍｇ_２ＳｉＯ_４）、ＹＡｌＯ_３、ＧｄＶＯ_４、若しくは多結晶（セラミック）のＹＡＧ、Ｙ_２Ｏ_３、ＹＶＯ_４、ＹＡｌＯ_３、ＧｄＶＯ_４に、ドーパントとしてＮｄ、Ｙｂ、Ｃｒ、Ｔｉ、Ｈｏ、Ｅｒ、Ｔｍ、Ｔａのうち１種または複数種添加されているものを媒質とするレーザー、ガラスレーザー、ルビーレーザー、アレキサンドライトレーザー、Ｔｉ：サファイアレーザー、銅蒸気レーザーまたは金蒸気レーザーのうち一種または複数種から発振されるものを用いることができる。このようなレーザービームの基本波、及びこれらの基本波の第２高調波から第４高調波のレーザービームを照射することで、大粒径の結晶を得ることができる。例えば、Ｎｄ：ＹＶＯ_４レーザー（基本波１０６４ｎｍ）の第２高調波（５３２ｎｍ）や第３高調波（３５５ｎｍ）を用いることができる。このレーザーは、ＣＷで射出することも、パルス発振で射出することも可能である。ＣＷで射出する場合は、レーザーのパワー密度を０．０１〜１００ＭＷ／ｃｍ^２程度（好ましくは０．１〜１０ＭＷ／ｃｍ^２）が必要である。そして、走査速度を１０〜２０００ｃｍ／ｓｅｃ程度として照射する。

なお、単結晶のＹＡＧ、ＹＶＯ_４、フォルステライト（Ｍｇ_２ＳｉＯ_４）、ＹＡｌＯ_３、ＧｄＶＯ_４、若しくは多結晶（セラミック）のＹＡＧ、Ｙ_２Ｏ_３、ＹＶＯ_４、ＹＡｌＯ_３、ＧｄＶＯ_４に、ドーパントとしてＮｄ、Ｙｂ、Ｃｒ、Ｔｉ、Ｈｏ、Ｅｒ、Ｔｍ、Ｔａのうち１種または複数種添加されているものを媒質とするレーザー、Ａｒイオンレーザー、またはＴｉ：サファイアレーザーは、連続発振をさせることが可能であり、Ｑスイッチ動作やモード同期などを行うことによって１０ＭＨｚ以上の発振周波数でパルス発振をさせることも可能である。１０ＭＨｚ以上の発振周波数でレーザービームを発振させると、半導体膜がレーザーによって溶融してから固化するまでの間に、次のパルスが半導体膜に照射される。従って、発振周波数が低いパルスレーザーを用いる場合と異なり、半導体膜中において固液界面を連続的に移動させることができるため、走査方向に向かって連続的に成長した結晶粒を得ることができる。

媒質としてセラミック（多結晶）を用いると、短時間かつ低コストで自由な形状に媒質を形成することが可能である。単結晶を用いる場合、通常、直径数ｍｍ、長さ数十ｍｍの円柱状の媒質が用いられているが、セラミックを用いる場合はさらに大きいものを作ることが可能である。

発光に直接寄与する媒質中のＮｄ、Ｙｂなどのドーパントの濃度は、単結晶中でも多結晶中でも大きくは変えられないため、濃度を増加させることによるレーザーの出力向上にはある程度限界がある。しかしながら、セラミックの場合、単結晶と比較して媒質の大きさを著しく大きくすることができるため大幅な出力向上が実現できる。

さらに、セラミックの場合では、平行六面体形状や直方体形状の媒質を容易に形成することが可能である。このような形状の媒質を用いて、発振光を媒質の内部でジグザグに進行させると、発振光路を長くとることができる。そのため、増幅が大きくなり、大出力で発振させることが可能になる。また、このような形状の媒質から射出されるレーザービームは射出時の断面形状が四角形状であるため、丸状のビームと比較すると、線状ビームに整形するのに有利である。このように射出されたレーザービームを、光学系を用いて整形することによって、短辺の長さ１ｍｍ以下、長辺の長さ数ｍｍ〜数ｍの線状ビームを容易に得ることが可能となる。また、励起光を媒質に均一に照射することにより、線状ビームは長辺方向にエネルギー分布の均一なものとなる。

この線状ビームを半導体膜に照射することによって、半導体膜の全面をより均一にアニールすることが可能になる。線状ビームの両端まで均一なアニールが必要な場合は、その両端にスリットを配置し、エネルギーの減衰部を遮光するなどの工夫が必要となる。

このようにして得られた強度が均一な線状ビームを用いて半導体膜をアニールし、この半導体膜を用いて電子機器を作製すると、その電子機器の特性は、良好かつ均一である。

ここで半導体膜の結晶化を助長させる元素を用いて加熱して結晶化させる方法について説明する。

非晶質シリコン膜に対して結晶化を助長する元素４３を添加し（図４（Ｃ））、加熱処理を行うことで添加領域を起点として非晶質シリコン膜を結晶化させる（図４（Ｄ））。

加熱処理の代わりに強光の照射を行うことにより、非晶質シリコン膜の結晶化を行うこともできる。この場合、赤外光、可視光、または紫外光のいずれか一またはそれらの組み合わせを用いることが可能であるが、代表的には、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、または高圧水銀ランプから射出された光を用いる。ランプ光源を１〜６０秒、好ましくは３０〜６０秒点灯させ、それを１回〜１０回、好ましくは２〜６回繰り返す。ランプ光源の発光強度は任意なものとするが、シリコン膜が瞬間的に６００〜１０００℃程度にまで加熱されるようにする。なお、必要であれば、強光を照射する前に非晶質構造を有する非晶質シリコン膜からなる半導体膜４０に含有する水素を放出させる熱処理を行ってもよい。また、加熱処理と強光の照射の双方を行うことにより結晶化を行ってもよい。

加熱処理後に結晶性シリコン膜４２の結晶化率（膜の全体積における結晶成分の割合）を高め、結晶粒内に残される欠陥を補修するために、結晶性シリコン膜に対してレーザー光を大気または酸素雰囲気で照射してもよい。レーザー光としては、上述したものを用いることが可能である。

上記方法にて作製した場合、結晶性シリコン膜４２に含まれる、結晶化を助長させる元素を除去することが必要であるため以下に方法を説明する。

まずオゾン含有水溶液（代表的にはオゾン水）で結晶性シリコン膜の表面を処理することにより、結晶性シリコン膜の表面に酸化膜（ケミカルオキサイドと呼ばれる）からなるバリア層４４を１ｎｍ〜１０ｎｍの厚さで形成する（図４（Ｅ））。バリア層４４は、後の工程でゲッタリング層のみを選択的に除去する際にエッチングストッパーとして機能する。

次いでバリア層４４上に希ガス元素を含むゲッタリング層をゲッタリングサイトとして形成する。ここでは、ＣＶＤ法又はスパッタリング法により希ガス元素を含む半導体膜をゲッタリング層４５として形成する（図４（Ｆ））。ゲッタリング層を形成するときには希ガス元素が添加されるようにスパッタリング条件を適宜調節する。希ガス元素としてはヘリウム（Ｈｅ）、ネオン（Ｎｅ）、アルゴン（Ａｒ）、クリプトン（Ｋｒ）、キセノン（Ｘｅ）から選ばれた一種または複数種を用いる。

なお一導電型の不純物元素であるリンを含む原料ガスを用いた場合やリンを含むターゲットを用いてゲッタリング層を形成した場合、希ガス元素によるゲッタリングに加え、リンのクーロン力を利用してゲッタリングを行うことができる。
また、ゲッタリングの際、金属元素（例えばニッケル）は酸素濃度の高い領域に移動しやすい傾向があるため、ゲッタリング層４５に含まれる酸素濃度は、例えば５×１０^１８ｃｍ^−３以上とすることが望ましい。

次いで結晶性シリコン膜、バリア層およびゲッタリング層に熱処理（例えば加熱処理または強光を照射する処理）を行って、図４（Ｆ）の矢印のように金属元素（例えばニッケル）のゲッタリングを行い、結晶性シリコン膜中における金属元素を低濃度化する。又は結晶性シリコン膜中における金属元素を除去する。

次いでバリア層４４をエッチングストッパーとして公知のエッチング方法を行い、ゲッタリング層４５のみを選択的に除去する。その後酸化膜からなるバリア層４４を、例えばフッ酸を含むエッチャントにより除去する（図４（Ｇ））。

以上のようにして結晶性シリコン膜４２を形成することができる。

ここで作製される半導体装置のしきい値特性を考慮して不純物イオンをドーピングしてもよい。

次に結晶性シリコン膜４２を公知のフォトリソグラフィー工程により島状にする（図５（Ａ））。このとき島状結晶性シリコンからなる半導体膜３の側壁は、テーパー形状であることが望ましい。

次いでシリコン膜からなる半導体膜３の表面をフッ酸含有エッチャントなどで洗浄した後、シリコン膜からなる半導体膜３上に第１のゲート絶縁膜６を５ｎｍ〜２０ｎｍの厚さで形成する（図５（Ｂ））。これら表面洗浄工程と第１のゲート絶縁膜６の形成工程は、大気にふれさせずに連続的に行ってもよい。

ここでは高密度プラズマを用いてシリコン膜からなる半導体膜３の表面を酸化することで酸化珪素からなる第１のゲート絶縁膜６を形成する（図５（Ｂ））。高密度プラズマは、高い周波数のマイクロ波、たとえば２．４５ＧＨｚを使うことによって生成される。このような高密度プラズマを用い、酸素（もしくは酸素を含むガス）をプラズマ励起によって活性化し、これらをシリコンと直接反応させシリコン膜からなる半導体膜３の表面を絶縁化する。

なお、高密度プラズマとしては電子密度が１０^１１ｃｍ^−３以上かつ電子温度が０．２以上２．０ｅＶ以下（より好ましくは０．５以上１．５ｅＶ以下）であるものを用いる。このように低電子温度が特徴である高密度プラズマは、活性種の運動エネルギーが低いため、従来のプラズマ処理に比べプラズマダメージが少なく欠陥が少ない膜を形成することができる。また、この絶縁膜は、陽極酸化法を用いて形成される絶縁膜より緻密な膜である。

たとえば上記の高密度プラズマ処理は図６の装置を用いて行う。６１は誘電体導波路、６２は複数のスロットを有するスロットアンテナ、６３は石英や酸化アルミニウムからなる誘電板、６４は基板を設置する台である。なお、台６４には加熱ヒーターを有する。６０よりマイクロ波を伝送し、プラズマ発生領域６６において矢印方向６５より供給されたガスを活性化する。スロットアンテナ６２におけるスロットの位置や長さは、６０より伝送されたマイクロ波の波長に応じて適宜選択する。また矢印方向に排気される。

このような装置を用いることで、均一な高密度かつ低電子温度のプラズマを励起でき、低温プロセス（基板温度４００℃以下）の実現が可能である。なお、一般的に耐熱性が低いと言われているプラスチックを基板としても利用することができる。

なお、供給するガスは、アルゴン、クリプトン、ヘリウムやキセノンなどの不活性ガスが酸素（もしくは酸素を含むガス）や窒素（もしくは窒素を含むガス）に含まれている。そのため、高密度プラズマ酸化もしく窒化処理により形成されたゲート絶縁膜にはこれらの不活性な元素が混入している。

さらに、装置内部６７にシャワープレートを設けることで、より均一な活性化されたガスを処理対象物に供給することができる。

次に第１のゲート絶縁膜６上を含む全面上にフローティングゲート電極を形成する導電膜４６としてタングステン（Ｗ）をスパッタ法にて１００ｎｍ〜６００ｎｍの厚さで形成する（図５（Ｃ））。

導電膜４６上にフォトレジスト膜を塗布し、このフォトレジスト膜を露光及び現像することによりレジストマスクを形成する。このレジストマスクを用いて導電膜４６をエッチングして第１のゲート絶縁膜６上にフローティングゲート電極７を形成する（図５（Ｄ））。その後レジストマスクを除去する。

フローティングゲート電極７をマスクとして半導体膜３にｎ型又はｐ型の不純物４７を導入して、ソース領域及びドレイン領域５を形成する。

ここでソース領域、ドレイン領域を活性化するために加熱処理やレーザー光や強光などの光照射、ＲＴＡ処理などを施してもよい。

フローティングゲート電極７を覆って第２のゲート絶縁膜８として酸化珪素膜等を用いて１０〜２５０ｎｍ形成する。成膜方法は公知のＣＶＤ法等を用いる。

第２のゲート絶縁膜８上にコントロールゲート電極を形成するための導電膜４９を１００ｎｍ〜５００ｎｍの厚さで形成する。ここではＴａＮ膜を成膜し、さらにＷ膜をスパッタ法にて成膜して２層構造とする。

導電膜４９上にサイドウォール１０を形成するための絶縁膜５０として酸化窒化珪素膜、酸化珪素膜等を１００〜９００ｎｍ成膜する（図５（Ｅ））。

その後、絶縁膜５０に対して異方性エッチングを行う。これによってフローティングゲート電極７の存在によって導電膜４９に生じる段差部分２３に自己整合的にサイドウォール１０を形成する（図７（Ａ））。段差部分２３に形成されるサイドウォール１０は当然フローティングゲート電極７を中心として左右対称の場所又は概略左右対称の場所に形成される。両サイドウォール１０はゲート長方向においてフローティングゲート電極７の端部から同じ長さ又は概略同じ長さ５７の場所に形成される。

次に導電膜４９上にレジストマスク５３を形成する（図７（Ｂ））。導電膜４９にはフローティングゲート電極７によって上段部５４、下段部５５が存在している。ここでレジストマスク５３は導電膜４９の頂上部、すなわち上段部全体を覆うように形成する。そして下段部を覆わないようにする。

一般にフォトリソグラフィー技術を用いてレジストマスクを形成する場合には、位置ずれを生じるため、所望の場所に正確にレジストマスクを形成することは難しい。レジストマスク５３の形成の際にもフォトリソグラフィー技術によって位置ずれを生じる可能性がある。そこでサイドウォール１０の長さ５６（ゲート長方向の長さ）は位置ずれ及びレジスト寸法ばらつきを許容できる長さにする必要がある。したがってレジストマスク５３はサイドウォール１０上に設けられる場合もある。よってレジストマスク５３は導電膜４９の上段部全体及びサイドウォール１０のみを覆うように設けられる。

レジストマスク５３とサイドウォール１０をマスクとして導電膜４９をエッチングすることによりフローティングゲート電極７に対して自己整合的にコントロールゲート電極９を形成することができる。次にレジストマスク５３を除去する（図７（Ｃ））。
上述のようにサイドウォール１０はフローティングゲート電極７を中心として左右対称の場所又は概略左右対称の場所に形成され、サイドウォール１０はゲート長方向においてフローティングゲート電極７の端部から同じ長さ又は概略同じ長さ５７の場所に形成されている。したがってコントロールゲート電極９とソース領域及びドレイン領域の一方との重なった領域の長さ及び面積と、コントロールゲート電極９とソース領域及びドレイン領域の他方との重なった領域の長さ及び面積とは同じ又は概略同じにすることができる。このように上記作製方法を用いることによって、位置ずれを起こすことがなく、正確に所望の場所にコントロールゲート電極９を形成できる。

一方、サイドウォール１０を形成することなく、導電膜４９上にレジストマスクを形成し、エッチングしてコントロールゲート電極９を形成した場合について図９を用いて説明する。

上述のとおりレジストマスクの形成には位置ずれを生じるため、所望の場所に正確にレジストマスクを形成することは難しい。したがってレジストマスク７０はフローティングゲート電極７を中心として左右対称の場所又は概略左右対称の場所には形成されず、またゲート長方向においてフローティングゲート電極７の端部から異なった長さの場所に形成される（図９（Ａ））。

そしてレジストマスク７０を用いて導電膜４９をエッチングすると、コントロールゲート電極７４とソース領域及びドレイン領域の一方との重なった領域の長さ７２と、コントロールゲート電極７４とソース領域及びドレイン領域の他方との重なった領域の長さ７３は大きく異なってしまう。また重なった領域の面積も当然異なってしまう（図９（Ｂ））。

ここからは図７（Ｃ）からの作製工程について説明する。

第２のゲート絶縁膜８、コントロールゲート電極９及びサイドウォール１０を含む全面上に絶縁膜１３を形成し、水素化を行う。絶縁膜１３としては窒化珪素膜、酸化窒化珪素膜、窒化酸化珪素膜を用いることができる。また先に示した活性化等を行わない場合には、この段階においてソース領域、ドレイン領域を活性化するために加熱処理やレーザー光や強光などの光照射、ＲＴＡ処理などを施してもよい。

次いで絶縁膜１３の上にレジストマスクを形成し、このレジストマスクを用いて絶縁膜１３をエッチングすることにより、ソース領域及びドレイン領域５、コントロールゲート電極９上に位置するコンタクトホールを形成する。

レジストマスクを除去し、導電膜を形成した後、また別のレジストマスクを用いてエッチングを行い、ソース電極、ドレイン電極、ゲート配線やその他の配線（ソース配線など）を形成する（図７（Ｄ））。ここでは電極と配線を一体形成するが、電極と配線を別々に形成して、電気的に接続させてもよい。導電膜としてはＴｉ、ＴｉＮ、Ａｌ、Ａｌ合金膜及びそれらの組み合わせによる積層膜を用いることができる。

ここで電極や配線は、基板１を垂直な方向（すなわち上面方向）からみた場合に角が丸くなるように引き回すのが好ましい。角部を丸くすることによってゴミなどが配線の角部に残るのを防止することができ、ゴミが原因で発生する不良を抑制し、歩留まりを向上できる。

上述の作製方法ではソース領域及びドレイン領域５を形成する際にｎ型又はｐ型の不純物の添加を１回のみ行ったが、複数回添加してＬＤＤ領域を形成してもよい。以下、この作製方法について説明する。

図５（Ｄ）の状態で低濃度不純物領域を形成するためにｎ型又はｐ型の不純物を添加する。そして第２のゲート絶縁膜８、サイドウォール１０、コントロールゲート電極９を形成した後、図７（Ｃ）の状態でｎ型又はｐ型の不純物５９を添加する（図８（Ａ））。ｎ型又はｐ型の不純物５９は、ｎ型又はｐ型の不純物４７と同じ導電性を付与するものを用いる。これによってコントロールゲート電極９が上方に形成された部分にはｎ型又はｐ型の不純物５９は添加されず、ＬＤＤ領域である第２の不純物領域３４となる。一方、コントロールゲート電極９が形成されていない部分は高濃度不純物領域、すなわちソース領域及びドレイン領域となる。これにより図８（Ｂ）に示す構成のものが作製できる。なお本実施形態は上記実施の形態と自由に組み合わせて行うことができる。

（実施形態４）
実施形態２に示した半導体装置、すなわち図２に示したものの作製方法について説明する。ただしこの作製方法の多くは実施形態３と重複する。したがってここでは実施形態３と異なる工程、フローティングゲート電極７を形成する工程、第１の不純物領域等を形成する工程について説明する。

半導体膜３上に第１のゲート絶縁膜６を形成した後（図１０（Ａ））、第１の導電層９１を形成し、さらに第１の導電層９１の上に第２の導電層９２を形成する。第１の導電層９１と第２の導電層９２とは、それぞれ異なる導電物を用いて形成されていることが好ましい。第１の導電層９１は、第１のゲート絶縁膜６との密着性がよい導電物を用いて形成されることが好ましく、例えば窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）、チタン（Ｔｉ）、タンタル（Ｔａ）、タングステン（Ｗ）、シリコン（Ｓｉ）等を用いて形成されていることが好ましい。また、第１の導電層の膜厚は２５ｎｍ〜３５ｎｍの範囲で形成するのが好ましい。

第２の導電層９２は、抵抗率の低い導電物を用いて形成されていることが好ましく、例えば、タングステン（Ｗ）、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、またはこれらの金属を主成分として含む合金、或いは金属化合物等を用いて形成されていることが好ましい。合金としては、アルミニウムと珪素との合金、アルミニウムとネオジウムとの合金等が挙げられる。また金属化合物としては窒化タングステン等が挙げられる。また、第２の導電層の膜厚は１００ｎｍ〜６００ｎｍの範囲で形成するのが好ましい。

第１の導電層９１と第２の導電層９２の形成方法について特に限定はなく、スパッタリング法、蒸着法等、いずれの方法を用いてもよい。本実施の形態では、第１の導電層９１に窒化タンタルを用い、第２の導電層９２にタングステンを用いる（図１０（Ｂ））。

次いで、マスク９３を第２の導電層９２上に形成する。そして、第１の導電層９１と第２の導電層９２とをエッチングし、第１の導電層９１ａ、第２の導電層９２ａを、それぞれ導電層の側壁がそれぞれの導電層の水平面に対し傾斜を有するような形状となるように形成する（図１０（Ｃ））。

次いで、マスク９３を設けたまま、第２の導電層９２ａを選択的にエッチングし、第２の導電層９４を形成する。このとき第２の導電層９４の側壁が水平面に対し垂直になるように異方性の高い条件でエッチングし加工することが好ましい。これによって、第２の導電層９２ａの側壁の傾斜部が除去される。このようにして第１の導電層９１ａの上に第１の導電層９１ａよりも幅が短い（すなわちゲート長が短い）第２の導電層９４を設けることにより、第１の導電層９１ａと第２の導電層９４とがそれぞれ組み合わせられてなるフローティングゲート電極７を形成することができる（図１０（Ｄ））。

次に、フローティングゲート電極７をマスクとして、ｎ型又はｐ型の不純物９５を添加し、第１の不純物領域１５、第２の不純物領域１４を設ける（図１０（Ｅ））。第２の不純物領域１４は第１のフローティングゲート電極７ａによって低濃度不純物領域となる。

図１０（Ｅ）の構造を作製した後は、実施形態３に示した方法によって、第２のゲート絶縁膜８を形成し、サイドウォール１０を形成し、コントロールゲート電極９を形成し、絶縁膜１３を形成し、ソース電極及びドレイン電極１１、ゲート配線１２を形成すると、図２（Ａ）に示した構成が完成する。

ここから図２（Ｄ）に示すような第３の不純物領域を形成する方法について説明する。

図１０（Ｅ）の構造を作製し、実施形態３に示した方法によって、第２のゲート絶縁膜８を形成し、サイドウォール１０を形成し、コントロールゲート電極９を形成する（図１１（Ａ））。

次にｎ型又はｐ型の不純物９６を添加する。ｎ型又はｐ型の不純物９６は、ｎ型又はｐ型の不純物９５と同じ導電性を付与するものを用いる。コントロールゲート電極９の下にはｎ型又はｐ型の不純物９６は添加されず、第１の不純物領域３２、第２の不純物領域３０及び第３の不純物領域３１を形成することができる（図１１（Ｂ））。この場合、第１の不純物領域３２に含まれるｎ型又はｐ型の不純物濃度は、第３の不純物領域３１に含まれるｎ型又はｐ型の不純物濃度よりも大きく、第３の不純物領域３１に含まれるｎ型又はｐ型の不純物濃度は、第２の不純物領域３０に含まれるｎ型又はｐ型の不純物濃度よりも大きくなる。

絶縁膜１３を形成し、ソース電極及びドレイン電極１１、ゲート配線１２を形成すると、図２（Ｄ）に示した構成が完成する。なお本実施形態は上記実施の形態と自由に組み合わせて行うことができる。

（実施形態５）
ここでは本発明を用いて非接触でデータのやりとりが可能である半導体装置、例えばＩＣタグ、ＲＦＩＤを作製する方法について説明する。
まず、基板１００の一表面に、剥離層１０１を形成する（図１３（Ａ））。基板１００は、ガラス基板、石英基板、金属基板やステンレス基板の一表面に絶縁層を形成したもの、本工程の処理温度に耐えうる耐熱性があるプラスチック基板等を用いる。このような基板であれば、大きさや形状に大きな制限はないため、基板１００として、例えば、１辺が１メートル以上であって、矩形状のものを用いれば、生産性を格段に向上させることができる。このような利点は、円形のシリコン基板から無線チップを取り出す場合と比較すると、大きな優位点である。

なお、本工程では、剥離層１０１は、基板１００の全面に設けているが、必要に応じて、基板１００の全面に剥離層１０１を設けた後に、フォトリソグラフィー法により選択的に設けてもよい。また、基板１００に接するように剥離層１０１を形成しているが、必要に応じて、基板１００に接するように下地となる絶縁膜を形成し、当該絶縁膜に接するように剥離層１０１を形成してもよい。

剥離層１０１は、公知の手段（スパッタリング法やプラズマＣＶＤ法等）により、タングステン（Ｗ）、モリブデン（Ｍｏ）、チタン（Ｔｉ）、タンタル（Ｔａ）、ニオブ（Ｎｂ）、ニッケル（Ｎｉ）、コバルト（Ｃｏ）、ジルコニウム（Ｚｒ）、亜鉛（Ｚｎ）、ルテニウム（Ｒｕ）、ロジウム（Ｒｈ）、鉛（Ｐｂ）、オスミウム（Ｏｓ）、イリジウム（Ｉｒ）、珪素（Ｓｉ）から選択された元素または前記元素を主成分とする合金材料若しくは化合物材料からなる層を、単層又は積層して形成する。珪素を含む層の結晶構造は、非晶質、微結晶、多結晶のいずれの場合でもよい。

剥離層１０１が単層構造の場合、好ましくは、タングステン層、モリブデン層、又はタングステンとモリブデンの混合物を含む層を形成する。又は、タングステンの酸化物若しくは酸化窒化物を含む層、モリブデンの酸化物若しくは酸化窒化物を含む層、又はタングステンとモリブデンの混合物の酸化物若しくは酸化窒化物を含む層を形成する。なお、タングステンとモリブデンの混合物とは、例えば、タングステンとモリブデンの合金に相当する。また、タングステンの酸化物は、酸化タングステンと表記することがある。

剥離層１０１が積層構造の場合、好ましくは、１層目としてタングステン層、モリブデン層、又はタングステンとモリブデンの混合物を含む層を形成し、２層目として、タングステン、モリブデン又はタングステンとモリブデンの混合物の酸化物、窒化物、酸化窒化物又は窒化酸化物を形成する。

なお、剥離層１０１として、タングステンを含む層、その上にタングステンの酸化物を含む層の積層構造を形成する場合、タングステンを含む層を形成し、その上層に酸化珪素を含む層を形成することで、タングステン層と酸化珪素層との界面に、タングステンの酸化物を含む層が形成されることを活用してもよい。これは、タングステンの窒化物、酸化窒化物及び窒化酸化物を含む層を形成する場合も同様であり、タングステンを含む層を形成後、その上層に窒化珪素層、酸化窒化珪素層、窒化酸化珪素層を形成する。なお、タングステンを含む層を形成後に、その上層に形成する酸化珪素層、酸化窒化珪素層、窒化酸化珪素層などは、後に下地となる絶縁層として機能する。

また、タングステンの酸化物は、ＷＯｘで表され、Ｘは２〜３である。ｘが２の場合（ＷＯ_２）、ｘが２．５の場合（Ｗ_２Ｏ_５）、ｘが２．７５の場合（Ｗ_４Ｏ_１１）、ｘが３の場合（ＷＯ_３）などがある。タングステンの酸化物を形成するにあたり、上記に挙げたＸの値に特に制約はなく、そのエッチングレートなどを基に決めるとよい。但し、エッチングレートの最も良いものは、酸素雰囲気下で、スパッタリング法により形成するタングステンの酸化物を含む層（ＷＯｘ、０＜Ｘ＜３）である。従って、作製時間の短縮のために、剥離層として、酸素雰囲気下でスパッタリング法によりタングステンの酸化物を含む層を形成するとよい。

次に、剥離層１０１を覆うように、下地となる絶縁膜１０２を形成する。下地となる絶縁膜は、公知の手段（スパッタリング法やプラズマＣＶＤ法等）により、珪素の酸化物又は珪素の窒化物を含む層を、単層又は積層で形成する。珪素の酸化物材料とは、珪素（Ｓｉ）と酸素（Ｏ）を含む物質であり、酸化珪素、酸化窒化珪素、窒化酸化珪素等が該当する。珪素の窒化物材料とは、珪素と窒素（Ｎ）を含む物質であり、窒化珪素、酸化窒化珪素、窒化酸化珪素等が該当する。

次に、絶縁膜１０２上に、非晶質半導体膜１０３（例えば非晶質珪素膜）を形成する。非晶質半導体膜１０３は、スパッタ法、ＬＰＣＶＤ法、プラズマＣＶＤ法等により、２５〜２００ｎｍ（好ましくは３０〜１５０ｎｍ）の厚さで形成する。続いて、非晶質半導体膜１０３をレーザ結晶化法、ＲＴＡ又はファーネスアニール炉を用いる熱結晶化法、結晶化を助長する金属元素を用いる熱結晶化法、結晶化を助長する金属元素を用いる熱結晶化法とレーザ結晶化法を組み合わせた方法等により結晶化して、結晶質半導体膜を形成する。その後、得られた結晶質半導体膜を所望の形状に形成して、結晶質半導体膜１０３ａ〜１０３ｆを形成する（図１３（Ｂ））。
結晶質半導体膜１０３ａにはロジック回路部分のｐ型の薄膜トランジスタを、結晶質半導体膜１０３ｂにはロジック回路部分のｎ型の薄膜トランジスタを形成する。また結晶質半導体膜１０３ｃ、１０３ｄには半導体記憶装置を形成する。結晶質半導体膜１０３ｅにはアンテナにより生成する電源部分に形成するｎ型の高耐圧薄膜トランジスタを形成する。結晶質半導体膜１０３ｅに設ける高耐圧薄膜トランジスタは、ｎ型に限らずともｐ型でもよい。ここでは、結晶質半導体膜１０３ｅにｎ型の高耐圧薄膜トランジスタを作製する例を示す。

次に、結晶質半導体膜１０３ａ〜１０３ｅを覆う第１のゲート絶縁膜１０４ａ〜１０４ｅを形成する。第１のゲート絶縁膜１０４ａ〜１０４ｅは、結晶質半導体膜に高密度プラズマ酸化処理をして酸化膜を８〜２０ｎｍ形成する（図１３（Ｂ））。その後、第１のゲート絶縁膜１０４ａ〜１０４ｅを高密度プラズマ窒化処理、あるいはプラズマＣＶＤの窒化膜を積層してもよい。

次に、第１のゲート絶縁膜１０４ａ〜１０４ｅ上に、第１の導電膜と第２の導電膜を積層して形成する。第１の導電膜は、プラズマＣＶＤ法やスパッタリング法により、２５ｎｍ〜３５ｎｍの厚さで形成する。第２の導電膜は、１００〜６００ｎｍの厚さで形成する。第１の導電膜と第２の導電膜は、タンタル（Ｔａ）、タングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、クロム（Ｃｒ）、ニオブ（Ｎｂ）等から選択された元素又はこれらの元素を主成分とする合金材料若しくは化合物材料で形成する。
または、リン等の不純物元素をドーピングした多結晶珪素に代表される半導体材料により形成する。第１の導電膜と第２の導電膜の組み合わせの例を挙げると、窒化タンタル（ＴａＮ）膜とタングステン（Ｗ）膜、窒化タングステン（ＷＮ）膜とタングステン膜、窒化モリブデン（ＭｏＮ）膜とモリブデン（Ｍｏ）膜等が挙げられる。タングステンや窒化タンタルは、耐熱性が高いため、第１の導電膜と第２の導電膜を形成した後に、熱活性化を目的とした加熱処理を行うことができる。

次に、フォトリソグラフィ法を用いてレジストからなるマスクを形成し、前記第１の導電膜と第２の導電膜をエッチング処理することにより、ロジックＴＦＴ用の第１のゲート電極１０５ａ〜１０５ｂ、フローティングゲート電極１０５ｃ〜１０５ｄを形成する（図１３（Ｃ））。

次に、フォトリソグラフィ法により、レジストマスク１０８を形成して、結晶質半導体膜１０３ｂ、１０３ｃ、１０３ｄに、イオンドープ法又はイオン注入法により、ｎ型の不純物を低濃度に添加して、ｎ型の不純物領域１０７ｂ、１０７ｃ、１０７ｄとチャネル形成領域２０１ｂ、２０１ｃ、２０１ｄを形成する（図１４（Ａ））。その後、レジストマスク１０８は除去する。

次に第２のゲート絶縁膜１０９を形成する。ＣＶＤ法やスパッタ法により酸化珪素膜、酸化窒化珪素膜、窒化酸化珪素膜などを用いることができる。また積層膜であっても単層であってもよい。

次にコントロールゲート電極を形成するための導電膜１１０を形成する。導電膜１１０はフローティングゲート電極を形成するための導電膜において説明したものを用いることができる。

導電膜１１０上に層１１１を形成する（図１４（Ｂ））。ここでは、層１１１は後の工程においてサイドウォールを形成するための絶縁膜として形成する。また、絶縁膜としては酸化珪素膜、酸化窒化珪素膜、窒化酸化珪素膜などを用いることができる。あるいは、層１１１は導電膜でもよく、そのときはコントロールゲート電極の一部として用いればよい。
その後、異方性エッチングを行って導電膜１１０の段差部分にサイドウォール１１３ａ〜１１３ｄを形成する。なお結晶質半導体膜１０３ｅにはフローティングゲート電極を形成していないため、導電膜１１０に段差部分が生じておらず、サイドウォールは形成されない。

次に導電膜１１０上にレジストマスク１１２を形成する（図１４（Ｃ））。ここでレジストマスク１１２は導電膜１１０の頂上部、すなわち上段部全体を覆うように形成する。そして下段部を覆わないようにする。またサイドウォール１１３ａ〜１１３ｄ上に形成されてもよい。
また結晶質半導体膜１０３ｅ上にはゲート電極を形成するためのレジストマスク１１２が形成される。

次にレジストマスク１１２及びサイドウォール１１３ａ〜１１３ｄをマスクとしてエッチングを行い、ロジックＴＦＴ用の第２のゲート電極１１４ａ〜１１４ｂ、コントロールゲート電極１１４ｃ〜１１４ｄ、高耐圧ＴＦＴ用ゲート電極１１４ｅを形成する（図１４（Ｄ））。その後、レジストマスク１１２を除去する。

ロジックＴＦＴ用の第１のゲート電極１０５ａ〜１０５ｂと第２のゲート電極１１４ａ〜１１４ｂは、配線形成工程にてそれぞれ１０５ａと１１４ａ、１０５ｂと１１４ｂを導通させてひとつのＴＦＴとする。

また、高耐圧ＴＦＴ用ゲート電極１１４ｅは、第１のゲート絶縁膜１０４ｅと第２のゲート絶縁膜１０９の積層膜をゲート絶縁膜とするＴＦＴのゲート電極となる。第１のゲート絶縁膜１０４ｅと第２のゲート絶縁膜１０９の積層膜をゲート絶縁膜とすることによりゲート絶縁膜の耐圧が高く、ソース領域及びドレイン領域間の耐圧を上げることができる。

次に、フォトリソグラフィ法によりレジストマスク１１６を形成して、結晶質半導体膜１０３ａに、ｐ型の不純物１１５（例えばホウ素イオン）を高濃度添加して、ｐ型の不純物領域１１７とチャネル形成領域２０１ａを形成する（図１５（Ａ））。その後レジストマスク１１６は除去する。

次に、フォトリソグラフィ法によりレジストマスク１１９を形成して、結晶質半導体膜１０３ｂ、１０３ｃ、１０３ｄ、１０３ｅに、ｎ型の不純物を高濃度添加して、ｎ型不純物領域とチャネル形成領域を形成する（図１５（Ｂ））。その後レジストマスク１１９は除去する。
これによって結晶質半導体膜１０３ａにはｐ型の不純物領域１３２とチャネル形成領域１３１が形成され、結晶質半導体膜１０３ｂにはｎ型の低濃度不純物領域１２１、ｎ型の高濃度不純物領域１２０、チャネル形成領域１２２が形成され、結晶質半導体膜１０３ｃにはｎ型の低濃度不純物領域１２４、ｎ型の高濃度不純物領域１２３、チャネル形成領域１２５が形成され、結晶質半導体膜１０３ｄには第１のｎ型の不純物領域１２７、第２のｎ型の不純物領域１２６、チャネル形成領域１２８が形成され、結晶質半導体膜１０３ｅにはｎ型の不純物領域１２９、チャネル形成領域１３０が形成される。

次に、第２のゲート絶縁膜１０９と第２のゲート電極１１４ａ〜１１４ｂ、コントロールゲート電極１１４ｃ〜１１４ｄ、ゲート電極１１４ｅ、サイドウォール１１３ａ〜１１３ｄを覆うように、絶縁膜２０２を形成する。絶縁膜２０２は、プラズマＣＶＤ法やスパッタ法、ＳＯＧ法、液滴吐出法等又はその組み合わせにより、珪素の酸化物や珪素の窒化物等の無機材料、ポリイミド、ポリアミド、ベンゾシクロブテン、アクリル、エポキシ、シロキサン等の有機材料等により、単層又は積層で形成する。また、オキサゾール樹脂を用いることもでき、例えば感光性ポリベンゾオキサゾールなどを用いることができる。感光性ポリベンゾオキサゾールは、誘電率が低く（常温１ＭＨｚで誘電率２．９）、耐熱性が高く（示差熱天秤（ＴＧＡ）昇温５℃／ｍｉｎで熱分解温度５５０℃）、吸水率が低い（常温２４時間で０．３％）材料である。オキサゾール樹脂は、ポリイミドより低誘電率であるので、より層間絶縁膜として適している。

なお、絶縁膜２０２を形成する前、又は絶縁膜２０２を構成する膜のうちの１つ又は複数の薄膜を形成した後に、半導体膜の結晶性の回復や半導体膜に添加された不純物元素の活性化、半導体膜の水素化を目的とした加熱処理を行うとよい。加熱処理には、熱アニール、レーザアニール法又はＲＴＡ法などを適用するとよい。

次に、フォトリソグラフィ法により絶縁膜２０２、第１のゲート絶縁膜１０４ａ〜１０４ｅ、第２のゲート絶縁膜１０９をエッチングして、ｎ型の高濃度不純物領域１２０、１２３、１２６、１２９、ｐ型の不純物領域１３２を露出させるコンタクトホールを形成する。この際、第１のゲート電極１０５ａと第２のゲート電極１１４ａ、第１のゲート電極１０５ｂと第２のゲート電極１１４ｂが導通をとれるようにコンタクトホールを形成する。続いて、コンタクトホール上に導電膜を形成し、当該導電膜をパターン加工して、ソース配線又はドレイン配線として機能する導電膜１４０〜１４４を形成する。このとき、ロジック回路部の第１のゲート電極１０５ａと第２のゲート電極１１４ａ、第１のゲート電極１０５ｂと第２のゲート電極１１４ｂの導通をとり、それぞれ第１のゲート電極と第２のゲート電極をひとつのゲート電極としたＴＦＴを作製する。

導電膜１４０〜１４４は、プラズマＣＶＤ法やスパッタリング法により、チタン（Ｔｉ）、アルミニウム（Ａｌ）、ネオジウム（Ｎｄ）から選択された元素、又はこれらの元素を主成分とする合金材料若しくは化合物材料で、単層又は積層で形成する。アルミニウムを主成分とする合金材料とは、例えば、アルミニウムを主成分としニッケルを含む材料、又は、アルミニウムを主成分とし、ニッケルと、炭素と珪素の一方又は両方とを含む合金材料に相当する。導電膜１４０〜１４４は、例えば、バリア膜とアルミニウムシリコン（Ａｌ−Ｓｉ）膜とバリア膜の積層構造、バリア膜とアルミニウムシリコン（Ａｌ−Ｓｉ）膜と窒化チタン（ＴｉＮ）膜とバリア膜の積層構造を採用するとよい。

なお、バリア膜とは、チタン、チタンの窒化物、モリブデン、又はモリブデンの窒化物からなる薄膜に相当する。アルミニウムやアルミニウムシリコンは抵抗値が低く、安価であるため、導電膜１４０〜１４４を形成する材料として最適である。また、上層と下層のバリア膜を設けると、アルミニウムやアルミニウムシリコンのヒロックの発生を防止することができる。また、還元性の高い元素であるチタンからなるバリア膜を形成すると、結晶質半導体膜上に薄い自然酸化膜ができていたとしても、この自然酸化膜を還元し、結晶質半導体膜と良好なコンタクトをとることができる。

以上により、ロジック回路部に含まれるｐチャネル型ＴＦＴ２１０、ｎチャネル型ＴＦＴ２１１、半導体記録装置部に含まれる半導体記憶装置２１２、２１３、高耐圧ｎチャネル型ＴＦＴ２１４が完成する。

次に、絶縁膜２０２、導電膜１４０〜１４４を覆うように、絶縁層１４５を形成する。絶縁層１４５は、公知の手段（ＳＯＧ法、液滴吐出法等）を用いて、無機材料又は有機材料により、単層又は積層で形成する。また、絶縁層１４５は、好適には、０．７５μｍ〜３μｍの厚さで形成する。続いて、フォトリソグラフィ法により、絶縁層１４５をエッチングして、導電膜１４４を露出させるコンタクトホールを形成する。続いて、コンタクトホール上に導電膜を形成し、当該導電膜をパターン加工して、後の工程で形成される導電膜と接続させる配線１４６を形成する。

次に、配線１４６に接し、アンテナとして機能する導電膜１４７を形成する（図１５（Ｃ））。導電膜１４７は、プラズマＣＶＤ法、スパッタリング法、印刷法、液滴吐出法を用いて、導電性材料により形成する。好ましくは、導電膜１４７は、アルミニウム（Ａｌ）、銀（Ａｇ）、銅（Ｃｕ）チタン（Ｔｉ）、から選択された元素、又はこれらの元素を主成分とする合金材料若しくは化合物材料で、単層又は積層で形成する。具体的には、導電膜１４７は、スクリーン印刷法により、銀を含むペーストを用いて形成し、その後、５０〜３５０度の加熱処理を行って形成する。又は、スパッタリング法によりアルミニウム膜を形成し、当該アルミニウム膜をパターン加工することにより形成する。アルミニウム膜のパターン加工は、ウエットエッチング加工を用いるとよく、ウエットエッチング加工後は２００〜３００度の加熱処理を行うとよい。

次に、ロジック回路部、半導体記憶装置部、アンテナとして機能する導電膜１４７を覆うように、ＳＯＧ法、液滴吐出法等により、保護膜として機能する絶縁膜１５０を形成する（図１６（Ａ））。絶縁膜１５０は、ＤＬＣ（ダイヤモンドライクカーボン）などの炭素を含む膜、窒化珪素を含む膜、窒化酸化珪素を含む膜、又は有機材料により形成し、好ましくはエポキシ樹脂により形成する。

次に、下地膜として機能する絶縁膜１０２から半導体記憶装置、薄膜トランジスタ等を含む層２０３（以下、「層２０３」とも記す。）を基板１００から剥離する。ここでは、レーザー光（例えばＵＶ光）を照射することによって開口部１５１、１５２を形成後（図１６（Ｂ））、物理的な力を用いて基板１００から層２０３を剥離することができる（図１７（Ａ））。また、基板１００から層２０３を剥離する前に、開口部１５１、１５２にエッチング剤を導入して、剥離層１０１を除去してもよい。エッチング剤は、フッ化ハロゲンまたはハロゲン間化合物を含む気体又は液体を使用する。例えば、フッ化ハロゲンを含む気体として三フッ化塩素（ＣｌＦ_３）を使用する。そうすると、層２０３は、基板１００から剥離された状態となる。なお、剥離層１０１は、全て除去せず一部分を残存させてもよい。こうすることによって、エッチング剤の消費量を抑え剥離層の除去に要する処理時間を短縮することが可能となる。また、剥離層１０１の除去を行った後にも、基板１００上に層２０３を保持しておくことが可能となる。また、層２０３が剥離された基板１００は、コストの削減のために、再利用することが好ましい。

次に、層２０３の一方の面を、第１の基体２０４に接着させて、基板１００から完全に剥離する。続いて、層２０３の他方の面を、第２の基体２０５に接着させ、その後加熱処理と加圧処理の一方又は両方を行って、層２０３を、第１の基体２０４と第２の基体２０５により封止する（図１７（Ｂ））。第１の基体２０４と第２の基体２０５は、ポリプロピレン、ポリエステル、ビニル、ポリフッ化ビニル、塩化ビニルなどからなるフィルム、繊維質な材料からなる紙、基材フィルム（ポリエステル、ポリアミド、無機蒸着フィルム、紙類等）と接着性合成樹脂フィルム（アクリル系合成樹脂、エポキシ系合成樹脂等）との積層フィルムなどに相当する。

フィルムは、被処理体と加熱処理と加圧処理が行われるものであり、加熱処理と加圧処理を行う際には、フィルムの最表面に設けられた接着層か、又は最外層に設けられた層（接着層ではない）を加熱処理によって溶かし、加圧により接着する。また、第１の基体２０４と第２の基体２０５の表面には接着層が設けられていてもよいし、接着層が設けられていなくてもよい。接着層は、熱硬化樹脂、紫外線硬化樹脂、エポキシ樹脂系接着剤、樹脂添加剤等の接着剤を含む層に相当する。

以上の工程により、記憶素子部およびアンテナを有する半導体装置を作製することができる。本実施の形態の半導体装置は、非接触でデータのやりとりを行うことが可能である。また、上記工程により、可撓性を有する半導体装置を得ることができる。なお本実施形態は上記実施の形態と自由に組み合わせて行うことができる。

（実施形態６）
次に、非接触でデータのやりとりが可能である半導体装置の適用例に関して図面を参照して以下に説明する。なお、非接触でデータのやりとりが可能である半導体装置は利用の形態によっては、ＲＦＩＤ（ＲａｄｉｏＦｒｅｑｕｅｎｃｙＩｄｅｎｔｉｆｉｃａｔｉｏｎ）、ＩＤタグ、ＩＣタグ、ＩＣチップ、ＲＦタグ（ＲａｄｉｏＦｒｅｑｕｅｎｃｙ）、無線タグ、電子タグまたは無線チップともよばれる。

ＲＦＩＤ８０は、非接触でデータを交信する機能を有し、電源回路８１、クロック発生回路８２、データ復調回路８３、データ変調回路８４、他の回路を制御する制御回路８５、記憶回路８６およびアンテナ８７を有している（図１８（Ａ））。なお、記憶回路は１つに限定されず、複数であっても良く、ＳＲＡＭ、フラッシュメモリ、ＥＥＰＲＯＭ、ＲＯＭまたはＦｅＲＡＭ等や有機化合物層を記憶素子部に用いたものを用いることができる。

リーダ／ライタ８８から電波として送られてきた信号は、アンテナ８７において電磁誘導により交流の電気信号に変換される。電源回路８１では、交流の電気信号を用いて電源電圧を生成し、電源配線を用いて各回路へ電源電圧を供給する。クロック発生回路８２は、アンテナ８７から入力された交流信号を基に、各種クロック信号を生成し、制御回路８５に供給する。データ復調回路８３では、当該交流の電気信号を復調し、制御回路８５に供給する。制御回路８５では、入力された信号に従って各種演算処理を行う。記憶回路８６では、制御回路８５において用いられるプログラムやデータ等が記憶されている他、演算処理時の作業エリアとしても用いることができる。そして、制御回路８５からデータ変調回路８４にデータが送られ、データ変調回路８４から当該データに従ってアンテナ８７に負荷変調を加えることができる。リーダ／ライタ８８は、アンテナ８７に加えられた負荷変調を電波で受け取ることにより、結果的にデータを読み取ることが可能となる。

また、ＲＦＩＤは、各回路への電源電圧の供給を電源（バッテリー）を搭載せず電波により行うタイプとしてもよいし、電源（バッテリー）を搭載して電波と電源（バッテリー）により各回路に電源電圧を供給するタイプとしてもよい。

上記実施の形態で示した構成を用いることによって、折り曲げることが可能なＲＦＩＤを作製することが可能となるため、曲面を有する物体に貼り付けて設けることが可能となる。

次に、可撓性を有するＲＦＩＤの使用形態の一例について説明する。表示部３２１を含む携帯端末の側面には、リーダ／ライタ３２０が設けられ、品物３２２の側面にはＲＦＩＤ３２３が設けられる（図１８（Ｂ））。品物３２２が含むＲＦＩＤ３２３にリーダ／ライタ３２０をかざすと、表示部３２１に品物の原材料や原産地、生産工程ごとの検査結果や流通過程の履歴等、更に商品の説明等の商品に関する情報が表示される。また、商品３２６をベルトコンベアにより搬送する際に、リーダ／ライタ３２４と、商品３２６に設けられたＲＦＩＤ３２５を用いて、該商品３２６の検品を行うことができる（図１８（Ｃ））。このように、システムにＲＦＩＤを活用することで、情報の取得を簡単に行うことができ、高機能化と高付加価値化を実現する。また、上記実施の形態で示したように、曲面を有する物体に貼り付けた場合であっても、ＲＦＩＤに含まれるトランジスタ等の損傷を防止し、信頼性の高いＲＦＩＤを提供することが可能となる。

また、上述した以外にも可撓性を有するＲＦＩＤの用途は広範にわたり、非接触で対象物の履歴等の情報を明確にし、生産・管理等に役立てる商品であればどのようなものにも適用することができる。例えば、紙幣、硬貨、有価証券類、証書類、無記名債券類、包装用容器類、書籍類、記録媒体、身の回り品、乗物類、食品類、衣類、保健用品類、生活用品類、薬品類及び電子機器等に設けて使用することができる。これらの例に関して図１９を用いて説明する。

紙幣、硬貨とは、市場に流通する金銭であり、特定の地域で貨幣と同じように通用するもの（金券）、記念コイン等を含む。有価証券類とは、小切手、証券、約束手形等を指す（図１９（Ａ）参照）。証書類とは、運転免許証、住民票等を指す（図１９（Ｂ）参照）。無記名債券類とは、切手、おこめ券、各種ギフト券等を指す（図１９（Ｃ）参照）。包装用容器類とは、お弁当等の包装紙、ペットボトル等を指す（図１９（Ｄ）参照）。書籍類とは、書物、本等を指す（図１９（Ｅ）参照）。記録媒体とは、ＤＶＤソフト、ビデオテープ等を指す（図１９（Ｆ）参照）。乗物類とは、自転車等の車両、船舶等を指す（図１９（Ｇ）参照）。身の回り品とは、鞄、眼鏡等を指す（図１９（Ｈ）参照）。食品類とは、食料品、飲料等を指す。衣類とは、衣服、履物等を指す。保健用品類とは、医療器具、健康器具等を指す。生活用品類とは、家具、照明器具等を指す。薬品類とは、医薬品、農薬等を指す。電子機器とは、液晶表示装置、ＥＬ表示装置、テレビジョン装置（テレビ受像機、薄型テレビ受像機）、携帯電話機等を指す。

紙幣、硬貨、有価証券類、証書類、無記名債券類等にＲＦＩＤ２０００を設けることにより、偽造を防止することができる。また、包装用容器類、書籍類、記録媒体等、身の回り品、食品類、生活用品類、電子機器等にＲＦＩＤを設けることにより、検品システムやレンタル店のシステムなどの効率化を図ることができる。乗物類、保健用品類、薬品類等にＲＦＩＤを設けることにより、偽造や盗難の防止、薬品類ならば、薬の服用の間違いを防止することができる。ＲＦＩＤの設け方としては、物品の表面に貼ったり、物品に埋め込んだりして設ける。例えば、本ならば紙に埋め込んだり、有機樹脂からなるパッケージなら当該有機樹脂に埋め込んだりするとよい。可撓性を有するＲＦＩＤを用いることによって、紙等に設けた場合であっても、上記実施の形態で示した構造を有する半導体装置を用いてＲＦＩＤを設けることにより、当該ＲＦＩＤに含まれる素子の破損等を防止することができる。

このように、包装用容器類、記録媒体、身の回り品、食品類、衣類、生活用品類、電子機器等にＲＦＩＤを設けることにより、検品システムやレンタル店のシステムなどの効率化を図ることができる。また乗物類にＲＦＩＤを設けることにより、偽造や盗難を防止することができる。また、動物等の生き物に埋め込むことによって、個々の生き物の識別を容易に行うことができる。例えば、家畜等の生き物にセンサを備えたＲＦＩＤを埋め込むことによって、生まれた年や性別または種類等はもちろん現在の体温等の健康状態を容易に管理することが可能となる。

なお、本実施の形態は、上記実施の形態と自由に組み合わせて行うことができる。つまり、本実施の形態に示した構成と上記実施の形態に示した構成を自由に組み合わせたもの全てが本発明に含まれる。

（実施形態７）
本発明の半導体装置は公知のＮＯＲ型やＮＡＮＤ型の記憶装置に適用できる。

図２０（Ａ）は１セル内に１つの半導体記憶装置を有しているＮＯＲ型の記憶装置である。Ｗ１、Ｗ２、Ｗ３はワード線、Ｂ１、Ｂ２、Ｂ３はビット線を示している。そして各ビット線とアース線との間に本発明の半導体装置３００が設けられている。またワード線は半導体装置３００のコントロールゲート電極と電気的に接続されている。

図２０（Ｂ）は１セル内に選択用の薄膜トランジスタ及び半導体記憶装置を有しているＮＯＲ型の記憶装置である。Ｗ１、Ｗ２、Ｗ３はワード線、Ｂ１、Ｂ２、Ｂ３はビット線、Ｓ１、Ｓ２、Ｓ３は選択線を示している。そして各ビット線とアース線との間に本発明の半導体装置３００及び選択用の薄膜トランジスタ３０１が設けられている。

選択用の薄膜トランジスタ３０１のゲート電極は選択線と電気的に接続されている。また選択用の薄膜トランジスタ３０１はビット線と、本発明の半導体装置３００とを電気的に接続している。選択用の薄膜トランジスタ３０１の構造は特に制限されないが、例えば上記実施形態において示したものを用いることができる。

図２１、図２２はＮＡＮＤ型の記憶装置を示している。図２１は選択用のトランジスタが１つのもの、図２２は選択用のトランジスタが２つのものを示している。

図２１において、４０１は選択用の薄膜トランジスタであり、選択線Ｓ１がゲート電極と電気的に接続されている。また、選択用の薄膜トランジスタ４０１はＢ１（またはＢ２）で示されるビット線と、本発明の半導体装置４０２〜４０４とを電気的に接続している。選択用の薄膜トランジスタ４０１の構造は特に制限されないが、例えば上記実施形態において示したものを用いることができる。

半導体装置４０２〜４０４は直列に接続されている。その数は特に限定されるものではない。また最終段の半導体装置４０４の一方の端子は電源線等に電気的に接続されている。もちろん接地させてもよい。

また最終段の半導体装置４０４には選択用の薄膜トランジスタ４０５が接続させてもよい（図２２）。選択用の薄膜トランジスタ４０５の一方の端子は電源線等に電気的に接続されている。もちろん接地させてもよい。選択用の薄膜トランジスタ４０５のゲート電極は選択線Ｓ２と電気的に接続される。選択用の薄膜トランジスタ４０５の構造は４０１と同様に制限されない。

なお本発明の半導体装置はここで示したもの以外の構成の記憶装置にも適用可能であることは言うまでもない。

実施形態３で示した半導体装置の作製方法を用いて、実際にコントロールゲート電極を形成した例を図２３を用いて説明する。

なお、走査透過型電子顕微鏡（ＳＴＥＭ：ＳｃａｎｎｉｎｇＴｒａｎｓｍｉｓｓｉｏｎＥｌｅｃｔｒｏｎＭｉｃｒｏｓｃｏｐｙ）で観察した断面の写真の一例を図２３（Ａ）に示し、図２３（Ａ）で示した写真を模式的に図２３（Ｂ）で示す。なお、上記実施形態で示したものと同じものについては同じ符号を付す。

ここでは、ガラス基板１上に膜厚５０ｎｍの窒化酸化珪素膜と膜厚１００ｎｍの酸化窒化珪素膜の積層膜からなる下地絶縁膜２が形成され、下地絶縁膜２上にシリコンからなる半導体膜３が膜厚６０ｎｍで形成され、半導体膜３上に酸化窒化珪素膜からなる第１のゲート絶縁膜６が膜厚１０ｎｍで形成されている。第１のゲート絶縁膜６上には、タングステンからなるフローティングゲート電極７が膜厚２００ｎｍで形成され、フローティングゲート電極７を覆って酸化窒化珪素膜からなる第２のゲート絶縁膜８が膜厚６０ｎｍで形成されている。また、第２のゲート絶縁膜８上には膜厚３０ｎｍの窒化タンタルと膜厚１７０ｎｍのタングステンの積層膜からなるコントロールゲート電極９が形成され、コントロールゲート電極９の側面には酸化窒化珪素膜からなるサイドウォール１０が形成されている。また、コントロールゲート電極９及びサイドウォール１０の上部にはレジストマスク５３が除去されずに残っている。なお、導電性材料からなる層５００は、ＳＴＥＭで観察するためのサンプルを作製するために形成されている。なお、ここでは導電材料からなる層５００は、Ｐｔ（白金）を用いて形成した。

このような構成とすることによって、コントロールゲート電極とフローティングゲート電極との間でリークを発生させることなく、保持特性が良好な半導体装置を形成することが可能である。さらに本発明を用いることによって、パターン形成の際に位置ずれを起こすことがなく、自己整合的に所望の場所にコントロールゲート電極を形成することができる。

本発明の半導体装置を説明する図。本発明の半導体装置を説明する図。本発明の半導体装置を説明する図。本発明に係る半導体装置の作製工程を説明する図。本発明に係る半導体装置の作製工程を説明する図。高密度プラズマ処理装置を説明する図。本発明に係る半導体装置の作製工程を説明する図。本発明に係る半導体装置の作製工程を説明する図。従来の作製工程を説明する図。本発明に係る半導体装置の作製工程を説明する図。本発明に係る半導体装置の作製工程を説明する図。従来例を説明する図。ＩＤチップの作製工程を説明する図。ＩＤチップの作製工程を説明する図。ＩＤチップの作製工程を説明する図。ＩＤチップの作製工程を説明する図。ＩＤチップの作製工程を説明する図。ＩＤチップの適用例を示す図。ＩＤチップの適用例を示す図。ＮＯＲ型の記憶装置を説明する図。ＮＡＮＤ型の記憶装置を説明する図。ＮＡＮＤ型の記憶装置を説明する図。本発明に係る半導体装置の作製工程における断面写真及び断面図。

符号の説明

１基板
２絶縁膜
３半導体膜
４チャネル形成領域
５ソース領域又はドレイン領域
６第１のゲート絶縁膜
７フローティングゲート電極
７ａ第１のフローティングゲート電極
７ｂ第２のフローティングゲート電極
８第２のゲート絶縁膜
９コントロールゲート電極
１０サイドウォール
１１ソース電極又はドレイン電極
１２配線
１３絶縁膜
１４第２の不純物領域
１５第１の不純物領域
２１フローティングゲート電極のゲート長
２２コントロールゲート電極のゲート長
２３段差部分
２４コントロールゲート電極とソース領域及びドレイン領域の一方との重なった領域の長さ
２５コントロールゲート電極とソース領域及びドレイン領域の他方との重なった領域の長さ
２６コントロールゲート電極とソース領域及びドレイン領域の一方との重なった領域の面積
２７コントロールゲート電極とソース領域及びドレイン領域の他方との重なった領域の面積
２８第１のフローティングゲート電極のゲート長
２９第２のフローティングゲート電極のゲート長
３０第２の不純物領域
３１第３の不純物領域
３２第１の不純物領域
３３ソース領域及びドレイン領域
３４第２の不純物領域
４０半導体膜
４１レーザー光
４２結晶性シリコン膜
４３結晶化を助長する元素
４４バリア層
４５ゲッタリング層
４６導電膜
４７ｎ型又はｐ型の不純物
４９導電膜
５０絶縁膜
５３レジストマスク
５４上段部
５５下段部
５６サイドウォールのゲート長方向の長さ
５７フローティングゲート電極の端部からのゲート長方向の長さ
５９ｎ型又はｐ型の不純物
６１誘電体導波路
６２スロットアンテナ
６３誘電板
６４台
６５矢印方向
６６プラズマ発生領域
６７装置内部
７０レジストマスク
７２コントロールゲート電極とソース領域及びドレイン領域の一方との重なった領域の長さ
７３コントロールゲート電極とソース領域及びドレイン領域の他方との重なった領域の長さ
７４コントロールゲート電極
８０ＲＦＩＤ
８１電源回路
８２クロック発生回路
８３データ復調回路
８４データ変調回路
８５制御回路
８６記憶回路
８７アンテナ
８８リーダ／ライタ
９１第１の導電層
９１ａ第１の導電層
９２ａ第２の導電層
９２第２の導電層
９３マスク
９４第２の導電層
９５ｎ型又はｐ型の不純物
９６ｎ型又はｐ型の不純物
１００基板
１０１剥離層
１０２絶縁膜
１０３半導体膜
１０３ａ半導体膜
１０３ｂ半導体膜
１０３ｃ半導体膜
１０３ｄ半導体膜
１０３ｅ半導体膜
１０４ａ第１のゲート絶縁膜
１０４ｂ第１のゲート絶縁膜
１０４ｃ第１のゲート絶縁膜
１０４ｄ第１のゲート絶縁膜
１０４ｅ第１のゲート絶縁膜
１０５ａ第１のゲート電極
１０５ｂ第１のゲート電極
１０５ｃフローティングゲート電極
１０５ｄフローティングゲート電極
１０６ｎ型の不純物
１０７ｂｎ型の不純物領域
１０７ｃｎ型の不純物領域
１０７ｄｎ型の不純物領域
１０８レジストマスク
１０９第２のゲート絶縁膜
１１０導電膜
１１１層
１１２レジストマスク
１１３サイドウォール
１１３ａサイドウォール
１１３ｂサイドウォール
１１３ｃサイドウォール
１１３ｄサイドウォール
１１４ａ第２のゲート電極
１１４ｂ第２のゲート電極
１１４ｃコントロールゲート電極
１１４ｄコントロールゲート電極
１１４ｅゲート電極
１１５ｐ型の不純物
１１６レジストマスク
１１７ｐ型の不純物領域
１１８ｎ型の不純物
１１９レジストマスク
１２０ｎ型の高濃度不純物領域
１２１ｎ型の低濃度不純物領域
１２２チャネル形成領域
１２３ｎ型の高濃度不純物領域
１２４ｎ型の低濃度不純物領域
１２５チャネル形成領域
１２６第２のｎ型の不純物領域
１２７第１のｎ型の不純物領域
１２８チャネル形成領域
１２９ｎ型の不純物領域
１３０チャネル形成領域
１３１チャネル形成領域
１３２ｐ型の不純物領域
１４０導電膜
１４１導電膜
１４２導電膜
１４３導電膜
１４４導電膜
１４５絶縁層
１４６配線
１４７導電膜
１５０絶縁膜
１５１開口部
１５２開口部
２０１ａチャネル形成領域
２０１ｂチャネル形成領域
２０１ｃチャネル形成領域
２０１ｄチャネル形成領域
２０２絶縁膜
２０３層
２０４第１の基体
２０５第２の基体
２１０ｐチャネル型ＴＦＴ
２１１ｎチャネル型ＴＦＴ
２１２半導体記憶装置
２１３半導体記憶装置
２１４高耐圧ｎチャネル型ＴＦＴ
３００半導体装置
３０１選択用の薄膜トランジスタ
３２０リーダ／ライタ
３２１表示部
３２２品物
３２３ＲＦＩＤ
３２４リーダ／ライタ
３２５ＲＦＩＤ
３２６商品
４０１選択用の薄膜トランジスタ
４０２半導体装置
４０３半導体装置
４０４半導体装置
４０５選択用の薄膜トランジスタ
５００層
１０００基板
１００２絶縁膜
１００３半導体層
１００３ａチャネル形成領域
１００３ｂソース領域及びドレイン領域
１００４トンネル絶縁膜
１００４ａ絶縁膜
１００５フローティングゲート電極
１００５ａフローティングゲート用層
１００６絶縁膜
１００６ａ絶縁膜
１００７コントロールゲート電極
１００７ａコントロールゲート用層
１００８レジストマスク
２０００ＲＦＩＤ

Claims

基板上の第１乃至第５の半導体領域と、
前記第１乃至前記第５の半導体領域上の第１のゲート絶縁膜と、
前記第１のゲート絶縁膜上のフローティングゲート電極と、
前記第１のゲート絶縁膜及び前記フローティングゲート電極を覆う第２のゲート絶縁膜と、
前記第２のゲート絶縁膜を介して、前記フローティングゲート電極の上面および側面を覆うコントロールゲート電極と、
前記コントロールゲート電極上のサイドウォールと、
を有し、
前記第２乃至前記第４の半導体領域は、前記第１の半導体領域と前記第５の半導体領域の間に設けられ、
前記第３の半導体領域は、前記第２の半導体領域と前記第４の半導体領域の間に設けられ、
前記フローティングゲート電極は、前記第１のゲート絶縁膜を介して前記第３の半導体領域と重なり、
前記コントロールゲート電極は、前記第１のゲート絶縁膜及び前記第２のゲート絶縁膜を介して前記第１乃至前記第５の半導体領域と重なり、
前記サイドウォールは、前記第１のゲート絶縁膜、前記第２のゲート絶縁膜、及び前記コントロールゲート電極を介して前記第１及び前記第５の半導体領域と重なり、
前記第３の半導体領域はチャネル形成領域であり、
前記第１、前記第２、前記第４、及び前記第５の半導体領域には不純物が含まれ、
前記第１及び前記第２の半導体領域のゲート長方向の長さと、前記第４及び前記第５の半導体領域のゲート長方向の長さとは、同じ又は概略同じであることを特徴とする半導体装置。
請求項１において、
前記第１及び前記第２の半導体領域の面積と、前記第４及び前記第５の半導体領域の面積とは、同じ又は概略同じであることを特徴とする半導体装置。
基板上の第１乃至第７の半導体領域と、
前記第１乃至前記第７の半導体領域上の第１のゲート絶縁膜と、
前記第１のゲート絶縁膜上のフローティングゲート電極と、
前記第１のゲート絶縁膜及び前記フローティングゲート電極を覆う第２のゲート絶縁膜と、
前記第２のゲート絶縁膜を介して、前記フローティングゲート電極の上面および側面を覆うコントロールゲート電極と、
前記コントロールゲート電極上のサイドウォールと、
を有し、
前記フローティング電極は、第１の導電層と前記第１の導電層上の第２の導電層とを有し、
前記第１の導電層のゲート長は前記第２の導電層より長く、
前記第２乃至前記第４、前記第６、及び前記第７の半導体領域は、前記第１の半導体領域と前記第５の半導体領域の間に設けられ、
前記第３、前記第６、及び前記第７の半導体領域は、前記第２の半導体領域と前記第４の半導体領域の間に設けられ、
前記第３の半導体領域は、前記第６の半導体領域と前記第７の半導体領域の間に設けられ、
前記第１の導電層は、前記第１のゲート絶縁膜を介して前記第３、前記第６、及び前記第７の半導体領域と重なり、
前記第２の導電層は、前記第１のゲート絶縁膜及び前記第１の導電層を介して前記第３の半導体領域と重なり、
前記コントロールゲート電極は、前記第１のゲート絶縁膜及び前記第２のゲート絶縁膜を介して前記第１乃至前記第７の半導体領域と重なり、
前記サイドウォールは、前記第１のゲート絶縁膜、前記第２のゲート絶縁膜、及び前記コントロールゲート電極を介して前記第１及び前記第５の半導体領域と重なり、
前記第３の半導体領域はチャネル形成領域であり、
前記第１、前記第２、前記第４乃至前記第７の半導体領域には不純物が含まれ、
前記第１、前記第２、及び前記第６の半導体領域のゲート長方向の長さと、前記第４、前記第５、及び前記第７の半導体領域の長さとは、同じ又は概略同じであることを特徴とする半導体装置。
請求項３において、
前記第１、前記第２、及び前記第６の半導体領域の面積と、前記第４、前記第５、前記第７の半導体領域の面積とは、同じ又は概略同じであることを特徴とする半導体装置。
請求項３又は４において、
前記第１及び前記第２の半導体領域のゲート長方向の長さと、前記第４及び前記第５の半導体領域の長さとは、同じ又は概略同じであることを特徴とする半導体装置。
請求項３乃至５のいずれか一において、
前記第１及び前記第２の半導体領域の面積と、前記第４及び前記第５の半導体領域の面積とは、同じ又は概略同じであることを特徴とする半導体装置。
基板上に半導体膜を形成し、
前記半導体膜上に第１のゲート絶縁膜を形成し、
前記第１のゲート絶縁膜上に、前記半導体膜と重なるフローティングゲート電極を形成し、
前記第１のゲート絶縁膜及び前記フローティングゲート電極を覆って第２のゲート絶縁膜を形成し、
前記第２のゲート絶縁膜上に導電膜を形成し、
前記導電膜上に絶縁膜を形成し、
前記絶縁膜を異方性エッチングすることにより、前記導電膜上にサイドウォールを形成し、
前記導電膜上にマスクを形成し、
前記サイドウォール及び前記マスクをマスクとして、前記導電膜をエッチングしてコントロールゲート電極を形成し、
前記半導体膜は、第１乃至第５の半導体領域を有し、
前記第２乃至前記第４の半導体領域は、前記第１の半導体領域と前記第５の半導体領域の間に設けられ、
前記第３の半導体領域は、前記第２の半導体領域と前記第４の半導体領域の間に設けられ、
前記フローティングゲート電極は、前記第１のゲート絶縁膜を介して前記第３の半導体領域と重なり、
前記コントロールゲート電極は、前記第１のゲート絶縁膜及び前記第２のゲート絶縁膜を介して前記第１乃至前記第５の半導体領域と重なり、
前記サイドウォールは、前記第１のゲート絶縁膜、前記第２のゲート絶縁膜、及び前記コントロールゲート電極を介して前記第１及び前記第５の半導体領域と重なることを特徴とする半導体装置の作製方法。
請求項７において、
前記マスクは、前記サイドウォール上及び前記サイドウォールの間に位置する前記導電膜上に形成されることを特徴とする半導体装置の作製方法。
請求項７又は８において、
前記フローティングゲート電極をマスクとしてｎ型又はｐ型の不純物を前記半導体膜に添加する工程と、前記コントロールゲート電極をマスクとして、前記ｎ型又はｐ型の不純物と同じ導電型の不純物を前記半導体膜に添加する工程と、によって、前記半導体膜にチャネル形成領域、一対の第１の不純物領域、及び一対の第２の不純物領域を形成し、
前記チャネル形成領域は前記第３の半導体領域に形成され、
前記一対の第２の不純物領域の一方は、前記第１及び前記第２の半導体領域に形成され、
前記一対の第２の不純物領域の他方は、前記第４及び前記第５の半導体領域に形成され、
前記一対の第１の不純物領域は、前記第１のゲート絶縁膜及び前記第２のゲート絶縁膜を介して前記コントロールゲート電極と重ならない領域に形成されることを特徴とする半導体装置の作製方法。
請求項９において、
前記第１及び前記第２の半導体領域のゲート長方向の長さと、前記第４及び前記第５の半導体領域のゲート長方向の長さとは、同じ又は概略同じであることを特徴とする半導体装置の作製方法。
請求項９において、
前記第１及び前記第２の半導体領域の面積と、前記第４及び前記第５の半導体
領域の面積とは、同じ又は概略同じであることを特徴とする半導体装置の作製方法。
基板上に半導体膜を形成し、
前記半導体膜上に第１のゲート絶縁膜を形成し、
前記第１のゲート絶縁膜上に、前記半導体膜と重なる第１の導電膜を形成し、
前記第１の導電膜上に第２の導電膜を形成し、
前記第２の導電膜上に第１のマスクを形成し、
前記第１のマスクを用いてエッチングを行うことにより、第１の導電層及び前記第１の導電層上の第２の導電層を形成し、
前記第２の導電層をエッチングし、前記第１の導電層上に第３の導電層を形成することにより、前記第１の導電層及び前記第１の導電層上の前記第３の導電層を有するフローティング電極を形成し、
前記第１のゲート絶縁膜及び前記フローティングゲート電極を覆って第２のゲート絶縁膜を形成し、
前記第２のゲート絶縁膜上に第４の導電膜を形成し、
前記第４の導電膜上に絶縁膜を形成し、
前記絶縁膜を異方性エッチングすることにより、前記第４の導電膜上にサイドウォールを形成し、
前記第４の導電膜上に第２のマスクを形成し、
前記サイドウォール及び前記第２のマスクをマスクとして前記第４の導電膜をエッチングすることにより、コントロールゲート電極を形成し、
前記第１の導電層のゲート長は前記第３の導電層より長く、
前記半導体膜は、第１乃至第７の半導体領域を有し、
前記第２乃至前記第４、前記第６、及び前記第７の半導体領域は、前記第１の半導体領域と前記第５の半導体領域の間に設けられ、
前記第３、前記第６、及び前記第７の半導体領域は、前記第２の半導体領域と前記第４の半導体領域の間に設けられ、
前記第３の半導体領域は、前記第６の半導体領域と前記第７の半導体領域の間に設けられ、
前記第１の導電層は、前記第１のゲート絶縁膜を介して前記第３、前記第６、及び前記第７の半導体領域と重なり、
前記第３の導電層は、前記第１のゲート絶縁膜及び前記第１の導電層を介して前記第３の半導体領域と重なり、
前記コントロールゲート電極は、前記第１のゲート絶縁膜及び前記第２のゲート絶縁膜を介して前記第１乃至前記第７の半導体領域と重なり、
前記サイドウォールは、前記第１のゲート絶縁膜、前記第２のゲート絶縁膜、及び前記コントロールゲート電極を介して前記第１及び前記第５の半導体領域と重なることを特徴とする半導体装置の作製方法。
請求項１２において、
前記第２のマスクは、前記サイドウォール上及び前記サイドウォールの間に位置する前記導電膜上に形成されることを特徴とする半導体装置の作製方法。
請求項１２又は１３において、
前記フローティングゲート電極をマスクとしてｎ型又はｐ型の不純物を前記半導体膜に添加して、前記半導体膜に一対の第１の不純物領域、一対の第２の不純物領域、及びチャネル形成領域を形成し、
前記一対の第１の不純物領域の間に前記一対の第２の不純物領域及び前記チャネル形成領域が形成され、
前記一対の第２の不純物領域の間に前記チャネル形成領域が形成され、
前記チャネル形成領域は前記第３の半導体領域に形成され、
前記一対の第２の不純物領域の一方は、前記第６の半導体領域に形成され、
前記一対の第２の不純物領域の他方は、前記第７の半導体領域に形成され、
前記一対の第１の不純物領域は、前記第１のゲート絶縁膜及び前記第２のゲート絶縁膜を介して前記コントロールゲート電極と重ならない領域に形成されることを特徴とする半導体装置の作製方法。
請求項１４において、
前記第６の半導体領域のゲート長方向の長さと、前記第７の半導体領域のゲート長方向の長さとは、同じ又は概略同じであることを特徴とする半導体装置の作製方法。
請求項１４において、
前記第６の半導体領域の面積と、前記第７の半導体領域の面積とは、同じ又は概略同じであることを特徴とする半導体装置の作製方法。
請求項１２又は１３において、
前記フローティングゲート電極をマスクとしてｎ型又はｐ型の不純物を前記半導体膜に添加する工程と、前記コントロールゲート電極をマスクとして、前記ｎ型又はｐ型の不純物と同じ導電型の不純物を前記半導体膜に添加する工程と、によって、前記半導体膜にチャネル形成領域、一対の第１の不純物領域、一対の第２の不純物領域、及び一対の第３の不純物領域を形成し、
前記一対の第１の不純物領域の間に、前記チャネル形成領域、前記一対の第２の不純物領域、及び前記第３の不純物領域が形成され、
前記一対の第３の不純物領域の間に、前記チャネル形成領域及び前記一対の第２の不純物領域が形成され、
前記一対の第２の不純物領域の間に、前記チャネル形成領域が形成され、
前記チャネル形成領域は、前記第３の半導体領域に形成され、
前記一対の第２の不純物領域の一方は、前記第６の半導体領域に形成され、
前記一対の第２の不純物領域の他方は、前記第７の半導体領域に形成され、
前記一対の第３の不純物領域の一方は、前記第１及び前記第２の半導体領域に形成され、
前記一対の第３の不純物領域の他方は、前記第４及び前記第５の半導体領域に形成され、
前記一対の第１の不純物領域は、前記第１のゲート絶縁膜及び前記第２のゲート絶縁膜を介して前記コントロールゲート電極と重ならない領域に形成されることを特徴とする半導体装置の作製方法。
請求項１７において、
前記第１、前記第２、及び前記第６の半導体領域のゲート長方向の長さと、前記第４、前記第５、前記第７の半導体領域のゲート長方向の長さとは、同じ又は概略同じであることを特徴とする半導体装置の作製方法。
請求項１７において、
前記第１、前記第２、及び前記第６の半導体領域の面積と、前記第４、前記第５、前記第７の半導体領域の面積とは、同じ又は概略同じであることを特徴とする半導体装置の作製方法。