JPH03220729A - 電界効果型トランジスタの製造方法 - Google Patents
電界効果型トランジスタの製造方法Info
- Publication number
- JPH03220729A JPH03220729A JP2016839A JP1683990A JPH03220729A JP H03220729 A JPH03220729 A JP H03220729A JP 2016839 A JP2016839 A JP 2016839A JP 1683990 A JP1683990 A JP 1683990A JP H03220729 A JPH03220729 A JP H03220729A
- Authority
- JP
- Japan
- Prior art keywords
- polysilicon
- film
- diffusion layer
- polysilicon film
- thin
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000004519 manufacturing process Methods 0.000 title claims description 11
- 230000005669 field effect Effects 0.000 title claims description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 71
- 229920005591 polysilicon Polymers 0.000 claims abstract description 71
- 238000005530 etching Methods 0.000 claims description 7
- 238000000034 method Methods 0.000 claims description 6
- 239000012535 impurity Substances 0.000 claims description 4
- 239000000758 substrate Substances 0.000 claims description 4
- 238000001312 dry etching Methods 0.000 claims description 2
- 239000004065 semiconductor Substances 0.000 claims 1
- 238000009792 diffusion process Methods 0.000 abstract description 24
- 150000002500 ions Chemical class 0.000 abstract description 3
- 239000006185 dispersion Substances 0.000 abstract 3
- 238000010276 construction Methods 0.000 abstract 1
- 238000002513 implantation Methods 0.000 abstract 1
- 238000005468 ion implantation Methods 0.000 description 11
- 229920002120 photoresistant polymer Polymers 0.000 description 6
- 125000004437 phosphorous atom Chemical group 0.000 description 4
- 229910052698 phosphorus Inorganic materials 0.000 description 4
- 238000001020 plasma etching Methods 0.000 description 4
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 3
- 230000001133 acceleration Effects 0.000 description 3
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical group [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 239000011574 phosphorus Substances 0.000 description 3
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 3
- 229910021342 tungsten silicide Inorganic materials 0.000 description 3
- 238000001039 wet etching Methods 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000003292 glue Substances 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/6656—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using multiple spacer layers, e.g. multiple sidewall spacers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
- H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
- H01L29/7836—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with a significant overlap between the lightly doped extension and the gate electrode
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S148/00—Metal treatment
- Y10S148/082—Ion implantation FETs/COMs
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は電界効果型トランジスタの製造方法に関し、特
にＬＤＤ構造のＭＯＳ）ランジスタの製造方法に関する
。
にＬＤＤ構造のＭＯＳ）ランジスタの製造方法に関する
。
従来、Ｌ Ｄ Ｄ ｍ造を有するＭ ＯＳ １−ランジ
スタは、トランジスタの高性能化、高信頼性に大きな効
果があるといわれている。Ｌ Ｄ Ｄ構造のトランジス
タとして、最近、チャウ・コン・ハン他（Ｔｉａｏ−ｙ
ｕａｎ Ｈｕａｎｇ ｅｔ ａｌ、 ）により１９８６
年発行の゛′インターナショナル エレクトロン デバ
イス ミーチティング テクニカル ダイジェスト”
（Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｅｌｅｃｔｒｏｎ Ｄ
ｅｖｉｃｅｓ Ｍｅｅｔｉｎｇ Ｔｅｃｈｎｉｃａｌ
Ｄｉｇｅｓｔ） ７４２頁に「逆Ｔ字型のゲート電極構
造を有する新サブミクロンＬ Ｄ Ｄ Ｉ−ランジスタ
Ｊ （Ａ Ｎ０ＶＥＬ ＳＵＢＭＩＣＲＯＮ ＬＤＤ
ＴＲＡＮＳＩＳＴＯＲＩＩＩＩＴＨＩＮＶＥＲ８Ｒ−
Ｔ ＧＡＴＥ ５ＴＲＵＣＴＵＲＥ）として提案された
。
スタは、トランジスタの高性能化、高信頼性に大きな効
果があるといわれている。Ｌ Ｄ Ｄ構造のトランジス
タとして、最近、チャウ・コン・ハン他（Ｔｉａｏ−ｙ
ｕａｎ Ｈｕａｎｇ ｅｔ ａｌ、 ）により１９８６
年発行の゛′インターナショナル エレクトロン デバ
イス ミーチティング テクニカル ダイジェスト”
（Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｅｌｅｃｔｒｏｎ Ｄ
ｅｖｉｃｅｓ Ｍｅｅｔｉｎｇ Ｔｅｃｈｎｉｃａｌ
Ｄｉｇｅｓｔ） ７４２頁に「逆Ｔ字型のゲート電極構
造を有する新サブミクロンＬ Ｄ Ｄ Ｉ−ランジスタ
Ｊ （Ａ Ｎ０ＶＥＬ ＳＵＢＭＩＣＲＯＮ ＬＤＤ
ＴＲＡＮＳＩＳＴＯＲＩＩＩＩＴＨＩＮＶＥＲ８Ｒ−
Ｔ ＧＡＴＥ ５ＴＲＵＣＴＵＲＥ）として提案された
。
第４図（ａ）〜（ｆ）を用いて上述の逆Ｔ字型ＭＯ８Ｉ
−ランジスタの製造方法を説明する。
−ランジスタの製造方法を説明する。
まず、第４図（ａ＞に示すように、Ｐ型基板１上にゲー
ト酸化膜２を形成した後、ポリシリコン膜３を堆積し、
ポリシリコン膜３の表面に第１の酸化膜１３を形成し、
フォトレジスト膜４を形成する。
ト酸化膜２を形成した後、ポリシリコン膜３を堆積し、
ポリシリコン膜３の表面に第１の酸化膜１３を形成し、
フォトレジスト膜４を形成する。
次に、第４図（ｂ）に示すように、フォトレジスト膜４
をマスクにしてポリシリコン膜３をエツチングし、薄い
ポリシリコン膜７が残るようにする。それと同時に、ポ
リシリコンゲート電極５を形成する。
をマスクにしてポリシリコン膜３をエツチングし、薄い
ポリシリコン膜７が残るようにする。それと同時に、ポ
リシリコンゲート電極５を形成する。
続いて、第４図（ｃ）に示すように、Ｎ−拡散層６を形
成するために薄いポリシリコン膜７を通してりん原子に
より加速エネルギー１００ｋｅＶ３Ｘ１０”ｃｍ−２程
度のイオン注入を行なう。
成するために薄いポリシリコン膜７を通してりん原子に
より加速エネルギー１００ｋｅＶ３Ｘ１０”ｃｍ−２程
度のイオン注入を行なう。
次に、第４図（ｄ）に示すように、全面にサイドウオー
ル用の厚い酸化膜１５を成長する。
ル用の厚い酸化膜１５を成長する。
続いて、第４図（ｅ）に示ずように、異方性ドライエッ
チを用いてエッチバックすることにより、サイドウオー
ル酸化膜１６を形成する。
チを用いてエッチバックすることにより、サイドウオー
ル酸化膜１６を形成する。
最後に、第４図（ｆ）に示すように、Ｎ＋拡散層１１を
形成するためにひ素原子により加速エネルギー７０ｋｅ
Ｖ、５Ｘ１０１５ｃｍ−２程度のイオン注入を行ない、
逆Ｔ字型Ｍ ＯＳ ＋−ランジスタを形成する。
形成するためにひ素原子により加速エネルギー７０ｋｅ
Ｖ、５Ｘ１０１５ｃｍ−２程度のイオン注入を行ない、
逆Ｔ字型Ｍ ＯＳ ＋−ランジスタを形成する。
上述の従来の逆Ｔ字型ＭＯ３＋−ランジスタの製造方法
では、薄いポリシリコン膜７をポリシリコン電極５のエ
ツチング後に均一に残すことが困難なため、Ｎ−拡散層
６の濃度、形状（縦および横方法の拡散層の深さ〉がば
らつき、Ｍ ＯＳ ＋−ランシスタの特性が大きくばら
つくという欠点がある。
では、薄いポリシリコン膜７をポリシリコン電極５のエ
ツチング後に均一に残すことが困難なため、Ｎ−拡散層
６の濃度、形状（縦および横方法の拡散層の深さ〉がば
らつき、Ｍ ＯＳ ＋−ランシスタの特性が大きくばら
つくという欠点がある。
本発明の電界効果型トランジスタの製造方法は、ポリシ
リコンゲート電極を形成した後、このポリシリコンゲー
ト電極をマスクにしたイオン注入によりＮ″′拡散層を
形成する工程と、薄いポリシリコン膜、薄い酸化膜、厚
いポリシリコン膜を順次形成する工程と、厚いポリシリ
コン膜をエッチバックしてサイドウオールを形成する工
程と、イオン注入によりＮ＋拡散層を形成する工程と、
サイドウオールを除去する工程とを有している。
リコンゲート電極を形成した後、このポリシリコンゲー
ト電極をマスクにしたイオン注入によりＮ″′拡散層を
形成する工程と、薄いポリシリコン膜、薄い酸化膜、厚
いポリシリコン膜を順次形成する工程と、厚いポリシリ
コン膜をエッチバックしてサイドウオールを形成する工
程と、イオン注入によりＮ＋拡散層を形成する工程と、
サイドウオールを除去する工程とを有している。
次に本発明について図面を参照して説明する。
第１図（ａ、 ）〜（ｆ＞は本発明の第１の実施例の縦
断面図である。
断面図である。
まず、第１図（ａ＞に示すように、Ｐ型基板１上に１５
ｎｍのグー１〜酸化膜２を形成し、りんを拡散した３０
０ｎｍ厚のポリシリコン膜３を堆積し、フォトレジスト
膜４を形成する。
ｎｍのグー１〜酸化膜２を形成し、りんを拡散した３０
０ｎｍ厚のポリシリコン膜３を堆積し、フォトレジスト
膜４を形成する。
次に、第１図（ｂ）に示すように、フォトレジスト膜４
をマスクにポリシリコン膜３を異方性プラズマエ・ソチ
ングしてポリシリコンゲート電極５を形成する。続いて
、不純物濃度ＩＱ１７〜１０２１０２Ｏ’程度のＮ−拡
散層６を形成するために、ポリシリコフケ−１−電極５
をマスクにしてりん原子を加速エネルギー５０ ｋ ｅ
Ｖで５ Ｘ １０１２ｃ ｍ’−２のイオン注入を行
なう。
をマスクにポリシリコン膜３を異方性プラズマエ・ソチ
ングしてポリシリコンゲート電極５を形成する。続いて
、不純物濃度ＩＱ１７〜１０２１０２Ｏ’程度のＮ−拡
散層６を形成するために、ポリシリコフケ−１−電極５
をマスクにしてりん原子を加速エネルギー５０ ｋ ｅ
Ｖで５ Ｘ １０１２ｃ ｍ’−２のイオン注入を行
なう。
続いて、第１図（ｃ）に示すように、りんをドープした
１１００ｎ厚の薄いポリシリコン膜７１０ｎｍの薄い酸
化膜８，３００ｎｍ厚の厚いポリシリコン膜９を順次形
成する。
１１００ｎ厚の薄いポリシリコン膜７１０ｎｍの薄い酸
化膜８，３００ｎｍ厚の厚いポリシリコン膜９を順次形
成する。
次に、第１図（ｄ）に示すように、異方性プラズマエッ
チにより厚いポリシリコン膜９をエッチバックすること
により、ポリシリコアゲ−１〜電極５の側壁にサイドウ
オールポリシリコン１０を形成する。
チにより厚いポリシリコン膜９をエッチバックすること
により、ポリシリコアゲ−１〜電極５の側壁にサイドウ
オールポリシリコン１０を形成する。
さらに、第１図（ｅ）に示すように、薄い酸化膜８と薄
いポリシリコンＩＩ！Ｊ７とを、サイドウオールポリシ
リコン１０をマスクにして除去する、この際、サイドウ
オールポリシリコン１０もわずかにエツチングされるが
、全体の形状にはほとんど影響を与えない。
いポリシリコンＩＩ！Ｊ７とを、サイドウオールポリシ
リコン１０をマスクにして除去する、この際、サイドウ
オールポリシリコン１０もわずかにエツチングされるが
、全体の形状にはほとんど影響を与えない。
これは、厚いポリシリコン膜９をエッチバックスル工程
で、薄い酸化膜８と薄いポリシリコン膜７までをエッチ
バックしても、同様の形状が実現一 でき、またその方が、サイドウオール形状を安定化する
ことができる。
で、薄い酸化膜８と薄いポリシリコン膜７までをエッチ
バックしても、同様の形状が実現一 でき、またその方が、サイドウオール形状を安定化する
ことができる。
続いて、ひ素原子を加速エネルギー７０ｋｅＶ、ドース
量５Ｘ１０１５ｃｍ−２でイオン注入することにより、
Ｎ＋拡散層１１を形成する。
量５Ｘ１０１５ｃｍ−２でイオン注入することにより、
Ｎ＋拡散層１１を形成する。
最後に、第１図（ｆ）に示すように、サイドウオールポ
リシリコン１０を残しておくとこれがフローティングゲ
ートとして機能するため、これをウェットエッチで除去
する。
リシリコン１０を残しておくとこれがフローティングゲ
ートとして機能するため、これをウェットエッチで除去
する。
この際にも、ポリシリコンゲート電極５がわずかに薄く
なり、薄いポリシリコン膜７もわずかにサイドエッチさ
れるが、すでに所望の拡散層は形成された後であり、ま
た、薄いポリシリコン膜７は膜厚も薄いので特性に影響
を与えない。
なり、薄いポリシリコン膜７もわずかにサイドエッチさ
れるが、すでに所望の拡散層は形成された後であり、ま
た、薄いポリシリコン膜７は膜厚も薄いので特性に影響
を与えない。
なお、本実施例における薄いポリシリコン膜の代りにポ
リサイド構造の膜でもよく、また、薄い酸化膜は薄いポ
リシリコン膜の表面を８００℃、ｄｒｙ０２で酸化する
ことにより形成してもよい また、第１図に示したＮ−拡散層６を浅くすることがで
きる。例えば、りん原子を加速エネルギー ４０ ｋ
ｅ Ｖで５Ｘ１０”ｃｍ−２程度イオン注入することに
より、第２図に示すように、浅いＮ拡散層６を形成する
ことができる。
リサイド構造の膜でもよく、また、薄い酸化膜は薄いポ
リシリコン膜の表面を８００℃、ｄｒｙ０２で酸化する
ことにより形成してもよい また、第１図に示したＮ−拡散層６を浅くすることがで
きる。例えば、りん原子を加速エネルギー ４０ ｋ
ｅ Ｖで５Ｘ１０”ｃｍ−２程度イオン注入することに
より、第２図に示すように、浅いＮ拡散層６を形成する
ことができる。
第３図（ａ）〜（ｆ）は本発明の第２の実施例の縦断面
図である。本実施例は、第１の実施例におけるポリシリ
コン電極に代えてポリサイド電極の場合であり、本実施
例と第１の実施例の製造方法の主な違いはＮ＋拡散層の
形成方法にある。
図である。本実施例は、第１の実施例におけるポリシリ
コン電極に代えてポリサイド電極の場合であり、本実施
例と第１の実施例の製造方法の主な違いはＮ＋拡散層の
形成方法にある。
まず、第３図（ａ）に示すように、Ｐ型基板１上に１５
ｎｍのゲート酸化膜２を形成し、りんを拡散したポリシ
リコン膜３．タングステンシリサイド層１２．第１の酸
化膜１３を順次堆積し、フォトレジスト膜４を形成する
。
ｎｍのゲート酸化膜２を形成し、りんを拡散したポリシ
リコン膜３．タングステンシリサイド層１２．第１の酸
化膜１３を順次堆積し、フォトレジスト膜４を形成する
。
次に、第３図（ｂ）に示すように、フォトレジスト膜４
をマスクに第１の酸化膜１３．タングステンシリサイド
層１２．ポリシリコン膜３を順次異方性プラズマエッチ
により除去し、タングステンシリサイド層１２．ポリシ
リコン膜３からなるポリサイドゲート電極１４を形成す
る。
をマスクに第１の酸化膜１３．タングステンシリサイド
層１２．ポリシリコン膜３を順次異方性プラズマエッチ
により除去し、タングステンシリサイド層１２．ポリシ
リコン膜３からなるポリサイドゲート電極１４を形成す
る。
続いて 不純物濃度１０”〜１０”ｃｍ−’程度のＮ−
拡散層６を形成するために、ポリサイトゲ−Ｉ〜電極１
４をマスクにしてりん原子を加速エネルギー５０ｋｅＶ
で５Ｘ１０１２ｃｍ−”のイオン注入を行なう。
拡散層６を形成するために、ポリサイトゲ−Ｉ〜電極１
４をマスクにしてりん原子を加速エネルギー５０ｋｅＶ
で５Ｘ１０１２ｃｍ−”のイオン注入を行なう。
次に、第３図（ｃ）に示すように、りんをドープした１
００ ｎ ｍ厚の薄いポリシリコン膜７゜］、 Ｏｎ
ｍの薄い酸化膜８，３００ｎｍ厚の厚いポリシリコン
膜９を順次形成する。
００ ｎ ｍ厚の薄いポリシリコン膜７゜］、 Ｏｎ
ｍの薄い酸化膜８，３００ｎｍ厚の厚いポリシリコン
膜９を順次形成する。
次に、第３図（ｄ）に示すように、異方性プラズマエッ
チにより厚いポリシリコン膜９をエッチバックすること
により、ポリシリコングーｌ−電極５の側壁にサイドウ
オールポリシリコン１０を形成する。
チにより厚いポリシリコン膜９をエッチバックすること
により、ポリシリコングーｌ−電極５の側壁にサイドウ
オールポリシリコン１０を形成する。
次に、第３図（ｅ）に示すように、サイドウオールポリ
シリコン１０をマスクに薄い酸化膜８をエツチング除去
し、続いて、ひ素原子を１００ｋｅＶ、５Ｘ １０１５
ｃｍ’−２のイオン注入を行ないＮ＋拡散層１１を形成
する。
シリコン１０をマスクに薄い酸化膜８をエツチング除去
し、続いて、ひ素原子を１００ｋｅＶ、５Ｘ １０１５
ｃｍ’−２のイオン注入を行ないＮ＋拡散層１１を形成
する。
Ｎ＋拡散層１１の形成のためのイオン注入は、薄いポリ
シリコン膜７を通して行なうことがら、高ドースのイオ
ン注入によるダメージは薄いポリシリコン膜７中に形成
されることにより、接合リーク、ホールドタイム等が改
善される。また、Ｎ＋拡散層１１の深さは第１の実施例
よりも浅くなる。
シリコン膜７を通して行なうことがら、高ドースのイオ
ン注入によるダメージは薄いポリシリコン膜７中に形成
されることにより、接合リーク、ホールドタイム等が改
善される。また、Ｎ＋拡散層１１の深さは第１の実施例
よりも浅くなる。
最後に、第３図（ｆ）に示すように、サイドウオールポ
リシリコン１０を残しておくとこれがフローティングゲ
ートとして機能するため、これをウェットエッチで除去
する。
リシリコン１０を残しておくとこれがフローティングゲ
ートとして機能するため、これをウェットエッチで除去
する。
この際、ポリサイドゲート電極１４は第１の酸化膜１３
の存在のため薄くならないが、薄いポリシリコン膜７は
わずかにサイドエッチされる。
の存在のため薄くならないが、薄いポリシリコン膜７は
わずかにサイドエッチされる。
しかし、すでに所望の拡散層は形成された後であり、ま
た、薄いポリシリコン膜７は膜厚も薄いので特性に影響
を与えない。
た、薄いポリシリコン膜７は膜厚も薄いので特性に影響
を与えない。
以上説明したように本発明は、逆Ｔ字型ゲート電極を有
するＬＤＤ構造のＭＯＳ）ランジスタの製造方法におい
て、低濃度拡散層の形成は、逆Ｔ ０ 字型ゲートにおける薄いポリシリコンを通してのイオン
注入によるのではなく、ゲート電極をマスクとしたグー
１〜酸化膜を通してのイオン注入により行なうため、低
濃度拡散層の濃度、形状はばらつきなく均一に形成でき
る。また、サイドウオール形成材料に薄いポリシリコン
膜、薄い酸化膜。
するＬＤＤ構造のＭＯＳ）ランジスタの製造方法におい
て、低濃度拡散層の形成は、逆Ｔ ０ 字型ゲートにおける薄いポリシリコンを通してのイオン
注入によるのではなく、ゲート電極をマスクとしたグー
１〜酸化膜を通してのイオン注入により行なうため、低
濃度拡散層の濃度、形状はばらつきなく均一に形成でき
る。また、サイドウオール形成材料に薄いポリシリコン
膜、薄い酸化膜。
厚いポリシリコン膜の３層構造を用いることにより、逆
Ｔ字型ゲート電極における薄いポリシリコンからなる部
分の膜厚を均一に形成することが可能となる。以上の結
果として、本発明はｌ−ランジスタ特性のはらつきを低
減することがてきる。
Ｔ字型ゲート電極における薄いポリシリコンからなる部
分の膜厚を均一に形成することが可能となる。以上の結
果として、本発明はｌ−ランジスタ特性のはらつきを低
減することがてきる。
第１図（ａ）〜（ｆ）は本発明の第１の実施例の工程順
縦断面図、第２図は本発明の第１の実施例の縦断面図、
第３図（ａ）〜（ｆ）は本発明の第２の実施例の工程順
縦断面図、第４図（ａ）〜（ｆ＞は従来の逆Ｔ字型ゲー
ト電極を有するＬ ＤＤ槽構造Ｍｏ５ｔ〜ランジスタの
工程順縦断面図である。 １・・・Ｐ型基板、２・・・ゲー１へ酸化膜、３・・・
ポリシリコン膜、４・）才１〜レジス）・膜、５・・ホ
”リシリコンケー１−電極、６・・Ｎ−拡散層、７・・
・薄いポリシリコン膜、８・・・薄い酸化膜、９・・・
厚いポリシリコン膜、１０・・・サイドウオールポリシ
リコン、１１・・Ｎ＋拡散層、■２・・・タンクステン
シリサイト層、１３・・・第１の酸化膜、１４・・・ポ
リサイトゲル１〜電極、１５・厚い酸化膜、１６・・・
サイＴ’ウオール酸化膜。
縦断面図、第２図は本発明の第１の実施例の縦断面図、
第３図（ａ）〜（ｆ）は本発明の第２の実施例の工程順
縦断面図、第４図（ａ）〜（ｆ＞は従来の逆Ｔ字型ゲー
ト電極を有するＬ ＤＤ槽構造Ｍｏ５ｔ〜ランジスタの
工程順縦断面図である。 １・・・Ｐ型基板、２・・・ゲー１へ酸化膜、３・・・
ポリシリコン膜、４・）才１〜レジス）・膜、５・・ホ
”リシリコンケー１−電極、６・・Ｎ−拡散層、７・・
・薄いポリシリコン膜、８・・・薄い酸化膜、９・・・
厚いポリシリコン膜、１０・・・サイドウオールポリシ
リコン、１１・・Ｎ＋拡散層、■２・・・タンクステン
シリサイト層、１３・・・第１の酸化膜、１４・・・ポ
リサイトゲル１〜電極、１５・厚い酸化膜、１６・・・
サイＴ’ウオール酸化膜。
Claims (1)
- 【特許請求の範囲】 １、電界効果型トランジスタの製造方法において、半導
体基板上にゲート酸化膜、ポリシリコンゲート電極を形
成したのち、Ｎ型不純物をイオン注入する工程と、薄い
ポリシリコン膜、薄い酸化膜、厚いポリシリコン膜を前
記基板上に形成する工程と、異方性ドライエッチにより
前記厚いポリシリコン膜をエッチバックして前記ポリシ
リコンゲート電極の側壁にサイドウォールを形成する工
程と、高濃度のＮ型不純物をイオン注入する工程と、前
記サイドウォールを除去する工程とを有することを特徴
とする電界効果型トランジスタの製造方法。 ２、前記ポリシリコンゲート電極に代えて、ポリサイド
ゲート電極とした請求項１記載の電界効果型トランジス
タの製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2016839A JPH03220729A (ja) | 1990-01-25 | 1990-01-25 | 電界効果型トランジスタの製造方法 |
| DE69108938T DE69108938T2 (de) | 1990-01-25 | 1991-01-24 | Verfahren zur Herstellung eines Feldeffekttransistors mit einer LDD-Struktur. |
| EP91100911A EP0439173B1 (en) | 1990-01-25 | 1991-01-24 | Process of fabricating field effect transistor with LDD structure |
| US07/645,770 US5120673A (en) | 1990-01-25 | 1991-01-25 | Process of fabricating field effect transistor with ldd structure |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2016839A JPH03220729A (ja) | 1990-01-25 | 1990-01-25 | 電界効果型トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03220729A true JPH03220729A (ja) | 1991-09-27 |
Family
ID=11927375
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2016839A Pending JPH03220729A (ja) | 1990-01-25 | 1990-01-25 | 電界効果型トランジスタの製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5120673A (ja) |
| EP (1) | EP0439173B1 (ja) |
| JP (1) | JPH03220729A (ja) |
| DE (1) | DE69108938T2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100396895B1 (ko) * | 2001-08-02 | 2003-09-02 | 삼성전자주식회사 | Ｌ자형 스페이서를 채용한 반도체 소자의 제조 방법 |
| KR100416377B1 (ko) * | 2001-06-02 | 2004-01-31 | 삼성전자주식회사 | ㄴ 자형 스페이서를 이용하는 반도체 트랜지스터 및 그제조 방법 |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5262664A (en) * | 1990-06-30 | 1993-11-16 | Goldstar Electron Co., Ltd. | Process for formation of LDD transistor, and structure thereof |
| KR940005293B1 (ko) * | 1991-05-23 | 1994-06-15 | 삼성전자 주식회사 | 게이트와 드레인이 중첩된 모오스 트랜지스터의 제조방법 및 그 구조 |
| US5424234A (en) * | 1991-06-13 | 1995-06-13 | Goldstar Electron Co., Ltd. | Method of making oxide semiconductor field effect transistor |
| JP2723396B2 (ja) * | 1991-09-19 | 1998-03-09 | シャープ株式会社 | 不揮発性メモリ装置の製造方法 |
| WO1993009567A1 (en) * | 1991-10-31 | 1993-05-13 | Vlsi Technology, Inc. | Auxiliary gate lightly doped drain (agldd) structure with dielectric sidewalls |
| KR940004711Y1 (ko) * | 1992-07-06 | 1994-07-20 | 조길완 | 흘러내림 방지 수단을 구비한 바지 |
| US5587332A (en) * | 1992-09-01 | 1996-12-24 | Vlsi Technology, Inc. | Method of making flash memory cell |
| DE69841732D1 (de) | 1997-05-13 | 2010-08-05 | St Microelectronics Srl | Verfahren zur selektiven Herstellung von Salizid über aktiven Oberflächen von MOS-Vorrichtungen |
| DE19731496A1 (de) * | 1997-07-22 | 1999-01-28 | Siemens Ag | Herstellungsverfahren für ein durch Feldeffekt gesteuertes Halbleiterbauelement |
| US5837588A (en) * | 1998-01-26 | 1998-11-17 | Texas Instruments-Acer Incorporated | Method for forming a semiconductor device with an inverse-T gate lightly-doped drain structure |
| US6274446B1 (en) | 1999-09-28 | 2001-08-14 | International Business Machines Corporation | Method for fabricating abrupt source/drain extensions with controllable gate electrode overlap |
| KR100374649B1 (en) * | 2001-08-04 | 2003-03-03 | Samsung Electronics Co Ltd | Structure of semiconductor device and manufacturing method thereof |
| KR100455847B1 (ko) * | 2001-12-29 | 2004-11-06 | 주식회사 하이닉스반도체 | 반도체 소자의 게이트 전극 형성 방법 |
| US6770932B2 (en) * | 2002-07-10 | 2004-08-03 | Kabushiki Kaisha Toshiba | Semiconductor memory device having a memory region and a peripheral region, and a manufacturing method thereof |
| US7968932B2 (en) | 2005-12-26 | 2011-06-28 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0218408A3 (en) * | 1985-09-25 | 1988-05-25 | Hewlett-Packard Company | Process for forming lightly-doped-grain (ldd) structure in integrated circuits |
| US4735680A (en) * | 1986-11-17 | 1988-04-05 | Yen Yung Chau | Method for the self-aligned silicide formation in IC fabrication |
| JPH0834310B2 (ja) * | 1987-03-26 | 1996-03-29 | 沖電気工業株式会社 | 半導体装置の製造方法 |
| US4837180A (en) * | 1987-07-09 | 1989-06-06 | Industrial Technology Research Institute | Ladder gate LDDFET |
| US4963504A (en) * | 1987-11-23 | 1990-10-16 | Xerox Corporation | Method for fabricating double implanted LDD transistor self-aligned with gate |
| US4818714A (en) * | 1987-12-02 | 1989-04-04 | Advanced Micro Devices, Inc. | Method of making a high performance MOS device having LDD regions with graded junctions |
| US4906589A (en) * | 1989-02-06 | 1990-03-06 | Industrial Technology Research Institute | Inverse-T LDDFET with self-aligned silicide |
| US4984042A (en) * | 1989-02-13 | 1991-01-08 | Motorola, Inc. | MOS transistors using selective polysilicon deposition |
| US4951100A (en) * | 1989-07-03 | 1990-08-21 | Motorola, Inc. | Hot electron collector for a LDD transistor |
-
1990
- 1990-01-25 JP JP2016839A patent/JPH03220729A/ja active Pending
-
1991
- 1991-01-24 DE DE69108938T patent/DE69108938T2/de not_active Expired - Lifetime
- 1991-01-24 EP EP91100911A patent/EP0439173B1/en not_active Expired - Lifetime
- 1991-01-25 US US07/645,770 patent/US5120673A/en not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100416377B1 (ko) * | 2001-06-02 | 2004-01-31 | 삼성전자주식회사 | ㄴ 자형 스페이서를 이용하는 반도체 트랜지스터 및 그제조 방법 |
| KR100396895B1 (ko) * | 2001-08-02 | 2003-09-02 | 삼성전자주식회사 | Ｌ자형 스페이서를 채용한 반도체 소자의 제조 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0439173B1 (en) | 1995-04-19 |
| US5120673A (en) | 1992-06-09 |
| DE69108938D1 (de) | 1995-05-24 |
| EP0439173A3 (en) | 1991-09-11 |
| EP0439173A2 (en) | 1991-07-31 |
| DE69108938T2 (de) | 1995-08-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5489546A (en) | Method of forming CMOS devices using independent thickness spacers in a split-polysilicon DRAM process | |
| JPH03220729A (ja) | 電界効果型トランジスタの製造方法 | |
| JPH04346229A (ja) | 半導体装置の素子分離方法 | |
| JPH0666466B2 (ja) | 半導体装置の製造方法 | |
| JPH0697190A (ja) | Ｍｏｓトランジスタの製造方法 | |
| JPH0712058B2 (ja) | 半導体装置およびその製造方法 | |
| JPH10189951A (ja) | 半導体装置の製造方法 | |
| JPH01259560A (ja) | 半導体集積回路装置 | |
| JP2931243B2 (ja) | 半導体素子の製造方法 | |
| JP3063051B2 (ja) | 半導体装置の製造方法 | |
| JPH06291181A (ja) | 半導体装置の製造方法 | |
| JP3101516B2 (ja) | 半導体装置の製造方法 | |
| JP2818060B2 (ja) | 半導体装置の製造方法 | |
| JP3366709B2 (ja) | Ｍｏｓトランジスタの製造方法 | |
| JP2822593B2 (ja) | 半導体装置の製造方法 | |
| JP3250298B2 (ja) | 半導体装置の製造方法 | |
| JP3344162B2 (ja) | 電界効果型半導体装置の製造方法 | |
| JPH0226034A (ja) | 半導体装置の製造方法 | |
| JP2900717B2 (ja) | 半導体装置 | |
| JPS62261174A (ja) | 半導体装置の製造方法 | |
| JP3507750B2 (ja) | 半導体装置の製造方法 | |
| JPS63177561A (ja) | 半導体装置の製造方法 | |
| JPH04302170A (ja) | 半導体装置の製造方法 | |
| JPH065791A (ja) | 半導体装置の製造方法 | |
| JPS62159470A (ja) | Ｍｏｓｆｅｔの製造方法 |