JP2004319952A - 半導体装置およびその製造方法 - Google Patents
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Abstract
【課題】 酸素原子の混入が制御されたゲート絶縁層を有する半導体装置およびその製造方法を提供する。
【解決手段】 半導体装置の製造方法は、半導体層を有する基板を準備する工程と、基板を第１処理室５０に搬送する工程と、第１処理室５０内において半導体層の上方にゲート絶縁層となる物質を形成する工程と、基板を第１処理室５０から第２処理室６０へと搬送経路７０を介して搬送する工程と、第２処理室６０内においてゲート絶縁層の上方にゲート電極となる物質を形成する工程と、をこの順序で含む。第１処理室５０と、搬送経路７０と、第２処理室６０とは、酸素分圧が１０ｐｐｍ以下の雰囲気に保たれている。
【選択図】 図５
【解決手段】 半導体装置の製造方法は、半導体層を有する基板を準備する工程と、基板を第１処理室５０に搬送する工程と、第１処理室５０内において半導体層の上方にゲート絶縁層となる物質を形成する工程と、基板を第１処理室５０から第２処理室６０へと搬送経路７０を介して搬送する工程と、第２処理室６０内においてゲート絶縁層の上方にゲート電極となる物質を形成する工程と、をこの順序で含む。第１処理室５０と、搬送経路７０と、第２処理室６０とは、酸素分圧が１０ｐｐｍ以下の雰囲気に保たれている。
【選択図】 図５
Description
本発明は、半導体装置およびその製造方法に関し、特に、ゲート絶縁層に特徴を有する半導体装置およびその製造方法に関する。
ゲート絶縁層を極限まで薄膜化した微細なＭＩＳ型トランジスタ（ＭＩＳＦＥＴ）は、チャネル部により多くのキャリアを誘起することができるため、非常に高い駆動能力が期待できる。しかしながら、ゲート絶縁層の薄膜化が進むにつれ、ゲート電極と半導体層との間に多大な直接トンネリング電流が流れ、半導体装置の消費電力が非常に大きくなる問題点があった。そのため、ゲート絶縁層として従来用いられている酸化シリコン層よりも比誘電率の大きな物質をゲート絶縁層に採用して、物理膜厚を大きくすることで直接トンネリング電流を低減することが多く試みられている。
酸化シリコン層よりも比誘電率が大きい物質として、金属酸化物を用いることが検討されている。このような金属酸化物としてアルミニウム、ハフニウム、タンタル、ランタンなどの酸化物をゲート絶縁層として用いることが報告されている。しかしながら、これらの金属酸化物をゲート絶縁層として用いた場合には、ゲート絶縁層と半導体層との界面、あるいは、ゲート絶縁層とゲート電極との界面に、酸素原子の遊離に起因する低比誘電率の界面反応層を生じてしまう問題があった。
また、ゲート絶縁層に酸化シリコン層よりも比誘電率が大きい窒化シリコン層を単独で、あるいは窒化シリコン層と他の絶縁層とを組み合わせて用いることが考えられている（特許文献１，２参照）。しかしながら、従来のＣＶＤ等の堆積法による窒化シリコン層の形成法では酸素原子の混入を十分制御できているとはいえず、ゲート絶縁層の比誘電率が低下してしまう問題があった。また、従来の製造方法では、窒化シリコン層からなるゲート絶縁層への酸素原子の混入を防止することも容易ではなかった。
特開２００２−７６３３６号公報
特開２０００−２５２４６２号公報
本発明の目的は、酸素原子の混入が抑制された高比誘電率のゲート絶縁層を有する半導体装置およびその製造方法を提供することにある。
本発明にかかる半導体装置は、
半導体層と、
前記半導体層の上方に形成されたゲート絶縁層と、
前記ゲート絶縁層の上方に形成されたゲート電極と、を含み、
前記ゲート絶縁層に含まれる酸素の原子分率は５ａｔｍ．％以下である。
半導体層と、
前記半導体層の上方に形成されたゲート絶縁層と、
前記ゲート絶縁層の上方に形成されたゲート電極と、を含み、
前記ゲート絶縁層に含まれる酸素の原子分率は５ａｔｍ．％以下である。
本発明の半導体装置によれば、ゲート絶縁層は、該ゲート絶縁層に含まれる酸素の原子分率が５ａｔｍ．％以下に制御されている。その結果、不純物が少なく高比誘電率のゲート絶縁層を有する半導体装置を提供できる。
また、本発明にかかる半導体装置は、
半導体層と、
前記半導体層の上方に形成されたゲート絶縁層であって、界面反応層を有するゲート絶縁層と、
前記ゲート絶縁層の上方に形成されたゲート電極と、を含み、
前記ゲート絶縁層に含まれる酸素の原子分率は５ａｔｍ．％以下である。
半導体層と、
前記半導体層の上方に形成されたゲート絶縁層であって、界面反応層を有するゲート絶縁層と、
前記ゲート絶縁層の上方に形成されたゲート電極と、を含み、
前記ゲート絶縁層に含まれる酸素の原子分率は５ａｔｍ．％以下である。
本発明の半導体装置によれば、ゲート絶縁層は、該ゲート絶縁層と、半導体層あるいはゲート電極との界面に生成する界面反応層とを含め、該ゲート絶縁層に含まれる酸素原子の原子分率が５ａｔｍ．％以下に制御されている。その結果、不純物が少なく高比誘電率のゲート絶縁層を有する半導体装置を提供できる。
本発明にかかる半導体装置の製造方法は、
ａ）半導体層を有する基板を準備する工程と、
ｂ）前記基板を第１処理室に搬送する工程と、
ｃ）前記第１処理室内において、前記半導体層の上方にゲート絶縁層となる物質を形成する工程と、
ｄ）前記基板を前記第１処理室から第２処理室へと搬送経路を介して搬送する工程と、
ｅ）前記第２処理室内において、前記ゲート絶縁層の上方にゲート電極となる物質を形成する工程と、をこの順序で含み、
前記ｃ工程における前記第１処理室と、前記ｄ工程における前記搬送経路と、前記ｅ工程における前記第２処理室とは、酸素分圧が１０ｐｐｍ以下の雰囲気に保たれている。
ａ）半導体層を有する基板を準備する工程と、
ｂ）前記基板を第１処理室に搬送する工程と、
ｃ）前記第１処理室内において、前記半導体層の上方にゲート絶縁層となる物質を形成する工程と、
ｄ）前記基板を前記第１処理室から第２処理室へと搬送経路を介して搬送する工程と、
ｅ）前記第２処理室内において、前記ゲート絶縁層の上方にゲート電極となる物質を形成する工程と、をこの順序で含み、
前記ｃ工程における前記第１処理室と、前記ｄ工程における前記搬送経路と、前記ｅ工程における前記第２処理室とは、酸素分圧が１０ｐｐｍ以下の雰囲気に保たれている。
ここで、「酸素分圧」とは、酸素の分圧のみならず、水などの酸素化合物の分圧をも含めた分圧を意味する。
本発明の製造方法によれば、ゲート絶縁層への酸素原子の混入を制御し、ゲート絶縁層の比誘電率の低下を防止することができる。
次に、本発明の実施の形態について図面を参照して説明する。
１．半導体装置
図１は、本発明の実施の形態に係る半導体装置１０００を模式的に示す断面図である。半導体装置１０００は、相補型の半導体装置であって、Ｎチャネル絶縁ゲート電界効果トランジスタ（ＮＭＩＳＦＥＴ）１００Ａと、Ｐチャネル絶縁ゲート電界効果トランジスタ（ＰＭＩＳＦＥＴ）１００Ｂとを含む。ＮＭＩＳＦＥＴ１００ＡおよびＰＭＩＳＦＥＴ１００Ｂは、ＳＯＩ（Silicon On Insulator）基板１に形成されている。ＳＯＩ基板１は、支持基板１ｃ上に、絶縁層（酸化シリコン層）１ｂおよび半導体層１ａが積層されて構成されている。本実施の形態においては、半導体層１ａはシリコン層である。なお、半導体層はバルクの半導体基板であってもよい。そして、ＮＭＩＳＦＥＴ１００ＡおよびＰＭＩＳＦＥＴ１００Ｂは、それぞれＳＯＩ基板１の半導体層１ａに形成された素子分離領域２０によって分離されている。
図１は、本発明の実施の形態に係る半導体装置１０００を模式的に示す断面図である。半導体装置１０００は、相補型の半導体装置であって、Ｎチャネル絶縁ゲート電界効果トランジスタ（ＮＭＩＳＦＥＴ）１００Ａと、Ｐチャネル絶縁ゲート電界効果トランジスタ（ＰＭＩＳＦＥＴ）１００Ｂとを含む。ＮＭＩＳＦＥＴ１００ＡおよびＰＭＩＳＦＥＴ１００Ｂは、ＳＯＩ（Silicon On Insulator）基板１に形成されている。ＳＯＩ基板１は、支持基板１ｃ上に、絶縁層（酸化シリコン層）１ｂおよび半導体層１ａが積層されて構成されている。本実施の形態においては、半導体層１ａはシリコン層である。なお、半導体層はバルクの半導体基板であってもよい。そして、ＮＭＩＳＦＥＴ１００ＡおよびＰＭＩＳＦＥＴ１００Ｂは、それぞれＳＯＩ基板１の半導体層１ａに形成された素子分離領域２０によって分離されている。
各ＭＩＳＦＥＴ１００Ａおよび１００Ｂは、半導体層１ａ上に、ゲート絶縁層２を介して、積層型のゲート電極３が形成された構造を有する。
本実施の形態では、ゲート絶縁層２は、該ゲート絶縁層に含まれる酸素の原子分率が５ａｔｍ．％以下、好ましくは３ａｔｍ．％である。ゲート絶縁層２は、好ましくは窒化シリコン（Ｓｉ３Ｎ４）層である。また、ゲート絶縁層２は、半導体層１ａとの界面、あるいはゲート電極３との界面において、酸素を含む界面反応層を有さないことが望ましい。あるいは、ゲート絶縁層２は、半導体層１ａとの界面、あるいはゲート電極３との界面において、酸素を含む界面反応層を有したとしても、その厚さはより薄いことが望ましい。すなわち、界面反応層も含んだゲート絶縁層２での酸素の原子分率は５ａｔｍ．％以下、好ましくは３ａｔｍ．％以下であることが望ましい。このように、ゲート絶縁層２に含まれる酸素の原子分率を制限することにより、比誘電率の低い酸化物の生成を抑制できる。その結果、ゲート絶縁層２の比誘電率を高くすることができ、例えばその比誘電率を７以上にすることができる。
ゲート電極３は、窒化タンタル層（ボトム窒化タンタル層）４、体心立方格子相のタンタル層５、およびキャップ層としての窒化タンタル層（トップ窒化タンタル層）６が順次積層されて構成されている。また、ゲート絶縁層２の直下にはチャネル領域７、チャネル領域７の両端には、ソース領域／ドレイン領域８ａ，８ｂが設けられている。そして、ＮＭＩＳＦＥＴ１００Ａにおいては、ソース／ドレイン領域８ａ，８ｂはＮ型に、ＰＭＩＳＦＥＴ１００Ｂでは、ソース／ドレイン領域８ａ，８ｂはＰ型に形成されている。ソース／ドレイン領域８ａ，８ｂとチャネル領域７との間にはエクステンション領域１０ａ、１０ｂが形成されている。ソース／ドレイン領域８ａ，８ｂの上部には、図示しないシリサイド層をそれぞれ形成することができる。
２．半導体装置の製造方法
本実施の形態の半導体装置１０００は、以下の工程を経ることにより実現できる。本実施の形態では、マルチチャンバ方式あるいはクラスタ方式などを好ましく用いることができる。図５では、クラスタ方式の装置例を示す。この装置は、ロードロック室４０，第１処理室５０、第２処理室６０および搬送室７０などを有する。ロードロック室４０，第１処理室５０および第２処理室６０は、搬送室７０の周りに配置され、各処理を連続的に行うことができる。具体的には、ロードロック室（カセットチャンバ）４０に収容された被処理体（ＳＯＩ基板１）は、搬送室（クラスタセンターチャンバ）７０を経由して第１処理室（プラズマチャンバ）５０に搬送され、ゲート絶縁層２が形成される。次に、ＳＯＩ基板１は、第１処理室７０から搬送室７０を経由して第２処理室（スパッタチャンバ）６０に搬送され、ゲート電極３が形成される。そして、各チャンバでは、酸素分圧が制御されている。以下、各処理工程について述べる。
（ａ）図２に示すように、支持基板１ｃ上に、絶縁層（例えば酸化シリコン層）１ｂおよび半導体層（例えば低濃度のＰ型シリコン層）１ａが積層されたＳＯＩ基板１を準備する。ＳＯＩ基板１は、図５に示すロードロック室１に収容される。この工程では、少なくとも酸素分圧は１０ｐｐｍ以下、好ましくは１ｐｐｍ以下に保たれている。
本実施の形態の半導体装置１０００は、以下の工程を経ることにより実現できる。本実施の形態では、マルチチャンバ方式あるいはクラスタ方式などを好ましく用いることができる。図５では、クラスタ方式の装置例を示す。この装置は、ロードロック室４０，第１処理室５０、第２処理室６０および搬送室７０などを有する。ロードロック室４０，第１処理室５０および第２処理室６０は、搬送室７０の周りに配置され、各処理を連続的に行うことができる。具体的には、ロードロック室（カセットチャンバ）４０に収容された被処理体（ＳＯＩ基板１）は、搬送室（クラスタセンターチャンバ）７０を経由して第１処理室（プラズマチャンバ）５０に搬送され、ゲート絶縁層２が形成される。次に、ＳＯＩ基板１は、第１処理室７０から搬送室７０を経由して第２処理室（スパッタチャンバ）６０に搬送され、ゲート電極３が形成される。そして、各チャンバでは、酸素分圧が制御されている。以下、各処理工程について述べる。
（ａ）図２に示すように、支持基板１ｃ上に、絶縁層（例えば酸化シリコン層）１ｂおよび半導体層（例えば低濃度のＰ型シリコン層）１ａが積層されたＳＯＩ基板１を準備する。ＳＯＩ基板１は、図５に示すロードロック室１に収容される。この工程では、少なくとも酸素分圧は１０ｐｐｍ以下、好ましくは１ｐｐｍ以下に保たれている。
ＳＯＩ基板１の半導体層１ａは、たとえば、厚さ３０ｎｍである。ＳＯＩ基板１の半導体層１ａは、ＭＩＳ型トランジスタなどの素子形成領域ごとに分離されている。半導体層１ａの分離は、ドライエッチング法により半導体層１ａに形成された溝、あるいはＳＴＩ（Shallow Trench Isolation）法などにより形成された素子分離領域によって行われる。
（ｂ）次に、図５に示すように、ＳＯＩ基板１は、搬送室（クラスタセンターチャンバ）７０を経由して、第１処理室（プラズマチャンバ）５０に搬送される。
第１処理室５０では、室内に窒素あるいは窒素化合物を含むガスが導入され、プラズマ励起によって活性化された窒素種と半導体層１ａのシリコンとを直接反応させる、いわゆる直接プラズマ反応により、半導体層１ａの上にゲート絶縁層となる窒化シリコン層２ａを形成する。この成膜工程では、少なくとも酸素分圧は１０ｐｐｍ以下、好ましくは１ｐｐｍ以下に保たれている。
窒素種となるガスとしては、窒素、アンモニアなどを用いることができる。窒素種として窒素を用いる場合には、水素と、アルゴン、キセノンなどの希ガスを併用できる。この場合、例えば、窒素、水素および希ガスの組成比（窒素／水素／希ガス）は、７／３／９０前後であることができる。
窒素種としてアンモニアを用いる場合には、アルゴン、クリプトン、キセノンなどの希ガスを併用できる。この場合、アンモニアと希ガスとの流量比（アンモニア／希ガス）は、例えば、２／９８〜２０／８０とすることが望ましい。アンモニアの量が前記上限より多いと、窒化シリコン層に導入される水素が多くなり、ダングリングボンド終端に寄与しない割合が増加して信頼性が低下する傾向がある。また、アンモニアの量が上記下限より少ないと窒素源が少なくなりすぎ、膜特性が低下し、例えばキャパシタ特性（Ｃ−Ｖ特性）においてヒステリシスが生じる。窒化シリコン層の膜厚は、成膜条件によって異なるが、１〜７ｎｍである。
窒素種としてアンモニアを用いる場合には、アルゴン、クリプトン、キセノンなどの希ガスを併用できる。この場合、アンモニアと希ガスとの流量比（アンモニア／希ガス）は、例えば、２／９８〜２０／８０とすることが望ましい。アンモニアの量が前記上限より多いと、窒化シリコン層に導入される水素が多くなり、ダングリングボンド終端に寄与しない割合が増加して信頼性が低下する傾向がある。また、アンモニアの量が上記下限より少ないと窒素源が少なくなりすぎ、膜特性が低下し、例えばキャパシタ特性（Ｃ−Ｖ特性）においてヒステリシスが生じる。窒化シリコン層の膜厚は、成膜条件によって異なるが、１〜７ｎｍである。
第１処理室５０は、高密度プラズマ装置、好ましくはＲＬＳＡ（Radial Line Slot Antenna）を応用したマイクロ波励起高密度プラズマ装置である。この装置を用いたプラズマは非常に低電子温度（１ｅＶ以下）であるため、この装置を用いたプラズマ窒化によれば、プラズマダメージが非常に少ない窒化膜を低温で形成できる利点がある。さらに、プラズマダメージを低減するために、ゲート絶縁層となる物質の形成には、低電子温度化が可能な２．５４ＧＨｚの高密度プラズマ法を用いることができる。
この工程で形成された窒化シリコン層は、不純物が少なく、均一性が良く、高比誘電率を有する。
（ｃ）次に、図５に示すように、窒化シリコン層２ａが形成されたＳＯＩ基板１は、第１処理室５０から搬送室７０を介して第２処理室（スパッタチャンバ）６０に搬送される。第２処理室６０は、少なくとも酸素分圧は１０ｐｐｍ以下、好ましくは１ｐｐｍ以下に保たれている。
第２処理室６０において、図３に示すように、キセノンガスを用いたスパッタリング法にて、窒化シリコン層２ａの上に、ボトム窒化タンタル層４ａ、体心立方格子相のタンタル層５ａ、およびトップ窒化シリコン層６ａを順次、成膜する。この成膜工程でスパッタリング法を採用することにより、不純物の混入を少なくすることができる。また、ゲート電極となる物質のスパッタリングに使用する希ガスには、アルゴンガスの代わりにキセノンガスを採用し、低界面準位密度を実現し、窒化シリコン層２ａに欠陥やダメージを与えにくくしている。
ボトム窒化タンタル層４ａは、導電性およびしきい値特性などの点を考慮すると、ＴａＮｘで表される、窒素とタンタルの組成比（ｘ）が０．２５〜１．０であることが望ましい。
ゲート電極３を構成する層の膜厚を例示すると、ボトム窒化タンタル層４ａの膜厚は３０ｎｍ、体心立方格子相からなるタンタル層５ａは１００ｎｍ、トップ窒化シリコン層６ａは３０ｎｍである。窒化タンタルおよびタンタルからなるゲート電極は、ゲート空乏化を起こさない点で、従来の多結晶シリコンからなるゲート電極に比べて有利である。また、ボトム窒化タンタル４ａは、ゲート絶縁層との界面において、酸素を含んだ界面反応層を生じにくい点でも有利である。
さらに、これらのボトム窒化タンタル層４ａ、体心立方格子相のタンタル層５ａおよびトップ窒化タンタル層６ａは、大気にさらされることなく、連続的に形成されることが好ましい。成膜の途中で、膜を大気にさらすと、水分の付着や膜表面への酸化物形成が発生し、好ましくない。
（ｄ）次に、ＳＯＩ基板１は、図５に示す第２の処理室６０あるいは図示しない他の処理室においてパターニング処理される。すなわち、図４に示すように、リソグラフィー技術およびドライエッチング技術により、ボトム窒化タンタル層４ａ，タンタル層５ａおよびトップ窒化タンタル層６ａからなる積層体をパターニングすることによりゲート電極３を形成する。すなわち、ゲート電極３は、ボトム窒化タンタル層４，体心立方格子相のタンタル層５およびキャップの窒化タンタル層６の積層構造を有する。この例では、引き続いて窒化シリコン層２ａをパターニングすることにより、ゲート絶縁層２を形成する。前記積層体のパターニングには、ＮＦ３とＳｉＣｌ４の混合ガスを使用した高選択なドライエッチング法を用いることが望ましい。このエッチングにより、前記積層体はゲート長６５ｎｍのゲート電極３に加工される。
上記の方法で形成されたゲート電極３は低抵抗となり、そのシート抵抗は約２ｏｈｍ／
□である。
□である。
（ｅ）次に、図１に示すように、ゲート電極３をマスクとして半導体層１ａ内に不純物を注入し、該半導体層１ａ内にソース／ドレイン領域のエクステンション領域１０ａ，１０ｂを形成する。その後、サイドウォール絶縁層９をゲート電極３の側壁に形成する。サイドウォール絶縁層９は、高密度ＣＶＤ法を採用した５００℃以下の低温で形成された窒化シリコン層を異方性エッチングすることで形成される。サイドウォール絶縁層９の幅は例えば５０ｎｍである。次に、ゲート電極３とサイドウォール絶縁層９とをマスクとして半導体層１ａ内に不純物を注入し、該半導体層１ａ内にソース／ドレイン領域８ａ，８ｂを形成する。その後、低温ＣＶＤ法（ＬＴＯ）により層間絶縁層（図示せず）を厚さ８００ｎｍで形成する。その後、５５０℃以下の固相エピタキシー法（ＳＰＥ）により各不純物を活性化させる。
以降の工程は、従来のＣＭＯＳ型トランジスタの形成方法と同様な方法が用いられ、半導体装置１０００が完成する。
この半導体装置およびその製造方法によれば、以下の特徴を有する。
本実施の形態では、ゲート絶縁層２となる物質を形成するための第１処理室（プラズマチャンバ）５０と、ゲート電極３となる物質を形成するための第２処理室（スパッタチャンバ）６０とは、搬送室（センタークラスターチャンバ）７０を介して結合されている。重要なことは、少なくとも第１処理室と第２処理室と両処理室間を結合する搬送系路とが、全て、酸素分圧１０ｐｐｍ以下の雰囲気に保たれていることである。すなわち、ゲート絶縁層となる物質を形成する工程と、ゲート電極となる物質を形成する工程と、これら２つの工程間において被処理体（基板）を搬送する工程とにおいて、被処理体は酸素分圧が１０ｐｐｍを超えた雰囲気に曝されない。このことにより、ゲート絶縁層への酸素原子の混入を制御できる。
仮に、ゲート絶縁層への酸素原子の混入を制御しなかった場合、換言すればゲート絶縁層を形成した後に大気に暴露してしまうと、水分等の吸着により、ゲート絶縁層中に大量の酸素原子を混入し、等価比誘電率値が６．８以下に低下してしまう。このことは、図６に示すＲＢＳ（ラザフォード後方散乱分析法）による組成分析結果から明かである。図６は、シリコン基板上に窒化シリコン層を約３ｎｍの厚さで形成したサンプルの膜組成を示す。窒化シリコン層の形成条件は、基板を大気中に暴露した他は本実施の形態と同様である。図６において、横軸は窒化シリコン層の表面からの深さを示し、縦軸は各原子の比率を示す。図６において、符号ａで示すラインはシリコン層の表面に相当する。図６から、窒化シリコン層において、酸素が約７ａｔｍ．％の割合で含まれることがわかる。このことから、ゲート絶縁層（窒化シリコン層）を形成する前と後とに、基板を大気に暴露すると、窒化シリコン層に酸素が混入し、窒化シリコンが有する比誘電率よりかなり小さくなることがわかる。
一方、本実施の形態においては、前述したように特定の処理工程における酸素分圧を制御することにより、ゲート絶縁層への酸素の混入を抑えている。当該方法により形成されたゲート絶縁層(シリコン窒化層)の酸素の原子分率は、５ａｔｍ．％以下に制御されている。また、基板の処理工程において、シリコン窒化層とシリコン層との間に形成される界面反応層と、シリコン窒化層と窒化タンタル層との間に形成される界面反応層と、のいずれか一方、あるいは、両方とが形成されてしまうことを考慮すると、ゲート絶縁層(シリコン窒化層)の酸素の原子分率は、界面反応層も含め、好ましくは５ａｔｍ．％以下、より好ましくは３ａｔｍ．％以下に制御されている。
このようにして、本実施の形態では、ゲート絶縁層の等価比誘電率は７．０以上を維持することができ、安定でより駆動能力の高いＭＩＳ型半導体装置を提供することができる。
以上、本発明の実施の形態について述べたが、本発明は、上述の実施の形態に限定されず、本発明の要旨の範囲内で変形が可能である。例えば、上述の実施の形態においては、半導体層はＳＯＩであったが、半導体層はこれに限定されず、バルク状の半導体基板であってもよい。また、本発明では、サリサイド構造やダマシンゲート構造も適用可能である。
１ ＳＯＩ基板、１ａ 半導体層、１ｂ 絶縁層（酸化シリコン層）、１ｃ 支持基板、２ ゲート絶縁層、３ ゲート電極、４ 窒化タンタル層、５ 体心立方格子相のタンタル層、６ 窒化タンタル層、２０ 素子分離領域、５０ 第１処理室、６０ 第２処理室、７０ 搬送室
Claims (12)
- 半導体層と、
前記半導体層の上方に形成されたゲート絶縁層と、
前記ゲート絶縁層の上方に形成されたゲート電極と、を含み、
前記ゲート絶縁層に含まれる酸素の原子分率は５ａｔｍ．％以下である、半導体装置。 - 半導体層と、
前記半導体層の上方に形成されたゲート絶縁層であって、界面反応層を有するゲート絶縁層と、
前記ゲート絶縁層の上方に形成されたゲート電極と、を含み、
前記ゲート絶縁層に含まれる酸素の原子分率は５ａｔｍ．％以下である、半導体装置。 - 請求項１または２において、
前記ゲート絶縁層は、窒化シリコン層である、半導体装置。 - 請求項３において、
前記窒化シリコン層は、プラズマ励起により活性化された窒化種を前記半導体層に直接作用させて形成された、半導体装置。 - 請求項１〜４のいずれかにおいて、
前記ゲート電極は、窒化タンタル層を含む、半導体装置。 - 請求項５において、
前記窒化タンタル層は、スパッタリング法により形成された、半導体装置。 - ａ）半導体層を有する基板を準備する工程と、
ｂ）前記基板を第１処理室に搬送する工程と、
ｃ）前記第１処理室内において、前記半導体層の上方にゲート絶縁層となる物質を形成する工程と、
ｄ）前記基板を前記第１処理室から第２処理室へと搬送経路を介して搬送する工程と、
ｅ）前記第２処理室内において、前記ゲート絶縁層の上方にゲート電極となる物質を形成する工程と、をこの順序で含み、
前記ｃ工程における前記第１処理室と、前記ｄ工程における前記搬送経路と、前記ｅ工程における前記第２処理室とは、酸素分圧が１０ｐｐｍ以下の雰囲気に保たれている、半導体装置の製造方法。 - 請求項７において、
前記ゲート絶縁層に含まれる酸素の原子分率は５ａｔｍ．％以下である、半導体装置の製造方法。 - 請求項７または８において、
前記ゲート絶縁層は、窒化シリコン層である、半導体装置の製造方法。 - 請求項９において、
前記窒化シリコン層は、プラズマ励起により活性化された窒化種を前記半導体層に直接作用させて形成された、半導体装置の製造方法。 - 請求項１０において、
前記窒化シリコン層は、１ｅＶ以下の低電子温度の高密度プラズマ状態にある窒化種を前記半導体層に直接作用させて形成された、半導体装置の製造方法。 - 請求項７〜１１のいずれかにおいて、
前記ゲート電極は、スパッタリング法により形成された窒化タンタル層を含む、半導体装置の製造方法。
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