JP6840810B2 - 半導体装置 - Google Patents

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Description

薄膜の半導体膜を用いた半導体装置に関する。
絶縁表面上に形成される半導体膜を用いた薄膜トランジスタは、半導体装置にとって必要
不可欠な半導体素子である。薄膜トランジスタの製造には基板の耐熱温度という制約があ
るため、比較的低温での成膜が可能なアモルファスシリコン、レーザ光または触媒元素を
用いた結晶化により得られるポリシリコンなどを活性層に有する薄膜トランジスタが、半
導体表示装置に用いられるトランジスタの主流となっている。
近年では、アモルファスシリコンよりも高い移動度が得られ、なおかつ、アモルファスシ
リコンによって得られる均一な素子特性をも有する新たな半導体材料として、酸化物半導
体と呼ばれる半導体特性を示す金属酸化物に注目が集まっている。金属酸化物は様々な用
途に用いられており、例えば、よく知られた金属酸化物である酸化インジウムは、液晶表
示装置などで透明電極材料として用いられている。半導体特性を示す金属酸化物としては
、例えば、酸化タングステン、酸化錫、酸化インジウム、酸化亜鉛などがあり、このよう
な半導体特性を示す金属酸化物をチャネル形成領域に用いる薄膜トランジスタが、既に知
られている（特許文献１及び特許文献２）。
特開２００７−１２３８６１号公報 特開２００７−９６０５５号公報
ところで、シリコンウェハ、ＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）基板
、絶縁表面上の薄膜半導体膜などを用いて作製された半導体集積回路（以下、集積回路と
呼ぶ）の消費電力は、回路が動作状態の場合に生じる消費電力と、回路が停止状態の場合
に生じる消費電力（以下、待機電力と呼ぶ）の和におおよそ等しい。集積回路は、微細加
工が進んでその集積度が高まるほど、動作電圧が小さくなるため、回路が動作状態の場合
に生じる前者の消費電力は減少の傾向にある。よって、消費電力全体に占める待機電力の
割合が増大しつつあり、さらなる消費電力の低減を図るためには、待機電力の低減が重要
な課題となる。
待機電力は、静的な待機電力と、動的な待機電力に分類できる。静的な待機電力は、三端
子素子であるトランジスタの電極間に電圧が印加されていない状態、すなわち、ゲート電
極とソース電極間の電圧がほぼ０の状態において、ソース電極とドレイン電極間、ゲート
電極とソース電極間、ゲート電極とドレイン電極間にリーク電流が生じることで消費され
る電力である。また、動的な待機電力は、停止状態の回路（以下、非動作回路と呼ぶ）に
クロック信号などの各種信号の電圧や、電源電圧が供給され続けることにより、トランジ
スタのゲート容量及び配線等が有する寄生容量が充放電されて消費される電力である。
高集積化が進むと、トランジスタのチャネル長は短く、ゲート絶縁膜などに代表される各
種の絶縁膜の膜厚は小さくなる。そのため、トランジスタのリーク電流は増えつつあり、
静的な待機電力は増加の傾向にある。
また、動的な待機電力を削減するためには、非動作回路への電源電圧の供給を停止し、非
動作回路が有する各種容量において不要な充放電が行われるのを防止することが有効であ
る。しかし、電源電圧の供給を停止するためのスイッチング素子にも、通常はトランジス
タが用いられている。そして、上述したように高集積化に伴って、トランジスタのリーク
電流は増加傾向にあるため、上記リーク電流によって動的な待機電力の削減が妨げられて
いる。
上述の課題に鑑み、開示する本発明は、待機電力の低減を実現する半導体装置及びその作
製方法の提供を、目的の一とする。
酸化物半導体を活性層として有するトランジスタをスイッチング素子として用い、該スイ
ッチング素子で、集積回路を構成する回路への電源電圧の供給を制御する。具体的には、
回路が動作状態のときに上記スイッチング素子により、当該回路への電源電圧の供給を行
い、回路が停止状態のときに上記スイッチング素子により、当該回路への電源電圧の供給
を停止する。また、電源電圧が供給される回路は、半導体を用いて形成されるトランジス
タ、ダイオード、容量素子、抵抗素子、インダクタンスなどの、集積回路を構成する最小
単位の半導体素子を、単数または複数有する。そして、上記半導体素子が有する半導体は
、結晶性を有するシリコン（結晶性シリコン）、具体的には、微結晶シリコン、多結晶シ
リコン、単結晶シリコンを含む。
そして、酸化物半導体膜内、ゲート絶縁膜内、或いは、酸化物半導体膜と他の絶縁膜の界
面とその近傍に存在する、水分、または水素などの不純物を加熱処理などにより脱離させ
る。
電子供与体（ドナー）となる水分または水素などの不純物が低減されて高純度化された酸
化物半導体（ｐｕｒｉｆｉｅｄ ＯＳ）は、ｉ型（真性半導体）又はｉ型に限りなく近い
。そのため、上記酸化物半導体を用いたトランジスタは、オフ電流が著しく低いという特
性を有する。具体的に、高純度化された酸化物半導体は、二次イオン質量分析法（ＳＩＭ
Ｓ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｓｃｏｐｙ）による水素濃
度の測定値が、５×１０１９／ｃｍ３以下、好ましくは５×１０１８／ｃｍ３以下、より
好ましくは５×１０１７／ｃｍ３以下、さらに好ましくは１×１０１６／ｃｍ３以下とす
る。また、ホール効果測定により測定できる酸化物半導体膜のキャリア密度は、１×１０
１４／ｃｍ３未満、好ましくは１×１０１２／ｃｍ３未満、さらに好ましくは１×１０１
１／ｃｍ３未満とする。また、酸化物半導体のバンドギャップは、２ｅＶ以上、好ましく
は２．５ｅＶ以上、より好ましくは３ｅＶ以上である。水分または水素などの不純物濃度
が十分に低減されて高純度化された酸化物半導体膜を用いることにより、トランジスタの
オフ電流を下げることができる。
具体的に、高純度化された酸化物半導体膜を活性層として用いたトランジスタのオフ電流
が低いことは、いろいろな実験により証明できる。例えば、チャネル幅が１×１０６μｍ
でチャネル長が１０μｍの素子であっても、ソース電極とドレイン電極間の電圧（ドレイ
ン電圧）が１Ｖから１０Ｖの範囲において、オフ電流（ゲート電極とソース電極間の電圧
を０Ｖ以下としたときのドレイン電流）が、半導体パラメータアナライザの測定限界以下
、すなわち１×１０−１３Ａ以下という特性を得ることができる。この場合、オフ電流を
トランジスタのチャネル幅で除した数値に相当するオフ電流密度は、１００ｚＡ／μｍ以
下であることが分かる。また、容量素子とトランジスタとを接続して、容量素子に流入ま
たは容量素子から流出する電荷を当該トランジスタで制御する回路を用いて、オフ電流密
度の測定を行った。当該測定では、上記トランジスタに高純度化された酸化物半導体膜を
チャネル形成領域に用い、容量素子の単位時間あたりの電荷量の推移から当該トランジス
タのオフ電流密度を測定した。その結果、トランジスタのソース電極とドレイン電極間の
電圧が３Ｖの場合に、数十ｙＡ／μｍという、さらに低いオフ電流密度が得られることが
分かった。したがって、本発明の一態様に係る半導体装置では、高純度化された酸化物半
導体膜を活性層として用いたトランジスタのオフ電流密度を、ソース電極とドレイン電極
間の電圧によっては、１００ｙＡ／μｍ以下、好ましくは１０ｙＡ／μｍ以下、更に好ま
しくは１ｙＡ／μｍ以下にすることができる。従って、高純度化された酸化物半導体膜を
活性層として用いたトランジスタは、オフ電流が、結晶性を有するシリコンを用いたトラ
ンジスタに比べて著しく低い。一方、結晶性を有するシリコンを用いたトランジスタは、
酸化物半導体を有するトランジスタに比べて移動度が高く、オン電流が高い。
そのため、結晶性シリコンを有する半導体素子で回路を形成し、酸化物半導体を有するト
ランジスタをスイッチング素子として用い、該スイッチング素子で上記回路への電源電圧
の供給を制御することで、集積回路の高集積化及び高速駆動を実現しつつ、リーク電流に
起因する待機電力の増大を抑えることができる。
なお、酸化物半導体は、四元系金属酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半
導体や、三元系金属酸化物であるＩｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体、Ｉｎ−Ｓｎ−Ｚ
ｎ−Ｏ系酸化物半導体、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系酸化物半導体、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系
酸化物半導体、Ａｌ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系酸化物半
導体や、二元系金属酸化物であるＩｎ−Ｚｎ−Ｏ系酸化物半導体、Ｓｎ−Ｚｎ−Ｏ系酸化
物半導体、Ａｌ−Ｚｎ−Ｏ系酸化物半導体、Ｚｎ−Ｍｇ−Ｏ系酸化物半導体、Ｓｎ−Ｍｇ
−Ｏ系酸化物半導体、Ｉｎ−Ｍｇ−Ｏ系酸化物半導体、Ｉｎ−Ｇａ−Ｏ系酸化物半導体や
、Ｉｎ−Ｏ系酸化物半導体、Ｓｎ−Ｏ系酸化物半導体、Ｚｎ−Ｏ系酸化物半導体などを用
いることができる。なお、本明細書においては、例えば、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ系
酸化物半導体とは、インジウム（Ｉｎ）、錫（Ｓｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）
を有する金属酸化物、という意味であり、その組成比は特に問わない。また、上記酸化物
半導体は、珪素を含んでいてもよい。
或いは、酸化物半導体は、化学式ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０）で表記することがで
きる。ここで、Ｍは、Ｇａ、Ａｌ、ＭｎおよびＣｏから選ばれた一または複数の金属元素
を示す。
酸化物半導体を用いたトランジスタは、ボトムゲート型であっても良いし、トップゲート
型であっても良いし、ボトムコンタクト型であっても良い。ボトムゲート型トランジスタ
は、絶縁表面上のゲート電極と、ゲート電極上のゲート絶縁膜と、ゲート絶縁膜上におい
てゲート電極と重なる酸化物半導体膜と、酸化物半導体膜上のソース電極、ドレイン電極
と、ソース電極、ドレイン電極及び酸化物半導体膜上の絶縁膜とを有する。トップゲート
型トランジスタは、絶縁表面上の酸化物半導体膜と、酸化物半導体膜上のソース電極及び
ドレイン電極と、酸化物半導体膜、ソース電極及びドレイン電極上のゲート絶縁膜と、ゲ
ート絶縁膜上において酸化物半導体膜と重なるゲート電極と、ゲート電極上の絶縁膜とを
有する。ボトムコンタクト型トランジスタは、絶縁表面上のゲート電極と、ゲート電極上
のゲート絶縁膜と、ゲート絶縁膜上のソース電極、ドレイン電極と、ソース電極、ドレイ
ン電極上にあり、なおかつゲート絶縁膜上においてゲート電極と重なる酸化物半導体膜と
、ソース電極、ドレイン電極及び酸化物半導体膜上の絶縁膜とを有する。
スイッチング素子として用いるトランジスタのリーク電流を抑えることで、集積回路の高
集積化及び高速駆動を実現しつつ、半導体装置の待機電力を削減することができる。
半導体装置のブロック図。 インバータを用いた半導体装置の構成と動作を示す図。 ＮＡＮＤを用いた半導体装置の構成と動作を示す図。 ＮＯＲを用いた半導体装置の構成と動作を示す図。 フリップフロップを用いた半導体装置の構成を示す図。 フリップフロップを用いた半導体装置の構成と動作を示す図。 フリップフロップを用いた半導体装置の構成と動作を示す図。 半導体装置の作製方法を示す図。 半導体装置の作製方法を示す図。 半導体装置の作製方法を示す図。 半導体装置の作製方法を示す図。 半導体装置の作製方法を示す図。 半導体装置の作製方法を示す図。 半導体表示装置の構成を示す図。 半導体表示装置の構成を示す図。 電子機器の図。 フリップフロップを用いた半導体装置の構成と動作を示す図。
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は
以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び
詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明
は、以下に示す実施の形態の記載内容に限定して解釈されるものではない。
なお本発明は、マイクロプロセッサ、画像処理回路などの集積回路や、ＲＦタグ、半導体
表示装置等、ありとあらゆる半導体装置の作製に用いることができる。半導体表示装置に
は、液晶表示装置、有機発光素子（ＯＬＥＤ）に代表される発光素子を各画素に備えた発
光装置、電子ペーパー、ＤＭＤ（Ｄｉｇｉｔａｌ Ｍｉｃｒｏｍｉｒｒｏｒ Ｄｅｖｉｃ
ｅ）、ＰＤＰ（Ｐｌａｓｍａ Ｄｉｓｐｌａｙ Ｐａｎｅｌ）、ＦＥＤ（Ｆｉｅｌｄ Ｅ
ｍｉｓｓｉｏｎ Ｄｉｓｐｌａｙ）等や、半導体素子を用いた駆動回路を有しているその
他の半導体表示装置がその範疇に含まれる。
（実施の形態１）
図１に、本発明の一態様に係る半導体装置を、ブロック図で示す。図１に示す半導体装置
は、シリコンウェハ、ＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）基板、絶縁
表面上のシリコン薄膜などを用いて作製された回路１００と、回路１００への電源電圧の
供給を制御するスイッチング素子１０１とを有する。スイッチング素子１０１は、制御信
号に従ってスイッチングを行う。具体的には、回路１００が動作状態のときに制御信号に
従ってスイッチング素子１０１がオンになり、回路１００への電源電圧の供給が行われる
。また、回路１００が停止状態のときに制御信号に従ってスイッチング素子１０１がオフ
になり、回路１００への電源電圧の供給が停止する。
回路１００は、トランジスタ、ダイオード、容量素子、抵抗素子、インダクタンスなどの
、回路を構成する最小単位の半導体素子を、単数または複数有する。そして、上記半導体
素子が有する半導体は、結晶性を有するシリコン（結晶性シリコン）、具体的には微結晶
シリコン、多結晶シリコン、単結晶シリコンを含んでいる。
回路１００は、例えばインバータ、ＮＡＮＤ、ＮＯＲ、ＡＮＤ、ＯＲといった基本的な論
理ゲートであっても良いし、これらの論理ゲートの組み合わせであるフリップフロップ、
レジスタ、シフトレジスタのような論理回路でも良いし、複数の論理回路の組み合わせで
ある大規模な演算回路であっても良い。
スイッチング素子１０１は、酸化物半導体を活性層として有するトランジスタを少なくと
も一つ有している。スイッチング素子１０１が、上記トランジスタを複数有している場合
、複数のトランジスタは並列に接続されていても良いし、直列に接続されていても良いし
、直列と並列が組み合わされて接続されていても良い。
なお、トランジスタが直列に接続されている状態とは、第１のトランジスタのソース電極
とドレイン電極のいずれか一方のみが、第２のトランジスタのソース電極とドレイン電極
のいずれか一方のみに接続されている状態を意味する。また、トランジスタが並列に接続
されている状態とは、第１のトランジスタのソース電極が第２のトランジスタのソース電
極に接続され、第１のトランジスタのドレイン電極が第２のトランジスタのドレイン電極
に接続されている状態を意味する。
また、トランジスタが有するソース電極とドレイン電極は、トランジスタの極性及び各電
極に与えられる電位の高低差によって、その呼び方が入れ替わる。一般的に、ｎチャネル
型トランジスタでは、低い電位の与えられる電極がソース電極と呼ばれ、高い電位の与え
られる電極がドレイン電極と呼ばれる。また、ｐチャネル型トランジスタでは、低い電位
の与えられる電極がドレイン電極と呼ばれ、高い電位の与えられる電極がソース電極と呼
ばれる。本明細書では、便宜上、ソース電極とドレイン電極とが固定されているものと仮
定して、トランジスタの接続関係を説明しているが、実際には上記電位の関係に従ってソ
ース電極とドレイン電極の呼び方が入れ替わる。
酸化物半導体を用いたトランジスタは、上述したように、リーク電流が、結晶性を有する
シリコンを用いたトランジスタに比べて著しく低い。そのため、酸化物半導体を有するト
ランジスタをスイッチング素子１０１として用い、該スイッチング素子１０１で上記回路
１００への電源電圧の供給を制御することで、スイッチング素子１０１のリーク電流に起
因する待機電力の増大を抑えることができる。
また、回路１００の消費電力を低減することで、回路１００の動作を制御する他の回路の
負荷が軽減できる。よって、回路１００と、それを制御する他の回路を用いた集積回路全
体の、機能拡張が可能となる。
一方、結晶性を有するシリコンを用いたトランジスタは、酸化物半導体を有するトランジ
スタに比べて一般的に移動度が高く、オン電流が高い。そのため、結晶性シリコンを有す
る半導体素子で回路１００を形成することで、回路１００を用いた集積回路の高集積化及
び高速駆動を実現することができる。
次に、回路１００がインバータである場合を例に挙げて、半導体装置の具体的な構成及び
動作について、図２を用いて説明する。
図２（Ａ）に示す半導体装置は、回路１００が、ｐチャネル型のトランジスタ１１０と、
ｎチャネル型のトランジスタ１１１とを有する。トランジスタ１１０とトランジスタ１１
１は、共に結晶性を有するシリコンを活性層に用いている。そして、トランジスタ１１０
とトランジスタ１１１でインバータを構成している。
具体的には、トランジスタ１１０のドレイン電極と、トランジスタ１１１のドレイン電極
が接続されている。そして、トランジスタ１１０のドレイン電極及びトランジスタ１１１
のドレイン電極の電位は、出力信号の電位として後段の回路に与えられる。出力信号が与
えられる配線または電極は、寄生容量などの各種容量を有しており、図２（Ａ）ではこれ
らの容量を負荷１１２として示している。
またトランジスタ１１０のゲート電極とトランジスタ１１１のゲート電極には、入力信号
の電位が与えられる。トランジスタ１１０のソース電極にはハイレベルの電源電圧ＶＤＤ
が与えられる。また、トランジスタ１１１のソース電極には、スイッチング素子１０１を
介して、ローレベルの電源電圧ＶＳＳが与えられる。
なお、本明細書において接続とは電気的な接続を意味しており、電流または電圧が伝送可
能な状態に相当する。
図２（Ａ）では、スイッチング素子１０１が、回路１００へのローレベルの電源電圧ＶＳ
Ｓの供給を制御する場合を例示している。次いで、図２（Ｂ）に、スイッチング素子１０
１が、回路１００へのハイレベルの電源電圧ＶＤＤの供給を制御する場合の、半導体装置
の構成を示す。図２（Ｂ）に示す半導体装置は、図２（Ａ）と同様に、回路１００が、ｐ
チャネル型のトランジスタ１１０と、ｎチャネル型のトランジスタ１１１とを有する。ト
ランジスタ１１０とトランジスタ１１１は、共に結晶性を有するシリコンを活性層に用い
ている。そして、トランジスタ１１０とトランジスタ１１１でインバータを構成している
。
具体的には、トランジスタ１１０のドレイン電極と、トランジスタ１１１のドレイン電極
が接続されている。そして、トランジスタ１１０のドレイン電極及びトランジスタ１１１
のドレイン電極の電位は、出力信号の電位として後段の回路に与えられる。出力信号が与
えられる配線または電極は、寄生容量などの各種容量を有しており、図２（Ｂ）ではこれ
らの容量を負荷１１２として示している。
またトランジスタ１１０のゲート電極とトランジスタ１１１のゲート電極には、入力信号
の電位が与えられる。トランジスタ１１０のソース電極には、スイッチング素子１０１を
介して、ハイレベルの電源電圧ＶＤＤが与えられる。また、トランジスタ１１１のソース
電極には、ローレベルの電源電圧ＶＳＳが与えられる。
スイッチング素子１０１は制御信号に従ってスイッチングしている。図２（Ａ）の半導体
装置を例に挙げて、回路１００が動作状態の期間（動作期間）と、停止状態の期間（非動
作期間）における、入力信号、出力信号、制御信号の電位のタイミングチャートを、図２
（Ｃ）に示す。
動作期間において、制御信号は、スイッチング素子１０１がオンとなるような電位を有す
る。具体的に図２（Ｃ）では、制御信号がハイレベルの電位を有する場合を例示している
。よって、動作期間において、電源電圧ＶＳＳが、トランジスタ１１１のソース電極に与
えられる。そして、入力信号の電位がローレベルのとき、ハイレベルの電位を有する出力
信号が得られる。また、入力信号の電位がハイレベルのとき、ローレベルの電位を有する
出力信号が得られる。
非動作期間において、制御信号は、スイッチング素子１０１がオフとなるような電位を有
する。具体的に図２（Ｃ）では、制御信号がローレベルの電位を有する場合を例示してい
る。よって、非動作期間において、電源電圧ＶＳＳは、トランジスタ１１１のソース電極
に与えられておらず、トランジスタ１１１のソース電極はフローティングの状態にある。
よって、入力信号の電位がローレベルであっても、ハイレベルであっても、出力信号の電
位はハイレベルを維持する。
上述したように、非動作期間において、回路１００への電源電圧の供給が停止されること
で、回路１００で消費される動的な待機電力を低減することができる。また、スイッチン
グ素子１０１は酸化物半導体膜を用いた半導体素子で作製されているので、リーク電流等
に依存する静的な待機電力を低減することができる。従って、非動作回路への電源電圧の
供給を停止し、非動作回路で消費される静的な待機電力及び動的な待機電力の両方を低減
することで、回路全体の消費電力を低減可能な半導体装置を提供することができる。
次に、回路１００がＮＡＮＤである場合を例に挙げて、半導体装置の具体的な構成及び動
作について、図３を用いて説明する。
図３（Ａ）に示す半導体装置は、回路１００が、ｐチャネル型のトランジスタ１２０と、
ｐチャネル型のトランジスタ１２１と、ｎチャネル型のトランジスタ１２２と、ｎチャネ
ル型のトランジスタ１２３とを有する。トランジスタ１２０、トランジスタ１２１、トラ
ンジスタ１２２、トランジスタ１２３は、共に結晶性を有するシリコンを活性層に用いて
いる。そして、トランジスタ１２０、トランジスタ１２１、トランジスタ１２２、トラン
ジスタ１２３でＮＡＮＤを構成している。
具体的には、トランジスタ１２０のソース電極とトランジスタ１２１のソース電極には、
ハイレベルの電源電圧ＶＤＤが与えられる。トランジスタ１２０のゲート電極とトランジ
スタ１２２のゲート電極には、入力信号１の電位が与えられている。トランジスタ１２０
のドレイン電極と、トランジスタ１２１のドレイン電極と、トランジスタ１２２のドレイ
ン電極とは接続されており、これらドレイン電極の電位は、出力信号の電位として後段の
回路に与えられる。出力信号が与えられる配線または電極は、寄生容量などの各種容量を
有しており、図３（Ａ）ではこれらの容量を負荷１２４として示している。トランジスタ
１２２のソース電極と、トランジスタ１２３のドレイン電極とが接続されている。トラン
ジスタ１２１のゲート電極と、トランジスタ１２３のゲート電極には、入力信号２の電位
が与えられている。また、トランジスタ１２３のソース電極には、スイッチング素子１０
１を介して、ローレベルの電源電圧ＶＳＳが与えられる。
図３（Ａ）では、スイッチング素子１０１が、回路１００へのローレベルの電源電圧ＶＳ
Ｓの供給を制御する場合を例示している。次いで、図３（Ｂ）に、スイッチング素子１０
１が、回路１００へのハイレベルの電源電圧ＶＤＤの供給を制御する場合の、半導体装置
の構成を示す。図３（Ｂ）に示す半導体装置は、図３（Ａ）と同様に、回路１００が、ｐ
チャネル型のトランジスタ１２０と、ｐチャネル型のトランジスタ１２１と、ｎチャネル
型のトランジスタ１２２と、ｎチャネル型のトランジスタ１２３とを有する。トランジス
タ１２０、トランジスタ１２１、トランジスタ１２２、トランジスタ１２３は、共に結晶
性を有するシリコンを活性層に用いている。そして、トランジスタ１２０、トランジスタ
１２１、トランジスタ１２２、トランジスタ１２３でＮＡＮＤを構成している。
具体的には、トランジスタ１２０のソース電極には、スイッチング素子１０１ａを介して
、ハイレベルの電源電圧ＶＤＤが与えられる。トランジスタ１２１のソース電極には、ス
イッチング素子１０１ｂを介して、ハイレベルの電源電圧ＶＤＤが与えられる。なお、図
３（Ｂ）では、電源電圧ＶＤＤの回路１００への供給を、複数のスイッチング素子１０１
ａ、スイッチング素子１０１ｂで制御している場合を例示しているが、スイッチング素子
は単数であっても良い。また、トランジスタ１２０のゲート電極とトランジスタ１２２の
ゲート電極には、入力信号１の電位が与えられている。トランジスタ１２０のドレイン電
極と、トランジスタ１２１のドレイン電極と、トランジスタ１２２のドレイン電極とは接
続されており、これらドレイン電極の電位は、出力信号の電位として後段の回路に与えら
れる。出力信号が与えられる配線または電極は、寄生容量などの各種容量を有しており、
図３（Ｂ）ではこれらの容量を負荷１２４として示している。トランジスタ１２２のソー
ス電極と、トランジスタ１２３のドレイン電極とが接続されている。トランジスタ１２１
のゲート電極と、トランジスタ１２３のゲート電極には、入力信号２の電位が与えられて
いる。また、トランジスタ１２３のソース電極には、ローレベルの電源電圧ＶＳＳが与え
られる。
スイッチング素子１０１は制御信号に従ってスイッチングしている。図３（Ａ）の半導体
装置を例に挙げて、回路１００が動作状態の期間（動作期間）と、停止状態の期間（非動
作期間）における、入力信号、出力信号、制御信号の電位のタイミングチャートを、図３
（Ｃ）に示す。
動作期間において、制御信号は、スイッチング素子１０１がオンとなるような電位を有す
る。具体的に図３（Ｃ）では、制御信号がハイレベルの電位を有する場合を例示している
。よって、動作期間において、電源電圧ＶＳＳが、トランジスタ１２３のソース電極に与
えられる。そして、入力信号１の電位がハイレベルで、入力信号２の電位がハイレベルの
とき、ローレベルの電位を有する出力信号が得られる。また、入力信号１の電位がローレ
ベルで、入力信号２の電位がハイレベルのとき、ハイレベルの電位を有する出力信号が得
られる。
非動作期間において、制御信号は、スイッチング素子１０１がオフとなるような電位を有
する。具体的に図３（Ｃ）では、制御信号がローレベルの電位を有する場合を例示してい
る。よって、非動作期間において、電源電圧ＶＳＳは、トランジスタ１２３のソース電極
に与えられておらず、トランジスタ１２３のソース電極はフローティングの状態にある。
よって、入力信号１と入力信号２の電位がローレベルであっても、ハイレベルであっても
、出力信号の電位はハイレベルを維持する。
上述したように、非動作期間において、回路１００への電源電圧の供給が停止されること
で、回路１００で消費される動的な待機電力を低減することができる。また、スイッチン
グ素子１０１は酸化物半導体膜を用いた半導体素子で作製されているので、リーク電流等
に依存する静的な待機電力を低減することができる。従って、非動作回路への電源電圧の
供給を停止し、非動作回路で消費される静的な待機電力及び動的な待機電力の両方を低減
することで、回路全体の消費電力を低減可能な半導体装置を提供することができる。
次に、回路１００がＮＯＲである場合を例に挙げて、半導体装置の具体的な構成及び動作
について、図４を用いて説明する。
図４（Ａ）に示す半導体装置は、回路１００が、ｐチャネル型のトランジスタ１３０と、
ｐチャネル型のトランジスタ１３１と、ｎチャネル型のトランジスタ１３２と、ｎチャネ
ル型のトランジスタ１３３とを有する。トランジスタ１３０、トランジスタ１３１、トラ
ンジスタ１３２、トランジスタ１３３は、共に結晶性を有するシリコンを活性層に用いて
いる。そして、トランジスタ１３０、トランジスタ１３１、トランジスタ１３２、トラン
ジスタ１３３でＮＯＲを構成している。
具体的には、トランジスタ１３０のソース電極には、ハイレベルの電源電圧ＶＤＤが与え
られる。トランジスタ１３０のゲート電極とトランジスタ１３３のゲート電極には、入力
信号１の電位が与えられている。トランジスタ１３０のドレイン電極と、トランジスタ１
３１のソース電極とが接続されている。トランジスタ１３１のゲート電極とトランジスタ
１３２のゲート電極には、入力信号２の電位が与えられている。トランジスタ１３１のド
レイン電極と、トランジスタ１３２のドレイン電極と、トランジスタ１３３のドレイン電
極とは接続されており、これらドレイン電極の電位は、出力信号の電位として後段の回路
に与えられる。出力信号が与えられる配線または電極は、寄生容量などの各種容量を有し
ており、図４（Ａ）ではこれらの容量を負荷１３４として示している。トランジスタ１３
２のソース電極には、スイッチング素子１０１ａを介して、ローレベルの電源電圧ＶＳＳ
が与えられる。トランジスタ１３３のソース電極には、スイッチング素子１０１ｂを介し
て、ローレベルの電源電圧ＶＳＳが与えられる。なお、図４（Ａ）では、電源電圧ＶＳＳ
の回路１００への供給を、複数のスイッチング素子１０１ａ、スイッチング素子１０１ｂ
で制御している場合を例示しているが、スイッチング素子は単数であっても良い。
図４（Ａ）では、スイッチング素子１０１ａ、１０１ｂが、回路１００へのローレベルの
電源電圧ＶＳＳの供給を制御する場合を例示している。次いで、図４（Ｂ）に、スイッチ
ング素子１０１が、回路１００へのハイレベルの電源電圧ＶＤＤの供給を制御する場合の
、半導体装置の構成を示す。図４（Ｂ）に示す半導体装置は、図４（Ａ）と同様に、回路
１００が、ｐチャネル型のトランジスタ１３０と、ｐチャネル型のトランジスタ１３１と
、ｎチャネル型のトランジスタ１３２と、ｎチャネル型のトランジスタ１３３とを有する
。トランジスタ１３０、トランジスタ１３１、トランジスタ１３２、トランジスタ１３３
は、共に結晶性を有するシリコンを活性層に用いている。そして、トランジスタ１３０、
トランジスタ１３１、トランジスタ１３２、トランジスタ１３３でＮＯＲを構成している
。
具体的には、トランジスタ１３０のソース電極には、スイッチング素子１０１を介して、
ハイレベルの電源電圧ＶＤＤが与えられる。トランジスタ１３０のゲート電極とトランジ
スタ１３３のゲート電極には、入力信号１の電位が与えられている。トランジスタ１３０
のドレイン電極と、トランジスタ１３１のソース電極とが接続されている。トランジスタ
１３１のゲート電極とトランジスタ１３２のゲート電極には、入力信号２の電位が与えら
れている。トランジスタ１３１のドレイン電極と、トランジスタ１３２のドレイン電極と
、トランジスタ１３３のドレイン電極とは接続されており、これらドレイン電極の電位は
、出力信号の電位として後段の回路に与えられる。出力信号が与えられる配線または電極
は、寄生容量などの各種容量を有しており、図４（Ｂ）ではこれらの容量を負荷１３４と
して示している。トランジスタ１３２のソース電極と、トランジスタ１３３のソース電極
には、ローレベルの電源電圧ＶＳＳが与えられる。
スイッチング素子１０１は制御信号に従ってスイッチングしている。図４（Ａ）の半導体
装置を例に挙げて、回路１００が動作状態の期間（動作期間）と、停止状態の期間（非動
作期間）における、入力信号、出力信号、制御信号の電位のタイミングチャートを、図４
（Ｃ）に示す。
動作期間において、制御信号は、スイッチング素子１０１ａ、スイッチング素子１０１ｂ
がオンとなるような電位を有する。具体的に図４（Ｃ）では、制御信号がハイレベルの電
位を有する場合を例示している。よって、動作期間において、電源電圧ＶＳＳが、トラン
ジスタ１３２のソース電極及びトランジスタ１３３のソース電極に与えられる。そして、
入力信号１の電位がローレベルで、入力信号２の電位がローレベルのとき、ハイレベルの
電位を有する出力信号が得られる。また、入力信号１の電位がハイレベルで、入力信号２
の電位がローレベルのとき、ローレベルの電位を有する出力信号が得られる。
非動作期間において、制御信号は、スイッチング素子１０１ａ、スイッチング素子１０１
ｂがオフとなるような電位を有する。具体的に図４（Ｃ）では、制御信号がローレベルの
電位を有する場合を例示している。よって、非動作期間において、電源電圧ＶＳＳは、ト
ランジスタ１３２のソース電極及びトランジスタ１３３のソース電極に与えられておらず
、トランジスタ１３２のソース電極及びトランジスタ１３３のソース電極はフローティン
グの状態にある。よって、入力信号１と入力信号２の電位がローレベルであっても、ハイ
レベルであっても、出力信号の電位はローレベルを維持する。
上述したように、非動作期間において、回路１００への電源電圧の供給が停止されること
で、回路１００で消費される動的な待機電力を低減することができる。また、スイッチン
グ素子１０１は酸化物半導体膜を用いた半導体素子で作製されているので、リーク電流等
に依存する静的な待機電力を低減することができる。従って、非動作回路への電源電圧の
供給を停止し、非動作回路で消費される静的な待機電力及び動的な待機電力の両方を低減
することで、回路全体の消費電力を低減可能な半導体装置を提供することができる。
次に、回路１００がフリップフロップである場合を例に挙げて、半導体装置の具体的な構
成及び動作について、図５及び図６を用いて説明する。
図５（Ａ）に示す半導体装置は、回路１００がフリップフロップであり、端子Ｄに入力信
号、端子ＣＫにクロック信号が入力され、端子Ｑから出力信号１、端子Ｑｂから出力信号
２が出力されている。フリップフロップの具体的な回路構成は、帰還作用を利用して１ビ
ット分のデータを保持できる回路であればどのような構成でも良い。図５（Ｂ）に、回路
１００のより具体的な構成を示す。図５（Ｂ）に示す回路１００は、ＮＡＮＤ１４０、Ｎ
ＡＮＤ１４１、ＮＡＮＤ１４２、ＮＡＮＤ１４３を用いたＤフリップフロップである。Ｎ
ＡＮＤ１４０の第１の入力端子には、入力信号の電位が与えられる。ＮＡＮＤ１４０の第
２の入力端子と、ＮＡＮＤ１４２の第２の入力端子には、クロック信号の電位が与えられ
る。ＮＡＮＤ１４０の出力端子は、ＮＡＮＤ１４２の第１の入力端子と、ＮＡＮＤ１４１
の第１の入力端子に接続されている。ＮＡＮＤ１４２の出力端子は、ＮＡＮＤ１４３の第
２の入力端子に接続されている。ＮＡＮＤ１４１の出力端子は、ＮＡＮＤ１４３の第１の
入力端子に接続されており、なおかつＮＡＮＤ１４１の出力端子の電位が出力信号１の電
位として、後段の回路に与えられる。ＮＡＮＤ１４３の出力端子は、ＮＡＮＤ１４１の第
２の入力端子に接続されており、なおかつＮＡＮＤ１４３の出力端子の電位が出力信号２
の電位として、後段の回路に与えられる。
なお、図５（Ｂ）に示す回路１００は、出力信号１と出力信号２が得られる構成となって
いるが、必要に応じて出力信号を１つにしても良い。
そして、ＮＡＮＤ１４０、ＮＡＮＤ１４１、ＮＡＮＤ１４２、ＮＡＮＤ１４３への電源電
圧の供給が、スイッチング素子１０１によって制御されている。図５（Ａ）では、ローレ
ベルの電源電圧ＶＳＳの供給を、スイッチング素子１０１によって制御している場合を例
示しているが、ハイレベルの電源電圧の供給を、スイッチング素子１０１によって制御し
ていても良い。
図６（Ａ）に、より詳細な半導体装置の回路図の一例を示す。ＮＡＮＤ１４０、ＮＡＮＤ
１４１、ＮＡＮＤ１４２、ＮＡＮＤ１４３における、トランジスタの接続関係については
、図３（Ａ）、図３（Ｂ）を参照することができる。ＮＡＮＤ１４０、ＮＡＮＤ１４１、
ＮＡＮＤ１４２、ＮＡＮＤ１４３を構成する各トランジスタは、結晶性を有するシリコン
を活性層に用いている。また、図６（Ａ）では、図５（Ａ）とは異なり、スイッチング素
子１０１ａ〜スイッチング素子１０１ｄを用いて、ＮＡＮＤ１４０、ＮＡＮＤ１４１、Ｎ
ＡＮＤ１４２、ＮＡＮＤ１４３それぞれへの、電源電圧ＶＳＳの供給を制御している場合
を例示している。
図６（Ａ）の半導体装置を例に挙げて、回路１００が動作状態の期間（動作期間）と、停
止状態の期間（非動作期間）における、入力信号、出力信号、制御信号の電位のタイミン
グチャートを、図６（Ｂ）に示す。スイッチング素子１０１ａ〜スイッチング素子１０１
ｄは、制御信号に従ってスイッチングしている。
動作期間において、制御信号は、スイッチング素子１０１ａ〜スイッチング素子１０１ｄ
がオンとなるような電位を有する。具体的に図６（Ｂ）では、制御信号がハイレベルの電
位を有する場合を例示している。よって、動作期間において、電源電圧ＶＳＳが、ＮＡＮ
Ｄ１４０〜ＮＡＮＤ１４３に与えられる。そして、クロック信号の電位がハイレベルまた
はローレベル、入力信号の電位がハイレベルのとき、ハイレベルの電位を有する出力信号
１、ローレベルの電位を有する出力信号２が得られる。また、クロック信号の電位がハイ
レベルまたはローレベル、入力信号の電位がローレベルのとき、ローレベルの電位を有す
る出力信号１、ハイレベルの電位を有する出力信号２が得られる。
非動作期間において、制御信号は、スイッチング素子１０１ａ〜スイッチング素子１０１
ｄがオフとなるような電位を有する。具体的に図６（Ｂ）では、制御信号がローレベルの
電位を有する場合を例示している。よって、非動作期間において、電源電圧ＶＳＳは、Ｎ
ＡＮＤ１４０〜ＮＡＮＤ１４３に与えられていない。すなわち、動作期間において電源電
圧ＶＳＳが与えられていたトランジスタのソース電極は、非動作期間においてフローティ
ングの状態となる。よって、クロック信号と入力信号の電位がローレベルであっても、ハ
イレベルであっても、出力信号１と出力信号２の電位は、非動作期間に入る直前の電位を
保持する。
上述したように、非動作期間において、回路１００への電源電圧の供給が停止されること
で、回路１００で消費される動的な待機電力を低減することができる。また、スイッチン
グ素子１０１は酸化物半導体膜を用いた半導体素子で作製されているので、リーク電流等
に依存する静的な待機電力を低減することができる。従って、非動作回路への電源電圧の
供給を停止し、非動作回路で消費される静的な待機電力及び動的な待機電力の両方を低減
することで、回路全体の消費電力を低減可能な半導体装置を提供することができる。
なお、本発明の半導体装置では、回路１００が停止状態のときに、酸化物半導体膜を用い
た半導体素子により、当該回路１００へのクロック信号の供給を停止する構成が加えられ
ていても良い。次に、回路１００がフリップフロップである場合を例に挙げて、回路１０
０への電源電圧の供給と、クロック信号の供給とを制御することができる、半導体装置の
具体的な構成及び動作について、図７を用いて説明する。
図７（Ａ）に示す半導体装置は、回路１００とスイッチング素子１０１に加え、回路１０
０へのクロック信号の供給を制御することができる制御回路１０２を有している。制御回
路１０２には、クロック信号に加え、制御回路１０２の動作を制御するための制御信号１
が入力されている。図７（Ａ）では、制御回路１０２にＡＮＤが用いられている場合を例
示しており、クロック信号と制御信号は、共にＡＮＤに入力されている。そして、ＡＮＤ
から出力された信号は、回路１００に入力されている。また、回路１００はフリップフロ
ップであり、端子Ｄに入力信号、端子ＣＫに制御回路１０２から出力された信号、端子Ｑ
から出力信号が出力されている。
図７（Ａ）に示す回路１００の具体的な構成については、図５（Ｂ）を参照することがで
きる。フリップフロップの具体的な回路構成は、帰還作用を利用して１ビット分のデータ
を保持できる回路であればどのような構成でも良い。また、図５（Ｂ）に示す回路１００
は、出力信号１と出力信号２が得られる構成となっているが、図７（Ａ）に示す回路１０
０では、出力信号を１つとした。
回路１００への電源電圧の供給は、スイッチング素子１０１によって制御されている。図
７（Ａ）では、ローレベルの電源電圧ＶＳＳの供給を、スイッチング素子１０１によって
制御している場合を例示しているが、ハイレベルの電源電圧の供給を、スイッチング素子
１０１によって制御していても良い。
図７（Ａ）では、制御回路１０２がＡＮＤを用いている例を示しているが、制御回路１０
２は、制御信号１に従って、回路１００へのクロック信号の供給を制御できる回路構成で
あれば良く、ＡＮＤに限定されない。例えば、制御回路１０２は、ＡＮＤの代わりにＮＯ
Ｒを用いていても良い。
そして、制御回路１０２は、酸化物半導体膜を活性層として有するトランジスタを少なく
とも一つ有している。酸化物半導体膜を活性層として有するトランジスタは、リーク電流
が、結晶性を有するシリコンを用いたトランジスタに比べて著しく低い。そのため、酸化
物半導体を有するトランジスタを制御回路１０２として用い、該制御回路１０２で上記回
路１００へのクロック信号の供給を制御することで、制御回路１０２のリーク電流に起因
する待機電力の増大を抑えることができる。
図７（Ａ）の半導体装置を例に挙げて、回路１００が動作状態の期間（動作期間）と、停
止状態の期間（非動作期間）における、入力信号のデータ、出力信号のデータ、制御信号
１の電位、制御信号２の電位のタイミングチャートを、図７（Ｂ）に示す。
動作期間において、制御信号１の電位はハイレベルであり、クロック信号が制御回路１０
２を通して、フリップフロップである回路１００に供給される。また、制御信号２の電位
はハイレベルであり、電源電圧ＶＳＳが回路１００に供給される。よって、回路１００は
動作状態となる。そして、フリップフロップである回路１００は、入力されたクロック信
号に基づき、データを保持する。動作期間では、入力信号が有するデータがＤ０からＤ１
へと変化しているので、出力信号が有するデータもＤ０からＤ１に変化する。
次に、非動作期間において、制御信号１の電位はローレベルであり、クロック信号の回路
１００への供給が停止される。すなわち、制御回路１０２からフリップフロップである回
路１００に、ローレベルに固定された電位が供給される。また、非動作期間において、制
御信号２の電位はローレベルであり、電源電圧ＶＳＳの回路１００への供給が停止される
。よって、回路１００は非動作状態となるため、出力信号のデータはＤ１のまま保持され
る。なお、クロック信号の供給が停止した状態とは、動作期間において、制御回路１０２
から回路１００に与えられる電位が、ローレベルとハイレベルの間で変化するのではなく
、ローレベルまたはハイレベルに固定されている状態を意味する。
上述したように、非動作期間において、回路１００へのクロック信号の供給が停止される
、所謂クロックゲーティングが行われることで、回路１００で消費される動的な待機電力
を低減することができる。そして、回路１００への電源電圧の供給が停止されることで、
回路１００で消費される動的な待機電力を低減することができる。また、スイッチング素
子１０１と制御回路１０２は、酸化物半導体膜を用いた半導体素子で作製されているので
、リーク電流等に依存する静的な待機電力を低減することができる。従って、非動作回路
へのクロック信号及び電源電圧の供給を停止し、非動作回路で消費される静的な待機電力
及び動的な待機電力の両方を低減することで、回路全体の消費電力を低減可能な半導体装
置を提供することができる。
なお、制御回路１０２が、ＡＮＤの代わりにＮＯＲを用いていている場合も、クロック信
号と制御信号は、共にＮＯＲに入力される。そして、ＮＯＲから出力された信号は、回路
１００に入力される。図１７（Ａ）に、図７（Ａ）に示す半導体装置において、制御回路
１０２がＮＯＲを用いている場合の構成を示す。回路１００とスイッチング素子１０１の
構成については、図７（Ａ）と同様であるので、詳細な説明は省略する。図１７（Ａ）の
半導体装置を例に挙げて、回路１００が動作状態の期間（動作期間）と、停止状態の期間
（非動作期間）における、入力信号のデータ、出力信号のデータ、制御信号１の電位、制
御信号２の電位のタイミングチャートを、図１７（Ｂ）に示す。
制御回路１０２にＮＯＲを用いる場合、動作期間において、制御信号１の電位はローレベ
ルであり、クロック信号が制御回路１０２を通して、フリップフロップである回路１００
に供給される。また、制御信号２の電位はハイレベルであり、電源電圧ＶＳＳが回路１０
０に供給される。よって、回路１００は動作状態となる。そして、フリップフロップであ
る回路１００は、入力されたクロック信号に基づき、データを保持する。動作期間では、
入力信号が有するデータがＤ０からＤ１へと変化しているので、出力信号が有するデータ
もＤ０からＤ１に変化する。
次に、非動作期間において、制御信号１の電位はハイレベルであり、クロック信号の回路
１００への供給が停止される。すなわち、制御回路１０２からフリップフロップである回
路１００に、ローレベルに固定された電位が供給される。また、非動作期間において、制
御信号２の電位はローレベルであり、電源電圧ＶＳＳの回路１００への供給が停止される
。よって、回路１００は非動作状態となるため、出力信号のデータはＤ１のまま保持され
る。
（実施の形態２）
本実施の形態では、本発明の一態様に係る、半導体装置の作製方法について説明する。
本発明の一態様に係る半導体装置は、シリコンを用いたトランジスタと、酸化物半導体を
用いたトランジスタとを有する。シリコンを用いたトランジスタは、シリコンウェハ、Ｓ
ＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）基板、絶縁表面上のシリコン薄膜な
どを用いて形成することができる。
ＳＯＩ基板は、例えば、スマートカットに代表されるＵＮＩＢＯＮＤ、ＥＬＴＲＡＮ（Ｅ
ｐｉｔａｘｉａｌ Ｌａｙｅｒ Ｔｒａｎｓｆｅｒ）、誘電体分離法、ＰＡＣＥ（Ｐｌａ
ｓｍａ Ａｓｓｉｓｔｅｄ Ｃｈｅｍｉｃａｌ Ｅｔｃｈｉｎｇ）法や、ＳＩＭＯＸ（Ｓ
ｅｐａｒａｔｉｏｎ ｂｙ Ｉｍｐｌａｎｔｅｄ Ｏｘｙｇｅｎ）法などを用いて作製す
ることができる。
絶縁表面を有する基板上に形成されたシリコンの半導体膜は、公知の技術により結晶化し
ても良い。公知の結晶化方法としては、レーザ光を用いたレーザ結晶化法、触媒元素を用
いる結晶化法がある。或いは、触媒元素を用いる結晶化法とレーザ結晶化法とを組み合わ
せて用いることもできる。また、石英のような耐熱性に優れている基板を用いる場合、電
熱炉を使用した熱結晶化方法、赤外光を用いたランプアニール結晶化法、触媒元素を用い
る結晶化法、９５０℃程度の高温アニール法を組み合わせた結晶法を用いても良い。
また、上記方法を用いて作製される半導体素子を、プラスチックなどの可撓性を有する基
板上に移すことで、半導体装置を形成しても良い。転写は、基板と半導体素子の間に金属
酸化膜を設け、該金属酸化膜を結晶化により脆弱化して半導体素子を剥離し、移す方法、
基板と半導体素子の間に水素を含む非晶質珪素膜を設け、レーザ光の照射またはエッチン
グにより該非晶質珪素膜を除去することで基板と半導体素子とを剥離し、移す方法、半導
体素子が形成された基板を機械的に削除または溶液やガスによるエッチングで除去するこ
とで半導体素子を基板から切り離し、移す方法等、様々な方法を用いることができる。
本実施の形態では、ＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）基板を用いて
、シリコンを有するトランジスタを作製した後、酸化物半導体を有するトランジスタを作
製する場合を例に挙げて、半導体装置の作製方法について説明する。
まず、図８（Ａ）に示すように、ボンド基板２００を洗浄した後、ボンド基板２００の表
面に絶縁膜２０１を形成する。
ボンド基板２００として、シリコンの単結晶半導体基板を用いることができる。また、ボ
ンド基板２００として、結晶格子に歪みを有するシリコン、シリコンに対しゲルマニウム
が添加されたシリコンゲルマニウムなどの半導体基板を用いていても良い。
なお、ボンド基板２００に用いられる単結晶半導体基板は、結晶軸の方向が基板内におい
て揃っていることが望ましいが、点欠陥、線欠陥、面欠陥などの格子欠陥が完璧に排除さ
れた完全結晶である必要はない。
ボンド基板２００の形状は円形に限定されず、円形以外の形状に加工されていても良い。
例えば、後に貼り合わせるベース基板２０３の形状が一般的に矩形状であること、及び縮
小投影型露光装置などの露光装置の露光領域が矩形であること等を考慮し、ボンド基板２
００が矩形となるように、その形状を加工しても良い。ボンド基板２００の形状の加工は
、市販の円形状の単結晶半導体基板を切断することで、行うことができる。
絶縁膜２０１は、単数の絶縁膜を用いたものであっても、複数の絶縁膜を積層して用いた
ものであっても良い。絶縁膜２０１の厚さは、後に不純物が含まれる領域が除去されるこ
とを考慮して、１５ｎｍ以上５００ｎｍ以下とすると良い。
絶縁膜２０１を構成する膜には、酸化珪素膜、窒化珪素膜、酸化窒化珪素膜、窒化酸化珪
素膜、酸化ゲルマニウム膜、窒化ゲルマニウム膜、酸化窒化ゲルマニウム膜、窒化酸化ゲ
ルマニウム膜などの珪素またはゲルマニウムを組成に含む絶縁膜を用いることができる。
また、酸化アルミニウム、酸化タンタル、酸化ハフニウムなどの金属の酸化物でなる絶縁
膜、窒化アルミニウムなどの金属の窒化物でなる絶縁膜、酸化窒化アルミニウム膜などの
金属の酸化窒化物でなる絶縁膜、窒化酸化アルミニウム膜などの金属の窒化酸化物でなる
絶縁膜を用いることもできる。
例えば本実施の形態では、ボンド基板２００を熱酸化することによって形成された酸化珪
素を、絶縁膜２０１として用いる例を示す。なお、図８（Ａ）では、絶縁膜２０１がボン
ド基板２００の全面を覆うように形成されているが、絶縁膜２０１は、ボンド基板２００
の少なくとも一面に形成されていればよい。
なお、本明細書において酸化窒化物とは、その組成として、窒素よりも酸素の含有量が多
い物質であり、また、窒化酸化物とは、その組成として、酸素よりも窒素の含有量が多い
物質をいう。
また、ボンド基板２００の表面を熱酸化することにより絶縁膜２０１を形成する場合、熱
酸化は、含有水分量が低い酸素を用いるドライ酸化、酸素雰囲気中に塩化水素などのハロ
ゲンを含むガスを添加する熱酸化、などを用いることができる。また、水素を酸素で燃焼
させて水を作るパイロジェニック酸化、高純度純水を１００度以上に加熱した水蒸気を用
いて酸化を行う水蒸気酸化などのウェット酸化を、絶縁膜２０１の形成に用いても良い。
ベース基板２０３にアルカリ金属若しくはアルカリ土類金属などの半導体装置の信頼性を
低下させる不純物を含むような基板を用いる場合、上記不純物がベース基板２０３から分
離後に形成される半導体膜に拡散することを防止できるようなバリア膜を、少なくとも１
層以上、絶縁膜２０１が有することが好ましい。バリア膜として用いることが出来る絶縁
膜には、窒化珪素膜、窒化酸化珪素膜、窒化アルミニウム膜、または窒化酸化アルミニウ
ム膜などが挙げられる。バリア膜として用いる絶縁膜は、例えば厚さ１５ｎｍ〜３００ｎ
ｍの膜厚で形成することが好ましい。また、バリア膜とボンド基板２００との間に、酸化
珪素膜や酸化窒化珪素膜などの、バリア膜より窒素の含有率の低い絶縁膜を形成しても良
い。窒素の含有率の低い絶縁膜の厚さは、５ｎｍ以上２００ｎｍ以下とすれば良い。
酸化珪素を絶縁膜２０１として用いる場合、絶縁膜２０１はシランと酸素、ＴＥＯＳ（テ
トラエトキシシラン）と酸素等の混合ガスを用い、熱ＣＶＤ、プラズマＣＶＤ、常圧ＣＶ
Ｄ、バイアスＥＣＲＣＶＤ等の気相成長法によって形成することができる。この場合、絶
縁膜２０１の表面を酸素プラズマ処理で緻密化しても良い。また、窒化珪素を絶縁膜２０
１として用いる場合、シランとアンモニアの混合ガスを用い、プラズマＣＶＤ等の気相成
長法によって形成することができる。
また、有機シランガスを用いて化学気相成長法により作製される酸化珪素を、絶縁膜２０
１として用いても良い。有機シランガスとしては、珪酸エチル（ＴＥＯＳ：化学式Ｓｉ（
ＯＣ２Ｈ５）４）、テトラメチルシラン（ＴＭＳ：化学式Ｓｉ（ＣＨ３）４）、テトラメ
チルシクロテトラシロキサン（ＴＭＣＴＳ）、オクタメチルシクロテトラシロキサン（Ｏ
ＭＣＴＳ）、ヘキサメチルジシラザン（ＨＭＤＳ）、トリエトキシシラン（ＳｉＨ（ＯＣ
２Ｈ５）３）、トリスジメチルアミノシラン（ＳｉＨ（Ｎ（ＣＨ３）２）３）等のシリコ
ン含有化合物を用いることができる。
ソースガスに有機シランを用いることで、プロセス温度が３５０℃以下で、平滑な表面を
有する酸化珪素膜を形成することができる。また、熱ＣＶＤ法で、加熱温度が２００℃以
上５００℃以下で形成されるＬＴＯ（低温酸化物、ｌｏｗ ｔｅｍｐｅｒａｔｕｒｅ ｏ
ｘｉｄｅ）で形成することができる。ＬＴＯの形成には、シリコンソースガスにモノシラ
ン（ＳｉＨ４）またはジシラン（Ｓｉ２Ｈ６）などを用い、酸素ソースガスに二酸化窒素
（ＮＯ２）などを用いることができる。
例えば、ソースガスにＴＥＯＳとＯ２を用いて、酸化珪素膜でなる絶縁膜２０１を形成す
る場合、ＴＥＯＳの流量１５ｓｃｃｍ、Ｏ２の流量７５０ｓｃｃｍ、成膜圧力１００Ｐａ
、成膜温度３００℃、ＲＦ出力３００Ｗ、電源周波数１３．５６ＭＨｚとすれば良い。
なお、有機シランを用いて形成された酸化珪素膜、または低温で成膜した窒化酸化珪素膜
などの、比較的低温で成膜された絶縁膜は、表面にＯＨ基を多く有する。ＯＨ基は水分子
と水素結合することでシラノール基を形成して、ベース基板と絶縁膜とを低温で接合する
。そして、最終的には共有結合であるシロキサン結合が、ベース基板と絶縁膜との間に形
成される。よって、上記の有機シランを用いて形成された酸化珪素膜、または比較的低温
で成膜されたＬＴＯなどの絶縁膜は、Ｓｍａｒｔ Ｃｕｔなどで用いられているＯＨ基が
存在しない或いは飛躍的に少ない熱酸化膜よりも、低温での接合に向いていると言える。
絶縁膜２０１は、平滑で親水性の接合面をボンド基板２００の表面に形成するための膜で
ある。そのため、絶縁膜２０１の平均粗さＲａが０．７ｎｍ以下、より好ましくは、０．
４ｎｍ以下が好ましい。また、絶縁膜２０１の厚さは５ｎｍ以上５００ｎｍ以下であり、
より好ましくは１０ｎｍ以上２００ｎｍ以下とすれば良い。
次に図８（Ｂ）に示すように、ボンド基板２００に、電界で加速されたイオンでなるイオ
ンビームを、矢印で示すように絶縁膜２０１を介してボンド基板２００に照射し、ボンド
基板２００の表面から一定の深さの領域に、微小ボイドを有する脆化層２０２を形成する
。例えば、脆化層は、結晶構造が乱されることで局所的に脆弱化された層を意味し、その
状態は脆化層を形成する手段によって異なる。なお、ボンド基板の一表面から脆化層まで
の領域も多少脆弱化される場合があるが、脆化層は後に分断される領域及びその付近の層
を指す。
脆化層２０２が形成される領域の深さは、イオンビームの加速エネルギーとイオンビーム
の入射角によって調節することができる。加速エネルギーは加速電圧により調節できる。
イオンの平均侵入深さとほぼ同じ深さの領域に脆化層２０２が形成される。イオンを注入
する深さで、ボンド基板２００から後に分離される半導体膜２０４の厚さが決定される。
脆化層２０２が形成される深さは例えば５０ｎｍ以上５００ｎｍ以下とすることができ、
好ましい深さの範囲は５０ｎｍ以上２００ｎｍ以下とすると良い。
イオンをボンド基板２００に注入するには、質量分離を伴わないイオンドーピング法で行
うことがタクトタイムを短縮するという点で望ましいが、本発明は質量分離を伴うイオン
注入法を用いていても良い。
ソースガスに水素（Ｈ２）を用いる場合、水素ガスを励起してＨ＋、Ｈ２ ＋、Ｈ３ ＋を生
成することができる。ソースガスから生成されるイオン種の割合は、プラズマの励起方法
、プラズマを発生させる雰囲気の圧力、ソースガスの供給量などを調節することで、変化
させることができる。イオンドーピング法でイオン注入を行う場合、イオンビームに、Ｈ
＋、Ｈ２ ＋、Ｈ３ ＋の総量に対してＨ３ ＋が５０％以上、より好ましくは８０％以上含ま
れていることが好ましい。Ｈ３ ＋の割合を８０％以上とすることで、イオンビームに含ま
れるＨ２ ＋イオンの割合が相対的に小さくなるため、イオンビームに含まれる水素イオン
の平均侵入深さのばらつきが小さくなるので、イオンの注入効率が向上し、タクトタイム
を短縮することができる。
また、Ｈ３ ＋はＨ＋、Ｈ２ ＋に比べて質量が大きい。そのため、イオンビームにおいて、
Ｈ３ ＋の割合が多い場合と、Ｈ＋、Ｈ２ ＋の割合が多い場合とでは、ドーピングの際の加
速電圧が同じであっても、前者の場合の方が、ボンド基板２００の浅い領域に水素を注入
することができる。また前者の場合、ボンド基板２００に注入される水素の、厚さ方向に
おける濃度分布が急峻となるため、脆化層２０２の厚さ自体も薄くすることができる。
水素ガスを用いて、イオンドーピング法でイオン注入を行う場合、加速電圧１０ｋＶ以上
２００ｋＶ以下、ドーズ量１×１０１６ｉｏｎｓ／ｃｍ２以上６×１０１６ｉｏｎｓ／ｃ
ｍ２以下とすることで、イオンビームに含まれるイオン種及びその割合、絶縁膜２０１の
膜厚にもよるが、脆化層２０２をボンド基板２００の深さ５０ｎｍ以上５００ｎｍ以下の
領域に形成することができる。
例えば、ボンド基板２００が単結晶シリコン基板であり、絶縁膜２０１が厚さ１００ｎｍ
の熱酸化膜で形成されている場合、ソースガスである１００％水素ガスの流量が５０ｓｃ
ｃｍ、ビーム電流密度５μＡ／ｃｍ２、加速電圧５０ｋＶ、ドーズ量２．０×１０１６ａ
ｔｏｍｓ／ｃｍ２の条件では、ボンド基板２００から厚さ１４６ｎｍ程度の半導体膜を分
離することができる。なお、水素をボンド基板２００に添加する際の条件が同じであって
も、絶縁膜２０１の膜厚をより大きくすることで、半導体膜の膜厚をより小さくすること
ができる。
イオンビームのソースガスにヘリウム（Ｈｅ）を用いることもできる。ヘリウムを励起し
て生成されるイオン種は、Ｈｅ＋が殆どであるため、質量分離を伴わないイオンドーピン
グ法でも、Ｈｅ＋を主たるイオンとしてボンド基板２００に注入することができる。よっ
て、イオンドーピング法で、効率良く、微小な空孔を脆化層２０２に形成することができ
る。ヘリウムを用いて、イオンドーピング法でイオン注入を行う場合、加速電圧１０ｋＶ
以上２００ｋＶ以下、ドーズ量１×１０１６ｉｏｎｓ／ｃｍ２以上６×１０１６ｉｏｎｓ
／ｃｍ２以下とすることができる。
ソースガスに塩素ガス（Ｃｌ２ガス）、フッ素ガス（Ｆ２ガス）などのハロゲンガスを用
いることもできる。
なお、イオンドーピング法でボンド基板２００にイオン注入を行う場合、イオンドーピン
グ装置内に存在する不純物がイオンと共に被処理物に注入されるため、絶縁膜２０１の表
面近傍にＳ、Ｃａ、Ｆｅ、Ｍｏ等の不純物が存在する可能性がある。よって、絶縁膜２０
１の表面近傍の最も不純物が多いと考えられる領域を、エッチングや、研磨などにより除
去しておいても良い。具体的には、絶縁膜２０１の表面から１０ｎｍ〜１００ｎｍ、より
望ましくは３０〜７０ｎｍ程度の深さまでの領域を除去すれば良い。ドライエッチングだ
と、反応性イオンエッチング（ＲＩＥ：Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）法
、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ）エッチング法、Ｅ
ＣＲ（Ｅｌｅｃｔｒｏｎ Ｃｙｃｌｏｔｒｏｎ Ｒｅｓｏｎａｎｃｅ）エッチング法、平
行平板型（容量結合型）エッチング法、マグネトロンプラズマエッチング法、２周波プラ
ズマエッチング法またはヘリコン波プラズマエッチング法などを用いることができる。例
えば、窒化酸化珪素膜の表面近傍をＩＣＰエッチング法で除去する場合、エッチングガス
であるＣＨＦ３の流量を７．５ｓｃｃｍ、Ｈｅの流量を１００ｓｃｃｍ、反応圧力５．５
Ｐａ、下部電極の温度７０℃、コイル型の電極に投入するＲＦ（１３．５６ＭＨｚ）電力
４７５Ｗ、下部電極（バイアス側）に投入する電力３００Ｗ、エッチング時間１０ｓｅｃ
程度とすることで、表面から５０ｎｍ程度の深さまでの領域を除去することができる。
エッチングガスとして、フッ素系ガスであるＣＨＦ３の他に、Ｃｌ２、ＢＣｌ３、ＳｉＣ
ｌ４、ＣＣｌ４などの塩素系ガス、ＣＦ４、ＳＦ６、ＮＦ３などのフッ素系ガス、Ｏ２を
適宜用いることができる。また用いるエッチングガスにＨｅ以外の不活性気体を添加して
も良い。例えば、添加する不活性元素として、Ｎｅ、Ａｒ、Ｋｒ、Ｘｅから選ばれた一種
または複数種の元素を用いることができる。また窒化酸化珪素膜の表面近傍をウェットエ
ッチングで除去する場合、フッ素水素アンモニウム、フッ化アンモニウム等を含むフッ酸
系の溶液を、エッチャントとして用いれば良い。また研磨は、化学的機械的研磨（ＣＭＰ
：Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）または液体ジェット
研磨などにより、行うことができる。
脆化層２０２の形成後に、絶縁膜２０１の表面近傍における汚染の著しい領域を、エッチ
ングまたは研磨などにより除去することで、ベース基板２０３上に形成される半導体膜２
０４に混入する不純物の量を抑えることができる。また、最終的に形成される半導体装置
では、不純物の影響により、しきい値電圧の変動、リーク電流の増加などのトランジスタ
の電気的特性の低下及び信頼性の低下が生じるのを防ぐことができる。
次に、図８（Ｃ）に示すように、絶縁膜２０１を間に挟むように、ボンド基板２００とベ
ース基板２０３を貼り合わせる。
なお、ベース基板２０３とボンド基板２００との貼り合わせを行う前に、貼り合わせに係
る表面、すなわち本実施の形態では、ボンド基板２００上に形成された絶縁膜２０１とベ
ース基板２０３の表面に、絶縁膜２０１とベース基板２０３の接合強度を向上させるため
の表面処理を施すことが好ましい。
表面処理としては、ウェット処理、ドライ処理、またはウェット処理およびドライ処理の
組み合わせが挙げられる。異なるウェット処理、または異なるドライ処理を組み合わせて
行っても良い。ウェット処理としては、オゾン水を用いたオゾン処理（オゾン水洗浄）、
メガソニック洗浄などの超音波洗浄、または２流体洗浄（純水や水素添加水等の機能水を
窒素等のキャリアガスとともに吹き付ける方法）、塩酸と過酸化水素水を用いた洗浄など
が挙げられる。ドライ処理としては、不活性ガス中性原子ビーム処理、不活性ガスイオン
ビーム処理、紫外線処理、オゾン処理、プラズマ処理、バイアス印加プラズマ処理、また
はラジカル処理などが挙げられる。上記のような表面処理を行うことで、貼り合わせに係
る表面の親水性および清浄度を高め、その結果、接合強度を向上させることができる。
貼り合わせは、ベース基板２０３と、ボンド基板２００上の絶縁膜２０１とを密着させた
後、重ね合わせたベース基板２０３とボンド基板２００の一部に、１Ｎ／ｃｍ２以上５０
０Ｎ／ｃｍ２以下、好ましくは１１Ｎ／ｃｍ２以上２０Ｎ／ｃｍ２以下程度の圧力を加え
る。圧力を加えると、その部分からベース基板２０３と絶縁膜２０１とが接合を開始し、
最終的には密着した面全体に接合がおよぶ。
接合はファンデルワールス力や水素結合を用いて行われているため、室温でも強固な接合
が形成される。なお、上記接合は低温で行うことが可能であるため、ベース基板２０３は
様々なものを用いることが可能である。例えばベース基板２０３としては、アルミノシリ
ケートガラス、バリウムホウケイ酸ガラス、アルミノホウケイ酸ガラスなどの電子工業用
に使われる各種ガラス基板の他、石英基板、セラミック基板、サファイア基板などの基板
を用いることが出来る。さらにベース基板２０３として、シリコン、ガリウムヒ素、イン
ジウムリンなどの半導体基板などを用いることができる。或いは、ステンレス基板を含む
金属基板をベース基板２０３として用いても良い。なお、ベース基板２０３として用いる
ガラス基板は、熱膨張係数が２５×１０−７／℃以上５０×１０−７／℃以下（好ましく
は、３０×１０−７／℃以上４０×１０−７／℃以下）であり、歪み点が５８０℃以上６
８０℃以下（好ましくは、６００℃以上６８０℃以下）である基板を用いることが好まし
い。また、ガラス基板として無アルカリガラス基板を用いると、不純物による半導体装置
の汚染を抑えることができる。
ガラス基板としては、液晶パネルの製造用に開発されたマザーガラス基板を用いることが
できる。マザーガラスとしては、例えば、第３世代（５５０ｍｍ×６５０ｍｍ）、第３．
５世代（６００ｍｍ×７２０ｍｍ）、第４世代（６８０ｍｍ×８８０ｍｍまたは、７３０
ｍｍ×９２０ｍｍ）、第５世代（１１００ｍｍ×１３００ｍｍ）、第６世代（１５００ｍ
ｍ×１８５０ｍｍ）、第７世代（１８７０ｍｍ×２２００ｍｍ）、第８世代（２２００ｍ
ｍ×２４００ｍｍ）などのサイズの基板が知られている。大面積のマザーガラス基板をベ
ース基板２０３として用いてＳＯＩ基板を製造することで、ＳＯＩ基板の大面積化が実現
できる。ＳＯＩ基板の大面積化が実現すれば、一度に多数のＩＣ、ＬＳＩ等のチップを製
造することができ、１枚の基板から製造されるチップ数が増加するので、生産性を飛躍的
に向上させることができる。
ＥＡＧＬＥ２０００（コーニング社製）等のように、加熱処理を加えることで大きくシュ
リンクするようなガラス基板をベース基板２０３として用いる場合、接合工程後に貼り合
わせの不良が生じる場合がある。よって、シュリンクに起因する貼り合わせの不良を回避
するために、接合を行う前に、ベース基板２０３に予め加熱処理を施しておいても良い。
また、ベース基板２０３上に絶縁膜を形成しておいても良い。ベース基板２０３は、その
表面に絶縁膜が必ずしも形成されていなくとも良いが、ベース基板２０３の表面に絶縁膜
を形成しておくことで、ベース基板２０３からボンド基板２００に、アルカリ金属やアル
カリ土類金属などの不純物が入り込むのを防ぐことができる。またベース基板２０３の表
面に絶縁膜を形成しておく場合、ベース基板２０３上の絶縁膜が絶縁膜２０１と接合する
ので、ベース基板２０３として用いることができる基板の種類がさらに広がる。プラスチ
ック等の可撓性を有する合成樹脂からなる基板は耐熱温度が一般的に低い傾向にあるが、
後の半導体素子の作製工程における処理温度に耐え得るのであれば、ベース基板２０３上
に絶縁膜を形成する場合において、ベース基板２０３として用いることが可能である。プ
ラスチック基板として、ポリエチレンテレフタレート（ＰＥＴ）に代表されるポリエステ
ル、ポリエーテルスルホン（ＰＥＳ）、ポリエチレンナフタレート（ＰＥＮ）、ポリカー
ボネート（ＰＣ）、ポリエーテルエーテルケトン（ＰＥＥＫ）、ポリスルホン（ＰＳＦ）
、ポリエーテルイミド（ＰＥＩ）、ポリアリレート（ＰＡＲ）、ポリブチレンテレフタレ
ート（ＰＢＴ）、ポリイミド、アクリロニトリルブタジエンスチレン樹脂、ポリ塩化ビニ
ル、ポリプロピレン、ポリ酢酸ビニル、アクリル樹脂などが挙げられる。ベース基板２０
３上に絶縁膜を形成する場合、絶縁膜２０１と同様に、該絶縁膜の表面に表面処理を行っ
てから貼り合わせを行うと良い。
ベース基板２０３にボンド基板２００を貼り合わせた後、ベース基板２０３と絶縁膜２０
１との接合界面での結合力を増加させるための加熱処理を行うことが好ましい。この処理
温度は、脆化層２０２に亀裂を発生させない温度とし、２００℃以上４００℃以下の温度
範囲で処理することができる。また、この温度範囲で加熱しながら、ベース基板２０３に
ボンド基板２００を貼り合わせることで、ベース基板２０３と絶縁膜２０１と間における
接合の結合力を強固にすることができる。
なお、ボンド基板２００とベース基板２０３とを貼り合わせるときに、接合面にゴミなど
により汚染されてしまうと、汚染部分は接合されなくなる。接合面の汚染を防ぐために、
ボンド基板２００とベース基板２０３との貼り合わせは、気密な処理室内で行うことが好
ましい。また、ボンド基板２００とベース基板２０３との貼り合わせるとき、処理室内を
５．０×１０−３Ｐａ程度の減圧状態とし、接合処理の雰囲気を清浄にするようにしても
良い。
次いで、加熱処理を行うことで、脆化層２０２において隣接する微小ボイドどうしが結合
して、微小ボイドの体積が増大する。その結果、図８（Ｄ）に示すように、脆化層２０２
においてボンド基板２００の一部である半導体膜２０４が、ボンド基板２００から分離す
る。絶縁膜２０１はベース基板２０３に接合しているので、ベース基板２０３上にはボン
ド基板２００から分離された半導体膜２０４が固定される。半導体膜２０４をボンド基板
２００から分離するための加熱処理の温度は、ベース基板２０３の歪み点を越えない温度
とする。
この加熱処理には、ＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、抵抗加
熱炉、マイクロ波加熱装置を用いることができる。ＲＴＡ装置には、ＧＲＴＡ（Ｇａｓ
Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、ＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ
Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置を用いることができる。ＧＲＴＡ装置を用いる場合
は、加熱温度５５０℃以上６５０℃以下、処理時間０．５分以上６０分以内とすることが
できる。抵抗加熱装置を用いる場合は、加熱温度２００℃以上６５０℃以下、処理時間２
時間以上４時間以内とすることができる。
また、上記加熱処理は、マイクロ波などの高周波による誘電加熱を用いて行っても良い。
誘電加熱による加熱処理は、高周波発生装置において生成された周波数３００ＭＨｚ乃至
３ＴＨｚの高周波をボンド基板２００に照射することで行うことができる。具体的には、
例えば、２．４５ＧＨｚのマイクロ波を９００Ｗ、１４分間照射することで、脆化層内の
隣接する微小ボイドどうしを結合させ、最終的にボンド基板２００を脆化層において分断
させることができる。
抵抗加熱を有する縦型炉を用いた加熱処理の具体的な処理方法を説明する。ボンド基板２
００が貼り付けられたベース基板２０３を、縦型炉のボートに載置し、該ボートを縦型炉
のチャンバーに搬入する。ボンド基板２００の酸化を抑制するため、まずチャンバー内を
排気して真空状態とする。真空度は、５×１０−３Ｐａ程度とする。真空状態にした後、
窒素をチャンバー内に供給して、チャンバー内を大気圧の窒素雰囲気にする。この間、加
熱温度を２００℃に上昇させる。
チャンバー内を大気圧の窒素雰囲気にした後、温度２００℃で２時間加熱する。その後、
１時間かけて４００℃に温度上昇させる。加熱温度４００℃の状態が安定したら、１時間
かけて６００℃に温度上昇させる。加熱温度６００℃の状態が安定したら、６００℃で２
時間加熱処理する。その後、１時間かけて、加熱温度４００℃まで下げ、１０分〜３０分
間後に、チャンバー内からボートを搬出する。大気雰囲気下で、ボート上に並べられたボ
ンド基板２００、及び半導体膜２０４が貼り付けられたベース基板２０３を冷却する。
上記の抵抗加熱炉を用いた加熱処理は、絶縁膜２０１とベース基板２０３との結合力を強
化するための加熱処理と、脆化層２０２を分割させる加熱処理が連続して行われる。この
２つの加熱処理を異なる装置で行う場合は、例えば、抵抗加熱炉において、処理温度２０
０℃、処理時間２時間の加熱処理を行った後、貼り合わされたベース基板２０３とボンド
基板２００を炉から搬出する。次いで、ＲＴＡ装置で、処理温度６００℃以上７００℃以
下、処理時間１分から数時間以内程度の加熱処理を行い、ボンド基板２００を脆化層２０
２で分断させる。
なお、ボンド基板２００の周辺部は、ベース基板２０３と接合していないことがある。こ
れは、ボンド基板２００の周辺部が面取りされている、或いは周辺部が曲率を有している
ため、ベース基板２０３と絶縁膜２０１とが密着しない、または、ボンド基板２００の周
辺部では脆化層２０２が分割しにくいなどの理由によるものと考えられる。また、その他
の理由として、ボンド基板２００を作製する際に行われるＣＭＰなどの研磨が、ボンド基
板２００の周辺部で不十分であり、中央部に比べて周辺部では表面が荒れていることが挙
げられる。また、ボンド基板２００を移送する際に、キャリア等でボンド基板２００の周
辺部に傷が入ってしまった場合、該傷も、周辺部がベース基板２０３に接合しにくい理由
になると考えられる。そのため、ベース基板２０３には、ボンド基板２００よりもサイズ
の小さい半導体膜２０４が貼り付けられる。
なお、ボンド基板２００を分離させる前に、ボンド基板２００に水素化処理を行うように
しても良い。水素化処理は、例えば、水素雰囲気中において３５０℃、２時間程度行う。
なお、ベース基板２０３と複数のボンド基板２００とを貼り合わせる場合、該複数のボン
ド基板２００が異なる結晶面方位を有していても良い。半導体中における多数キャリアの
移動度は、結晶面方位によって異なる。よって、形成する半導体素子に適した結晶面方位
を有するボンド基板２００を、適宜選択して半導体膜２０４を形成すればよい。例えば半
導体膜２０４を用いてｎ型の半導体素子を形成するならば、｛１００｝面を有する半導体
膜２０４を形成することで、該半導体素子における多数キャリアの移動度を高めることが
できる。また、例えば半導体膜２０４を用いてｐ型の半導体素子を形成するならば、｛１
１０｝面を有する半導体膜２０４を形成することで、該半導体素子における多数キャリア
の移動度を高めることができる。そして、半導体素子としてトランジスタを形成するなら
ば、チャネルの向きと結晶面方位とを考慮し、半導体膜２０４の貼り合わせの方向を定め
るようにする。
次に、半導体膜２０４の表面を研磨により平坦化しても良い。平坦化は必ずしも必須では
ないが、平坦化を行うことで、後に形成される半導体膜２０６及び半導体膜２０７とゲー
ト絶縁膜の界面の特性を向上させることが出来る。具体的に研磨は、化学的機械的研磨（
ＣＭＰ：Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）または液体ジ
ェット研磨などにより、行うことができる。半導体膜２０４の厚さは、上記平坦化により
薄膜化される。上記平坦化は、エッチングする前の半導体膜２０４に施しても良いが、後
にエッチングにより形成される半導体膜２０６及び半導体膜２０７に施しても良い。
また研磨ではなく、半導体膜２０４の表面をエッチングすることでも、半導体膜２０４の
表面を平坦化することができる。エッチングには、例えば反応性イオンエッチング（ＲＩ
Ｅ：Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）法、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ
Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ）エッチング法、ＥＣＲ（Ｅｌｅｃｔｒｏｎ Ｃｙｃｌ
ｏｔｒｏｎ Ｒｅｓｏｎａｎｃｅ）エッチング法、平行平板型（容量結合型）エッチング
法、マグネトロンプラズマエッチング法、２周波プラズマエッチング法またはヘリコン波
プラズマエッチング法等のドライエッチング法を用いれば良い。
例えばＩＣＰエッチング法を用いる場合、エッチングガスである塩素の流量４０ｓｃｃｍ
〜１００ｓｃｃｍ、コイル型の電極に投入する電力１００Ｗ〜２００Ｗ、下部電極（バイ
アス側）に投入する電力４０Ｗ〜１００Ｗ、反応圧力０．５Ｐａ〜１．０Ｐａとすれば良
い。例えば、エッチングガスである塩素の流量１００ｓｃｃｍ、反応圧力１．０Ｐａ、下
部電極の温度７０℃、コイル型の電極に投入するＲＦ（１３．５６ＭＨｚ）電力１５０Ｗ
、下部電極（バイアス側）に投入する電力４０Ｗ、エッチング時間２５ｓｅｃ〜２７ｓｅ
ｃとすることで、半導体膜２０４を５０ｎｍ乃至６０ｎｍ程度にまで薄膜化することがで
きる。エッチングガスには、塩素、塩化硼素、塩化珪素または四塩化炭素などの塩素系ガ
ス、四弗化炭素、弗化硫黄または弗化窒素などのフッ素系ガス、酸素などを適宜用いるこ
とができる。
上記エッチングにより、後に形成される半導体素子にとって最適となる膜厚まで半導体膜
２０４を薄膜化できるのみならず、半導体膜２０４の表面を平坦化することができる。
なお、ベース基板２０３に密着された半導体膜２０４は、脆化層２０２の形成、脆化層２
０２における分断によって、結晶欠陥が形成されている、または、その表面の平坦性が損
なわれている。そこで、本発明の一態様では、結晶欠陥を低減、および平坦性を向上する
ために、半導体膜２０４の表面に形成されている自然酸化膜などの酸化膜を除去する処理
を行った後、半導体膜２０４にレーザ光の照射を行う。
本発明実施の形態では、フッ化水素の濃度が０．５ｗｔ％のＤＨＦに半導体膜２０４を１
１０秒間さらすこと酸化膜を除去する。
レーザ光の照射は、半導体膜２０４を部分溶融させる程度のエネルギー密度で行うことが
好ましい。完全溶融させると、液相となった半導体膜２０４で無秩序な核発生が起こるた
めに、半導体膜２０４が再結晶化された際に微結晶が生成し、結晶性が低下するからであ
る。部分溶融させることで、半導体膜２０４では、溶融されていない固相部分から結晶成
長が進行する、いわゆる縦成長が起こる。縦成長による再結晶化によって、半導体膜２０
４の結晶欠陥が減少され、結晶性が回復される。なお、半導体膜２０４が完全溶融状態で
あるとは、半導体膜２０４が絶縁膜２０１との界面まで溶融され、液体状態になっている
ことをいう。他方、半導体膜２０４が部分溶融状態であるとは、上層が溶融して液相であ
り、下層が固相である状態をいう。
このレーザ光の照射には、半導体膜２０４を部分的に溶融させるためにパルス発振でレー
ザ光の照射を行うことが望ましい。例えば、パルス発振の場合は、繰り返し周波数１ＭＨ
ｚ以下、パルス幅１０ｎ秒以上５００ｎ秒以下である。例えば、繰り返し周波数１０Ｈｚ
〜３００Ｈｚ、パルス幅２５ｎ秒、波長３０８ｎｍのＸｅＣｌエキシマレーザを用いるこ
とができる。
レーザ光は、半導体に選択的に吸収される固体レーザの基本波または第２高調波であるこ
とが望ましい。具体的には、例えば、波長が２５０ｎｍ以上７００ｎｍ以下の範囲のレー
ザ光を用いることができる。また、レーザ光のエネルギーは、レーザ光の波長、レーザ光
の表皮深さ、半導体膜２０４の膜厚などを考慮して決定することができる。例えば、半導
体膜２０４の厚さが１２０ｎｍ程度で、レーザ光の波長が３０８ｎｍのパルス発振レーザ
を用いる場合は、レーザ光のエネルギー密度を６００ｍＪ／ｃｍ２〜７００ｍＪ／ｃｍ２
とすれば良い。
パルス発振のレーザとして、例えばＡｒレーザ、Ｋｒレーザ、エキシマレーザ、ＣＯ２レ
ーザ、ＹＡＧレーザ、Ｙ２Ｏ３レーザ、ＹＶＯ４レーザ、ＹＬＦレーザ、ＹＡｌＯ３レー
ザ、ガラスレーザ、ルビーレーザ、アレキサンドライトレーザ、Ｔｉ：サファイアレーザ
、銅蒸気レーザまたは金蒸気レーザを用いることができる。
本実施の形態では、レーザ光の照射は、半導体膜２０４の膜厚が１４６ｎｍ程度の場合、
次のように行うことができる。レーザ光のレーザ発振器として、ＸｅＣｌエキシマレーザ
（波長：３０８ｎｍ、パルス幅：２０ｎ秒、繰り返し周波数３０Ｈｚ）を用いる。光学系
により、レーザ光の断面を０．４ｍｍ×１２０ｍｍの線状に整形する。レーザ光の走査速
度を０．５ｍｍ／秒とし、レーザ光を半導体膜２０４に照射する。レーザ光の照射により
、図８（Ｅ）に示すように、結晶欠陥が修復された半導体膜２０５が形成される。
なお、レーザ光の照射は、希ガスまたは窒素雰囲気のような不活性雰囲気、または減圧雰
囲気で行うことが好ましい。上記雰囲気中でレーザ光を照射するには、気密性のあるチャ
ンバー内でレーザ光を照射し、このチャンバー内の雰囲気を制御すればよい。チャンバー
を用いない場合は、レーザ光の被照射面に窒素ガスなど不活性ガスを吹き付けることで不
活性雰囲気でのレーザ光の照射を実現することができる。不活性雰囲気または減圧雰囲気
においてレーザ光の照射を行うことで、大気雰囲気で行う場合よりも、自然酸化膜の発生
をより抑え、レーザ光照射後に形成される半導体膜２０５にひび割れが生じる、またはピ
ッチ縞が発生するのを抑え、半導体膜２０５の平坦性を向上させることができ、レーザ光
の使用可能なエネルギー範囲を広くすることができる。
光学系により、レーザ光は、エネルギー分布を均一にし、かつ断面の形状を線状にするこ
とが好ましい。このことにより、スループット良く、かつレーザ光の照射を均一に行うこ
とができる。レーザ光のビーム長は、ベース基板２０３の１辺より長くすることで、１回
の走査で、ベース基板２０３に貼り付けられた全ての半導体膜２０４にレーザ光を照射す
ることができる。レーザ光のビーム長がベース基板２０３の１辺より短い場合は、複数回
の走査で、ベース基板２０３に貼り付けられた全ての半導体膜２０４にレーザ光を照射す
ることができるような、長さにすればよい。
希ガスまたは窒素雰囲気のような不活性雰囲気、または減圧雰囲気にて、レーザ光を照射
するには、気密性のあるチャンバー内でレーザ光を照射し、このチャンバー内の雰囲気を
制御すればよい。チャンバーを用いない場合は、レーザ光の被照射面に窒素ガスなど不活
性ガスを吹き付けることで不活性雰囲気でのレーザ光の照射を実現することができる。不
活性雰囲気または減圧雰囲気においてレーザ光の照射を行うことで、大気雰囲気で行う場
合よりも、自然酸化膜の発生をより抑え、レーザ光照射後に形成される半導体膜２０５に
ひび割れが生じる、またはピッチ縞が発生するのを抑え、半導体膜２０５の平坦性を向上
させることができ、レーザ光の使用可能なエネルギー範囲を広くすることができる。
レーザ光を照射する前に、ドライエッチングにより半導体膜２０４の表面を平坦化してい
る場合、ドライエッチングにより半導体膜２０４の表面付近で結晶欠陥などの損傷が生じ
ていることがある。しかし上記レーザ光の照射により、ドライエッチングにより生じる損
傷をも補修することが可能である。
次にレーザ光を照射した後に、半導体膜２０５の表面をエッチングしても良い。レーザ光
の照射後に半導体膜２０５の表面をエッチングする場合は、必ずしもレーザ光の照射を行
う前に半導体膜２０４の表面をエッチングする必要はない。また、レーザ光の照射を行う
前に半導体膜２０４の表面をエッチングした場合は、必ずしもレーザ光の照射後に半導体
膜２０５の表面をエッチングする必要はない。或いは、レーザ光の照射後、レーザ光の照
射前に、半導体膜２０５の表面をエッチングするようにしても良い。
上記エッチングにより、後に形成される半導体素子にとって最適となる膜厚まで半導体膜
２０５を薄膜化できるのみならず、半導体膜２０５の表面を平坦化することができる。
レーザ光を照射した後、半導体膜２０５に５００℃以上６５０℃以下の加熱処理を行うこ
とが好ましい。この加熱処理によって、レーザ光の照射で回復されなかった、半導体膜２
０５の欠陥の消滅、半導体膜２０５の歪みの緩和をすることができる。この加熱処理には
、ＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、抵抗加熱炉、マイクロ波
加熱装置を用いることができる。ＲＴＡ装置には、ＧＲＴＡ（Ｇａｓ Ｒａｐｉｄ Ｔｈ
ｅｒｍａｌ Ａｎｎｅａｌ）装置、ＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ Ｔｈｅｒｍａｌ
Ａｎｎｅａｌ）装置を用いることができる。例えば、抵抗加熱炉を用いた場合は、６００
℃で４時間加熱するとよい。
次に、図９（Ａ）に示すように、半導体膜２０５を部分的にエッチングすることで、半導
体膜２０５から島状の半導体膜２０６と半導体膜２０７を形成する。半導体膜２０５をさ
らにエッチングすることで、半導体膜２０５の端部において接合の強度が不十分である領
域を、除去することができる。なお、本実施の形態では、一つの半導体膜２０５をエッチ
ングすることで半導体膜２０６と半導体膜２０７を形成しているが、形成される半導体膜
の数はこれに限定されない。
なお、半導体膜２０５が分離された後のボンド基板２００は、その表面を平坦化すること
で、再度、半導体膜２０５を分離させることができる。
具体的には、ボンド基板２００の主に端部に残存した絶縁膜２０１を、エッチングなどに
より除去する。絶縁膜２０１が酸化珪素、酸化窒化珪素、窒化酸化珪素で形成されている
場合、フッ酸を用いたウェットエッチングを用いることが出来る。
次に、半導体膜２０５の分離によりボンド基板２００の端部に形成された凸部と、水素を
過剰に含んでいる、残存した脆化層を除去する。ボンド基板２００のエッチングには、ウ
ェットエッチングを用いることが好ましく、エッチング液には、水酸化テトラメチルアン
モニウム（ｔｅｔｒａｍｅｔｈｙｌａｍｍｏｎｉｕｍ ｈｙｄｒｏｘｉｄｅ、略称：ＴＭ
ＡＨ）溶液を用いることができる。
次に、ボンド基板２００の表面を研磨する。研磨は、ＣＭＰを用いることができる。ボン
ド基板２００の表面を平滑化するため、１μｍ〜１０μｍ程度研磨することが望ましい。
研磨後は、ボンド基板２００表面に研磨粒子などが残るため、フッ酸などを用いたＲＣＡ
洗浄を行う。
ボンド基板２００を再利用することで、半導体基板の材料コストを削減することができる
。
半導体膜２０６と半導体膜２０７には、閾値電圧を制御するために、硼素、アルミニウム
、ガリウムなどのｐ型不純物、若しくはリン、砒素などのｎ型不純物を添加しても良い。
閾値電圧を制御するための不純物の添加は、パターニングする前の半導体膜に対して行っ
ても良いし、パターニング後に形成された半導体膜２０６と半導体膜２０７に対して行っ
ても良い。また、閾値電圧を制御するための不純物の添加を、ボンド基板に対して行って
も良い。若しくは、不純物の添加を、閾値電圧を大まかに調整するためにボンド基板に対
して行った上で、閾値電圧を微調整するために、パターニング前の半導体膜に対して、ま
たはパターニングにより形成された半導体膜２０６及び半導体膜２０７に対しても行うよ
うにしても良い。
次に図９（Ｂ）に示すように、半導体膜２０６と半導体膜２０７を覆うように、ゲート絶
縁膜２０８を形成する。ゲート絶縁膜２０８は、高密度プラズマ処理を行うことにより半
導体膜２０６と半導体膜２０７の表面を酸化または窒化することで形成することができる
。高密度プラズマ処理は、例えばＨｅ、Ａｒ、Ｋｒ、Ｘｅなどの希ガスと酸素、酸化窒素
、アンモニア、窒素、水素などの混合ガスとを用いて行う。この場合プラズマの励起をマ
イクロ波の導入により行うことで、低電子温度で高密度のプラズマを生成することができ
る。このような高密度のプラズマで生成された酸素ラジカル（ＯＨラジカルを含む場合も
ある）や窒素ラジカル（ＮＨラジカルを含む場合もある）によって、半導体膜の表面を酸
化または窒化することにより、１〜２０ｎｍ、望ましくは５〜１０ｎｍの絶縁膜が半導体
膜に接するように形成される。この５〜１０ｎｍの絶縁膜をゲート絶縁膜２０８として用
いる。例えば、亜酸化窒素（Ｎ２Ｏ）をＡｒで１〜３倍（流量比）に希釈して、１０〜３
０Ｐａの圧力にて３〜５ｋＷのマイクロ波（２．４５ＧＨｚ）電力を印加して半導体膜２
０６と半導体膜２０７の表面を酸化若しくは窒化させる。この処理により１ｎｍ〜１０ｎ
ｍ（好ましくは２ｎｍ〜６ｎｍ）の絶縁膜を形成する。さらに亜酸化窒素（Ｎ２Ｏ）とシ
ラン（ＳｉＨ４）を導入し、１０〜３０Ｐａの圧力にて３〜５ｋＷのマイクロ波（２．４
５ＧＨｚ）電力を印加して気相成長法により酸化窒化シリコン膜を形成してゲート絶縁膜
を形成する。固相反応と気相成長法による反応を組み合わせることにより界面準位密度が
低く絶縁耐圧の優れたゲート絶縁膜を形成することができる。
上述した高密度プラズマ処理による半導体膜の酸化または窒化は固相反応で進むため、ゲ
ート絶縁膜２０８と半導体膜２０６及び半導体膜２０７との界面準位密度をきわめて低く
することができる。また高密度プラズマ処理により半導体膜２０６及び半導体膜２０７を
直接酸化または窒化することで、形成される絶縁膜の厚さのばらつきを抑えることが出来
る。また半導体膜が結晶性を有する場合、高密度プラズマ処理を用いて半導体膜の表面を
固相反応で酸化させることにより、結晶粒界においてのみ酸化が速く進んでしまうのを抑
え、均一性が良く、界面準位密度の低いゲート絶縁膜を形成することができる。高密度プ
ラズマ処理により形成された絶縁膜を、ゲート絶縁膜の一部または全部に含んで形成され
るトランジスタは、特性のばらつきを抑えることができる。
或いは、半導体膜２０６と半導体膜２０７を熱酸化させることで、ゲート絶縁膜２０８を
形成するようにしても良い。また、プラズマＣＶＤ法またはスパッタリング法などを用い
、酸化珪素、窒化酸化珪素、酸化窒化珪素、窒化珪素、酸化ハフニウム、酸化アルミニウ
ムまたは酸化タンタルを含む膜を、単層で、または積層させることで、ゲート絶縁膜２０
８を形成しても良い。
次に、図９（Ｃ）に示すように、ゲート絶縁膜２０８上に導電膜を形成した後、該導電膜
を所定の形状に加工（パターニング）することで、半導体膜２０６と半導体膜２０７の上
方に電極２０９を形成する。導電膜の形成にはＣＶＤ法、スパッタリング法等を用いるこ
とが出来る。導電膜は、タンタル（Ｔａ）、タングステン（Ｗ）、チタン（Ｔｉ）、モリ
ブデン（Ｍｏ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、クロム（Ｃｒ）、ニオブ（Ｎｂ）
等を用いることが出来る。また上記金属を主成分とする合金を用いても良いし、上記金属
を含む化合物を用いても良い。または、半導体膜に導電性を付与するリン等の不純物元素
をドーピングした、多結晶珪素などの半導体を用いて形成しても良い。
２つの導電膜の組み合わせとして、１層目に窒化タンタルまたはタンタルを、２層目にタ
ングステンを用いることが出来る。上記例の他に、窒化タングステンとタングステン、窒
化モリブデンとモリブデン、アルミニウムとタンタル、アルミニウムとチタン等が挙げら
れる。タングステンや窒化タンタルは、耐熱性が高いため、２層の導電膜を形成した後の
工程において、熱活性化を目的とした加熱処理を行うことができる。また、２層の導電膜
の組み合わせとして、例えば、ｎ型を付与する不純物がドーピングされた珪素とニッケル
シリサイド、ｎ型を付与する不純物がドーピングされた珪素とタングステンシリサイド等
も用いることが出来る。
また、本実施の形態では電極２０９を単層の導電膜で形成しているが、本実施の形態はこ
の構成に限定されない。電極２０９は積層された複数の導電膜で形成されていても良い。
３つの導電膜を積層する３層構造の場合は、モリブデン膜とアルミニウム膜とモリブデン
膜の積層構造を採用するとよい。
なお電極２０９を形成する際に、マスクを用いずに、液滴吐出法を用いて選択的に電極２
０９を形成しても良い。
なお液滴吐出法とは、所定の組成物を含む液滴を細孔から吐出または噴出することで所定
のパターンを形成する方法を意味し、インクジェット法などがその範疇に含まれる。
また電極２０９は、導電膜を形成後、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ
Ｐｌａｓｍａ：誘導結合型プラズマ）エッチング法を用い、エッチング条件（コイル型
の電極層に印加される電力量、基板側の電極層に印加される電力量、基板側の電極温度等
）を適宜調節することにより、所望のテーパー形状を有するようにエッチングすることが
できる。また、テーパー形状は、マスクの形状によっても角度等を制御することができる
。なお、エッチング用ガスとしては、塩素、塩化硼素、塩化珪素もしくは四塩化炭素など
の塩素系ガス、四弗化炭素、弗化硫黄もしくは弗化窒素などのフッ素系ガス又は酸素を適
宜用いることができる。
次に図９（Ｄ）に示すように、電極２０９をマスクとして一導電型を付与する不純物元素
を半導体膜２０６、半導体膜２０７に添加する。本実施の形態では、半導体膜２０６にｎ
型を付与する不純物元素（例えばリンまたはヒ素）を、半導体膜２０７にｐ型を付与する
不純物元素（例えばボロン）を添加する。なお、ｐ型を付与する不純物元素を半導体膜２
０７に添加する際、ｎ型の不純物が添加される半導体膜２０６はマスク等で覆い、ｐ型を
付与する不純物元素の添加が選択的に行われるようにする。逆にｎ型を付与する不純物元
素を半導体膜２０６に添加する際、ｐ型の不純物が添加される半導体膜２０７はマスク等
で覆い、ｎ型を付与する不純物元素の添加が選択的に行われるようにする。或いは、先に
半導体膜２０６及び半導体膜２０７にｐ型もしくはｎ型のいずれか一方を付与する不純物
元素を添加した後、一方の半導体膜のみに選択的により高い濃度でｐ型もしくはｎ型のう
ちの他方を付与する不純物元素のいずれか一方を添加するようにしても良い。上記不純物
の添加により、半導体膜２０６に不純物領域２１０、半導体膜２０７に不純物領域２１１
が形成される。
次に、図１０（Ａ）に示すように、電極２０９の側面にサイドウォール２１２を形成する
。サイドウォール２１２は、例えば、ゲート絶縁膜２０８及び電極２０９を覆うように新
たに絶縁膜を形成し、垂直方向を主体とした異方性エッチングにより、新たに形成された
該絶縁膜を部分的にエッチングすることで、形成することが出来る。上記異方性エッチン
グにより、新たに形成された絶縁膜が部分的にエッチングされて、電極２０９の側面にサ
イドウォール２１２が形成される。なお上記異方性エッチングにより、ゲート絶縁膜２０
８も部分的にエッチングしても良い。サイドウォール２１２を形成するための絶縁膜は、
ＬＰＣＶＤ法、プラズマＣＶＤ法、スパッタリング法等により、珪素膜、酸化珪素膜、酸
化窒化珪素膜、窒化酸化珪素膜や、有機樹脂などの有機材料を含む膜を、単層または積層
して形成することができる。本実施の形態では、膜厚１００ｎｍの酸化珪素膜をプラズマ
ＣＶＤ法によって形成する。またエッチングガスとしては、ＣＨＦ３とヘリウムの混合ガ
スを用いることができる。なお、サイドウォール２１２を形成する工程は、これらに限定
されるものではない。
次に、図１０（Ｂ）に示すように、電極２０９及びサイドウォール２１２をマスクとして
、半導体膜２０６、半導体膜２０７に一導電型を付与する不純物元素を添加する。なお、
半導体膜２０６、半導体膜２０７には、それぞれ先の工程で添加した不純物元素と同じ導
電型の不純物元素をより高い濃度で添加する。なお、ｐ型を付与する不純物元素を半導体
膜２０７に添加する際、ｎ型の不純物が添加される半導体膜２０６はマスク等で覆い、ｐ
型を付与する不純物元素の添加が選択的に行われるようにする。逆にｎ型を付与する不純
物元素を半導体膜２０６に添加する際、ｐ型の不純物が添加される半導体膜２０７はマス
ク等で覆い、ｎ型を付与する不純物元素の添加が選択的に行われるようにする。
上記不純物元素の添加により、半導体膜２０６に、一対の高濃度不純物領域２１３と、一
対の低濃度不純物領域２１４と、チャネル形成領域２１５とが形成される。また、上記不
純物元素の添加により、半導体膜２０７に、一対の高濃度不純物領域２１６と、一対の低
濃度不純物領域２１７と、チャネル形成領域２１８とが形成される。高濃度不純物領域２
１３、高濃度不純物領域２１６はソース領域又はドレイン領域として機能し、低濃度不純
物領域２１４、低濃度不純物領域２１７はＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａ
ｉｎ）領域として機能する。なお、ＬＤＤ領域は必ずしも設ける必要はなく、ソース領域
又はドレイン領域として機能する不純物領域だけ形成しても良い。或いは、ソース領域と
ドレイン領域のいずれか一方の側にのみ、ＬＤＤ領域を形成しても良い。
半導体膜２０７上に形成されたサイドウォール２１２と、半導体膜２０６上に形成された
サイドウォール２１２は、キャリアが移動する方向における幅が同じになるように形成し
ても良いが、該幅が異なるように形成しても良い。ｐ型トランジスタとなる半導体膜２０
７上のサイドウォール２１２の幅は、ｎ型トランジスタとなる半導体膜２０６上のサイド
ウォール２１２の幅よりも長くすると良い。なぜならば、ｐ型トランジスタにおいてソー
ス領域及びドレイン領域を形成するために注入されるボロンは拡散しやすく、短チャネル
効果を誘起しやすいためである。ｐ型トランジスタにおいて、サイドウォール２１２の幅
より長くすることで、ソース領域及びドレイン領域に高濃度のボロンを添加することが可
能となり、ソース領域及びドレイン領域を低抵抗化することができる。
次に、ソース領域及びドレイン領域をさらに低抵抗化するために、半導体膜２０６、半導
体膜２０７をシリサイド化することで、シリサイド層を形成しても良い。シリサイド化は
、半導体膜に金属を接触させ、加熱処理、ＧＲＴＡ法、ＬＲＴＡ法等により、半導体膜中
の珪素と金属とを反応させて行う。シリサイド層としては、コバルトシリサイド若しくは
ニッケルシリサイドを用いれば良い。半導体膜２０６、半導体膜２０７の厚さが薄い場合
には、この領域の半導体膜２０６、半導体膜２０７の底部までシリサイド反応を進めても
良い。シリサイド化に用いる金属の材料として、チタン（Ｔｉ）、ニッケル（Ｎｉ）、タ
ングステン（Ｗ）、モリブデン（Ｍｏ）、コバルト（Ｃｏ）、ジルコニウム（Ｚｒ）、Ｈ
ｆ（ハフニウム）、タンタル（Ｔａ）、バナジウム（Ｖ）、ネオジム（Ｎｄ）、クロム（
Ｃｒ）、白金（Ｐｔ）、パラジウム（Ｐｄ）等を用いることができる。また、レーザ照射
やランプなどの光照射によってシリサイドを形成しても良い。
上述した一連の工程により、ｎチャネル型トランジスタ２２０と、ｐチャネル型トランジ
スタ２２１とが形成される。
図１０（Ｂ）に示す工程まで終了したら、次いで、トランジスタ２２０、トランジスタ２
２１上に、酸化物半導体を用いたトランジスタを作製する。
まず、図１１（Ａ）に示すように、トランジスタ２２０、トランジスタ２２１を覆うよう
に絶縁膜２３０を形成する。絶縁膜２３０を設けることで、加熱処理の際に電極２０９の
表面が酸化されるのを防ぐことが出来る。具体的に絶縁膜２３０として、窒化珪素、窒化
酸化珪素、酸化窒化珪素、窒化アルミニウム、酸化アルミニウム、酸化珪素などを用いる
のが望ましい。本実施の形態では、膜厚５０ｎｍ程度の酸化窒化珪素膜を、絶縁膜２３０
として用いる。
次に、図１１（Ｂ）に示すように、トランジスタ２２０、トランジスタ２２１を覆うよう
に、絶縁膜２３０上に絶縁膜２３１、絶縁膜２３２を形成する。絶縁膜２３１、絶縁膜２
３２は、後の作製工程における加熱処理の温度に耐えうる材料を用いる。具体的に、絶縁
膜２３１、絶縁膜２３２は、例えば、酸化珪素、窒化珪素、窒化酸化珪素、酸化窒化珪素
、窒化アルミニウム、窒化酸化アルミニウムなどの無機の絶縁膜を用いることができる。
なお、本実施の形態では、絶縁膜２３０上に絶縁膜２３１、絶縁膜２３２を積層している
が、絶縁膜２３０上に形成する絶縁膜は単層の絶縁膜であっても良いし、３層以上の絶縁
膜が積層されていても良い。
絶縁膜２３２は、その表面をＣＭＰ法などにより平坦化させても良い。
次いで、図１１（Ｃ）に示すように、導電膜を絶縁膜２３２上に形成した後、エッチング
により不要な部分を除去して配線２３３及びゲート電極２３４を形成する。このとき少な
くともゲート電極２３４の端部にテーパー形状が形成されるようにエッチングする。
上記導電膜の材料として、モリブデン、チタン、クロム、タンタル、タングステン、ネオ
ジム、スカンジウム等の金属材料、これら金属材料を主成分とする合金材料、或いはこれ
ら金属の窒化物を、単層で又は積層で用いることができる。なお、後の工程において行わ
れる加熱処理の温度に耐えうるのであれば、上記金属材料としてアルミニウム、銅を用い
ることも出来る。
例えば、二層の積層構造を有する導電膜として、アルミニウム上にモリブデンが積層され
た二層の積層構造、または銅層上にモリブデンを積層した二層構造、または銅上に窒化チ
タン若しくは窒化タンタルを積層した二層構造、窒化チタンとモリブデンとを積層した二
層構造とすることが好ましい。３層の積層構造としては、アルミニウム、アルミニウムと
シリコンの合金、アルミニウムとチタンの合金またはアルミニウムとネオジムの合金を中
間層とし、タングステン、窒化タングステン、窒化チタンまたはチタンを上下層として積
層した構造とすることが好ましい。
また、一部の電極や配線に透光性を有する酸化物導電膜を用いて開口率を向上させること
もできる。例えば、酸化物導電膜には酸化インジウム、酸化インジウム酸化スズ合金、酸
化インジウム酸化亜鉛合金、酸化亜鉛、酸化亜鉛アルミニウム、酸窒化亜鉛アルミニウム
、または酸化亜鉛ガリウム等を用いることができる。
配線２３３及びゲート電極２３４の膜厚は、１０ｎｍ〜４００ｎｍ、好ましくは１００ｎ
ｍ〜２００ｎｍとする。本実施の形態では、タングステンターゲットを用いたスパッタ法
により１００ｎｍのゲート電極用の導電膜を形成した後、該導電膜をエッチングにより所
望の形状に加工（パターニング）することで、配線２３３及びゲート電極２３４を形成す
る。
次いで、図１１（Ｄ）に示すように、配線２３３及びゲート電極２３４上にゲート絶縁膜
２４０を形成する。ゲート絶縁膜２４０は、プラズマＣＶＤ法又はスパッタリング法等を
用いて、酸化珪素膜、窒化珪素膜、酸化窒化珪素膜、窒化酸化珪素膜、酸化ハフニウム、
酸化アルミニウムまたは酸化タンタルを単層で又は積層させて形成することができる。ゲ
ート絶縁膜２４０は、水分や、水素、酸素などの不純物を極力含まないことが望ましい。
バリア性の高い材料を用いた絶縁膜と、含まれる窒素の比率が低い酸化珪素膜、酸化窒化
珪素膜などの絶縁膜とを積層させた構造を有するゲート絶縁膜２４０を形成しても良い。
この場合、酸化珪素膜、酸化窒化珪素膜などの絶縁膜は、バリア性を有する絶縁膜と酸化
物半導体膜の間に形成する。バリア性の高い絶縁膜として、例えば窒化珪素膜、窒化酸化
珪素膜、窒化アルミニウム膜、または窒化酸化アルミニウム膜などが挙げられる。バリア
性を有する絶縁膜を用いることで、水分、または水素などの雰囲気中不純物、或いは基板
内に含まれるアルカリ金属、重金属などの不純物が、酸化物半導体膜内、ゲート絶縁膜２
４０内、或いは、酸化物半導体膜と他の絶縁膜の界面とその近傍に入り込むのを防ぐこと
ができる。また、酸化物半導体膜に接するように窒素の比率が低い酸化珪素膜、酸化窒化
珪素膜などの絶縁膜を形成することで、バリア性の高い材料を用いた絶縁膜が直接酸化物
半導体膜に接するのを防ぐことができる。
本実施の形態では、スパッタ法で形成された膜厚５０ｎｍの窒化珪素膜上に、スパッタ法
で形成された膜厚１００ｎｍの酸化珪素膜を積層させた構造を有する、ゲート絶縁膜２４
０を形成する。
次に、ゲート絶縁膜２４０上に、酸化物半導体膜を形成した後、エッチング等により所望
の形状に上記酸化物半導体膜を加工することで、ゲート電極２３４と重なる位置に島状の
酸化物半導体膜２４１を形成する。酸化物半導体膜は、酸化物半導体をターゲットとして
用い、スパッタ法により成膜する。また、酸化物半導体膜は、希ガス（例えばアルゴン）
雰囲気下、酸素雰囲気下、又は希ガス（例えばアルゴン）及び酸素雰囲気下においてスパ
ッタ法により形成することができる。
なお、酸化物半導体膜をスパッタ法により成膜する前に、アルゴンガスを導入してプラズ
マを発生させる逆スパッタを行い、ゲート絶縁膜２４０の表面に付着しているゴミ及び汚
染物質を除去することが好ましい。逆スパッタとは、ターゲット側に電圧を印加せずに、
アルゴン雰囲気下で基板側にＲＦ電源を用いて電圧を印加して基板にＡｒイオンを衝突さ
せて表面を改質する方法である。なお、アルゴン雰囲気に代えて窒素、ヘリウムなどを用
いてもよい。また、アルゴン雰囲気に酸素、亜酸化窒素などを加えた雰囲気で行ってもよ
い。また、アルゴン雰囲気に塩素、四フッ化炭素などを加えた雰囲気で行ってもよい。
チャネル形成領域を形成するための酸化物半導体膜には、上述したような、半導体特性を
有する酸化物材料を用いればよい。
酸化物半導体膜の膜厚は、１０ｎｍ〜３００ｎｍ、好ましくは２０ｎｍ〜１００ｎｍとす
る。本実施の形態では、ここでは、Ｉｎ、Ｇａ、及びＺｎを含む酸化物半導体ターゲット
（モル数比がＩｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：１、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：
ＺｎＯ＝１：１：２）を用いて、基板とターゲットの間との距離を１００ｍｍ、圧力０．
６Ｐａ、直流（ＤＣ）電源０．５ｋＷ、酸素（酸素流量比率１００％）雰囲気下で成膜す
る。なお、パルス直流（ＤＣ）電源を用いると、ごみが軽減でき、膜厚分布も均一となる
ために好ましい。本実施の形態では、酸化物半導体膜として、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸
化物半導体ターゲットを用い、スパッタ装置により膜厚３０ｎｍのＩｎ−Ｇａ−Ｚｎ−Ｏ
系非単結晶膜を成膜する。
なお、プラズマ処理後、大気に曝すことなく酸化物半導体膜を形成することで、ゲート絶
縁膜２４０と酸化物半導体膜の界面にゴミや水分が付着するのを防ぐことが出来る。また
、パルス直流（ＤＣ）電源を用いると、ごみが軽減でき、膜厚分布も均一となるために好
ましい。
また、酸化物半導体ターゲットの相対密度は８０％以上、好ましくは９５％以上、さらに
好ましくは９９．９％以上とするのが好ましい。相対密度の高いターゲットを用いると、
形成される酸化物半導体膜中の不純物濃度を低減することができ、電気特性または信頼性
の高い薄膜トランジスタを得ることができる。
また、材料の異なるターゲットを複数設置できる多元スパッタ装置もある。多元スパッタ
装置は、同一チャンバーで異なる材料膜を積層成膜することも、同一チャンバーで複数種
類の材料を同時に放電させて成膜することもできる。
また、チャンバー内部に磁石機構を備えたマグネトロンスパッタ法を用いるスパッタ装置
や、グロー放電を使わずマイクロ波を用いて発生させたプラズマを用いるＥＣＲスパッタ
法を用いるスパッタ装置がある。
また、スパッタ法を用いる成膜方法として、成膜中にターゲット物質とスパッタガス成分
とを化学反応させてそれらの化合物薄膜を形成するリアクティブスパッタ法や、成膜中に
基板にも電圧をかけるバイアススパッタ法もある。
また、スパッタ法による成膜中に光やヒータによって基板を１００℃以上７００℃以下に
加熱してもよい。成膜中に加熱することで、成膜と同時にスパッタによる損傷を修復させ
る。
また、酸化物半導体膜の成膜を行う前に、スパッタ装置内壁や、ターゲット表面やターゲ
ット材料中に残存している水分または水素を除去するためにプレヒート処理を行うと良い
。プレヒート処理としては成膜チャンバー内を減圧下で２００℃〜６００℃に加熱する方
法や、加熱しながら窒素や不活性ガスの導入と排気を繰り返す方法等がある。プレヒート
処理を終えたら、基板またはスパッタ装置を冷却した後大気にふれることなく酸化物半導
体膜の成膜を行う。この場合のターゲット冷却液は、水ではなく油脂等を用いるとよい。
加熱せずに窒素の導入と排気を繰り返しても一定の効果が得られるが、加熱しながら行う
となお良い。
また、酸化物半導体膜の成膜を行う前、または成膜中、または成膜後に、スパッタ装置内
を、クライオポンプを用いて中に残存している水分などを除去することが好ましい。
島状の酸化物半導体膜２４１の形成は、例えば燐酸と酢酸と硝酸を混ぜた溶液を用いたウ
ェットエッチングにより行うことができる。島状の酸化物半導体膜２４１は、ゲート電極
２３４と重なるように形成する。また、酸化物半導体膜のエッチングには、クエン酸やシ
ュウ酸などの有機酸をエッチングとして用いることができる。本実施の形態では、ＩＴＯ
０７Ｎ（関東化学社製）を用いたウェットエッチングにより、不要な部分を除去して島状
の酸化物半導体膜２４１を形成する。また、ここでのエッチングは、ウェットエッチング
に限定されずドライエッチングを用いてもよい。
ドライエッチングに用いるエッチングガスとしては、塩素を含むガス（塩素系ガス、例え
ば塩素（Ｃｌ２）、塩化硼素（ＢＣｌ３）、塩化珪素（ＳｉＣｌ４）、四塩化炭素（ＣＣ
ｌ４）など）が好ましい。
また、フッ素を含むガス（フッ素系ガス、例えば四弗化炭素（ＣＦ４）、弗化硫黄（ＳＦ
６）、弗化窒素（ＮＦ３）、トリフルオロメタン（ＣＨＦ３）など）、臭化水素（ＨＢｒ
）、酸素（Ｏ２）、これらのガスにヘリウム（Ｈｅ）やアルゴン（Ａｒ）などの希ガスを
添加したガス、などを用いることができる。
ドライエッチング法としては、平行平板型ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈ
ｉｎｇ）法や、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ：誘導
結合型プラズマ）エッチング法を用いることができる。所望の加工形状にエッチングでき
るように、エッチング条件（コイル型の電極に印加される電力量、基板側の電極に印加さ
れる電力量、基板側の電極温度等）を適宜調節する。
また、ウェットエッチング後のエッチング液はエッチングされた材料とともに洗浄によっ
て除去される。その除去された材料を含むエッチング液の廃液を精製し、含まれる材料を
再利用してもよい。当該エッチング後の廃液から酸化物半導体膜に含まれるインジウム等
の材料を回収して再利用することにより、資源を有効活用し低コスト化することができる
。
所望の形状に加工できるように、材料に合わせてエッチング条件（エッチング液、エッチ
ング時間、温度等）を適宜調節する。
次に、減圧雰囲気下、窒素や希ガスなどの不活性ガス雰囲気下、酸素ガス雰囲気下、また
は超乾燥エア（ＣＲＤＳ（キャビティリングダウンレーザー分光法）方式の露点計を用い
て測定した場合の水分量が２０ｐｐｍ（露点換算で−５５℃）以下、好ましくは１ｐｐｍ
以下、好ましくは１０ｐｐｂ以下の空気）雰囲気下において、酸化物半導体膜２４１に加
熱処理を施しても良い。酸化物半導体膜２４１に加熱処理を施すことで、図１２（Ａ）に
示すように、水素、水などの不純物の含有量が低減された酸化物半導体膜２４２が形成さ
れる。具体的には、不活性ガス雰囲気（窒素、またはヘリウム、ネオン、アルゴン等）下
において、３００℃以上７５０℃以下（若しくはガラス基板の歪点以下の温度）で１分間
以上１０分間以下程度、好ましくは６５０℃、３分間以上６分間以下程度のＲＴＡ（Ｒａ
ｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）処理で行うことができる。ＲＴＡ法を用いれば
、短時間に脱水化または脱水素化が行えるため、ガラス基板の歪点を超える温度でも処理
することができる。なお、上記加熱処理は、島状の酸化物半導体膜２４１形成後のタイミ
ングに限らず、エッチングを行う前の酸化物半導体膜に対して行っても良い。また、上記
加熱処理を、島状の酸化物半導体膜２４１形成後に複数回行っても良い。
本実施の形態では、窒素雰囲気下において、６００℃、基板温度が上記設定温度に達した
状態で６分間、加熱処理を行う。加熱処理は、電気炉を用いた加熱方法、加熱した気体を
用いるＧＲＴＡ（Ｇａｓ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）法またはランプ
光を用いるＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）法などの
瞬間加熱方法などを用いることができる。例えば、電気炉を用いて加熱処理を行う場合、
昇温特性を０．１℃／ｍｉｎ以上２０℃／ｍｉｎ以下、降温特性を０．１℃／ｍｉｎ以上
１５℃／ｍｉｎ以下とすることが好ましい。
なお、加熱処理においては、窒素、またはヘリウム、ネオン、アルゴン等の希ガスに、水
分、水素などが含まれないことが好ましい。または、加熱処理装置に導入する窒素、また
はヘリウム、ネオン、アルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％）以上、好
ましくは７Ｎ（９９．９９９９９％）以上、（即ち不純物濃度を１ｐｐｍ以下、好ましく
は０．１ｐｐｍ以下）とすることが好ましい。
次に、絶縁膜２３０、絶縁膜２３１、絶縁膜２３２、ゲート絶縁膜２４０を部分的にエッ
チングすることで、トランジスタ２２０が有する高濃度不純物領域２１３と、トランジス
タ２２１が有する高濃度不純物領域２１６と、配線２３３に達するコンタクトホールを形
成する。そして、酸化物半導体膜２４２上に、ソース電極またはドレイン電極として用い
る導電膜を、スパッタ法や真空蒸着法で形成したあと、エッチング等により該導電膜をパ
ターニングすることで、図１２（Ｂ）に示すように、ソース電極またはドレイン電極とし
て機能する導電膜２４５〜導電膜２４９を形成する。
具体的に、導電膜２４５と導電膜２４６は、トランジスタ２２０が有する一対の高濃度不
純物領域２１３に、それぞれ接続されている。さらに、導電膜２４６は、配線２３３にも
接続されている。導電膜２４７と導電膜２４８は、トランジスタ２２１が有する一対の高
濃度不純物領域２１６に、それぞれ接続されている。さらに、導電膜２４８は、導電膜２
４９と共に、酸化物半導体膜２４２にも接続されている。
導電膜２４５〜導電膜２４９として、例えば、アルミニウム、クロム、タンタル、チタン
、マンガン、マグネシウム、モリブデン、タングステン、ジルコニウム、ベリリウム、ト
リウムから選ばれた元素、または上記元素を１つまたは複数成分として含む合金等を用い
ることが出来る。なお、導電膜の形成後に加熱処理を行う場合には、この加熱処理に対す
る耐熱性を導電膜に持たせることが好ましい。アルミニウム単体では耐熱性が劣り、また
腐蝕しやすい等の問題点があるので、導電膜の形成後に加熱処理を行う場合は、耐熱性導
電性材料と組み合わせて導電膜を形成する。アルミニウムと組み合わせる耐熱性導電性材
料としては、チタン、タンタル、タングステン、モリブデン、クロム、ネオジム、スカン
ジウムから選ばれた元素、または上記元素を１つまたは複数成分として含む合金、または
上記元素を成分として含む窒化物などが好ましい。
導電膜２４５〜導電膜２４９の膜厚は、１０ｎｍ〜４００ｎｍ、好ましくは１００ｎｍ〜
２００ｎｍとする。本実施の形態では、スパッタ法により、チタン膜、窒化チタン膜、ア
ルミニウム膜、チタン膜を順に積層することで得られるソース電極ドレイン電極用の導電
膜を、エッチングにより所望の形状に加工（パターニング）することで、導電膜２４５〜
導電膜２４９を形成する。
導電膜２４５〜導電膜２４９を形成するためのエッチングには、ウェットエッチングまた
はドライエッチングを用いることができる。ドライエッチングを用いて導電膜２４５〜導
電膜２４９を形成する場合、塩素（Ｃｌ２）、塩化硼素（ＢＣｌ３）などを含むガスを用
いると良い。このエッチング工程において、酸化物半導体膜２４１の露出領域も一部エッ
チングされ、島状の酸化物半導体膜２５０となる。よって、導電膜２４８と導電膜２４９
の間に位置する領域において、酸化物半導体膜２５０は膜厚が薄くなる。
図１２（Ｃ）に示すように、導電膜２４５〜導電膜２４９を形成した後は、導電膜２４５
〜導電膜２４９及び酸化物半導体膜２５０を覆うように絶縁膜２５１を形成する。絶縁膜
２５１は、水分や、水素、酸素などの不純物を極力含まないことが望ましく、単層の絶縁
膜であっても良いし、積層された複数の絶縁膜で構成されていても良い。上記絶縁膜２５
１には、バリア性の高い材料を用いるのが望ましい。例えば、バリア性の高い絶縁膜とし
て、窒化珪素膜、窒化酸化珪素膜、窒化アルミニウム膜、または窒化酸化アルミニウム膜
などを用いることができる。複数の積層された絶縁膜を用いる場合、上記バリア性の高い
絶縁膜よりも、窒素の比率が低い酸化珪素膜、酸化窒化珪素膜などの絶縁膜を、酸化物半
導体膜２５０に近い側に形成する。そして、窒素の比率が低い絶縁膜を間に挟んで、導電
膜２４５〜導電膜２４９及び酸化物半導体膜２５０と重なるように、バリア性を有する絶
縁膜を形成する。バリア性を有する絶縁膜を用いることで、酸化物半導体膜２５０内、ゲ
ート絶縁膜２４０内、或いは、酸化物半導体膜２５０と他の絶縁膜の界面とその近傍に、
水分、または水素などの不純物が入り込むのを防ぐことができる。また、酸化物半導体膜
２５０に接するように窒素の比率が低い酸化珪素膜、酸化窒化珪素膜などの絶縁膜を形成
することで、バリア性の高い材料を用いた絶縁膜が直接酸化物半導体膜２５０に接するの
を防ぐことができる。
本実施の形態では、スパッタ法で形成された膜厚２００ｎｍの酸化珪素膜上に、スパッタ
法で形成された膜厚１００ｎｍの窒化珪素膜を積層させた構造を有する、絶縁膜２５１を
形成する。成膜時の基板温度は、室温以上３００℃以下とすればよく、本実施の形態では
１００℃とする。
導電膜２４８と導電膜２４９の間に設けられた酸化物半導体膜２５０の露出領域と、絶縁
膜２５１を構成する酸化珪素とが接して設けられることによって、絶縁膜２５１と接する
酸化物半導体膜２５０の領域が高抵抗化し、高抵抗化したチャネル形成領域を有する酸化
物半導体膜２５０を形成することができる。
次いで、絶縁膜２５１を形成した後、加熱処理を行ってもよい。加熱処理は大気雰囲気下
、又は不活性ガス雰囲気（窒素、またはヘリウム、ネオン、アルゴン等）下において、好
ましくは２００℃以上４００℃以下、例えば２５０℃以上３５０℃以下で行う。例えば、
窒素雰囲気下で２５０℃、１時間の加熱処理を行う。または、酸化物半導体膜２４１に対
して行った先の加熱処理と同様に、高温短時間のＲＴＡ処理を行っても良い。該加熱処理
を行うと、酸化物半導体膜２５０が絶縁膜２５１を構成する酸化珪素に接した状態で加熱
されることになり、さらに酸化物半導体膜２５０を高抵抗化させてトランジスタの電気特
性の向上および、電気特性のばらつきを軽減することができる。この加熱処理は、絶縁膜
２５１の形成後であれば特に限定されず、他の工程、例えば樹脂膜形成時の加熱処理や、
透明導電膜を低抵抗化させるための加熱処理と兼ねることで、工程数を増やすことなく行
うことができる。
以上の工程により、酸化物半導体膜２５０を活性層として用いたトランジスタ２６０が作
製できる。
次いで、絶縁膜２５１上に導電膜を形成した後、該導電膜をパターニングすることで、酸
化物半導体膜２５０と重なる位置にバックゲート電極を形成しても良い。バックゲート電
極は、ゲート電極２３４、或いは導電膜２４５〜導電膜２４９と同様の材料、構造を用い
て形成することが可能である。
バックゲート電極の膜厚は、１０ｎｍ〜４００ｎｍ、好ましくは１００ｎｍ〜２００ｎｍ
とする。例えば、チタン膜、アルミニウム膜、チタン膜が積層された構造を有する導電膜
を形成した後、フォトリソグラフィ法によりレジストマスクを形成し、エッチングにより
不要な部分を除去して、該導電膜を所望の形状に加工（パターニング）することで、バッ
クゲート電極を形成すれば良い。
バックゲート電極を形成する場合は、バックゲート電極を覆うように絶縁膜を形成するの
が望ましい。該絶縁膜は、雰囲気中の水分、水素、酸素などがトランジスタ２６０の特性
に影響を与えるのを防ぐことができる、バリア性の高い材料を用いるのが望ましい。例え
ば、バリア性の高い絶縁膜として、窒化珪素膜、窒化酸化珪素膜、窒化アルミニウム膜、
または窒化酸化アルミニウム膜などを、プラズマＣＶＤ法又はスパッタリング法等により
単層で又は積層させて形成することができる。バリア性の効果を得るには、上記絶縁膜は
、例えば厚さ１５ｎｍ〜４００ｎｍの膜厚で形成することが好ましい。
なお、バックゲート電極は、酸化物半導体膜２５０全体を覆うように形成されていても良
いが、酸化物半導体膜２５０が有するチャネル形成領域の一部と少なくとも重なっていれ
ば良い。
バックゲート電極は、電気的に絶縁しているフローティングの状態であっても良いし、電
位が与えられる状態であっても良い。後者の場合、バックゲート電極には、ゲート電極２
３４と同じ高さの電位が与えられていても良いし、グラウンドなどの固定電位が与えられ
ていても良い。バックゲート電極に与える電位の高さを制御することで、トランジスタ２
６０の閾値電圧を制御することができる。
なお、絶縁膜２５１を部分的にエッチングすることで、導電膜２４５〜導電膜２４９のい
ずれかに達するコンタクトホールを形成した後、絶縁膜２５１に導電膜を形成し、該導電
膜をパターニングすることで、導電膜２４５〜導電膜２４９のいずれかに接続された配線
を形成することも可能である。
なお、本実施の形態では、シリコンを用いたトランジスタを形成した後に、酸化物半導体
膜を用いたトランジスタを積層しているが、本発明はこの構成に限定されない。シリコン
を用いたトランジスタと、酸化物半導体膜を用いたトランジスタとを、同じ絶縁表面上に
形成しても良いし、酸化物半導体膜を用いたトランジスタを形成した後に、シリコンを用
いたトランジスタを積層しても良い。ただし、酸化物半導体膜を用いたトランジスタを形
成した後に、シリコンを用いたトランジスタを積層する場合、シリコンは、微結晶シリコ
ン、または多結晶シリコンを用いる。
本実施の形態は、上記実施の形態と組み合わせて実施することが可能である。
（実施の形態３）
本実施の形態では、酸化物半導体膜を用いたトランジスタの構造が、実施の形態２とは異
なるトランジスタの構成について説明する。
図１３（Ａ）に示す半導体装置は、実施の形態２と同様に、結晶性シリコンを用いたｎチ
ャネル型トランジスタ２２０と、ｐチャネル型トランジスタ２２１を有している。そして
、図１３（Ａ）では、ｎチャネル型トランジスタ２２０と、ｐチャネル型トランジスタ２
２１上に、酸化物半導体膜を用いたチャネル保護構造の、ボトムゲート型のトランジスタ
３１０が形成されている。
トランジスタ３１０は、絶縁膜２３２上に形成されたゲート電極３１１と、ゲート電極３
１１上のゲート絶縁膜３１２と、ゲート絶縁膜３１２上においてゲート電極３１１と重な
っている酸化物半導体膜３１３と、ゲート電極３１１と重なる位置において島状の酸化物
半導体膜３１３上に形成されたチャネル保護膜３１４と、酸化物半導体膜３１３上に形成
された導電膜３１５、導電膜３１６と、を有する。さらに、トランジスタ３１０は、酸化
物半導体膜３１３上に形成された絶縁膜３１７を、その構成要素に含めても良い。
チャネル保護膜３１４を設けることによって、酸化物半導体膜３１３のチャネル形成領域
となる部分に対する、後の工程時におけるダメージ（エッチング時のプラズマやエッチン
グ剤による膜減りなど）を防ぐことができる。従ってトランジスタの信頼性を向上させる
ことができる。
チャネル保護膜３１４には、酸素を含む無機材料（酸化珪素、窒化酸化珪素、酸化窒化珪
素、酸化アルミニウム、または酸化窒化アルミニウムなど）を用いることができる。チャ
ネル保護膜３１４は、プラズマＣＶＤ法や熱ＣＶＤ法などの気相成長法やスパッタリング
法を用いて形成することができる。チャネル保護膜３１４は成膜後にエッチングにより形
状を加工する。ここでは、スパッタ法により酸化珪素膜を形成し、フォトリソグラフィに
よるマスクを用いてエッチング加工することでチャネル保護膜３１４を形成する。
また、島状の酸化物半導体膜３１３に接してスパッタ法またはＰＣＶＤ法などにより酸素
を含む絶縁膜であるチャネル保護膜３１４を形成すると、島状の酸化物半導体膜３１３に
おいて少なくともチャネル保護膜３１４と接する領域が高抵抗化し、高抵抗化酸化物半導
体領域となる。チャネル保護膜３１４の形成により、酸化物半導体膜３１３は、チャネル
保護膜３１４との界面近傍に高抵抗化酸化物半導体領域を有することができる。
なお、トランジスタ３１０は、絶縁膜３１７上に、バックゲート電極をさらに有していて
も良い。バックゲート電極は、酸化物半導体膜３１３のチャネル形成領域と重なるように
形成する。バックゲート電極は、電気的に絶縁しているフローティングの状態であっても
良いし、電位が与えられる状態であっても良い。後者の場合、バックゲート電極には、ゲ
ート電極３１１と同じ高さの電位が与えられていても良いし、グラウンドなどの固定電位
が与えられていても良い。バックゲート電極に与える電位の高さを制御することで、トラ
ンジスタ３１０の閾値電圧を制御することができる。
図１３（Ｂ）に示す半導体装置は、実施の形態２と同様に、結晶性シリコンを用いたｎチ
ャネル型トランジスタ２２０と、ｐチャネル型トランジスタ２２１を有している。そして
、図１３（Ｂ）では、ｎチャネル型トランジスタ２２０と、ｐチャネル型トランジスタ２
２１上に、酸化物半導体膜を用いたボトムコンタクト型のトランジスタ３２０が形成され
ている。
トランジスタ３２０は、絶縁膜２３２上に形成されたゲート電極３２１と、ゲート電極３
２１上のゲート絶縁膜３２２と、ゲート絶縁膜３２２上の導電膜３２３、導電膜３２４と
、ゲート電極３２１と重なっている酸化物半導体膜３２５とを有する。さらに、トランジ
スタ３２０は、酸化物半導体膜３２５上に形成された絶縁膜３２６を、その構成要素に含
めても良い。
また、ボトムコンタクト型のトランジスタ３２０の場合、導電膜３２３、導電膜３２４の
膜厚は、後に形成される酸化物半導体膜３２５が段切れを起こすのを防ぐために、実施の
形態２で示したボトムゲート型に比べて薄くするのが望ましい。具体的には、１０ｎｍ〜
２００ｎｍ、好ましくは５０ｎｍ〜７５ｎｍとする。
なお、トランジスタ３２０は、絶縁膜３２６上に、バックゲート電極をさらに有していて
も良い。バックゲート電極は、酸化物半導体膜３２５のチャネル形成領域と重なるように
形成する。バックゲート電極は、電気的に絶縁しているフローティングの状態であっても
良いし、電位が与えられる状態であっても良い。後者の場合、バックゲート電極には、ゲ
ート電極３２１と同じ高さの電位が与えられていても良いし、グラウンドなどの固定電位
が与えられていても良い。バックゲート電極に与える電位の高さを制御することで、トラ
ンジスタ３２０の閾値電圧を制御することができる。
図１３（Ｃ）に示す半導体装置は、実施の形態２と同様に、結晶性シリコンを用いたｎチ
ャネル型トランジスタ２２０と、ｐチャネル型トランジスタ２２１を有している。そして
、図１３（Ｃ）では、ｎチャネル型トランジスタ２２０と、ｐチャネル型トランジスタ２
２１上に、酸化物半導体膜を用いたトップゲート型のトランジスタ３３０が形成されてい
る。
トランジスタ３３０は、絶縁膜２３２上に形成された導電膜３３１、導電膜３３２と、導
電膜３３１、導電膜３３２上に形成された酸化物半導体膜３３３と、酸化物半導体膜３３
３上のゲート絶縁膜３３４と、ゲート絶縁膜３３４上において酸化物半導体膜３３３と重
なっているゲート電極３３５とを有する。さらに、トランジスタ３３０は、ゲート電極３
３５上に形成された絶縁膜３３６を、その構成要素に含めても良い。
また、トップゲート型のトランジスタ３３０の場合、導電膜３３１、導電膜３３２の膜厚
は、後に形成される酸化物半導体膜３３３が段切れを起こすのを防ぐために、実施の形態
２で示したボトムゲート型に比べて薄くするのが望ましい。具体的には、１０ｎｍ〜２０
０ｎｍ、好ましくは５０ｎｍ〜７５ｎｍとする。
また、図１３（Ｃ）に示す半導体装置では、ゲート電極３３５と、トランジスタ２２０の
ソース電極またはドレイン電極として機能する導電膜３３８に達するコンタクトホールを
、絶縁膜３３６、ゲート絶縁膜３３４に形成した後、ゲート電極３３５及び導電膜３３８
に接続された配線３３７を形成していても良い。
本実施の形態は、上記実施の形態と組み合わせて実施することが可能である。
（実施の形態４）
本実施の形態では、本発明の一態様に係る、電子ペーパー或いはデジタルペーパーと呼ば
れる半導体表示装置の構成について説明する。
電子ペーパーは、電圧の印加により階調を制御することができ、なおかつメモリ性を有す
る表示素子を用いる。具体的に、電子ペーパーに用いられる表示素子には、非水系電気泳
動型の表示素子、２つの電極間の高分子材料中に液晶のドロップレットを分散させたＰＤ
ＬＣ（ｐｏｌｙｍｅｒ ｄｉｓｐｅｒｓｅｄ ｌｉｑｕｉｄ ｃｒｙｓｔａｌ）方式の表
示素子、２つの電極間にカイラルネマチック液晶またはコレステリック液晶を有する表示
素子、２つの電極間に帯電した微粒子を有し、該微粒子を電界により粉体中で移動させる
粉体移動方式の表示素子などを用いることができる。また非水系電気泳動型の表示素子に
は、２つの電極間に帯電した微粒子を分散させた分散液を挟み込んだ表示素子、帯電した
微粒子を分散させた分散液を、絶縁膜を間に挟んだ２つの電極上に有する表示素子、それ
ぞれ異なる電荷に帯電する二色の半球を有するツイスティングボールを、２つの電極間に
おいて溶媒中に分散させた表示素子、溶液中に帯電した微粒子が複数分散されているマイ
クロカプセルを２つの電極間に有する表示素子などが含まれる。
図１４（Ａ）に、電子ペーパーの画素部７００と、信号線駆動回路７０１と、走査線駆動
回路７０２の上面図を示す。
画素部７００は複数の画素７０３を有している。また、信号線駆動回路７０１から複数の
信号線７０７が、画素部７００内まで引き回されている。走査線駆動回路７０２から複数
の走査線７０８が、画素部７００内まで引き回されている。
各画素７０３はトランジスタ７０４と、表示素子７０５と、保持容量７０６とを有してい
る。トランジスタ７０４のゲート電極は、走査線７０８の一つに接続されている。またト
ランジスタ７０４のソース電極とドレイン電極は、一方が信号線７０７の一つに、他方が
表示素子７０５の画素電極に接続されている。
なお図１４（Ａ）では、表示素子７０５の画素電極と対向電極の間に印加された電圧を保
持するために、表示素子７０５と並列に保持容量７０６が接続されているが、表示素子７
０５のメモリ性の高さが表示を維持するのに十分な程度に高いのであれば、保持容量７０
６を必ずしも設ける必要はない。
なお、図１４（Ａ）では、各画素にスイッチング素子として機能するトランジスタを一つ
設けたアクティブマトリクス型の画素部の構成について説明したが、本発明の一態様に係
る電子ペーパーは、この構成に限定されない。画素に設けるトランジスタの数は複数であ
っても良いし、トランジスタ以外に容量、抵抗、コイルなどの素子が接続されていても良
い。
図１４（Ｂ）に、マイクロカプセルを有する電気泳動型の電子ペーパーを例に挙げ、各画
素７０３に設けられた表示素子７０５の断面図と、信号線駆動回路７０１または走査線駆
動回路７０２などの駆動回路に用いられている、半導体素子の断面図とを示す。
画素において、表示素子７０５は、画素電極７１０と、対向電極７１１と、画素電極７１
０及び対向電極７１１によって電圧が印加されるマイクロカプセル７１２とを有する。ト
ランジスタ７０４のソース電極またはドレイン電極として機能する導電膜７１３のいずれ
か一方は、画素電極７１０に接続されている。
トランジスタ７０４は、酸化物半導体膜を活性層に用いている。よって、ゲート電極とソ
ース電極間の電圧がほぼ０の状態におけるオフ電流、すなわちリーク電流が、結晶性を有
するシリコンを用いたトランジスタに比べて著しく低い。
マイクロカプセル７１２内には、酸化チタンなどのプラスに帯電した白色顔料と、カーボ
ンブラックなどのマイナスに帯電した黒色顔料とが、オイルなどの分散媒と共に封入され
ている。画素電極７１０に印加されるビデオ信号の電圧に従って、画素電極と対向電極の
間に電圧を印加し、正の電極側に黒色顔料を、負の電極側に白色顔料を引き寄せることで
、階調の表示を行うことができる。
また、図１４（Ｂ）では、マイクロカプセル７１２が、画素電極７１０と対向電極７１１
の間において透光性を有する樹脂７１４により固定されている。しかし、本発明はこの構
成に限定されず、マイクロカプセル７１２、画素電極７１０、対向電極７１１によって形
成される空間には、空気、不活性ガスなどの気体が充填されていても良い。ただし、この
場合、マイクロカプセル７１２は、接着剤などにより画素電極７１０と対向電極７１１の
両方、或いはいずれか一方に、固定しておくことが望ましい。
なお、表示素子７０５が有するマイクロカプセル７１２の数は、図１４（Ｂ）に示すよう
に複数であるとは限らない。１つの表示素子７０５が複数のマイクロカプセル７１２を有
していても良いし、複数の表示素子７０５が１つのマイクロカプセル７１２を有していて
も良い。例えば２つの表示素子７０５が１つのマイクロカプセル７１２を共有し、一方の
表示素子７０５が有する画素電極７１０にプラスの電圧が、他方の表示素子７０５が有す
る画素電極７１０にマイナスの電圧が印加されていたとする。この場合、プラスの電圧が
印加された画素電極７１０と重なる領域において、マイクロカプセル７１２内では黒色顔
料が画素電極７１０側に引き寄せられ、白色顔料が対向電極７１１側に引き寄せられる。
逆に、マイナスの電圧が印加された画素電極７１０と重なる領域において、マイクロカプ
セル７１２内では白色顔料が画素電極７１０側に引き寄せられ、黒色顔料が対向電極７１
１側に引き寄せられる。
また、駆動回路は、酸化物半導体膜を活性層に用いたトランジスタ７２０と、シリコンを
活性層に用いたトランジスタ７２１とが形成されている。トランジスタ７２１を用いた回
路への、電源電圧の供給を制御するスイッチング素子に、トランジスタ７２０を用いるこ
とができる。
非動作期間において、スイッチング素子により上記回路への電源電圧の供給を停止するこ
とで、当該回路で消費される動的な待機電力を低減することができる。また、トランジス
タ７２０は、酸化物半導体膜を活性層に用いているので、ゲート電極とソース電極間の電
圧がほぼ０の状態におけるオフ電流、すなわちリーク電流が、結晶性を有するシリコンを
用いたトランジスタ７２１に比べて著しく低い。よって、トランジスタ７２０をスイッチ
ング素子に用いることで、スイッチング素子で生じる、リーク電流等に依存する静的な待
機電力を低減することができる。従って、非動作回路への電源電圧の供給を停止し、非動
作回路で消費される静的な待機電力及び動的な待機電力の両方を低減することで、回路全
体の消費電力を低減可能な半導体装置を提供することができる。
特に、電子ペーパーは、液晶表示装置や発光装置などの他の半導体表示装置に比べて、メ
モリ性の高い表示素子を有しているため、表示を行う際に、信号線駆動回路７０１または
走査線駆動回路７０２などの駆動回路の動作を停止できる期間が長い傾向にある。よって
、本発明の構成を適用させることで、他の半導体表示装置に比べて、待機電力をより効果
的に削減することができる。
また、結晶性を有するシリコンを用いたトランジスタ７２１は、酸化物半導体を有するト
ランジスタ７２０に比べて、移動度が高く、オン電流が高い。そのため、トランジスタ７
２１を用いて回路を形成することで、当該回路を用いた集積回路の高集積化及び高速駆動
を実現することができる。
次に、電子ペーパーの具体的な駆動方法について、上述した電気泳動型の電子ペーパーを
例に挙げて説明する。
電子ペーパーの動作は、初期化期間と、書込期間と、保持期間とに分けて説明することが
出来る。
表示する画像を切り替える前に、まず初期化期間において画素部内の各画素の階調を一旦
統一することで、表示素子を初期化する。表示素子を初期化することで、残像が残るのを
防ぐことが出来る。具体的に、電気泳動型では、各画素の表示が白または黒となるように
、表示素子７０５が有するマイクロカプセル７１２によって表示される階調を調整する。
本実施の形態では、黒を表示するような初期化用ビデオ信号を画素に入力した後、白を表
示するような初期化用ビデオ信号を画素に入力する場合の、初期化の動作について説明す
る。例えば、画像の表示を対向電極７１１側に向かって行う電気泳動型の電子ペーパーの
場合、まず、マイクロカプセル７１２内の黒色顔料が対向電極７１１側に、白色顔料が画
素電極７１０側に向くように、表示素子７０５に電圧を印加する。次いで、マイクロカプ
セル７１２内の白色顔料が対向電極７１１側に、黒色顔料が画素電極７１０側に向くよう
に、表示素子７０５に電圧を印加する。
また、画素への初期化用ビデオ信号の入力が１回のみだと、初期化期間の前に表示されて
いた階調によっては、マイクロカプセル７１２内の白色顔料と黒色顔料の移動が中途半端
に終わってしまい、初期化期間が終了した後においても画素間において表示される階調に
差が生じてしまう可能性もある。そのため、共通電圧Ｖｃｏｍに対してマイナスの電圧−
Ｖｐを、複数回、画素電極７１０に印加することで黒を表示し、共通電圧Ｖｃｏｍに対し
てプラスの電圧Ｖｐを、複数回、画素電極７１０に印加することで白を表示することが望
ましい。
なお、初期化期間前に各画素の表示素子によって表示されていた階調が異なると、初期化
用ビデオ信号を入力する必要最低限の回数も異なってくる。よって、初期化期間前に表示
されていた階調に合わせて、画素間で、初期化用ビデオ信号を入力する回数を変えるよう
にしても良い。この場合、初期化用ビデオ信号を入力する必要がなくなった画素には、共
通電圧Ｖｃｏｍを入力しておくと良い。
なお、画素電極７１０に初期化用ビデオ信号の電圧Ｖｐまたは電圧−Ｖｐを複数回印加す
るためには、選択信号のパルスが各走査線に与えられている期間において、当該走査線を
有するラインの画素に、初期化用ビデオ信号を入力するという一連の動作を、複数回行う
。初期化用ビデオ信号の電圧Ｖｐまたは電圧−Ｖｐを画素電極７１０に複数回印加するこ
とで、マイクロカプセル７１２内における白色顔料と黒色顔料の移動を収束させて画素間
に階調の差が生じるのを防ぎ、画素部の画素を初期化することができる。
なお、初期化期間では、各画素において黒を表示した後に白を表示するのではなく、白を
表示した後に黒を表示するようにしても良い。或いは、初期化期間では、各画素において
白を表示した後に黒を表示し、更にその後、白を表示しするようにしても良い。
また、初期化期間の開始されるタイミングは、画素部内の全ての画素において同じである
必要はない。例えば、画素ごと、或いは同じラインに属する画素ごと、といったように、
初期化期間の開始されるタイミングを異ならせるようにしても良い。
次に、書込期間では、画素に画像情報を有するビデオ信号を入力する。
画素部全体で画像の表示を行う場合は、１フレーム期間において、全ての走査線に順に電
圧のパルスがシフトしている選択信号が入力される。そして、選択信号にパルスが出現し
ている１ライン期間内において、全ての信号線に画像情報を有するビデオ信号が入力され
る。
画素電極７１０に印加されるビデオ信号の電圧に従って、マイクロカプセル７１２内の白
色顔料と黒色顔料が画素電極７１０側または対向電極７１１側に移動することで、表示素
子７０５は階調を表示する。
なお、書込期間でも、初期化期間と同様に、画素電極７１０にビデオ信号の電圧を複数回
印加することが望ましい。よって、選択信号のパルスが各走査線に与えられている期間に
おいて、当該走査線を有するラインの画素にビデオ信号を入力するという一連の動作を、
複数回行う。
次に、保持期間では、全ての画素に信号線を介して共通電圧Ｖｃｏｍを入力した後、走査
線への選択信号の入力または信号線へのビデオ信号の入力は行わない。よって、表示素子
７０５が有するマイクロカプセル７１２内の白色顔料と黒色顔料は、画素電極７１０と対
向電極７１１の間にプラスまたはマイナスの電圧が印加されない限りその配置は保持され
るので、表示素子７０５の表示する階調は保たれる。よって、書込期間において書き込ま
れた画像は、保持期間においても表示が維持される。
なお、電子ペーパーに用いられる表示素子は、階調を変化させるのに必要な電圧が、液晶
表示装置に用いられる液晶素子や、発光装置に用いられる有機発光素子などの発光素子に
比べて高い傾向にある。そのため、スイッチング素子として用いられる画素のトランジス
タ７０４は、書込期間において、そのソース電極とドレイン電極間の電位差が大きくなる
ため、オフ電流が高くなり、画素電極７１０の電位が変動して表示に乱れが生じやすい。
しかし、上述したように、本発明の一態様では、酸化物半導体膜をトランジスタ７０４の
活性層に用いている。よって、トランジスタ７０４は、ゲート電極とソース電極間の電圧
がほぼ０の状態におけるオフ電流、すなわちリーク電流が、結晶性を有するシリコンを用
いたトランジスタに比べて著しく低い。そのため、書込期間において、トランジスタ７０
４のソース電極とドレイン電極間の電位差が大きくなっても、オフ電流を抑え、画素電極
７１０の電位の変動に起因する表示の乱れが発生するのを防ぐことができる。
なお、本実施の形態では、本発明の半導体表示装置として電子ペーパーを例に挙げたが、
本発明の半導体表示装置は、液晶表示装置、有機発光素子（ＯＬＥＤ）に代表される発光
素子を各画素に備えた発光装置、ＤＭＤ（Ｄｉｇｉｔａｌ Ｍｉｃｒｏｍｉｒｒｏｒ Ｄ
ｅｖｉｃｅ）、ＰＤＰ（Ｐｌａｓｍａ Ｄｉｓｐｌａｙ Ｐａｎｅｌ）、ＦＥＤ（Ｆｉｅ
ｌｄ Ｅｍｉｓｓｉｏｎ Ｄｉｓｐｌａｙ）等や、半導体素子を用いた駆動回路を有して
いるその他の半導体表示装置がその範疇に含まれる。
例えば、スクリーンセーバーのように、半導体表示装置への電源電圧の供給は行われてい
るけれど、一時的に画像の表示を停止する場合において、消費される待機電力を削減する
ことができる。
本実施の形態は、上記実施の形態と組み合わせて実施することが可能である。
（実施の形態５）
本発明の一態様に係る液晶表示装置の構成について説明する。
図１５は、本発明の液晶表示装置の構造を示す斜視図の一例である。図１５に示す液晶表
示装置は、一対の基板間に液晶素子が形成された液晶パネル１６０１と、第１の拡散板１
６０２と、プリズムシート１６０３と、第２の拡散板１６０４と、導光板１６０５と、反
射板１６０６と、光源１６０７と、回路基板１６０８とを有している。
液晶パネル１６０１と、第１の拡散板１６０２と、プリズムシート１６０３と、第２の拡
散板１６０４と、導光板１６０５と、反射板１６０６とは、順に積層されている。光源１
６０７は導光板１６０５の端部に設けられており、導光板１６０５内部に拡散された光源
１６０７からの光は、第１の拡散板１６０２、プリズムシート１６０３及び第２の拡散板
１６０４によって、均一に液晶パネル１６０１に照射される。
なお、本実施の形態では、第１の拡散板１６０２と第２の拡散板１６０４とを用いている
が、拡散板の数はこれに限定されず、単数であっても３以上であっても良い。そして、拡
散板は導光板１６０５と液晶パネル１６０１の間に設けられていれば良い。よって、プリ
ズムシート１６０３よりも液晶パネル１６０１に近い側にのみ拡散板が設けられていても
良いし、プリズムシート１６０３よりも導光板１６０５に近い側にのみ拡散板が設けられ
ていても良い。
またプリズムシート１６０３は、図１５に示した断面が鋸歯状の形状に限定されず、導光
板１６０５からの光を液晶パネル１６０１側に集光できる形状を有していれば良い。
回路基板１６０８には、液晶パネル１６０１に入力される各種信号を生成する回路、また
はこれら信号に処理を施す回路などが設けられている。そして図１５では、回路基板１６
０８と液晶パネル１６０１とが、ＦＰＣ（Ｆｌｅｘｉｂｌｅ Ｐｒｉｎｔｅｄ Ｃｉｒｃ
ｕｉｔ）１６０９を介して接続されている。なお、上記回路は、ＣＯＧ（Ｃｈｉｐ ＯＮ
Ｇｌａｓｓ）法を用いて液晶パネル１６０１に接続されていても良いし、上記回路の一
部がＦＰＣ１６０９にＣＯＦ（Ｃｈｉｐ ＯＮ Ｆｉｌｍ）法を用いて接続されていても
良い。
図１５では、光源１６０７の駆動を制御する制御系の回路が回路基板１６０８に設けられ
ており、該制御系の回路と光源１６０７とがＦＰＣ１６１０を介して接続されている例を
示している。ただし、上記制御系の回路は液晶パネル１６０１に形成されていても良く、
この場合は液晶パネル１６０１と光源１６０７とがＦＰＣなどにより接続されるようにす
る。
なお、図１５は、液晶パネル１６０１の端に光源１６０７を配置するエッジライト型の光
源を例示しているが、本発明の液晶表示装置は光源１６０７が液晶パネル１６０１の直下
に配置される直下型であっても良い。また、本発明の一態様に係る液晶表示装置は、透過
型であっても良いし、半透過型または反射型であっても良い。
また、液晶表示装置は、ＴＮ（Ｔｗｉｓｔｅｄ Ｎｅｍａｔｉｃ）型であっても良いし、
ＶＡ（Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）型、ＯＣＢ（ｏｐｔｉｃａｌｌｙ ｃｏ
ｍｐｅｎｓａｔｅｄ Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）型、ＩＰＳ（Ｉｎ−Ｐｌａｎｅ Ｓ
ｗｉｔｃｈｉｎｇ）型等であっても良い。
また、配向膜を用いないブルー相を示す液晶を用いてもよい。ブルー相は液晶相の一つで
あり、コレステリック液晶を昇温していくと、コレステリック相から等方相へ転移する直
前に発現する相である。ブルー相は狭い温度範囲でしか発現しないため、カイラル剤や紫
外線硬化樹脂を添加して温度範囲を改善する。ブルー相を示す液晶とカイラル剤や紫外線
硬化樹脂とを含む液晶組成物は、応答速度が１０μｓｅｃ．以上１００μｓｅｃ．以下と
短く、光学的等方性であるため配向処理が不要であり、視野角依存性が小さいため好まし
い。
本実施の形態は、上記実施の形態と適宜組み合わせて実施することができる。
本発明の一態様に係る半導体装置を用いることで、消費電力が嵩むのを防ぎ、高い機能を
有する電子機器を提供することが可能である。特に電力の供給を常時受けることが困難な
携帯用の電子機器の場合、本発明の一態様に係る半導体装置をその構成要素に追加するこ
とにより、連続使用時間が長くなるといったメリットも得られる。
本発明の一態様に係る半導体装置は、表示装置、ノート型パーソナルコンピュータ、記録
媒体を備えた画像再生装置（代表的にはＤＶＤ：Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ
Ｄｉｓｃ等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置）に用
いることができる。その他に、本発明の一態様に係る半導体装置を用いることができる電
子機器として、携帯電話、携帯型ゲーム機、携帯情報端末、電子書籍、ビデオカメラ、デ
ジタルスチルカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲ
ーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）
、複写機、ファクシミリ、プリンター、プリンター複合機、現金自動預け入れ払い機（Ａ
ＴＭ）、自動販売機などが挙げられる。これら電子機器の具体例を図１６に示す。
図１６（Ａ）は電子書籍であり、筐体７００１、表示部７００２等を有する。本発明の一
態様に係る半導体表示装置は、表示部７００２に用いることができる。表示部７００２に
本発明の一態様に係る半導体表示装置を用いることで、低消費電力で高い機能を有する電
子書籍を提供することができる。また、本発明の一態様に係る半導体装置は、電子書籍の
駆動を制御するための集積回路に用いることができる。電子書籍の駆動を制御するための
集積回路に本発明の一態様に係る半導体装置を用いることで、低消費電力で高い機能を有
する電子書籍を提供することができる。また、可撓性を有する基板を用いることで、半導
体装置、半導体表示装置に可撓性を持たせることができるので、フレキシブルかつ軽くて
使い勝手の良い電子書籍を提供することができる。
図１６（Ｂ）は表示装置であり、筐体７０１１、表示部７０１２、支持台７０１３等を有
する。本発明の一態様に係る半導体表示装置は、表示部７０１２に用いることができる。
表示部７０１２に本発明の一態様に係る半導体表示装置を用いることで、低消費電力で高
い機能を有する表示装置を提供することができる。また、本発明の一態様に係る半導体装
置は、表示装置の駆動を制御するための集積回路に用いることができる。表示装置の駆動
を制御するための集積回路に本発明の一態様に係る半導体装置を用いることで、低消費電
力で高い機能を有する表示装置を提供することができる。なお、表示装置には、パーソナ
ルコンピュータ用、ＴＶ放送受信用、広告表示用などの全ての情報表示用表示装置が含ま
れる。
図１６（Ｃ）は表示装置であり、筐体７０２１、表示部７０２２等を有する。本発明の一
態様に係る半導体表示装置は、表示部７０２２に用いることができる。表示部７０２２に
本発明の一態様に係る半導体表示装置を用いることで、低消費電力で高い機能を有する表
示装置を提供することができる。また、本発明の一態様に係る半導体装置は、表示装置の
駆動を制御するための集積回路に用いることができる。表示装置の駆動を制御するための
集積回路に本発明の一態様に係る半導体装置を用いることで、低消費電力で高い機能を有
する表示装置を提供することができる。また、可撓性を有する基板を用いることで、半導
体装置、半導体表示装置に可撓性を持たせることができるので、フレキシブルかつ軽くて
使い勝手の良い表示装置を提供することができる。よって、図１６（Ｃ）に示すように、
布地などに固定させて表示装置を使用することができ、表示装置の応用の幅が格段に広が
る。
図１６（Ｄ）は携帯型ゲーム機であり、筐体７０３１、筐体７０３２、表示部７０３３、
表示部７０３４、マイクロホン７０３５、スピーカー７０３６、操作キー７０３７、スタ
イラス７０３８等を有する。本発明の一態様に係る半導体表示装置は、表示部７０３３、
表示部７０３４に用いることができる。表示部７０３３、表示部７０３４に本発明の一態
様に係る半導体表示装置を用いることで、低消費電力で高い機能を有する携帯型ゲーム機
を提供することができる。また、本発明の一態様に係る半導体装置は、携帯型ゲーム機の
駆動を制御するための集積回路に用いることができる。携帯型ゲーム機の駆動を制御する
ための集積回路に本発明の一態様に係る半導体装置を用いることで、低消費電力で高い機
能を有する携帯型ゲーム機を提供することができる。なお、図１６（Ｄ）に示した携帯型
ゲーム機は、２つの表示部７０３３と表示部７０３４とを有しているが、携帯型ゲーム機
が有する表示部の数は、これに限定されない。
図１６（Ｅ）は携帯電話であり、筐体７０４１、表示部７０４２、音声入力部７０４３、
音声出力部７０４４、操作キー７０４５、受光部７０４６等を有する。受光部７０４６に
おいて受信した光を電気信号に変換することで、外部の画像を取り込むことができる。本
発明の一態様に係る半導体表示装置は、表示部７０４２に用いることができる。表示部７
０４２に本発明の一態様に係る半導体表示装置を用いることで、低消費電力で高い機能を
有する携帯電話を提供することができる。また、本発明の一態様に係る半導体装置は、携
帯電話の駆動を制御するための集積回路に用いることができる。携帯電話の駆動を制御す
るための集積回路に本発明の一態様に係る半導体装置を用いることで、低消費電力で高い
機能を有する携帯電話を提供することができる。
図１６（Ｆ）は携帯情報端末であり、筐体７０５１、表示部７０５２、操作キー７０５３
等を有する。図１６（Ｆ）に示す携帯情報端末は、モデムが筐体７０５１に内蔵されてい
ても良い。本発明の一態様に係る半導体表示装置は、表示部７０５２に用いることができ
る。表示部７０５２に本発明の一態様に係る半導体表示装置を用いることで、低消費電力
で高い機能を有する携帯情報端末を提供することができる。また、本発明の一態様に係る
半導体装置は、携帯情報端末の駆動を制御するための集積回路に用いることができる。携
帯情報端末の駆動を制御するための集積回路に本発明の一態様に係る半導体装置を用いる
ことで、低消費電力で高い機能を有する携帯情報端末を提供することができる。
本実施例は、上記実施の形態と適宜組み合わせて実施することが可能である。
１００ 回路
１０１ スイッチング素子
１０１ａ スイッチング素子
１０１ｂ スイッチング素子
１０１ｃ スイッチング素子
１０１ｄ スイッチング素子
１０２ 制御回路
１１０ トランジスタ
１１１ トランジスタ
１１２ 負荷
１２０ トランジスタ
１２１ トランジスタ
１２２ トランジスタ
１２３ トランジスタ
１２４ 負荷
１３０ トランジスタ
１３１ トランジスタ
１３２ トランジスタ
１３３ トランジスタ
１３４ 負荷
１４０ ＮＡＮＤ
１４１ ＮＡＮＤ
１４２ ＮＡＮＤ
１４３ ＮＡＮＤ
２００ ボンド基板
２０１ 絶縁膜
２０２ 脆化層
２０３ ベース基板
２０４ 半導体膜
２０５ 半導体膜
２０６ 半導体膜
２０７ 半導体膜
２０８ ゲート絶縁膜
２０９ 電極
２１０ 不純物領域
２１１ 不純物領域
２１２ サイドウォール
２１３ 高濃度不純物領域
２１４ 低濃度不純物領域
２１５ チャネル形成領域
２１６ 高濃度不純物領域
２１７ 低濃度不純物領域
２１８ チャネル形成領域
２２０ トランジスタ
２２１ トランジスタ
２３０ 絶縁膜
２３１ 絶縁膜
２３２ 絶縁膜
２３３ 配線
２３４ ゲート電極
２４０ ゲート絶縁膜
２４１ 酸化物半導体膜
２４２ 酸化物半導体膜
２４５ 導電膜
２４６ 導電膜
２４７ 導電膜
２４８ 導電膜
２４９ 導電膜
２５０ 酸化物半導体膜
２５１ 絶縁膜
２６０ トランジスタ
３１０ トランジスタ
３１１ ゲート電極
３１２ ゲート絶縁膜
３１３ 酸化物半導体膜
３１４ チャネル保護膜
３１５ 導電膜
３１６ 導電膜
３１７ 絶縁膜
３２０ トランジスタ
３２１ ゲート電極
３２２ ゲート絶縁膜
３２３ 導電膜
３２４ 導電膜
３２５ 酸化物半導体膜
３２６ 絶縁膜
３３０ トランジスタ
３３１ 導電膜
３３２ 導電膜
３３３ 酸化物半導体膜
３３４ ゲート絶縁膜
３３５ ゲート電極
３３６ 絶縁膜
３３７ 配線
３３８ 導電膜
７００ 画素部
７０１ 信号線駆動回路
７０２ 走査線駆動回路
７０３ 画素
７０４ トランジスタ
７０５ 表示素子
７０６ 保持容量
７０７ 信号線
７０８ 走査線
７１０ 画素電極
７１１ 対向電極
７１２ マイクロカプセル
７１３ 導電膜
７１４ 樹脂
７２０ トランジスタ
７２１ トランジスタ
１６０１ 液晶パネル
１６０２ 第１の拡散板
１６０３ プリズムシート
１６０４ 第２の拡散板
１６０５ 導光板
１６０６ 反射板
１６０７ 光源
１６０８ 回路基板
１６０９ ＦＰＣ
１６１０ ＦＰＣ
７００１ 筐体
７００２ 表示部
７０１１ 筐体
７０１２ 表示部
７０１３ 支持台
７０２１ 筐体
７０２２ 表示部
７０３１ 筐体
７０３２ 筐体
７０３３ 表示部
７０３４ 表示部
７０３５ マイクロホン
７０３６ スピーカー
７０３７ 操作キー
７０３８ スタイラス
７０４１ 筐体
７０４２ 表示部
７０４３ 音声入力部
７０４４ 音声出力部
７０４５ 操作キー
７０４６ 受光部
７０５１ 筐体
７０５２ 表示部
７０５３ 操作キー

Claims (2)

  1. クロックゲーティングが行われる論理回路を有し、
    前記論理回路は、シリコン層にチャネル形成領域を備えた第１のトランジスタを有し、
    前記第１のトランジスタと電気的に接続する第２のトランジスタを有し、
    前記論理回路は、前記第２のトランジスタを介して電源電圧を供給する配線に接続され、
    前記第２のトランジスタは、チャネル形成領域を含む酸化物半導体層を有し、
    前記酸化物半導体層は、インジウムと、ガリウムと、亜鉛とを有し、
    前記第１のトランジスタと前記第２のトランジスタは積層されている半導体装置。
  2. 請求項１において、
    第３のトランジスタを含む制御回路を有し、
    前記第３のトランジスタは、チャネル形成領域を含む酸化物半導体層を有し、
    前記酸化物半導体層は、インジウムと、ガリウムと、亜鉛とを有し、
    前記論理回路は、前記第３のトランジスタを介してクロック信号が入力され、
    前記制御回路は、前記論理回路への前記クロック信号の供給を制御することができる機能を有し、
    前記論理回路は、前記クロック信号の供給が停止される直前の電位状態を前記クロック信号の供給が停止されている間保持する半導体装置。
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