CN113921048A - 基于二位晶体管存储器的可进行四进制逻辑运算的集成电路 - Google Patents

基于二位晶体管存储器的可进行四进制逻辑运算的集成电路 Download PDF

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CN113921048A CN202111213587.0A CN202111213587A CN113921048A CN 113921048 A CN113921048 A CN 113921048A CN 202111213587 A CN202111213587 A CN 202111213587A CN 113921048 A CN113921048 A CN 113921048A
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Abstract

本发明公开了基于二位晶体管存储器的可进行四进制逻辑运算的集成电路，属于集成电路技术领域，分别为非门、与非门、或非门三种集成电路，所述三种集成电路均以二位晶体管存储器为核心元器件；三种集成电路均能完成相应的、四进制逻辑(非、与非、或非)运算；非门电路是由一个电阻与一个二位晶体管存储器串联组成；与非门是由两个二位晶体管存储器与一个电阻依次串联组成；或非门是由两个二位晶体管存储器先并联、再与一个电阻串联组成。本发明的二位晶体管存储器的工作电压不高于15伏特，场效应迁移率大于5cm2/Vs，可倍增存储器的信息存储容量。本发明的三种集成电路均能进行四进制逻辑运算，应用于构建存算一体化的构架，能解决冯·诺依曼瓶颈问题。

Description

基于二位晶体管存储器的可进行四进制逻辑运算的集成电路
技术领域
本发明属于集成电路技术领域，具体涉及采用二位晶体管存储器构建的、能够实现四进制逻辑运算的集成电路。
背景技术
信息的存储与运算处理是信息产业中的两个重要环节。作为信息存储的载体——存储器是信息产业的关键元器件之一。在当前的信息产业链中，构成存储器的每个晶体管存储器单元均是一位存储器，即：一个晶体管存储器单元仅仅存储一个二进制代码(0或1)。相应地，在信息产业链中对信息进行运算处理的各种集成电路也是采用二进制的逻辑运算来进行的。随着光刻技术的快速发展，晶体管的尺寸逐渐接近于它的物理极限；相应地使得晶体管存储器中单层存储阵列的信息存储容量也趋于物理极限。持续增大信息存储容量始终是存储器发展的目标和方向。在单个晶体管存储器单元中，实现多位(二位、三位、四位……)的信息存储，即，发展多位晶体管存储器，能够倍增存储器的信息存储容量。相应地，构建和发展基于多进制(三进制、四进制、……)逻辑运算的集成电路能进一步扩宽集成电路进行信息处理的带宽和速度。
近年来，关于多位晶体管存储器的报道逐年增多。若干种聚合物驻极体[Macromol.Rapid Commun.(2014)35,1039]、二维半导体二硫化钼纳米薄片[Nanoscale.(2014)6,12315]、金属锂离子封装的富勒烯[Org.Electron.(2017)45,234]等介质材料先后被作为电荷俘获介质用于制备多位晶体管存储器。但是，这些已报道的多位晶体管存储器普遍地需要很高的擦/写电压(80～200V)，不利于其实用化。因此，显著地降低多位晶体管存储器的擦/写电压至合理水平是促进其能够实用化与产业化的先决条件。
另一方面，现代计算机的发展所遵循的基本结构形式仍是冯·诺依曼构架；其特点是数据的处理器与存储器是分离。随着晶体管的尺寸进一步减小，其工作速度显著增快；这导致了数据在处理器与存储器之间的转移时间逐渐成为制约计算机整体运算速度的瓶颈问题，即所谓的冯·诺依曼瓶颈。一些研究人员提出：采用忆阻器构建存算一体化的构架，可以解决冯·诺依曼瓶颈。采用晶体管存储器也可以构建逻辑运算电路，实现存算一体化的构架，为从本质上解决冯·诺依曼构架的瓶颈问题提供了另一种选择方式。
发明内容
针对前述的现有技术所面临的单层的晶体管存储器阵列的存储容量的物理极限与冯·诺依曼瓶颈等问题，本发明提供了一种基于二位晶体管存储器的集成电路及其制备方法，在有效提高存储密度的同时，能进行四进制逻辑运算，为构建存算一体化、解决冯·诺依曼构架的瓶颈问题奠定了基础。
本发明通过如下技术方案实现：
基于二位晶体管存储器的可进行四进制逻辑运算的集成电路，分别为非门、与非门、或非门三种集成电路，所述三种集成电路均以二位晶体管存储器为核心元器件；所述的三种集成电路均能完成相应的、四进制逻辑(非、与非、或非)运算；其中，非门电路是由一个电阻与一个二位晶体管存储器串联组成；与非门是由两个二位晶体管存储器与一个电阻依次串联组成；或非门是由两个二位晶体管存储器先并联、再与一个电阻串联组成。
进一步地，所述非门电路由一个二位晶体管存储器与一个电阻串联组成；二位晶体管存储器的源电极接地，漏电极连接电阻的一端，电阻的另一端接工作电压；二位晶体管存储器的栅电极作为输入端，其漏电极与电阻的连接点作为输出端；
所述与非门电路由两个二位晶体管存储器与一个电阻依次串联组成，两个二位晶体管存储器分别为第一存储器和第二存储器；所述第一存储器的源电极接地，第一存储器的漏电极与第二存储器的源电极相连接，第二存储器的漏电极与电阻的一端连接，电阻的另一端接工作电压；第一存储器和第二存储器的栅电极分别设定为两个输入端(分别命名为输入端A和输入端B)；第二存储器的漏电极设定为输出端；
所述或非门电路由两个二位晶体管存储器相互并联，再与一个电阻串联组成；两个二位晶体管存储器分别为第三存储器和第四存储器，所述第三存储器和第四存储器的源电极相连接后接地，第三存储器与第四存储器的漏电极相连接；第三存储器与第四存储器的漏电极相连接后，再与电阻的一端相连接，该连接点作为输出端；电阻的另一端连接工作电压；第三存储器和第四存储器的栅电极分别设定为两个输入端(分别命名为输入端A和输入端B)。
进一步地，所述二位晶体管存储器从下到上依次由衬底1、栅电极2、铁电栅绝缘层3、超薄膜优化层4、半导体层5及源-漏电极6组成；所述衬底1的材质为玻璃、硅、聚对苯二甲酸乙二醇酯、聚对萘二甲酸乙二醇酯、聚酰亚胺、聚醚砜或纸张中的一种或多种；所述栅电极2与源-漏电极6的材质为氧化铟锡、银、金、铜或铝中的一种或多种；所述铁电栅绝缘层3的材质为偏氟乙烯-三氟乙烯-三氟氯乙烯共聚物；所述超薄膜优化层4的材质为四十四烷、聚甲基丙烯酸甲酯、聚苯乙烯、聚酰亚胺、聚乙烯醇或聚乙烯吡咯烷酮中的一种；所述半导体层5的材质为小分子有机半导体或聚合物有机半导体层。
进一步地，所述小分子有机半导体为并五苯、酞菁铜、酞菁锌、富勒烯、氟代酞菁铜、6,13-双(三异丙基硅侧乙炔基)、2,7-双辛基[1]苯并噻吩并[3,2-b][1]苯并噻吩、2,9-二癸基二萘[2,3-b:2′，3′-f]噻吩[3,2-b]噻吩；聚合物有机半导体层为3-己基取代聚噻吩(P3HT)、{[N,N′-双(2-辛基十二烷醇)萘-1,4,5,8-双-(二甲酰亚胺)-2,6-二基]-5,5′-(2,2′-双噻吩)}共聚物、(9,9-辛基芴-苯并噻二唑)共聚物、2,20-[(2,5-双(2-辛基十二烷基)-3,6-二氧基-2,3,5,6-四氢吡咯[3,4-c]吡咯-1,4-二基]二噻吩-5,50-二基-alt-噻吩[3,2-b]噻吩-2,5-二基。
进一步地，所述铁电栅绝缘层3的厚度为100～1000纳米；超薄膜优化层4的厚度为5～50纳米；半导体层5的厚度为10～150纳米。
进一步地，所述二位晶体管存储器的制备方法，包括以下步骤：采用气相沉积或溶液法，在衬底表面依次制备栅电极、铁电栅绝缘层、超薄膜优化层、半导体层和源-漏电极，得到可低电压工作的二位晶体管存储器。
进一步地，所述二位晶体管存储器的制备方法，具体步骤如下：
步骤1：采用真空热沉积在衬底表面制备栅电极；
步骤2：配置铁电聚合物的溶液，在所述步骤1得到的栅电极表面以溶液法制备铁电栅绝缘层；然后对铁电栅绝缘层进行热处理，以除去铁电栅绝缘层中残余的溶剂；热处理的温度为100～140℃；时间为60～120分钟；所述铁电聚合物溶液的质量浓度为2％～15％；
步骤3：对制备的铁电栅绝缘层进行紫外臭氧处理，处理时间为5～60分钟；
步骤4：配置超薄膜优化层的溶液，在所述步骤3得到的铁电栅绝缘层的表面，以溶液法制备超薄膜优化层；
步骤5：采用真空热沉积或溶液法在所述步骤4得到的超薄膜优化层的表面制备半导体层；
步骤6：采用真空热沉积在所述步骤5得到的半导体层的表面制备源-漏电极，得到二位晶体管存储器。
与现有技术相比，本发明的有益效果如下：
1、本发明的基于二位晶体管存储器构建的非门、与非门、或非门等三种集成电路均能进行可靠的四进制逻辑运算，应用于构建存算一体化的构架，能从本质上解决冯·诺依曼瓶颈问题；
2、本发明提供二位晶体管存储器具有显著的可低电压工作特性，所需要的擦写电压不高于15V，明显低于现有技术中同类存储器所需要的40～200V的擦写电压；其可低电压工作特性能够符合实用化与产业化的要求。
3、本发明采用对铁电栅绝缘层进行紫外臭氧处理，能增加铁电栅绝缘层的表面能，改善超薄膜优化层的覆盖率。采用超薄膜优化层能够平滑铁电栅绝缘层的表面，屏蔽铁电栅绝缘层的体陷阱和表面陷阱对半导体层内电荷传输的影响；改善后续制备的半导体薄膜的微结构，减少半导体的体陷阱；进而能够进一步降低晶体管存储器的工作电压，并显著提升晶体管存储器的场效应迁移率。
4、本发明提供的二位晶体管存储器的场效应迁移率大于5cm2/Vs，明显高于大多数同类存储器所报道的0.001～0.5cm2/Vs，为提升存储器的其他性能参数奠定了基础。
附图说明
图1为本发明提供的基于二位晶体管存储器构建的非门集成电路的电路图；
图2为本发明提供的基于二位晶体管存储器构建的与非门集成电路的电路图；
图3为本发明提供的二位晶体管存储器构建的或非门集成电路的电路图；
图4为本发明提供的可低电压工作的二位晶体管存储器的结构示意图；
图中：衬底1、栅电极2、铁电栅绝缘层3、超薄膜优化层4、半导体层5、源-漏电极6；
图5为本发明实施例2提供的可低电压工作的二位晶体管存储器在不同栅电压工作范围的电流—电压转移特性曲线；
图6为本发明实施例2提供的可低电压工作的二位晶体管存储器在二位(四个)存储状态的擦写循环特性；
图7为本发明实施例2提供的可低电压工作的二位晶体管存储器的非易失性特征，即二位晶体管存储器在二位(四个)存储状态的持久性存储保持特性；
图8为本发明基于实施例2提供的二位晶体管存储器构建的非门集成电路在输入端给定的、不同的输入逻辑信号下，在输出端测得的输出电压；
图9为本发明提供的基于实施例2的二位晶体管存储器构建的与非门集成电路进行四进制逻辑运算时，在输入端A和输入端B提供的不同的输入逻辑信号下，在输出端测得的输出电压；
图10为本发明提供的与非门集成电路进行四进制逻辑运算的真值表图；
图11为本发明提供的基于实施例2的二位晶体管存储器构建的或非门集成电路进行四进制逻辑运算时，在输入端A和输入端B提供的不同的输入逻辑信号下，在输出端测得的输出电压；
图12为本发明提供的或非门集成电路进行四进制逻辑运算的真值表图。
具体实施方式
下面将结合附图对本发明技术方案的实施例进行详细的描述，以下实施例仅用于更加清楚地说明本发明的技术方案，因此只作为示例，而不能以此来限制本发明的保护范围。
需要注意的是，除非另有说明，本申请使用的技术术语或者科学术语应当为本发明所属领域技术人员所理解的通常意义。
实施例1
本发明提供了一种基于二位晶体管存储器的能进行四进制逻辑运算的集成电路。
在本发明中，所述的能进行四进制逻辑运算的非门集成电路的电路图如图1所示；其中，二位晶体管存储器与一个电阻以串联形式连接。
在本发明中，所述的能进行四进制逻辑运算的与非门集成电路的电路图如图2所示；其中，两个二位晶体管存储器相串联，然后再与一个电阻串联。
在本发明中，所述的能进行四进制逻辑运算的或非门集成电路的电路图如图3所示；其中，两个二位晶体管存储器相并联，然后再与一个电阻串联。
在本发明中，所述的可低电压工作的二位晶体管存储器的结构如图4所示，由图4可知，本发明提供的可低电压工作的二位晶体管存储器从下到上依次包括衬底1、栅电极2、铁电栅绝缘层3、超薄膜优化层4、半导体层5和源-漏电极6。
在本发明中，所述的衬底的材质包括玻璃、硅、聚对萘二甲酸乙二醇酯、聚对苯二甲酸乙二醇酯、聚酰亚胺、聚醚砜和纸张中的一种或多种。
在本发明中，所述的栅电极和源-漏电极的材质优选包括氧化铟锡、银、金、铜、铝中的一种或多种。所述栅电极的厚度优选为20～150纳米。所述源漏电极的厚度优选为20～200纳米。
所述的铁电栅绝缘层的材料为偏氟乙烯-三氟乙烯-三氟氯乙烯共聚物；铁电栅绝缘层的厚度优选为100～1000纳米。
所述的超薄膜优化层的优选厚度为5～50纳米；其材质包括四十四烷、聚甲基丙烯酸甲酯、聚苯乙烯、聚酰亚胺、聚乙烯醇和聚乙烯吡咯烷酮中的一种。
所述的半导体层：可以是小分子有机半导体(例如：并五苯、酞菁铜、酞菁锌、富勒烯、氟代酞菁铜、6,13-双(三异丙基硅侧乙炔基)、2,7-双辛基[1]苯并噻吩并[3,2-b][1]苯并噻吩、2,9-二癸基二萘[2,3-b:2′，3′-f]噻吩[3,2-b]噻吩等)，或者聚合物有机半导体层(例如：3-己基取代聚噻吩(P3HT)、{[N,N′-双(2-辛基十二烷醇)萘-1,4,5,8-双-(二甲酰亚胺)-2,6-二基]-5,5′-(2,2′-双噻吩)}共聚物、(9,9-辛基芴-苯并噻二唑)共聚物、2,20-[(2,5-双(2-辛基十二烷基)-3,6-二氧基-2,3,5,6-四氢吡咯[3,4-c]吡咯-1,4-二基]二噻吩-5,50-二基-alt-噻吩[3,2-b]噻吩-2,5-二基等)。
所述的半导体层的厚度优选为10～150纳米。
在本发明中，所有物质均为市售商品。
本发明还提供了上述技术方案所述的可低电压工作的二位晶体管存储器的制备方法，包括以下步骤：采用气相沉积或溶液法(旋涂、刮涂、滴涂)工艺制备方法，在衬底表面依次制备栅电极、铁电栅绝缘层、超薄膜优化层、半导体层和源-漏电极，得到可低电压工作的二位晶体管存储器。在本发明中，所述制备方法优选包括以下步骤：
(1)采用真空热沉积在衬底表面制备栅电极；
(2)配置铁电聚合物的溶液，在所述步骤(1)得到的栅电极表面以溶液法(旋涂、刮涂、滴涂)工艺制备铁电栅绝缘层；然后对铁电栅绝缘层进行热处理，以除去铁电栅绝缘层中残余的溶剂；热处理的温度优选为100～140℃；时间优选为60～120分钟；所述铁电聚合物溶液的质量浓度优选为2％～15％；通过对溶液的浓度以及具体的溶液法工艺制备参数(旋涂、刮涂或滴涂的速率，溶剂氛围等)，可以优化调整得到的铁电栅绝缘层的厚度；
(3)对制备的铁电栅绝缘层进行紫外臭氧处理，处理时间优选为5～60分钟；
(4)配置超薄膜优化层的溶液，在所述步骤(3)得到的铁电栅绝缘层的表面，以溶液法(旋涂、刮涂、滴涂)工艺制备超薄膜优化层；通过对溶液的浓度以及具体的溶液法工艺参数(旋涂、刮涂或滴涂的速率，溶剂氛围等)的调整，可以优化调整得到的超薄膜优化层的厚度；
(5)采用真空热沉积或溶液法(旋涂、刮涂、滴涂)工艺在所述步骤(4)得到的超薄膜优化层的表面制备半导体层；通过具体的制备参数可以优化调整得到的半导体层的厚度；
(6)采用真空热沉积在所述步骤(5)得到的半导体层的表面制备源-漏电极，得到二位晶体管存储器。
本发明对各层薄膜的制备过程中的所使用的真空气相沉积、或溶液法工艺没有特别要求，采用本领域技术人员常用方法即可。
实施例2
下面结合本发明中的实施例，对本发明中的可低电压工作的二位晶体管存储器的技术方案进行清楚、完整的描述。
一种可低电压工作的二位晶体管存储器，为底栅结构，从下到上依次由衬底、栅电极、铁电栅绝缘层、超薄膜优化层、半导体层及源-漏电极组成；
其中，衬底为聚对萘二甲酸乙二醇酯(PEN)柔性衬底；栅电极为铝，厚度为50纳米；铁电栅绝缘层为偏氟乙烯-三氟乙烯-三氟氯乙烯的共聚物，厚度为650纳米；超薄膜优化层为四十四烷，厚度为12纳米；半导体层为2,7-双辛基[1]苯并噻吩并[3,2-b][1]苯并噻吩，厚度为30纳米；源-漏电极为金，厚度为50纳米。
所述的可低电压工作的二位晶体管存储器的制备过程如下：
首先，将衬底置于多源有机分子/金属气相沉积系统中，采用真空热沉积工艺，制备栅电极。
然后，将铁电材料偏氟乙烯-三氟乙烯-三氟氯乙烯共聚物溶解在乙酸丁酯溶剂中，配置溶液，浓度为8％(质量百分比)，后将配置好的偏氟乙烯-三氟乙烯-三氟氯乙烯共聚物的溶液滴在栅电极上，采用旋涂工艺，制备一层偏氟乙烯-三氟乙烯-三氟氯乙烯共聚物薄膜作为铁电栅绝缘层。之后，将制备了铁电薄膜的衬底，放置在烘箱内，120℃，加热100分钟，去除残余的乙酸丁酯溶剂。
将制备好了铁电栅绝缘层的衬底，置于紫外臭氧处理系统，进行紫外臭氧处理，时间为20分钟。
将四十四烷溶解在正庚烷溶剂中，配置溶液，浓度为0.05％(质量百分比)，然后将配置好的四十四烷溶液滴在铁电栅绝缘层上，采用刮涂工艺，制备一层四十四烷薄膜作为超薄膜优化层；刮涂的速率为5毫米/秒。
将制备好了超薄膜优化层的衬底放置于多源有机分子/金属气相沉积系统中，采用真空热沉积工艺，在超薄膜优化层的表面生长一层2,7-双辛基[1]苯并噻吩并[3,2-b][1]苯并噻吩薄膜作为半导体层；紧接着，采用真空热沉积工艺，在半导体层的表面，生长一层金薄膜作为源-漏电极。采用掩膜板对源-漏电极图形化，制备的器件的沟道长度和宽度分别是100微米和1000微米。
实施例3
一种可低电压工作的二位晶体管存储器，为底栅结构，从下到上依次由衬底、栅电极、铁电栅绝缘层、超薄膜优化层、半导体层、及源-漏电极组成。
其中，衬底为覆盖有图形化的氧化铟锡的玻璃，从市场购买得到；栅电极为氧化铟锡，厚度为120纳米；铁电栅绝缘层为偏氟乙烯-三氟乙烯-三氟氯乙烯的共聚物，厚度为500纳米；超薄膜优化层为聚乙烯吡咯烷酮，厚度为20纳米；半导体层为2,20-[(2,5-双(2-辛基十二烷基)-3,6-二氧基-2,3,5,6-四氢吡咯[3,4-c]吡咯-1,4-二基]二噻吩-5,50-二基-alt-噻吩[3,2-b]噻吩-2,5-二基，厚度为50纳米；源-漏电极为铜，厚度为120纳米。
所述的可低电压工作的二位晶体管存储器的制备过程如下：
从市场购买的玻璃衬底上，已经覆盖有图形化的氧化铟锡作为栅电极；
将铁电材料偏氟乙烯-三氟乙烯-三氟氯乙烯共聚物溶解在2-乙氧基乙醇溶剂中，配置溶液，浓度为5％(质量百分比)，后将配置好的偏氟乙烯-三氟乙烯-三氟氯乙烯共聚物的溶液滴在栅电极上，采用旋涂工艺，制备一层偏氟乙烯-三氟乙烯-三氟氯乙烯共聚物薄膜作为铁电栅绝缘层。之后，将制备了铁电薄膜的衬底，放置在烘箱内，130℃，加热100分钟，去除残余的2-乙氧基乙醇溶剂。
将制备好了铁电栅绝缘层的衬底，置于紫外臭氧处理系统，进行紫外臭氧处理，时间为40分钟。
将聚乙烯吡咯烷酮溶解在丙二醇溶剂中，配置溶液，浓度为0.5％(质量百分比)，然后将配置好的聚乙烯吡咯烷酮溶液滴在铁电栅绝缘层上，采用旋涂工艺，制备一层聚乙烯吡咯烷酮薄膜作为超薄膜优化层。
将聚合物半导体2,20-[(2,5-双(2-辛基十二烷基)-3,6-二氧基-2,3,5,6-四氢吡咯[3,4-c]吡咯-1,4-二基]二噻吩-5,50-二基-alt-噻吩[3,2-b]噻吩-2,5-二基溶解在氯苯溶剂中，配置溶液，浓度为0.5％(质量百分比)；然后将配置好的聚合物半导体溶液滴在铁电栅绝缘层上，采用旋涂工艺制备成薄膜，作为半导体层；放置在手套箱内，在100℃下加热20分钟，去除残余的氯苯溶剂。
制备好了半导体层的衬底放置于多源有机分子/金属气相沉积系统中，采用真空热沉积工艺，在半导体层的表面，生长一层铜薄膜作为源-漏电极。采用掩膜板对源-漏电极图形化，制备的器件的沟道长度和宽度分别是100微米和1000微米。
性能测试：
采用Agilent B1500A半导体测试分析仪对制备的可低电压工作的二位晶体管存储器的电学性能进行测试，所有测试在室温大气环境进行。
本发明实施例2提供的可低电压工作的二位晶体管存储器在不同的栅电压扫描范围的电流-电压转移特性如图5所示；实施例2提供的可低电压工作的二位晶体管存储器在不同擦写电压操作下获得的具有二位(四个)存储特征的存储循环特性如图6所示；实施例2提供的可低电压工作的二位晶体管存储器的具有二位(四个)存储特征的存储保持特性如图7所示。
从图5～7可知，本发明提供的可低电压工作的二位晶体管存储器在不同的栅电压扫描范围下能获得不同的存储窗口与存储电流比；分别在+15，-5，-10与-15伏特的擦写电压操作下，获得不同的四级存储状态，按照其在不同存储状态下的源漏电流从小到大、可以依次标记为四进制的存储0态，存储1态，存储2态与存储3态，其四级存储状态能够很好的切换以及长时间的保持；在实际测量的存储循环耐久性超过200个循环之内，表示0，1，2与3的四级存储状态的源漏电流没有明显的衰减；在实际4万秒的存储保持时间测试中，表示0，1，2与3的四级存储状态的源漏电流没有发生明显的衰减，表明器件有很好的非易失性存储特性。这些数据表明本发明的二位晶体管存储器有显著的低电压工作特性与优秀的存储性能。与已经报道的其他具有二位(多位)晶体管存储器(工作电压一般为40～200V)相比，本发明的二位晶体管存储器在更低的工作电压下获得了优秀的二位存储功能，其工作电压符合了存储器的实用化与产业化要求；另外，由图5计算得到，本申请实施例2提供的二位晶体管存储器的场效应迁移率大于5cm2/Vs，由此说明本申请提供的二位晶体管存储器的场效应迁移率较高。
非门集成电路的电路连接方法与性能测试如下：
将实施例2所述的可低电压工作的二位晶体管存储器与一个阻值为2兆欧姆的电阻相串联，源电极接地，漏电极接连电阻的一端，该连接点设定为输出端；电阻的另一端接工作电压，形成非门集成电路，如图1所示。工作电压设置为-10伏特，二位晶体管存储器的栅电极设定为输入端。在输入端依次输入电压15、-5、-10、-15伏特，分别对应于四进制的输入逻辑信号0，,1，2，3；在输出端相应地、依次测得四级不同的输出电压，分别对应于四进制的输出逻辑信号3，2，1，0，如图8所示。
与非门集成电路的连接方法与性能测试如下：
将实施例2所述的两个可低电压工作的二位晶体管存储器(分别命名为第一存储器和第二存储器，下同)相串联；其中，第一存储器的源电极接地，第一存储器的漏电极与第二存储器的源电极相连接；然后将串联的两个存储器与一个阻值为2兆欧姆的电阻相串联，第二存储器的漏电极与电阻一端连接；电阻的另一端接工作电压；形成与非门集成电路，如图2所示。工作电压设定为-10伏特。第一存储器和第二存储器的栅电极分别设定为输入端A和输入端B；第二存储器的漏电极设定为输出端。在输入端A和输入端B按照时间的延续依次给定输入电压15、-5、-10、-15伏特，分别对应于四进制的输入逻辑信号0，,1，2，3；在输出端按照时间的延续依次测得四级不同的输出电压，测得的输出电压按照由高到地分别对应于四进制的输出逻辑信号3，2，1，0，如图9所示。图10给出了对应的输入端A、输入端B和输出端在与非门集成电路中进行四进制逻辑运算的真值表。
或非门集成电路的连接方法与性能测试如下：
将实施例2所述的两个可低电压工作的二位晶体管存储器相并联；其中，第三存储器和第四存储器的源电极相连接后接地，第三存储器与第四存储器的漏电极相连接。将两个并联的存储器再与一个阻值为2兆欧姆的电阻相串联，两个存储器的漏电极与电阻一端连接，该连接点作为输出端；电阻的另一端接工作电压，工作电压设定为-10伏特。第三存储器和第四存储器的栅电极分别设定为输入端A和输入端B。形成的或非门集成电路如图3所示。在输入端A和输入端B按照时间的延续依次给定输入电压15、-5、-10、-15伏特，分别对应于四进制逻辑运算的输入信号0，,1，2，3；在输出端按照时间延续依次得到四级不同的输出电压，测得的输出电压按照由高到低分别对应于四进制的输出逻辑信号3，2，1，0，如图11所示。图12给出了对应的输入端A、输入端B和输出端在或非门集成电路中进行四进制逻辑运算的真值表。
由测试结果可清晰的看出，将二位晶体管存储器与电阻按照设定的非门、与非门、或非门集成电路连接后，能稳定地执行相应的、四进制的非、与非、或非逻辑运算。在本发明所述的非门、与非门、或非门集成电路中，工作电压与电阻的具体数值的设定可以分别调整，调整后会影响输出端测试得到的具体的电压数值，但不影响逻辑运算结果。
以上结合附图详细描述了本发明的优选实施方式，但是，本发明并不限于上述实施方式中的具体细节，在本发明的技术构思范围内，可以对本发明的技术方案进行多种简单变型，这些简单变型均属于本发明的保护范围。
另外需要说明的是，在上述具体实施方式中所描述的各个具体技术特征，在不矛盾的情况下，可以通过任何合适的方式进行组合，为了避免不必要的重复，本发明对各种可能的组合方式不再另行说明。
此外，本发明的各种不同的实施方式之间也可以进行任意组合，只要其不违背本发明的思想，其同样应当视为本发明所公开的内容。

Claims (7)

1.基于二位晶体管存储器的可进行四进制逻辑运算的集成电路，其特征在于，分别为非门、与非门、或非门三种集成电路；所述三种集成电路均能完成相应的四进制逻辑运算；其中，非门电路是由一个电阻与一个二位晶体管存储器串联组成；与非门是由两个二位晶体管存储器与一个电阻依次串联组成；或非门是由两个二位晶体管存储器先并联、再与一个电阻串联组成。
2.如权利要求1所述的基于二位晶体管存储器的可进行四进制逻辑运算的集成电路，其特征在于，所述非门电路由一个二位晶体管存储器与一个电阻串联组成；二位晶体管存储器的源电极接地，漏电极连接电阻的一端，电阻的另一端接工作电压；二位晶体管存储器的栅电极作为输入端，其漏电极与电阻的连接点作为输出端；
所述与非门电路由两个二位晶体管存储器与一个电阻依次串联组成，两个二位晶体管存储器分别为第一存储器和第二存储器；所述第一存储器的源电极接地，第一存储器的漏电极与第二存储器的源电极相连接，第二存储器的漏电极与电阻的一端连接，电阻的另一端接工作电压；第一存储器和第二存储器的栅电极分别设定为两个输入端；第二存储器的漏电极设定为输出端；
所述或非门电路由两个二位晶体管存储器相互并联，再与一个电阻串联组成；两个二位晶体管存储器分别为第三存储器和第四存储器，所述第三存储器和第四存储器的源电极相连接后接地，第三存储器与第四存储器的漏电极相连接；第三存储器与第四存储器的漏电极相连接后，再与电阻的一端相连接，该连接点作为输出端；电阻的另一端连接工作电压；第三存储器和第四存储器的栅电极分别设定为两个输入端。
3.如权利要求1所述的基于二位晶体管存储器的可进行四进制逻辑运算的集成电路，其特征在于，所述二位晶体管存储器从下到上依次由衬底(1)、栅电极(2)、铁电栅绝缘层(3)、超薄膜优化层(4)、半导体层(5)及源-漏电极(6)组成；所述衬底(1)的材质为玻璃、硅、聚对苯二甲酸乙二醇酯、聚对萘二甲酸乙二醇酯、聚酰亚胺、聚醚砜或纸张中的一种或多种；所述栅电极(2)与源-漏电极(6)的材质为氧化铟锡、银、金、铜或铝中的一种或多种；所述铁电栅绝缘层(3)的材质为偏氟乙烯-三氟乙烯-三氟氯乙烯共聚物；所述超薄膜优化层(4)的材质为四十四烷、聚甲基丙烯酸甲酯、聚苯乙烯、聚酰亚胺、聚乙烯醇或聚乙烯吡咯烷酮中的一种；所述半导体层(5)的材质为小分子有机半导体或聚合物有机半导体层。
4.如权利要求3所述的基于二位晶体管存储器的可进行四进制逻辑运算的集成电路，其特征在于，所述小分子有机半导体为并五苯、酞菁铜、酞菁锌、富勒烯、氟代酞菁铜、6,13-双(三异丙基硅侧乙炔基)、2,7-双辛基[1]苯并噻吩并[3,2-b][1]苯并噻吩、2,9-二癸基二萘[2,3-b:2′，3′-f]噻吩[3,2-b]噻吩；聚合物有机半导体层为3-己基取代聚噻吩(P3HT)、{[N,N′-双(2-辛基十二烷醇)萘-1,4,5,8-双-(二甲酰亚胺)-2,6-二基]-5,5′-(2,2′-双噻吩)}共聚物、(9,9-辛基芴-苯并噻二唑)共聚物、2,20-[(2,5-双(2-辛基十二烷基)-3,6-二氧基-2,3,5,6-四氢吡咯[3,4-c]吡咯-1,4-二基]二噻吩-5,50-二基-alt-噻吩[3,2-b]噻吩-2,5-二基。
5.如权利要求3所述的基于二位晶体管存储器的可进行四进制逻辑运算的集成电路，其特征在于，所述铁电栅绝缘层(3)的厚度为100-1000纳米；超薄膜优化层(4)的厚度为5-50纳米；半导体层(5)的厚度为10-150纳米。
6.如权利要求3所述的基于二位晶体管存储器的可进行四进制逻辑运算的集成电路，其特征在于，所述二位晶体管存储器的制备方法，包括以下步骤：采用气相沉积或溶液法，在衬底表面依次制备栅电极、铁电栅绝缘层、超薄膜优化层、半导体层和源-漏电极，得到可低电压工作的二位晶体管存储器。
7.如权利要求3所述的基于二位晶体管存储器的可进行四进制逻辑运算的集成电路，其特征在于，所述二位晶体管存储器的制备方法，具体步骤如下：
步骤1：采用真空热沉积在衬底表面制备栅电极；
步骤2：配置铁电聚合物的溶液，在所述步骤1得到的栅电极表面以溶液法制备铁电栅绝缘层；然后对铁电栅绝缘层进行热处理，以除去铁电栅绝缘层中残余的溶剂；热处理的温度为100～140℃；时间为60～120分钟；所述铁电聚合物溶液的质量浓度为2％～15％；
步骤3：对制备的铁电栅绝缘层进行紫外臭氧处理，处理时间为5～60分钟；
步骤4：配置超薄膜优化层的溶液，在所述步骤3得到的铁电栅绝缘层的表面，以溶液法制备超薄膜优化层；
步骤5：采用真空热沉积或溶液法在所述步骤4得到的超薄膜优化层的表面制备半导体层；
步骤6：采用真空热沉积在所述步骤5得到的半导体层的表面制备源-漏电极，得到二位晶体管存储器。
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