CN102640279A - 半导体器件 - Google Patents
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Abstract
一个目的是提供一种具有减少的待机功率的半导体器件。包含氧化物半导体作为有源层的晶体管被用作开关元件，并通过该开关元件来控制电源电压向集成电路中的电路的供应。具体地说，当该电路处于动作状态时，通过该开关元件进行电源电压向该电路的供应，并且当该电路处于停止状态时，通过该开关元件停止电源电压向该电路的供应。另外，供应有电源电压的该电路包括用半导体形成的作为集成电路中所含的最小单位的半导体元件。此外，该半导体元件中所含的半导体包含具有结晶性的硅(晶体硅)。
Description
技术领域
本发明涉及包括薄半导体膜的半导体器件。
背景技术
包括形成在绝缘表面上的半导体膜的薄膜晶体管，对于半导体器件来说是不可缺少的半导体元件。由于在薄膜晶体管的制造中存在衬底容许温度限度方面的限制，所以其中有源层中包含可在相对较低的温度下沉积的非晶硅、可通过使用激光束或催化元素通过晶化而获得的多晶硅等的薄膜晶体管主要用于半导体显示器件。
近年，表现出半导体特性的金属氧化物引人关注，该金属氧化物作为一种迁移率高于非晶硅且具有通过非晶硅而获得的均一元件特性的新颖半导体材料，被称为氧化物半导体。这种金属氧化物用于各种各样的用途。例如，氧化铟是众所周知的金属氧化物并被用作液晶显示器件等中所包含的透明电极的材料。这种具有半导体特性的金属氧化物的例子包括：氧化钨、氧化锡、氧化铟和氧化锌。使用这种具有半导体特性的金属氧化物而各形成其中的沟道形成区的薄膜晶体管已为人所知(专利文献1和2)。
[参考文献]
[专利文献]
[专利文献1]日本专利申请公开No.2007-123861
[专利文献2]日本专利申请公开No.2007-096055
与此同时，使用硅片、SOI(silicon on insulator：绝缘体上硅)衬底或者绝缘表面上的薄半导体膜等而制造的半导体集成电路(以下称之为集成电路)的功耗约等于电路处于动作状态时产生的功耗和电路处于停止状态时产生的功耗(以下称为待机功率(standby power))之和。集成电路的集成度根据微细加工的发展而提高，其驱动电压随之变小，因此电路处于动作状态时产生的功耗倾向于减少。从而，总功耗中待机功率所占的比例不断增大，因此为了进一步减少功耗，重要的目标就是减少待机功率。
待机功率可分成静态待机功率和动态待机功率。静态待机功率就是作为三端子元件的晶体管的电极间未施加电压、亦即其栅电极和源电极间的电压大约为0的状态下，因源电极和漏电极间、栅电极和源电极间、以及栅电极和漏电极间产生漏泄电流所消耗的功率。另外，动态待机功率就是对处于停止状态的电路(以下称之为非动作电路)连续不断地供应诸如时钟信号等各种信号的电压或电源电压而使晶体管的栅电容、布线等中所含的寄生电容进行充放电时所消耗的功率。
当集成度提高时，晶体管的沟道长度变短，以栅绝缘膜为代表的各种绝缘膜的厚度减小。因此，晶体管的漏泄电流增大，静态待机功率就倾向于增加。
另外，为了减少动态待机功率，有效的办法是停止向非动作电路供应电源电压以防止在非动作电路中所含的各种各样的电容进行不必要的充放电。然而，晶体管一般亦用作停止供应电源电压的开关元件。此外，如上所述伴随更高的集成度，晶体管的漏泄电流倾向于增大。结果该漏泄电流就会妨碍动态待机功率的减少。
鉴于上述问题，所公开的本发明实施例的目的就是提供一种减少待机功率的半导体器件，并提供一种用于制造该半导体器件的方法。
包括氧化物半导体作为有源层的晶体管被用作开关元件，并通过该开关元件来控制向集成电路中所含的电路供应电源电压。具体地说，在该电路处于动作状态时通过该开关元件向该电路供应电源电压，在该电路处于停止状态时则通过该开关元件停止向该电路供应电源电压。另外，供应有电源电压的该电路包括一个或多个用半导体所形成的半导体元件，每个半导体元件是例如晶体管、二极管、电容器、电阻器或电感等集成电路中所含的最小单位。此外，该半导体元件中所包含的半导体含有诸如微晶硅、多晶硅或单晶硅之类的具有结晶性的硅(晶体硅)。
另外，存在于氧化物半导体膜、栅绝缘膜、以及该氧化物半导体膜与其他绝缘膜间的界面及其附近的诸如水分或氢等杂质，通过加热处理等进行分离。
通过减少诸如水分或氢等充当电子施主的杂质而高度纯化的氧化物半导体(纯化OS)是本征半导体(i型半导体)或实质上的本征半导体。因此，包括该氧化物半导体的晶体管具有截止电流(off current)非常小的特性。具体地说，通过二次离子质谱法(SIMS)所测量的该高度纯化氧化物半导体中氢浓度小于或等于5×1019/cm3，优选是小于或等于5×1018/cm3，更优选是小于或等于5×1017/cm3，更进一步优选则小于或等于1×1016/cm3。另外，通过霍尔效应量测(Hall effectmeasurement)所测量的氧化物半导体膜的载流子密度小于1×1014/cm3，优选是小于1×1012/cm3，更优选是小于1×1011/cm3。此外，该氧化物半导体的带隙大于或等于2eV，优选是大于或等于2.5eV，更优选是大于或等于3eV。使用充分地减少诸如水分或氢等杂质的浓度而高度纯化的氧化物半导体膜，能够减小晶体管的截止电流。
多方面的实验能够事实上证实包括高度纯化氧化物半导体膜作为有源层的晶体管的低截止电流。例如，即使是在沟道宽度为1×106μm且沟道长度为10μm的元件、在源电极和漏电极间的电压(漏极电压)1V～10V的范围的情况下，使截止电流(栅电极和源电极间的电压为0V或更小情况下的漏极电流)小于或等于半导体参数分析仪的测量限度，即小于或等于1×10-13A。在此情况下，能发现值对应于截止电流除以晶体管沟道宽度的截止电流密度小于或等于100zA/μm。另外，电容器和晶体管彼此连接起来并使用其中由该晶体管控制电荷流入或流出该电容器的电路来测量截止电流密度。在该测量中，高度纯化氧化物半导体膜被用作该晶体管中的沟道形成区，并根据该电容器每单位时间电荷量的变化来测量该晶体管的截止电流密度。结果发现在该晶体管的源电极和漏电极间的电压为3V的情况下，能够获得数十幺安(yoctoampere)每微米(yA/μm)的较低截止电流密度。因此，在本发明实施例所涉及的半导体器件中，取决于源电极和漏电极间的电压，包括高度纯化氧化物半导体膜作为有源层的晶体管的截止电流密度可小于或等于100yA/μm，优选是小于或等于10yA/μm，或者更优选则小于或等于1yA/μm。从而，包含高度纯化氧化物半导体膜作为有源层的晶体管的截止电流远远低于包含具有结晶性的硅的晶体管。另一方面，包含具有结晶性的硅的晶体管比起包括氧化物半导体的晶体管，则具有更高的迁移率和更高的导通电流(on current)。
因此，当使用包括晶体硅的半导体元件来形成电路，使用包括氧化物半导体的晶体管作为开关元件，并通过该开关元件来控制向该电路供应电源电压，就能够实现集成电路的高集成度及其高速驱动，并能够抑制起因于漏泄电流的待机功率的增大。
注意，作为氧化物半导体能够使用诸如In-Sn-Ga-Zn-O基氧化物半导体等四元金属氧化物；诸如In-Ga-Zn-O基氧化物半导体、In-Sn-Zn-O基氧化物半导体、In-Al-Zn-O基氧化物半导体、Sn-Ga-Zn-O基氧化物半导体、Al-Ga-Zn-O基氧化物半导体和Sn-Al-Zn-O基氧化物半导体等三元金属氧化物；诸如In-Zn-O基氧化物半导体、Sn-Zn-O基氧化物半导体，Al-Zn-O基氧化物半导体，Zn-Mg-O基氧化物半导体，Sn-Mg-O基氧化物半导体、In-Mg-O基氧化物半导体和In-Ga-O基氧化物半导体等二元金属氧化物；或者In-O基氧化物半导体、Sn-O基氧化物半导体或Zn-O基氧化物半导体等等。注意，在本说明书中例如In-Sn-Ga-Zn-O基氧化物半导体意味着包含铟(In)、锡(Sn)、镓(Ga)和锌(Zn)的金属氧化物，在其组成比率方面没有特别限制。上述氧化物半导体还可以含有硅。
此外，氧化物半导体可通过化学式InMO3(ZnO)m(m＞0)来表达。这里，M代表选自Ga、Al、Mn和Co的一个或多个金属元素。
包括氧化物半导体的晶体管可以是底部栅极晶体管(bottom-gatetransistor)、顶部栅极晶体管(top-gate transistor)或底部接触晶体管(bottom-contact transistor)。底部栅极晶体管包括：绝缘表面上的栅电极；栅电极上的栅绝缘膜；栅绝缘膜上与栅电极相重叠的氧化物半导体膜；氧化物半导体膜上的源电极和漏电极；氧化物半导体膜、源电极和漏电极上的绝缘膜。顶部栅极晶体管包括：绝缘表面上的氧化物半导体膜；氧化物半导体膜上的源电极和漏电极；氧化物半导体膜、源电极和漏电极上的栅绝缘膜；栅绝缘膜上与氧化物半导体膜相重叠的栅电极；栅电极上的绝缘膜。底部接触晶体管包括：绝缘表面上的栅电极；栅电极上的栅绝缘膜；栅绝缘膜上的源电极和漏电极；源电极和漏电极上且在栅绝缘膜上与栅电极相重叠的氧化物半导体膜；源电极、漏电极和氧化物半导体膜上的绝缘膜。
通过抑制用作开关元件的晶体管的漏泄电流，能够实现集成电路的高集成化及其高速驱动，并能够削减半导体器件的待机功率。
附图说明
在附图中：
图1是半导体器件的框图；
图2A和2B各表示包含倒相器的半导体器件的结构，图2C示出半导体器件的动作；
图3A和3B各表示包含“与非门”的半导体器件的结构，图3C示出半导体器件的动作；
图4A和4B各表示包含“或非门”的半导体器件的结构，图4C示出半导体器件的动作；
图5A和5B表示包含触发器(flip-flop)的半导体器件的结构；
图6A表示包含触发器的半导体器件的结构，图6B示出其动作；
图7A表示包含触发器的半导体器件的结构，图7B示出其动作；
图8A至8E表示半导体器件的制造方法；
图9A至9D表示半导体器件的制造方法；
图10A和10B表示半导体器件的制造方法；
图11A至11D表示半导体器件的制造方法；
图12A至12C表示半导体器件的制造方法；
图13A至13C各表示半导体器件的结构；
图14A和14B表示半导体显示器件的结构；
图15表示半导体显示器件的结构；
图16A至16F各表示电子设备；以及
图17A表示包含触发器的半导体器件的结构，图17B示出其动作。
具体实施方式
下面，参照附图详细地说明本发明的实施例。然而，本发明并不限于下列描述，其方式和细节在不脱离本发明的精神和范围的情况下可以各种各样地变更，这一点可容易地被本领域普通技术人员所理解。从而，本发明不应被解释为限于下面实施例的描述。
本发明能够应用于包括诸如微处理器、图像处理电路之类的集成电路，RF标签和半导体显示器件在内的任意种类的半导体器件的制造。半导体显示器件其范畴包括：液晶显示器、对每个像素具备以有机发光元件(OLED)为代表的发光元件的发光器件、电子纸、数字微镜器件(DMD：digital micromirror device)、等离子显示板(PDP)、场致发射显示器(FED)以及包括半导体元件的驱动器电路包括在其中的其他半导体显示器件。
(实施例1)
图1是本发明实施例所涉及的半导体器件的框图。图1所示的半导体器件包括：使用硅片、SOI(绝缘体上硅)衬底、绝缘表面上的硅薄膜等构成的电路100；控制向电路100供应电源电压的开关元件101。开关元件101依照控制信号进行开关。具体地说，当电路100处于动作状态时，开关元件101依照控制信号接通以向电路100供应电源电压。另外，当电路100处于停止状态时，开关元件101依照控制信号断开以停止向电路100供应电源电压。
电路100包括一个或多个半导体元件，每个半导体元件为例如晶体管、二极管、电容器、电阻器或电感等电路中所含的最小单位。此外，半导体元件中所包含的半导体含有诸如微晶硅、多晶硅或单晶硅之类的具有结晶性的硅(晶体硅)。
电路100可以是诸如倒相器、“与非门”、“或非门”、“与门”或者“或门”之类的基本逻辑门；可以是诸如触发器、寄存器或者移位寄存器的这些逻辑门的组合的逻辑电路；或者可以是多个逻辑电路的组合的大规模运算电路。
开关元件101包括至少一个包含氧化物半导体作为有源层的晶体管。在开关元件101内包括多个晶体管的情况下，多个晶体管还可以彼此以并联、串联或者并联和串联的组合方式连接起来。
注意，晶体管彼此以串联方式连接起来的状态是指第一晶体管的源电极和漏电极中的仅一个连接至第二晶体管的源电极和漏电极中的仅一个。此外，晶体管彼此以并联方式连接起来的状态是指第一晶体管的源电极连接至第二晶体管的源电极，并且第一晶体管的漏电极连接至第二晶体管的漏电极。
晶体管中所含的“源电极”和“漏电极”的名称将根据晶体管的极性或施加于各自电极的电位的电平差而彼此互换。一般而言，在N沟道晶体管中，施加低电位的电极被称为源电极，施加高电位的电极被称为漏电极。此外，在P沟道晶体管中，施加低电位的电极被称为漏电极，施加高电位的电极被称为源电极。为方便起见，在本说明书中假设源电极和漏电极固定来描述晶体管的连接关系，但实际上源电极和漏电极的名称将根据上述电位间的关系而彼此互换。
如上文所述，包含氧化物半导体的晶体管其漏泄电流远小于包含具有结晶性的硅的晶体管。因此，将包含氧化物半导体的晶体管用作开关元件101，并用该开关元件101来控制向电路100的电源电压供应，以便能抑制开关元件101的漏泄电流所引起的待机功率的增大
另外，通过减少电路100的功耗，就能够减轻控制电路100动作的其他电路的负载。因此，就能够在整体上使电路100和包含控制电路100的其他电路的集成电路进行功能扩展。
另一方面，包含具有结晶性的硅的晶体管比起包含氧化物半导体的晶体管一般具有更高的迁移率和更高的导通电流。因此，当采用包含结晶硅的半导体元件来形成电路100，就能够实现包含电路100的集成电路的高集成度及其高速驱动。
接着，参照图2A至2C来说明电路100为倒相器时的半导体器件的具体结构和动作。
在图2A所示的半导体器件中，电路100包括P沟道晶体管110和N沟道晶体管111。在每个晶体管110和晶体管111，具有结晶性的硅被用于有源层。此外，晶体管110和晶体管111构成倒相器。
具体地说，晶体管110的漏电极和晶体管111的漏电极彼此连接起来。另外，晶体管110的漏电极和晶体管11的漏电极的电位作为输出信号的电位施加于后级中所含的电路。被施加输出信号的布线或电极包括诸如寄生电容之类的电容。这种电容在图2A中用负载112来指代。
输入信号的电位施加于晶体管110的栅电极和晶体管111的栅电极。高电平电源电位VDD施加于晶体管110的源电极。低电平电源电压VSS经由开关元件101施加于晶体管111的源电极。
注意，本说明书中的“连接”是指电连接和相当于可传导电流或电压的状态。
图2A表示开关元件101控制向电路100供应低电平电源电压VSS的情况。其次，图2B表示开关元件101控制向电路100供应高电平电源电压VDD时的半导体器件的结构。如图2A那样，在图2B所示的半导体器件中，电路100包括P沟道晶体管110和N沟道晶体管111。在每个晶体管110和晶体管111，具有结晶性的硅被用作有源层。另外，晶体管110和晶体管111构成倒相器。
具体地说，晶体管110的漏电极和晶体管111的漏电极彼此连接起来。另外，晶体管110的漏电极和晶体管111的漏电极的电位作为输出信号的电位施加于后级中所含的电路。供应有输出信号的布线或电极包括诸如寄生电容之类的电容。这种电容在图2B中用负载112来指代。
输入信号的电位施加于晶体管110的栅电极和晶体管111的栅电极。高电平电源电位VDD经由开关元件101施加于晶体管110的源电极。低电平电源电压VSS施加于晶体管111的源电极。
开关元件101依照控制信号进行开关。用图2A所示的半导体器件作为例子，在图2C中示出电路100处于动作状态的期间(动作期间)和电路100处于停止状态的期间(非动作期间)中的输入信号、输出信号和控制信号的电位的时序图。
在动作期间，控制信号具有使开关元件101接通的电位。具体地说，图2C示出控制信号具有高电平电位的情况。因此，在动作期间，电源电压VSS施加于晶体管111的源电极。此外，当输入信号具有低电平电位时就可获得具有高电平电位的输出信号。当输入信号具有高电平电位时就可获得具有低电平电位的输出信号。
在非动作期间，控制信号具有使开关元件101断开的电位。具体地说，图2C示出控制信号具有低电平电位的情况。从而，在非动作期间，电源电压VSS不施加于晶体管111的源电极，晶体管111的源电极处于浮置状态(floating state)。因此，即使当输入信号的电位处于低电平或者高电平时，输出信号的电位仍然保持于高电平。
如上文所述，在非动作期间，通过停止向电路100供应电源电压，能够减少电路100中消耗的动态待机功率。另外，因使用包含氧化物半导体膜的半导体元件来形成开关元件101，故能够减少取决于漏泄电流等的静态待机功率。因此，当停止向未动作的电路供应电源电压时，未动作的电路中消耗的静态待机功率和动态待机功率均得以减少，从而有可能提供能减少整个电路功耗的半导体器件。
接着，参照图3A至3C来说明电路100为“与非门”时的半导体器件的具体结构和动作。
在图3A所示的半导体器件中，电路100包括P沟道晶体管120、P沟道晶体管121、N沟道晶体管122和N沟道晶体管123。在每个晶体管120、晶体管121、晶体管122和晶体管123，具有结晶性的硅被用于有源层。此外，晶体管120、晶体管121、晶体管122和晶体管123构成“与非门”。
具体地说，高电平电源电压VDD施加于晶体管120的源电极和晶体管121的源电极。输入信号的电位施加于晶体管120的栅电极和晶体管122的栅电极。晶体管120的漏电极、晶体管121的漏电极和晶体管122的漏电极彼此连接起来，这些漏电极的电位作为输出信号的电位施加于后级中所含的电路。被施加输出信号的布线或电极包括诸如寄生电容之类的电容，这种电容在图3A中用负载124来指代。晶体管122的源电极和晶体管123的漏电极彼此连接起来。输入信号2的电位施加于晶体管121的栅电极和晶体管123的栅电极。此外，低电平电源电压VSS经由开关元件101施加于晶体管123的源电极。
图3A表示开关元件101控制向电路100供应低电平电源电压VSS的情况。接着，图3B表示开关元件101控制向电路100供应高电平电源电压VDD时的半导体器件的结构。如图3A那样，在图3B所示的半导体器件中，电路100包括P沟道晶体管120、P沟道晶体管121、N沟道晶体管122和N沟道晶体管123。在每个晶体管120、晶体管121、晶体管122和晶体管123，具有结晶性的硅被用作有源层。另外，晶体管120、晶体管121、晶体管122和晶体管123构成“与非门”。
具体地说，高电平电源电位VDD经由开关元件101a施加于晶体管120的源电极。高电平电源电位VDD经由开关元件101b施加于晶体管121的源电极。注意，图3表示通过多个开关元件即开关元件101a和开关元件101b来控制向电路100供应电源电压VDD的情况，然而开关元件的个数也可以是一个。另外，输入信号1的电位施加于晶体管120的栅电极和晶体管122的栅电极。晶体管120的漏电极、晶体管121的漏电极和晶体管122的漏电极彼此连接起来，这些漏电极的电位作为输出信号的电位施加于后级中所含的电路。被施加输出信号的布线或电极包括诸如寄生电容之类的电容。这种电容在图3B中用负载124来指代。晶体管122的源电极和晶体管123的漏电极彼此连接起来。输入信号2的电位施加于晶体管121的栅电极和晶体管123的栅电极。低电平电源电压VSS施加于晶体管123的源电极。
开关元件101依照控制信号进行开关。用图3A所示的半导体器件作为例子，在图3C中示出电路100处于动作状态的期间(动作期间)和电路100处于停止状态的期间(非动作期间)中的输入信号、输出信号和控制信号的电位的时序图。
在动作期间，控制信号具有使开关元件101接通的电位。具体地说，图3C示出控制信号具有高电平电位的情况。因此，在动作期间，电源电压VSS施加于晶体管123的源电极。此外，当输入信号1具有高电平电位且输入信号2具有高电平电位时，可获得具有低电平电位的输出信号。当输入信号1具有低电平电位且输入信号2具有高电平电位时，可获得具有高电平电位的输出信号。
在非动作期间，控制信号具有使开关元件101断开的电位。具体地说，图3C示出控制信号具有低电平电位的情况。从而，在非动作期间，电源电压VSS不施加于晶体管123的源电极，晶体管123的源电极处于浮置状态。因此，即使当输入信号1和输入信号2的电位处于低电平或者高电平时，输出信号的电位仍然保持于高电平。
如上文所述，在非动作期间中，通过停止向电路100供应电源电压，能够减少电路100中消耗的动态待机功率。另外，因使用包含氧化物半导体膜的半导体元件来形成开关元件101，故能够减少取决于漏泄电流等的静态待机功率。因此，当停止向未动作的电路供应电源电压时，未动作的电路中消耗的静态待机功率和动态待机功率均得以减少，从而有可能提供能减少整个电路功耗的半导体器件。
接着，参照图4A至4C来说明电路100为“或非门”时的半导体器件的具体结构和动作。
在图4A所示的半导体器件中，电路100包括P沟道晶体管130、P沟道晶体管131、N沟道晶体管132和N沟道晶体管133。在每个晶体管130、晶体管131、晶体管132和晶体管133，具有结晶性的硅被用于有源层。此外，晶体管130、晶体管131、晶体管132和晶体管133构成“或非门”。
具体地说，高电平电源电压VDD施加于晶体管130的源电极。输入信号1的电位施加于晶体管130的栅电极和晶体管133的栅电极。晶体管130的漏电极和晶体管131的源电极彼此连接起来。输入信号2的电位施加于晶体管131的栅电极和晶体管132的栅电极。晶体管131的漏电极、晶体管132的漏电极和晶体管133的漏电极彼此连接起来，这些漏电极的电位作为输出信号的电位施加于后级中所含的电路。供应有输出信号的布线或电极包括诸如寄生电容之类的电容，这种电容在图4A中用负载134来指代。低电平电源电压VSS经由开关元件101a施加于晶体管132的源电极。低电平电源电压VSS经由开关元件101b施加于晶体管133的源电极。注意，图4A表示通过多个开关元件即开关元件101a和开关元件101b来控制向电路100供应电源电压VSS的情况，然而开关元件的个数也可以是一个。
图4A表示开关元件101a和101b控制向电路100供应低电平电源电压VSS的情况。接着，图4B表示开关元件101控制向电路100供应高电平电源电压VDD时的半导体器件的结构。如图4A那样，在图4B所示的半导体器件中，电路100包括P沟道晶体管130、P沟道晶体管131、N沟道晶体管132和N沟道晶体管133。在每个晶体管130、晶体管131、晶体管132和晶体管133，具有结晶性的硅被用作有源层。另外，晶体管130、晶体管131、晶体管132和晶体管133构成“或非门”。
具体地说，高电平电源电位VDD经由开关元件101施加于晶体管130的源电极。输入信号1的电位施加于晶体管130的栅电极和晶体管133的栅电极。晶体管130的漏电极和晶体管131的源电极彼此连接起来。输入信号2的电位施加于晶体管131的栅电极和晶体管132的栅电极。晶体管131的漏电极、晶体管132的漏电极和晶体管133的漏电极彼此连接起来，这些漏电极的电位作为输出信号的电位施加于后级中所含的电路。被施加输出信号的布线或电极包括诸如寄生电容之类的电容，这种电容在图4B用负载134指代。低电平电源电压VSS施加于晶体管132的源电极和晶体管133的源电极。
开关元件101依照控制信号进行开关。用图4A所示的半导体器件作为例子，在图4C中示出电路100处于动作状态的期间(动作期间)和电路100处于停止状态的期间(非动作期间)中的输入信号、输出信号和控制信号的电位的时序图。
在动作期间，控制信号具有使开关元件101a和开关元件101b接通的电位。具体地说，图4C示出控制信号具有高电平电位的情况。因此，在动作期间，电源电压VSS施加于晶体管132的源电极和晶体管133的源电极。此外，当输入信号1具有低电平电位且输入信号2具有低电平电位时，可获得具有高电平电位的输出信号。当输入信号1具有高电平电位且输入信号2具有低电平电位时，可获得具有低电平电位的输出信号。
在非动作期间，控制信号具有使开关元件101a和开关元件101b断开的电位。具体地说，图4C示出控制信号具有低电平电位的情况。从而，在非动作期间，电源电压VSS不施加于晶体管132的源电极和晶体管133的源电极，晶体管132的源电极和晶体管133的源电极处于浮置状态。因此，即使当输入信号1和输入信号2的电位处于低电平或者高电平时，输出信号的电位仍然保持于低电平。
如上文所述，在非动作期间中，通过停止向电路100供应电源电压，能够减少电路100中消耗的动态待机功率。另外，因使用包含氧化物半导体膜的半导体元件来形成开关元件101，故能够减少取决于漏泄电流等的静态待机功率。因此，当停止向未动作的电路供应电源电压时，未动作的电路中消耗的静态待机功率和动态待机功率均得以减少，从而有可能提供能减少整个电路功耗的半导体器件。
接着，参照图5A与5C以及图6A与6B来说明电路100为触发器时的半导体器件的具体结构和动作。
在图5A所示的半导体器件中，电路100是触发器，输入信号和时钟信号分别输入到端子D和端子CK，输出信号1和输出信号2分别从端子Q和端子Qb输出。只要该电路可利用反馈作用来保持一位数据则在触发器的电路结构方面没有限制。图5B表示电路100的更具体的结构。图5B中所示的电路100是包括“与非门”140、“与非门”141、“与非门”142和“与非门”143的D触发器。输入信号的电位施加于“与非门”140的第一输入端子。时钟信号的电位施加于“与非门”140的第二输入端子和“与非门”142的第二输入端子。“与非门”140的输出端子连接至“与非门”142的第一输入端子和“与非门”141的第一输入端子。“与非门”142的输出端子连接至“与非门”143的第二输入端子。“与非门”141的输出端子连接至“与非门”143的第一输入端子，“与非门”141的输出端子的电位作为输出信号1的电位施加于后级中所含的电路。“与非门”143的输出端子连接至“与非门”141的第二输入端子，“与非门”143的输出端子的电位作为输出信号2的电位施加于后级中所含的电路。
注意，图5B中所示的电路100具有可获得输出信号1和输出信号2的结构，然而输出信号的个数还可以根据需要为一个。
然后，通过开关元件101来控制向“与非门”140、“与非门”141、
“与非门”142和“与非门”143供应电源电压。虽然图5A表示通过开关元件101来控制低电平电源电压VSS的供应这一情况，但是还可以通过开关元件101来控制高电平电源电压的供应。
图6A表示更详细的半导体器件电路图的例子。“与非门”140、“与非门”141、“与非门”142和“与非门”143中晶体管之间的连接关系可以参照图3A和3B。在“与非门”140、“与非门”141、“与非门”142和“与非门”143中所含的每个晶体管，具有结晶性的硅被用作有源层。与图5A有所不同，图6A表示分别通过开关元件101a、101b、101c和101d来控制向“与非门”140、“与非门”141、“与非门”142和“与非门”143供应电源电压VSS的情况。
用图6A所示的半导体器件作为例子，在图6B中示出电路100处于动作状态的期间(动作期间)和电路100处于停止状态的期间(非动作期间)中的输入信号、输出信号和控制信号的电位的时序图。开关元件101a～101d依靠控制信号来进行开关。
在动作期间，控制信号具有使开关元件101a～101d接通的电位。具体地说，图6B示出控制信号具有高电平电位的情况。因此，在动作期间，电源电压VSS施加于“与非门”140～143。此外，当时钟信号具有高电平或者低电平电位且输入信号具有高电平电位时，可获得具有高电平电位的输出信号1和具有低电平电位的输出信号2。当时钟信号具有高电平或者低电平电位且输入信号具有低电平电位时，可获得具有低电平电位的输出信号1和具有高电平电位的输出信号2。
在非动作期间，控制信号具有使开关元件101a～101d断开的电位。具体地说，图6B示出控制信号具有低电平电位的情况。从而，在非动作期间，电源电压VSS不施加于“与非门”140～143。换句话说，在动作期间被施加电源电压VSS的各晶体管的源电极在非动作期间处于浮置状态。因此，当时钟信号和输入信号的电位处于低电平或者高电平时，输出信号1和输出信号2仍保持于与非动作期间就要开始之前相同的电位。
如上文所述，在非动作期间中，通过停止向电路100供应电源电压，能够减少电路100中消耗的动态待机功率。另外，因使用包含氧化物半导体膜的半导体元件来形成开关元件101，故能够减少取决于漏泄电流等的静态待机功率。因此，当停止向未动作的电路供应电源电压时，未动作的电路中消耗的静态待机功率和动态待机功率均得以减少，从而有可能提供能减少整个电路功耗的半导体器件。
注意，还可以在本发明实施例的半导体器件中，追加当电路100处于停止状态时通过包含氧化物半导体膜的半导体元件来停止向电路100供应时钟信号这一结构。接着，参照图7A和7B来说明电路100为其中可控制向该电路100供应电源电压和时钟信号的触发器时的半导体器件的具体结构和动作。
图7A所示的半导体器件，除电路100和开关元件101之外，还包括可控制向电路100供应时钟信号的控制电路102。在控制电路102除时钟信号外还输入用于对控制电路102的动作进行控制的控制信号1。图7A表示“与门”被用作控制电路102的情况，时钟信号和控制信号均输入至“与门”。从“与门”输出的信号输入至电路100。另外，电路100是触发器。输入信号和从控制电路102输出的信号分别输入至端子D和端子CK，并从端子Q输出输出信号。
图7A中所示电路100的具体结构可以参照图5B。只要该电路可利用反馈作用来保持一位数据则在触发器的电路结构方面没有限制。另外，尽管图5B中所示的电路100可获得输出信号1和输出信号2，然而在图7A所示的电路100中输出信号的个数为一个。
通过开关元件101来控制向电路100供应电源电压。虽然图7A表示通过开关元件101来控制低电平电源电压VSS的供应这一情况，但是还可以通过开关元件101来控制高电平电源电压的供应。
图7A表示“与门”被用作控制电路102的例子，然而只要是能获得可依照控制信号1来控制向电路100供应时钟信号的电路结构，则控制电路102并不限于“与门”。例如，还可以是“或非门”取代“与门”被用作控制电路102。
控制电路102包括至少一个包含氧化物半导体膜作为有源层的晶体管。包含氧化物半导体膜作为有源层的晶体管的漏泄电流远小于包含具有结晶性的硅的晶体管。因此，使用包含氧化物半导体的晶体管作为控制电路102，通过控制电路102来控制向电路100供应时钟信号，从而能够抑制待机功率因控制电路102的漏泄电流而增大。
用图7A所示的半导体器件作为例子，在图7B中示出电路100处于动作状态的期间(动作期间)和电路100处于停止状态的期间(非动作期间)中的输入端子的数据、输出端子的数据、控制信号1的电位和控制信号2的电位的时序图。
在动作期间，控制信号1的电位处在高电平，时钟信号经由控制电路102供给至作为触发器的电路100。另外，控制信号2的电位处在高电平，电源电压VSS供给至电路100。因而，电路100处于动作状态。然后，作为触发器的电路100基于所输入的时钟信号来保持数据。在动作期间，由于输入信号中包含的数据从D0变成D1，所以输出信号中包含的数据也从D0变成D1。
接着，在非动作状态，控制信号1的电位处于低电平，停止向电路100供应时钟信号。换句话说，被固定于低电平的电位从控制电路102供给至作为触发器的电路100。此外，在非动作期间，控制信号2的电位处于低电平，停止向电路100供应电源电压VSS。因而，电路100处于非动作状态，输出信号的数据被保持为D1。注意，停止时钟信号供应的状态是指，在动作期间从控制电路102施加于电路100的电位不在低电平和高电平之间变化而是固定于低电平或高电平的状态。
如上文所述，通过在非动作期间停止向电路100供应时钟信号、即通过进行所谓的时钟选通(clock gating)，能减少电路100中消耗的动态待机功率。另外，通过停止向电路100供应电源电压，就能减少电路100中消耗的动态待机功率。此外，因开关元件101和控制电路102使用包含氧化物半导体膜的半导体元件来形成，故能够减少取决于漏泄电流等的静态待机功率。从而，通过停止向未动作的电路供应时钟信号和电源电压来减少未动作的电路中消耗的静态待机功率和动态待机功率，以便有可能提供能减少整个电路功耗的半导体器件。
还要注意，在“或非门”取代“与门”被用作控制电路102的情况下，时钟信号和控制信号均输入至“或非门”。然后，从“或非门”输出的信号输入至电路100。图17A表示在图7A所示的半导体器件中“或非门”被用作控制电路102的情况。因电路100和开关元件101的结构与图7A相同，故省略其详细说明。用图17A所示的半导体器件作为例子，在图17B中示出电路100处于动作状态的期间(动作期间)和电路100处于停止状态的期间(非动作期间)中的输入信号的数据、输出信号的数据、控制信号1的电位和控制信号2的电位的时序图。
在“或非门”被用作控制电路102的情况下，在动作期间，控制信号1的电位处在低电平，时钟信号经由控制电路102供给至作为触发器的电路100。另外，控制信号2的电位处在高电平，电源电压VSS供给至电路100。因而，电路100处于动作状态。然后，作为触发器的电路100基于所输入的时钟信号来保持数据。在动作期间，由于输入信号中包含的数据从D0变成D1，所以输出信号中包含的数据也从D0变成D1。
接着，在非动作期间，控制信号1的电位处在高电平，停止向电路100供应时钟信号。换句话说，被固定于低电平的电位从控制电路102供给至作为触发器的电路100。此外，在非动作期间，控制信号2的电位处在低电平，停止向电路100供应电源电压VSS。因而，电路100处于非动作状态，输出信号的数据被保持为D1。
[实施例2]
在本实施例中，说明本发明实施例所涉及的半导体器件的制造方法。
本发明实施例涉及的半导体器件包括包含硅的晶体管和包含氧化物半导体的晶体管。可使用硅片、SOI(绝缘体上硅)衬底、绝缘表面上的硅薄膜等来形成包含硅的晶体管。
SOI衬底例如能使用如下方法来制造：以Smart Cut(注册商标)为代表的UNIBOND(注册商标)、外延层转移(ELTRAN：epitaxial layertransfer)、电介质分离法(dielectric separation method)、等离子辅助化学蚀刻(PACE：plasma assisted chemical etching)法、氧注入分离(SIMOX：separation by implanted oxygen)法等。
形成在具有绝缘表面的衬底上的硅半导体膜可以通过公知技术进行晶化。作为晶化的公知技术，可列举出使用激光束的激光晶化法和使用催化元素的晶化法。或者还可以将使用催化元素的晶化法和激光晶化法组合起来。在使用诸如石英之类的具有高抗热性的热稳定衬底的情况下，有可能将任意下列晶化法组合起来：采用电热炉的热晶化法、采用红外线的灯退火晶化法、采用催化元素的晶化法以及950℃左右的高温退火法。
另外，还可以将用上述方法所制造的半导体元件转印到由塑料等形成的柔性衬底上以形成半导体器件。作为转印方法可以使用下列各种方法：在衬底和半导体元件之间设置金属氧化膜，并通过晶化使该金属氧化膜脆化以便分离并转印半导体元件这种方法；在衬底和半导体元件之间设置含有氢的非晶硅膜，并通过激光照射或者蚀刻除去该非晶硅膜以便从衬底分离并转印半导体元件这种方法；通过机械切除或者利用溶液或气体进行蚀刻而除去用来设置半导体元件的衬底，以便从该衬底切掉半导体元件并转印该半导体元件这种方法。
在本实施例中，作为用于制造半导体器件的方法，列举出使用SOI(绝缘体上硅)衬底来制造包含硅的晶体管，然后制造包含氧化物半导体的晶体管的例子。
如图8A所示，清洗接合衬底200，然后在接合衬底200的表面上形成绝缘膜201。
作为接合衬底200可采用使用硅而形成的单晶半导体衬底。此外，使用具有晶格变形的硅、对硅添加锗的硅锗等而形成的半导体衬底也可以用作接合衬底200。
注意，虽然用于接合衬底200的单晶半导体衬底其晶轴方向最好一致，但是无需使用诸如点缺陷、线缺陷或者面缺陷之类的晶格缺陷完全被消除的完美晶体来形成衬底。
接合衬底200的形状并不限于圆形，还可将衬底加工成圆形以外的其他形状。例如，考虑到随后将粘贴至接合衬底200的基底衬底203的形状一般为矩形以及缩小的投影曝光装置等曝光装置的曝光区域为矩形等事实，也可以将接合衬底200加工成矩形。可通过切断市面上可获得的圆形单晶半导体衬底来加工接合衬底200。
绝缘膜201还可以是单个绝缘膜或是多个绝缘膜的叠层膜。考虑到包含杂质的区域随后将被除去，优选将绝缘膜201的厚度形成为大于或等于15nm且小于或等于500nm。
作为绝缘膜201中包含的膜，可使用含有硅或锗作为其成分的绝缘膜，例如氧化硅膜、氮化硅膜、氧氮化硅膜、氮氧化硅膜、氧化锗膜、氮化锗膜、氧氮化锗膜或者氮氧化锗膜等。此外，还可使用包含氧化铝、氧化钽或二氧化铪等金属氧化物的绝缘膜；包含氮化铝等金属氮化物的绝缘膜；包含金属氧氮化物的绝缘膜比如氧氮化铝膜；或者包含金属氮氧化物的绝缘膜比如氮氧化铝膜。
例如在本实施例中，描述通过接合衬底200的热氧化而形成的氧化硅被用作绝缘膜201的例子。注意，虽然在图8A中形成绝缘膜201以便覆盖接合衬底200整个表面，但是绝缘膜201也可以形成在接合衬底200的至少一个表面上。
在本说明书中，氧氮化物是指氧含有量多于氮的物质，氮氧化物是指氮含有量多于氧的物质。
在通过接合衬底200表面的热氧化来形成绝缘膜201的情况下，作为热氧化可以采用氧中含有少量水分的干氧化；在氧气氛中添加含有氯化氢等卤素的气体的热氧化等。另外，为形成绝缘膜201还可以采用湿氧化，例如使氢与氧进行燃烧以产生水的加热氧化(pyrogenicoxidation)；或者使高纯度水加热到100℃以上以产生水蒸汽并使用水蒸汽来进行氧化的水蒸汽氧化等。
在基底衬底203包含碱金属或碱土金属等使半导体器件的可靠性降低的杂质的情况下，绝缘膜201优选具有至少一层阻挡膜(barrierfilm)，该阻挡膜能防止这种杂质从基底衬底203扩散到分离后所形成的半导体膜。能用作阻挡膜的绝缘膜可列举出：氮化硅膜、氮氧化硅膜、氮化铝膜、氮氧化铝膜等。用作阻挡膜的绝缘膜其厚度例如优选形成为15nm～300nm。另外，还可以在阻挡膜和接合衬底200之间，形成含氮比例(氮含有率)低于阻挡膜的绝缘膜例如氧化硅膜或氧氮化硅膜。含氮比例较低的绝缘膜其厚度可以形成为大于或等于5nm且小于或等于200nm。
在使用氧化硅作为绝缘膜201的情况下，可使用硅烷和氧的混合气体或者TEOS(四乙氧基硅烷)和氧的混合气体等，通过诸如热CVD法、等离子CVD法、大气压CVD法或者偏置ECRCVD法之类的气相沉积法来形成绝缘膜201。在此情况下，绝缘膜201的表面还可以通过氧等离子处理而致密化。在将氮化硅用于绝缘膜201的情况下，可使用硅烷和氨的混合气体通过诸如等离子CVD法之类的气相沉积法来形成绝缘膜201。
此外，还可以将使用有机硅烷气体通过化学气相沉积法所形成的氧化硅用来形成绝缘膜201。作为有机硅烷气体可使用诸如四乙氧基硅烷(TEOS)(化学式：Si(OC2H5)4)、四甲基硅烷(TMS)(化学式：Si(CH3)4)、四甲基环四硅氧烷(TMCTS)、八甲基环四硅氧烷(OMCTS)、六甲基二硅胺(HMDS)、三乙氧基硅烷(化学式：SiH(OC2H5)3)或者三(二甲氨基)硅烷(化学式：SiH(N(CH3)2)3)之类的含硅化合物。
通过把有机硅烷气体用于源气体(source gas)，就能够在处理温度等于或低于350℃下形成具有平滑表面的氧化硅膜。或者，还能使用通过热CVD法在温度大于或等于200℃且小于或等于500℃下形成的低温氧化物(LTO)。可通过使用甲硅烷(SiH4)、乙硅烷(Si2H6)等作为硅源气体并使用二氧化氮(NO2)等作为氧源气体来形成LTO。
例如，在把TEOS和O2用于源气体以形成氧化硅膜作为绝缘膜201的情况下，条件可以如下设定：TEOS的流率(flow rate)为15sccm，O2的流率为750sccm，沉积压力为100Pa，沉积温度为300℃，RF输出为300W，电源频率为13.56MHz。
注意，在相对低温下形成的绝缘膜，诸如使用有机硅烷形成的氧化硅膜或者在低温下形成的氮氧化硅膜，在其表面具有许多OH基。OH基和水分子之间的氢键合形成硅烷醇基，并在低温下接合基底衬底和绝缘膜。最终在基底衬底和绝缘膜之间形成作为共价键(covalentbond)的硅氧烷结合。比如上述使用有机硅烷形成的氧化硅膜或者在相对低温下形成的诸如LTO之类的绝缘膜，与Smart Cut(注册商标)等中所使用的没有OH基或者OH基极少的热氧化膜相比较，更适合于低温下的接合。
绝缘膜201在接合衬底200的表面上形成平滑且亲水性的接合面。因此，绝缘膜201的平均表面粗糙度Ra优选小于或等于0.7nm，更优选小于或等于0.4nm。绝缘膜201的厚度可以大于或等于5nm且小于或等于500nm，优选大于或等于10nm且小于或等于200nm。
接着，如图8B所示，包含经过电场加速的离子的离子束，如箭头所示通过绝缘膜201照射接合衬底200，由此从接合衬底200的表面起在预定深度的区域形成具有微空洞(microvoid)的脆化层202。例如，脆化层意味着因晶体结构紊乱而局部脆化的层，脆化层的状态取决于形成脆化层的方法。注意，虽然有时候从接合衬底的一个表面到脆化层的区域在某种程度上脆化，但本说明书中的脆化层是指后面将进行分离的区域及其附近。
脆化层202被形成的深度可通过离子束的加速能量及其入射角度来进行调整。加速能量可通过加速电压来进行调整。以与离子的平均穿透深度相同的深度或者实质上相同的深度来形成脆化层202。将要从接合衬底200分离的半导体膜204的厚度取决于离子被注入的深度。脆化层202被形成的深度可设在某一范围内，例如大于或等于50nm且小于或等于500nm，优选大于或等于50nm且小于或等于200nm。
因可缩短周期时间(cycle time)故希望通过不执行质量分离的离子掺杂法来使离子注入到接合衬底200，但是本发明也可以采用执行质量分离的离子注入法。
当把氢(H2)用于源气体时，可通过激发氢气而产生H+、H2 +和H3 +。可通过控制等离子体激发方法、用于产生等离子体的大气压力、源气体的供应量等来改变从源气体生成的离子种类的比例。在通过离子掺杂法来进行离子注入的情况下，优选相对于H+、H2 +和H3 +的总量在离子束中含有大于或等于50％的H3 +，更理想的是H3 +的比例大于或等于80％。在H3 +的比例大于或等于80％时，离子束中H2 +离子的比例就相对变小，这将导致离子束中所含的氢离子的平均穿透深度更小的变动。因此，离子注入效率提高并且可缩短周期时间。
H3 +的质量大于H+和H2 +。当含有较高比例的H3 +的离子束与含有较高比例的H+和H2 +的离子束相比较时，即使掺杂时的加速电压相同，前者比后者能够将氢注入到接合衬底200的较浅区域。而且，被注入接合衬底200的氢在深度方向上具有陡峭的浓度分布，因此脆化层202本身能形成得更薄。
在使用氢气通过离子掺杂法来进行离子注入的情况下，加速电压设成大于或等于10kV且小于或等于200kV，剂量设成大于或等于1×1016离子/cm2且小于或等于6×1016离子/cm2。虽然要取决于离子束中所包含的离子种类及其比例和绝缘膜201的膜厚，但在此条件下可在接合衬底200的深度大于或等于50nm且小于或等于500的区域形成脆化层202。
例如，在接合衬底200为单晶硅衬底，用100nm厚的热氧化膜来形成绝缘膜201的情况下，可在作为源气体的100％氢气的流率为50sccm，射束电流密度为5μA/cm2，加速电压为50kV，剂量为2.0×1016原子/cm2的条件下从接合衬底200分离厚度大约146nm的半导体膜。注意，即使向接合衬底200添加氢时的条件未变化，当增大绝缘膜201的厚度时就可减小半导体膜的厚度。
氦(He)可备选地被用作离子束的源气体。由于通过激发氦所产生的离子种类几乎都是He+，所以即便通过不执行质量分离的离子掺杂法，也能够主要使He+注入到接合衬底200。因此，可通过离子掺杂法有效地在脆化层202上形成微空洞。在使用氦通过离子掺杂法来进行离子加入的情况下，加速电压可大于或等于10kV且小于或等于200kV，剂量可大于或等于1×1016离子/cm2且小于或等于6×1016离子/cm2。
能够把诸如氯气(Cl2气)或氟气(F2气)之类的卤素气体用于源气体。
在通过离子掺杂法将离子注入到接合衬底200的情况下，存在于离子掺杂装置内的杂质与离子一起注入至处理对象，因此就有可能会在绝缘膜201的表面附近存在诸如S、Ca、Fe和Mo之类的杂质。因此，可以通过蚀刻、研磨等除去绝缘膜201表面附近被认为杂质最多的区域。具体地说，可以除去从绝缘膜201的表面起10nm～100nm、优选大约30nm～70nm深度的区域。可以采用干蚀刻，例如：反应离子蚀刻(RIE)法、感应耦合等离子体(ICP)蚀刻法、电子回旋共振(ECR)蚀刻法、平行平板(电容耦合等离子体(capacitively coupledplasma))蚀刻法、磁控管等离子体蚀刻法、双频等离子体蚀刻法、螺旋形波等离子体蚀刻法等。例如，在通过ICP蚀刻法除去氮氧化硅膜表面附近的区域的情况下，可在作为蚀刻气体的CHF3的流率为7.5sccm、He的流率为100sccm、反应压力为5.5Pa、下部电极的温度为70℃、施加于线圈型电极的RF(13.56MHz)电功率为475W、施加于下部电极(偏置侧)的电功率为300W、蚀刻时间为10秒左右这种条件下，除去从表面到50nm左右深度的区域。
还可取代作为氟基气体的CHF3把诸如Cl2、BCl3、SiCl4或CCl4之类的氯基气体；还有诸如CF4、SF6或NF3之类的其他氟基气体；或者O2适当用作蚀刻气体。此外，还可以在蚀刻气体中添加He以外的惰性气体。例如，作为添加到蚀刻气体的惰性元素，可使用选自Ne、Ar、Kr或Xe的一个或多个元素。在通过湿蚀刻除去氮氧化硅膜表面附近的区域的情况下，还可以将包含氟化氢铵、氟化铵等的氟酸基溶液用作蚀刻剂。可通过CMP(化学机械研磨)、喷液研磨等进行研磨。
在形成脆化层202后，通过蚀刻、研磨等除去绝缘膜201表面附近污染显著的区域，由此能抑制进入在基底衬底203上形成的半导体膜204的杂质量。而且，就有可能在最终完成的半导体器件中，防止杂质造成晶体管可靠性和电特性降低，比如阈值电压变动或漏泄电流增加。
接着，如图8C所示，其间夹着绝缘膜201将接合衬底200和基底衬底203彼此贴合起来。
注意，在接合衬底200和基底衬底203彼此贴合起来之前，最好在接合用表面、亦即在本实施例中形成在接合衬底200上的绝缘膜201和基底衬底203的表面，进行用来提高绝缘膜201和基底衬底203间的接合强度的表面处理。
作为表面处理的例子可列举出：湿处理、干处理以及湿处理和干处理的组合。还可以将不同湿处理和不同干处理组合起来进行。湿处理的例子包括：使用了臭氧水的臭氧处理(臭氧水清洗)、诸如超高声波清洗(megasonic cleaning)之类的超声波清洗、双流体清洗(将纯水或加氢水等功能水和氮等运载气体一起喷射这种方法)、采用盐酸和过氧化氢溶液的清洗等。作为干处理的例子可列举出：惰性气体中性原子束处理、惰性气体离子束处理、紫外线处理、臭氧处理、等离子体处理，偏压施加等离子体处理、自由基处理(radical treatment)等。通过进行上述表面处理，能提高贴合用表面的亲水性和清洁度。从而，能提高接合强度。
贴合就是使基底衬底203和形成在接合衬底200上的绝缘膜201彼此紧密接触，然后对彼此叠合的基底衬底203和接合衬底200的一部分施加大约1N/cm2～500N/cm2、优选11N/cm2～20N/cm2的压力。当施加压力时，基底衬底203和绝缘膜201间的接合从该部分开始，结果造成彼此紧密接触的基底衬底203和绝缘膜201的整个表面间的接合。
通过范德瓦尔斯力或氢键合来进行接合，所以即便在室温下接合也很牢固。注意，由于上述接合可在低温下进行，所以各种各样的衬底可用于基底衬底203。例如，作为基底衬底203可使用诸如铝硅酸盐玻璃衬底、钡硼硅酸盐玻璃衬底或铝硼硅酸盐玻璃衬底之类的用于电子工业的各种玻璃衬底；以及石英衬底、陶瓷衬底、蓝宝石衬底等。或者还可将由硅、砷化镓、磷化铟等形成的半导体衬底用作基底衬底203。进而，备选地还可将包含不锈钢衬底的金属衬底用作基底衬底203。充当基底衬底203的玻璃衬底，优选使用热膨胀系数大于或等于25×10-7/℃且小于或等于50×10-7/℃(优选大于或等于30×10-7/℃且小于或等于40×10-7/℃)，应变点大于或等于580℃且小于或等于680℃(优选大于或等于600℃且小于或等于680℃)的衬底。当玻璃衬底是无碱玻璃衬底时可抑制半导体器件的杂质污染。
作为玻璃衬底可使用为了液晶面板生产而开发的母体玻璃衬底。作为母体玻璃衬底，已知有具有下列尺寸的衬底：第3代(550mm×650mm)、第3.5代(600mm×720mm)、第4代(680mm×880mm或730mm×920mm)、第5代(1100mm×1300mm)、第6代(1500mm×1850mm)、第7代(1870mm×2200mm)和第8代(2200mm×2400mm)等。通过使用诸如母体玻璃衬底之类的大面积衬底作为基底衬底203就能实现SOI衬底的尺寸增大。SOI衬底的面积增大使得能够同时制造许多诸如IC或LSI之类的芯片，从而从一个衬底所制造的芯片数量增加，因此生产率能显著地得以提高。
如果基底衬底203是像EAGLE 2000(Corning公司制造)那样在其上进行加热处理时将皱缩很大的玻璃衬底，则或许会在接合工序后发生贴合上的缺陷。因此，为了避免因皱缩所引起的这种缺陷接合，还可以在接合工序前预先对基底衬底203实施加热处理。
此外，还可以预先在基底衬底203上形成绝缘膜。基底衬底203未必需要在其表面设置绝缘膜。然而在基底衬底203的表面形成绝缘膜可防止碱金属和碱土金属等基底衬底203的杂质进入接合衬底200。此外，在基底衬底203的表面形成绝缘膜的情况下，基底衬底203上的绝缘膜接合至绝缘膜201，因此更加多种多样的衬底能用作基底衬底203。一般而言，用塑料等柔性合成树脂形成的衬底其温度上限倾向于低。然而，只要该衬底能抵抗住后面进行的半导体元件制造工序中的处理温度，就可在基底衬底203上形成绝缘膜的情况下，把这种树脂所形成衬底用作基底衬底203。塑料衬底的例子包括：以聚酯为代表的聚对苯二甲酸乙二醇酯(PET)、聚醚砜(PES)、聚萘二甲酸乙二醇酯(PEN)、聚碳酸酯(PC)、聚醚醚酮(PEEK)、聚砜(PSF)、聚醚酰亚胺(PEI)、聚芳酯(PAR)、聚对苯二甲酸丁二醇酯(PBT)、聚酰亚胺、丙烯腈丁二烯苯乙烯树脂、聚氯乙烯、聚丙烯、多乙酸乙烯酯、丙烯酸树脂等等。在基底衬底203上形成绝缘膜的情况下，优选在以类似于绝缘膜201的方式在该绝缘膜表面进行表面处理以后，再进行基底衬底203和接合衬底200的彼此接合。
在接合衬底200贴合到基底衬底203以后，优选进行加热处理以便提高基底衬底203和绝缘膜201间的接合界面上的接合力(bondingforce)。该处理在脆化层202中不产生裂缝的温度下进行，可在高于或等于200℃且低于或等于400℃的温度范围内进行该处理。通过在这一温度范围内使接合衬底200贴合到基底衬底203，就能够加强基底衬底203和绝缘膜201间的接合力。
若在接合衬底200和基底衬底203彼此贴合时接合面被灰尘等所污染，则被污染部分没有接合。为了避免接合面的污染，优选接合衬底200和基底衬底203在气密室内彼此贴合。在接合衬底200和基底衬底203彼此贴合时，处理室还可以具有减至大约5.0×10-3Pa的压力，还可以清洁接合处理的气氛。
接着，进行加热处理，由此脆化层202中彼此邻接的微空洞结合起来，微空洞的体积增大。结果如图8D所示，作为接合衬底200一部分的半导体膜204沿着脆化层202从接合衬底200分离。由于绝缘膜201和基底衬底203彼此接合，所以从接合衬底200分离的半导体膜204就固定于基底衬底203。优选在不超过基底衬底203的应变点的温度下进行用于从接合衬底200分离半导体膜204的加热处理。
对于此加热处理可使用快速热退火(RTA)装置、电阻加热炉或者微波加热装置。对于RTA装置可使用气体快速热退火(GRTA)装置或者灯快速热退火(LRTA)装置。在使用GRTA装置时，加热温度可设为高于或等于550℃且低于或等于650℃的温度，处理时间可设为大于或等于0.5分钟且小于或等于60分钟。在使用电阻加热装置的情况下，加热温度可设为高于或等于200℃且低于或等于650℃的温度，处理时间可设为大于或等于2小时且小于或等于4小时。
还可以利用诸如微波之类的高频波通过电介质加热(dielectricheating)来进行该加热处理。可通过用高频波发生装置所生成的频率为300MHz～3THz的高频波照射接合衬底200来进行利用电介质加热的加热处理。具体地说，例如用频率为2.45GHz的微波在900W下照射14分钟以使脆化层内彼此邻接的微空洞进行结合，由此接合衬底200可最终沿着脆化层进行分裂。
对使用了具有电阻加热的立式炉的加热处理的具体处理方法进行说明。将贴合了接合衬底200的基底衬底203放置在立式炉的舟皿(boat)上，并将该舟皿送入立式炉的室。为了抑制接合衬底200的氧化，首先将室内排空以形成真空状态。真空度大致为5×10-3Pa。在获得真空状态以后，对室供应氮以使室具有大气压力下的氮气氛。在此期间使加热温度上升到200℃。
在使室具有大气压力下的氮气氛以后，在200℃下加热2小时。然后，在1小时内使温度上升到400℃。在加热温度为400℃的状态稳定后，在1小时内使温度上升到600℃。在加热温度为600℃的状态变得稳定后，在600℃下进行2小时加热处理。然后，在1小时内使温度下降到400℃，并在10分钟～30分钟后从室搬出舟皿。将放置在舟皿上并接合了接合衬底200和半导体膜204的基底衬底203在大气氛围下进行冷却。
通过连续地进行用于强化绝缘膜201和基底衬底203间的接合力的加热处理和用于分裂脆化层202的加热处理，来进行使用上述电阻加热炉的加热处理。在不同装置中进行这两种加热处理的情况下，例如在电阻加热炉中以200℃进行2小时加热处理，然后从炉内搬出彼此贴合起来的基底衬底203和接合衬底200。接着，在处理温度高于或等于600℃且低于或等于700℃下利用RTA装置进行1分钟至数小时加热处理，以使接合衬底200沿着脆化层202分裂。
注意，在某些情况下接合衬底200的周边未接合到基底衬底203。这很可能是因为接合衬底200的周边做成倒角或具有曲率以至于基底衬底203和绝缘膜201彼此未紧密接触，或者是脆化层202在接合衬底200的周边难以分裂。另一原因是在制造接合衬底200中进行的诸如CMP之类的研磨，在接合衬底200的周边不充分以至于其表面在周边比中央更粗糙些。又一原因是在接合衬底200输送时载体等损伤接合衬底200的周边，该损伤使得难以将周边接合到基底衬底203。由于这些原因，使尺寸小于接合衬底200的半导体膜204贴合到基底衬底203。
注意，还可以在使接合衬底200进行分裂前对接合衬底200实施氢化处理。例如在氢气氛中以350℃进行2小时左右氢化。
若多个接合衬底200贴合到基底衬底203，则该多个接合衬底200还可以具有不同的晶面取向。半导体中的多数载流子的迁移率取决于晶面取向。因此，还可以通过适当地选择接合衬底200来形成半导体膜204，该接合衬底200具有适合于将形成的半导体元件的晶面取向。例如，在使用半导体膜204形成N型半导体元件的情况下，形成具有{100}面的半导体膜204就能提高半导体中的多数载流子的迁移率。另一方面，例如在使用半导体膜204形成P型半导体元件的情况下，形成具有{100}面的半导体膜204就能提高半导体中的多数载流子的迁移率。于是，在形成晶体管作为半导体元件的情况下，考虑沟道方向(channel direction)和晶面取向(crystal plane orientation)来决定半导体膜204的接合方向。
接着，还可以通过研磨使半导体膜204的表面平坦。尽管平坦化并非必须，但平坦化可以提高后面形成的半导体膜206、207和栅绝缘膜间的界面特性。具体地说，研磨可以是化学机械研磨(CMP)、喷液研磨等。半导体膜204的厚度通过该平坦化而减薄。该平坦化既可以在蚀刻前的半导体膜204上实施，也可以在通过蚀刻所形成的半导体膜206、207上实施。
还可以在半导体膜204的表面上实施蚀刻而不是研磨以使半导体膜204的表面平坦。该蚀刻可以使用干蚀刻法来进行，例如：反应离子蚀刻(RIE)、感应耦合等离子体(ICP)蚀刻、电子回旋共振(ECR)蚀刻、平行平板(电容耦合类型)蚀刻、磁控管等离子体蚀刻、双频等离子体蚀刻或者螺旋形波等离子体蚀刻。
例如在使用ICP蚀刻时，蚀刻可以在下列条件下进行：作为蚀刻气体的氯的流率为40sccm～100sccm；施加于线圈型电极的功率为100W～200W；施加于下部电极(偏置侧)的功率为40W～100W；反应压力为0.5Pa～1.0Pa。例如，可在下列条件下通过蚀刻将半导体膜204的厚度减少到50nm～60nm左右：作为蚀刻气体的氯的流率为100sccm，反应压力为1.0Pa，下部电极的温度为70℃，施加于线圈型电极的RF(13.56MHz)电功率为150W，施加于下部电极(偏置侧)的电功率为40W，蚀刻时间为25秒～27秒左右。作为蚀刻气体适当使用诸如氯、氯化硼、氯化硅或四氯化碳之类的氯基气体；诸如四氟化碳、氟化硫或氟化氮之类的氟基气体；或者氧。
通过蚀刻不仅可将半导体膜204的厚度减薄至对后面形成的半导体元件来说最佳的厚度，而且还可使半导体膜204的表面平坦。
注意，接合到基底衬底203的半导体膜204因脆化层202的形成和沿着脆化层202的分裂而形成晶体缺陷，从而损害半导体膜204表面的平坦性。因此，在本发明一实施例中，为了减少晶体缺陷并提高平坦性，在除去半导体膜204表面上形成的自然氧化膜等氧化膜的处理后，用激光束照射半导体膜204。
在本发明实施例中，使半导体膜204浸入氟化氢浓度为0.5wt％的DHF中110秒，由此除去氧化膜。
优选用可部分熔化半导体膜204的能量密度来进行激光束照射。这是因为若半导体膜204被全部熔化，则伴随于处在液相的半导体膜204的无序成核因半导体膜204再结晶而生成微晶，并且半导体膜204的结晶性降低。通过部分熔化，在半导体膜204上出现源于未熔化固体部分的晶体成长、即所谓的纵向生长(longitudinal growth)。归因于通过纵向生长的再结晶，使半导体膜204的晶体缺陷减少并使其结晶性恢复。半导体膜204被完全熔化的状态是指，直至半导体膜204与绝缘膜201的界面被熔化而处于液相的状态。另一方面，半导体膜204被部分熔化的状态是指，其上部被熔化而处于液相且其下部处于固相的状态。
作为这种激光束照射，优选用于部分熔化半导体膜204的脉冲激光束照射。例如，在脉冲激光器的情况下，重复频率小于或等于1MHz，脉冲宽度大于或等于10纳秒且小于或等于500纳秒。例如可使用重复频率为10Hz～300Hz，脉冲宽度为25纳秒，波长为308nm的XeCl受激准分子激光器。
作为激光束，优选使用被半导体选择性地吸收的固态激光器的基波或二次谐波。具体地说，例如可使用波长在大于或等于250nm且小于或等于700nm的范围的激光束。可考虑激光束的波长、激光束的趋肤深度(skin depth)、半导体膜204的厚度等来决定激光束的能量。例如，在半导体膜204的厚度大约为120nm并且使用发出波长为308nm的激光束的脉冲激光器的情况下，激光束的能量密度可以设为600mJ/cm2～700mJ/cm2。
作为脉冲激光器可使用：Ar激光器、Kr激光器、受激准分子激光器、CO2激光器、YAG激光器、Y2O3激光器、YVO4激光器、YLF激光器、YAlO3激光器、玻璃激光器、红宝石激光器、翠绿宝石激光器、钛宝石激光器、铜蒸汽激光器或者金蒸汽激光器。
在本实施例中，在半导体膜204的厚度大约为146nm的情况下，能以下列方式进行激光束照射。使用XeCl受激准分子激光器(波长：308nm，脉冲宽度：20纳秒 s，重复频率：30Hz)作为发出激光束的激光器。通过光学系统使激光束的横截面成形为尺寸0.4mm×120mm的线状。用激光扫描速度为0.5mm/s的激光束照射半导体膜204。然后，通过激光束照射，如图8E所示形成其晶体缺陷经过修复的半导体膜205。
注意，优选在诸如稀有气体气氛或氮气氛之类的惰性气氛或者减压气氛中进行激光束照射。在上述气氛的情况下，还可以在其气氛受控制的气密室内进行激光束照射。如果不使用该室，则可通过将诸如氮气之类的惰性气体喷到用激光束照射的表面来实现惰性气氛中的激光束照射。不是在空气气氛而是在惰性气氛或者减压气氛中进行激光束照射，由此就能进一步阻止形成自然氧化膜，并能阻止在激光束照射后所形成的半导体膜205上形成裂缝或者间距条纹(pitch stripe)，能提高半导体膜205的平坦性，并能加宽激光束的可适用能量范围。
优选通过光学系统使激光束横截面形状为线状且具有均匀能量分布。从而，能够以高生产量均匀地进行激光束照射。通过使激光束的射束长度长于基底衬底203的一边，就能够通过一次扫描对贴合到基底衬底203的整个半导体膜204照射激光束。当激光束的射束长度短于基底衬底203一边时，还可以设定射束长度以便能通过多次扫描对贴合到基底衬底203的整个半导体膜204照射激光束。
为了在减压气氛或者诸如稀有气体气氛或氮气氛之类的惰性气氛中进行激光束照射，还可以在其气氛受控制的气密室内进行激光束照射。如果不使用该室，则可通过将诸如氮气之类的惰性气体喷到用激光束照射的表面来实现惰性气氛中的激光束照射。不是在空气气氛而是在惰性气氛或者减压气氛中进行激光束照射，由此就能进一步阻止形成自然氧化膜，并能阻止在激光束照射后所形成的半导体膜205上形成裂缝或者间距条纹，能提高半导体膜205的平坦性，并能加宽激光束的可适用能量范围。
在激光束照射之前通过干蚀刻使半导体膜204的表面平坦的情况下，可能会因干蚀刻而在半导体膜204的表面附近产生晶体缺陷等损伤。然而，上述激光束照射甚至还能修复干蚀刻所造成的损伤。
接着，还可以在激光束照射后蚀刻半导体膜205的表面。如果在激光束照射后蚀刻半导体膜205的表面，就未必需要在激光束照射前蚀刻半导体膜204的表面。此外，如果在激光束照射前蚀刻半导体膜204的表面，就未必需要在激光束照射后蚀刻半导体膜205的表面。或者，还可以在激光束照射后和激光束照射前蚀刻半导体膜205的表面。
蚀刻不仅可使半导体膜205减薄至对后面形成的半导体元件来说最佳的厚度，而且可使半导体膜205的表面平坦。
优选在激光束照射后，对半导体膜205实施温度高于或等于500℃且低于或等于650℃的加热处理。这一加热处理能够消除未通过激光束照射所修补的半导体膜205的缺陷，并能够减少半导体膜205的变形。对于这一加热处理可使用快速热退火(RTA)装置、电阻加热炉或者微波加热装置。对于RTA装置可使用气体快速热退火(GRTA)装置或者灯快速热退火(LRTA)装置。例如，当使用电阻加热炉时，可以在600℃下进行4小时加热处理。
接着，如图9A所示，部分蚀刻半导体膜205以形成岛状半导体膜206、207。当进一步蚀刻半导体膜205时，就能除去不具有足够接合强度的半导体膜205边缘部。尽管在本实施例中通过蚀刻一个半导体膜205来形成半导体膜206、207，但是所形成的半导体膜的数量并不限于两个。
注意，通过使已分离半导体膜204的接合衬底200的表面平坦，就能够从接合衬底200再次分离半导体膜204。
具体地说，通过蚀刻等除去主要残存于接合衬底200边缘部的绝缘膜201。在使用氧化硅、氧氮化硅、氮氧化硅等形成绝缘膜201的情况下，可进行使用氢氟酸的湿蚀刻。
接着，除去因半导体膜204分离而形成在接合衬底200边缘部的凸出部和过度地含有氢的残存脆化层。对于接合衬底200的蚀刻，优选使用湿蚀刻，可使用四甲基氢氧化铵(缩写：TMAH)溶液作为蚀刻剂。
接着，研磨接合衬底200的表面。对于研磨可使用CMP。为了使接合衬底200的表面平滑，希望其表面在厚度上被研磨大约1μm～10μm。因为在研磨后磨料微粒等残留在接合衬底200的表面，所以使用氢氟酸等进行RCA清洗。
通过再使用接合衬底200能削减半导体衬底的材料成本。
为了控制阈值电压，可以在半导体膜206和半导体膜207添加硼、铝或镓等P型杂质元素，或者磷或砷等N型杂质元素。用于控制阈值电压的杂质添加，既可以在构图前的半导体膜上进行，也可以在通过构图所形成的半导体膜206和半导体膜207上进行。或者，用于控制阈值电压的杂质还可以添加至接合衬底。或者，还可以在接合衬底上进行杂质添加以便粗略地控制阈值电压，并且进一步在构图前的半导体膜上或者在通过构图所形成的半导体膜206和半导体膜207上进行杂质添加以便精细地控制阈值电压。
接着，如图9B所示，形成栅绝缘膜208以覆盖半导体膜206和半导体膜207。半导体膜206和半导体膜207的表面通过高密度等离子体处理进行氧化或者氮化，由此能够形成栅绝缘膜208。例如通过使用诸如He、Ar、Kr或Xe之类的惰性气体和氧、氧化氮、氨、氮、氢等的混合气体来进行高密度等离子体处理。在此情况下，通过导入微波来进行等离子体激发，就能够生成具有低电子温度和高密度的等离子体。通过用这种高密度等离子体所生成的氧自由基(有时候包含OH自由基)或氮自由基(有时候包含NH自由基)使半导体膜的表面进行氧化或者氮化，由此以接触半导体膜的方式形成1nm～20nm厚、优选5nm～10nm厚的绝缘膜。这一5nm～10nm厚的绝缘膜被用于栅绝缘膜208。例如，用Ar将一氧化二氮(N2O)稀释1～3倍(流率)并在10Pa～30Pa的压力下施加3kW～5kW的微波(2.45GHz)电功率以氧化或氮化半导体膜206和半导体膜207的表面。通过这一处理，形成厚度为1nm～10nm(优选2nm～6nm)的绝缘膜。此外，导入一氧化二氮(N2O)和硅烷(SiH4)并在10～30Pa的压力下施加3～5kW的微波(2.45GHz)电功率以通过气相生长法形成氧氮化硅膜，这将成为栅绝缘膜。通过固相反应和基于气相沉积法的反应的组合，就能够形成界面态密度(interface state density)低和耐受电压优秀的栅绝缘膜。
因通过高密度等离子体处理的半导体膜的氧化或氮化是固相反应，故能够使栅绝缘膜208与每个半导体膜206和半导体膜207间的界面态密度大幅减低。此外，因通过高密度等离子体处理直接氧化或者氮化半导体膜206和半导体膜207，故可抑制所形成的绝缘膜的厚度变动。此外，在半导体膜具有结晶性的情况下，通过高密度等离子体处理以固相反应使半导体膜的表面氧化，以便抑制仅在晶粒边界(crystal grain boundary)的快速氧化，因此能形成具有均匀性和低界面态密度的栅绝缘膜。通过高密度等离子体处理所形成的绝缘膜被包含在部分或者整个栅绝缘膜中的晶体管，可以减少特性变动。
或者，还可以通过热氧化半导体膜206和半导体膜207来形成栅绝缘膜208。还可以通过等离子体CVD法、溅射法等以含有氧化硅，氮氧化硅、氧氮化硅、氮化硅、二氧化铪、氧化铝或氧化钽的单层或者多层层叠膜方式来形成栅绝缘膜208。
然后，如图9C所示，在栅绝缘膜208上形成导电膜以后，将该导电膜加工(构图)成预定形状，由此在半导体膜206和半导体膜207上形成电极209。还可以使用CVD法、溅射法等来形成导电膜。作为导电膜还可以使用钽(Ta)、钨(W)、钛(Ti)、钼(Mo)、铝(Al)、铜(Cu)、铬(Cr)、铌(Nb)等。此外，还可以使用含上述金属作为主成分的合金或者含上述金属的化合物。或者，还可以从掺杂诸如磷之类的杂质元素的多晶硅等半导体来形成导电膜，该杂质元素给予半导体膜导电性。
在形成两层导电膜的情况下，第一层可用氮化钽或钽形成，第二层可用钨形成。此外，可列举出下列组合：氮化钨和钨、氮化钼和钼、铝和钽、铝和钛等。因钨和氮化钽具有高耐热性，故可在形成两层导电膜后的工序中进行用于热活化(thermal activation)的加热处理。或者，作为两层导电膜的组合还可使用：被掺杂给予N型导电性的杂质的硅和硅化镍；被掺杂给予N型导电性的杂质的硅和硅化钨等等。
另外，虽然在本实施例中用单层导电膜来形成电极209，但是本实施例并不限于这一结构。还可以用被层叠的多个导电膜来形成电极209。在使用层叠三个导电膜的三层结构的情况下，优选钼膜、铝膜和钼膜的层叠结构。
注意，还可以不使用掩模而通过微滴排放法(droplet dischargemethod)有选择地形成电极209。
注意，微滴排放法是一种通过吐出或喷出含有预定成分的微滴来形成预定图案的方法，其范畴中包括喷墨法。
此外，在形成导电膜以后，可通过使用感应耦合等离子体(ICP)蚀刻法并适当控制蚀刻条件(例如，施加于线圈型电极层的电功率量，施加于衬底侧电极层的电功率量或者衬底侧的电极温度)将电极209蚀刻成所希望的渐窄形状(taper)。另外，还可以通过掩模的形状来控制渐窄形状的角度等。注意，作为蚀刻气体可适当使用诸如氯、氯化硼、氯化硅或四氯化碳之类的氯基气体；诸如四氟化碳、氟化硫或氟化氮之类的氟基气体；或者氧。
接下来，如图9D所示，通过使用电极209作为掩模，将给予一个导电型的杂质元素添加至半导体膜206和半导体膜207。在本实施例中，给予N型导电性的杂质元素(例如磷或砷)添加至半导体膜206，给予P型导电性的杂质元素(例如硼)添加至半导体膜207。注意，在P型杂质元素添加至半导体膜207时，被添加N型杂质元素的半导体膜206用掩模等进行覆盖，以便有选择地添加P型杂质元素。反之，在N型杂质元素添加至半导体膜206时，被添加P型杂质元素的半导体膜207用掩模等进行覆盖，以便有选择地添加N型杂质元素。备选地，在给予P型和N型中某一导电性的杂质元素添加至半导体膜206和半导体膜207以后，给予另一导电性的杂质元素以高于先前所添加的杂质元素的浓度有选择地添加至半导体膜206和半导体膜207其中之一。通过添加杂质就能够在半导体膜206形成杂质区210，并在半导体膜207形成杂质区211。
接着，如图10A所示，在电极209的侧面形成侧壁212。例如，侧壁212能够以这种方式形成，就是新形成绝缘膜以覆盖栅绝缘膜208和电极209，并通过主要在垂直方向上进行蚀刻的各向异性蚀刻部分蚀刻该绝缘膜。通过各向异性蚀刻部分蚀刻新形成的绝缘膜，由此在电极209的侧面形成侧壁212。注意，还可以通过上述各向异性蚀刻部分蚀刻栅绝缘膜208。用于形成侧壁212的绝缘膜可通过LPCVD法、等离子体CVD法、溅射法等，以硅膜、氧化硅膜、氧氮化硅膜、氮氧化硅膜；或者包含有机树脂等有机材料的膜的单层或叠层方式而形成。在本实施例中，通过等离子体CVD法形成100nm厚的氧化硅膜。作为蚀刻气体可使用CHF3和氦的混合气体。注意，用来形成侧壁212的工序并不限于上述工序。
接着，如图10B所示，利用电极209和侧壁212作为掩模，将给予一个导电型的杂质元素添加至半导体膜206和半导体膜207。注意，给予与先前工序中所添加的杂质元素相同导电型的杂质元素，以高于先前工序的浓度添加至半导体膜206和半导体膜207。注意，在P型杂质元素添加至半导体膜207时，被添加N型杂质元素的半导体膜206用掩模等进行覆盖，以便有选择地添加P型杂质元素。反之，在N型杂质元素添加至半导体膜206时，被添加P型杂质元素的半导体膜207用掩模等进行覆盖，以便有选择地添加N型杂质元素。
通过添加杂质元素，在半导体膜206上形成一对高浓度杂质区213、一对低浓度杂质区214和沟道形成区215。此外，通过添加杂质元素，在半导体膜207上形成一对高浓度杂质区216、一对低浓度杂质区217和沟道形成区218。高浓度杂质区213和高浓度杂质区216充当源极/漏极区，低浓度杂质区214和低浓度杂质区217充当LDD(轻掺杂漏极)区。注意，未必需要设置LDD区，还可以仅形成充当源极/漏极区的杂质区。或者，还可以在源极区侧或漏极区侧形成LDD区。
注意，形成在半导体膜207上的侧壁212和形成在半导体膜206上的侧壁212既可以在载流子移动方向具有相同的宽度，也可以在载流子移动方向上具有不同的宽度。优选是P沟道晶体管中所含的半导体膜207上的侧壁212宽度大于N沟道晶体管中所含的半导体膜206上的侧壁212的宽度。这是因为用来在P沟道晶体管形成源极区和漏极区所添加的硼易于扩散，并且易于引起短通道效应。当使P沟道晶体管中每个侧壁212的宽度大于N沟道晶体管中每个侧壁212时，可对源极区和漏极区以高浓度添加硼，从而可降低源极区和漏极区的电阻。
接着，为了进一步降低源极区和漏极区的电阻，可在半导体膜206和半导体膜207形成硅化物以便形成硅化物层。以这种方式形成硅化物，就是使金属与半导体膜相接触，并通过加热处理、GRTA法、LRTA法等使半导体膜中的硅与金属进行反应。还可以用硅化钴或硅化镍来形成硅化物层。在每个半导体膜206和半导体膜207的厚度较小时，还可以直至半导体膜206和半导体膜207的底部进行硅化物形成。作为用于硅化物形成的金属材料可使用：钛(Ti)、镍(Ni)、钨(W)、钼(Mo)、钴(Co)、锆(Zr)、铪(Hf)、钽(Ta)、钒(V)、钕(Nd)、铬(Cr)、铂(Pt)、钯(Pd)等。或者，还可以通过激光束照射、使用灯的光照射等来形成硅化物。
通过上述工序形成N沟道晶体管220和P沟道晶体管221。
在图10B所示的工序完成后，在晶体管220和晶体管221上制造包含氧化物半导体的晶体管。
首先如图11A所示，形成绝缘膜230以覆盖晶体管220和晶体管221。通过设置绝缘膜230就能防止在进行加热处理时电极209表面的氧化。具体而言，优选使用氮化硅、氧氮化硅、氮氧化硅、氮化铝、氧化铝、氧化硅等来形成绝缘膜230。在本实施例中，使用厚度大约为50nm的氧氮化硅膜作为绝缘膜230。
接着，如图11B所示，在绝缘膜230上形成绝缘膜231和绝缘膜232以覆盖晶体管220和晶体管221。使用能耐受住在后面制造工序中加热处理温度的材料来形成绝缘膜231和绝缘膜232。具体地说，绝缘膜231和绝缘膜232例如可使用氧化硅、氮化硅、氮氧化硅、氧氮化硅、氮化铝、氧氮化铝等无机绝缘膜。
注意，虽然在本实施方式中，在绝缘膜230上层叠绝缘膜231和绝缘膜232，但是形成在绝缘膜230上的绝缘膜还可以是单层绝缘膜或者层叠三层以上的绝缘层。
还可以通过CMP法等使绝缘膜232的表面平坦。
接着，如图11C所示，在绝缘膜232上形成导电膜，然后通过蚀刻除去多余部分以便形成布线233和栅电极234。此时，进行蚀刻以使得至少栅电极234的端部形成为渐窄形状。
可使用诸如钼、钛、铬、钽、钨、钕或钪之类的金属材料；含有任意这些金属材料作为其主成分的合金材料；或者含有任意这些金属的氮化物，以单层结构或者叠层结构来形成该导电膜。注意，只要能够耐受住后面进行的加热处理的温度，亦可使用铝或铜作为上述金属材料。
例如，作为两层结构的导电膜，优选下列结构：在铝层上层叠钼层的两层结构，在铜层上层叠钼层的两层结构，在铜层上层叠氮化钛层或氮化钽层的两层结构，以及氮化钛层和钼层的两层结构。作为三层结构，优选下列结构：在中间层包含铝、铝和硅合金、铝和钛合金或者铝和钕合金，并且上、下层为钨、氮化钨、氮化钛和钛中任意的叠层结构。
此时，透光氧化物导电膜被用于部分电极和布线以提高开口率(aperture ratio)。例如，氧化物导电膜可使用氧化铟、氧化铟和氧化锡的合金、氧化铟和氧化锌的合金、氧化锌、氧化锌铝、氧氮化锌铝，氧化锌镓等。
每个布线233和栅电极234的厚度为10nm～400nm，优选100nm～200nm。在本实施方式中，在使用钨靶通过溅射法形成厚度100nm的栅电极用导电膜以后，通过蚀刻将导电膜加工(构图)成所希望的形状，以便形成布线233和栅电极234。
然后，如图11D所示，在布线233和栅电极234上形成栅绝缘膜240。使用包括氧化硅膜、氮化硅膜、氧氮化硅膜、氮氧化硅膜、二氧化铪膜、氧化铝膜或者氧化钽膜的单层膜或叠层膜，通过等离子体CVD、溅射等形成栅绝缘膜240。优选栅绝缘膜240包含尽可能少的诸如水分、氢或氧之类的杂质。栅绝缘膜240还可以具有如下结构：其中使用高阻挡性材料而形成的绝缘膜和使用含氮比例较低的氧化硅膜、氧氮化硅膜等而形成的绝缘膜层叠。在此情况下，使用氧化硅膜、氧氮化硅膜等而形成的绝缘膜，形成在具有阻挡性的绝缘膜和氧化物半导体膜之间。作为具有阻挡性的绝缘膜，可列举出：例如氮化硅膜、氮氧化硅膜、氮化铝膜、氮氧化铝膜等。通过使用具有阻挡性的绝缘膜，可防止水分和氢等气氛中的杂质或者碱金属和重金属等衬底中所含的杂质，进入氧化物半导体膜、栅绝缘膜240或者氧化物半导体膜与其他绝缘膜之间的界面及其附近。另外，当与氧化物半导体膜相接触而形成氧化硅膜或氧氮化硅膜等含氮比例较低的绝缘膜时，能防止使用高阻挡性材料而形成的绝缘膜直接与氧化物半导体膜相接触。
在本实施例中，绝缘膜240的结构是用溅射法所形成的厚度100nm的氧化硅膜被层叠在用溅射法所形成的厚度50nm的氮化硅膜上。
接着，在栅绝缘膜240上形成氧化物半导体膜并通过蚀刻等加工成所希望的形状，以便与栅电极234相重叠地形成岛状氧化物半导体膜241。使用氧化物半导体靶通过溅射法形成氧化物半导体膜。此外，可在稀有气体(例如氩)气氛、氧气氛或者含有稀有气体(例如氩)和氧的气氛中，通过溅射法形成氧化物半导体膜。
注意，在通过溅射法形成氧化物半导体膜之前，最好通过导入氩气并发生等离子体的逆溅射(reverse sputtering)来除去附着于栅绝缘膜240表面的灰尘及污染。逆溅射，是指不对靶侧施加电压而在氩气氛下对衬底侧使用RF电源施加电压并使氩离子与衬底相碰撞，这样改造衬底的表面。注意，还可以取代氩气氛而使用氮气氛、氦气氛等。或者，还可以使用被添加氧、一氧化二氮等的氩气氛。或者，还可以使用被添加氯、四氟化碳等的氩气氛。
上述具有半导体特性的氧化物材料还可以被用于形成沟道形成区用的氧化物半导体膜。
该氧化物半导体膜的厚度设为10nm～300nm，优选20nm～100nm。在本实施方式中，使用含有In、Ga和Zn(摩尔比率为In2O3∶Ga2O3∶ZnO＝1∶1∶1或In2O3∶Ga2O3∶ZnO＝1∶1∶2)的形成氧化物半导体用的靶在下列条件下进行沉积：衬底和靶间的距离为100mm，压力为0.6Pa，直流(DC)电源为0.5kW，氧气氛(氧的流率为100％)。注意，因为可减少灰尘并且可使膜厚均匀，所以优选使用脉冲直流(DC)电源。在本实施方式中，作为氧化物半导体膜，使用In-Ga-Zn-O-基氧化物半导体靶通过溅射装置来形成厚度为30nm的In-Ga-Zn-O基非单晶膜。
注意，当在等离子体处理后不暴露于空气地形成氧化物半导体膜，就能防止灰尘或水分附着于栅绝缘膜240和氧化物半导体膜之间的界面。此外，因为可减少灰尘并且厚度分布均匀，所以优选使用脉冲直流(DC)电源。
优选是氧化物半导体靶的相对密度大于或等于80％，更优选是大于或等于95％，进一步优选是大于或等于99.9％。因能减少使用高相对密度的靶所形成的氧化物半导体膜的杂质浓度，故能获得具有高电特性或高可靠性的薄膜晶体管。
另外，还有可设置多个不同材料的靶的多源溅射装置。利用多源溅射装置就能够在同一室形成不同材料的膜并使其层叠，或者在同一室通过同时放电而形成多种材料的膜。
另外，还有在室内部具备磁铁系统并用于磁控溅射的溅射装置；不使用辉光放电而是用利用微波所发生的等离子体的ECR溅射用的溅射装置。
此外，作为利用溅射的沉积法，还有在沉积过程中靶物质和溅射气体成分彼此化学反应以形成其化合物薄膜的反应溅射法(reactivesputtering method)；在沉积过程中还对衬底施加电压的偏压溅射(biassputtering)。
另外，在利用溅射法的沉积过程中，还可以通过光或加热器将衬底加热到高于或等于100℃且低于或等于700℃的温度。通过在沉积过程中加热就能够在沉积的同时修复因溅射所造成的损伤。
优选在形成氧化物半导体膜之前进行预热处理，以便除去残存于溅射装置内壁上、靶表面上或靶材料内的水分或氢，作为预热处理可列举出如下方法：在减压下将沉积室内部加热到200℃～600℃；一边加热沉积室内部一边反复进行氮或惰性气体的导入与排出等等。在预热处理后使衬底或溅射装置冷却，然后不暴露于空气地形成氧化物半导体膜。在此情况下，作为靶用冷却液优选使用油脂等而不是水。尽管不加热而反复进行氮的导入与排出也能获得一定的效果，但优选在加热沉积室内部的同时进行该处理。
优选在氧化物半导体膜形成前、形成中或形成后，使用低温泵除去残存在溅射装置中的水分等。
可使用例如采用磷酸、乙酸和硝酸的混合溶液的湿蚀刻来形成岛状氧化物半导体膜241。形成岛状氧化物半导体膜241以便与栅电极234相重叠。在氧化物半导体膜蚀刻中，可使用柠檬酸或草酸等有机酸作为蚀刻剂。在本实施方式中，通过使用ITO07N(关东化学社制造)的湿蚀刻除去多余部分，以便形成岛状氧化物半导体膜241。注意，这里所进行的蚀刻还可以是干蚀刻而不是湿蚀刻。
作为用于干蚀刻的蚀刻气体，优选使用含氯气体(氯基气体例如，氯气(Cl2)、氯化硼(BCl3)、氯化硅(SiCl4)或四氯化碳(CCl4)等)。
或者，还可以使用含氟气体(氟基气体例如，四氟化碳(CF4)、氟化硫(SF6)、三氟化氮(NF3)或三氟甲烷(CHF3)等)；溴化氢(HBr)；氧(O2)以及任意在这些气体中添加了诸如氦(He)或氩(Ar)之类的稀有气体的气体等等。
作为干蚀刻法，可使用平行平板RIE(反应离子蚀刻)法或ICP(感应耦合等离子体)蚀刻法。适当调整蚀刻条件(施加于线圈型电极的电功率量，施加于衬底侧电极的电功率量，衬底侧的电极温度等)，以便将膜蚀刻成所希望的形状。
湿蚀刻后的蚀刻剂与被蚀刻的材料一起通过清洗而除去。还可以提纯包含蚀刻剂和被蚀刻掉的材料的废液并再利用该材料。当从蚀刻后的废液回收氧化物半导体膜中所含的铟等材料进行再利用时，就能有效地利用资源并降低成本。
为了通过蚀刻获得所希望的形状，可根据材料适当调整蚀刻条件(例如蚀刻剂、蚀刻时间和温度等)。
接着，在减压气氛、诸如氮气氛或稀有气体气氛之类的惰性气体气氛、氧气气氛或者超干空气气氛中(在使用腔振荡激光光谱技术(CRDS)系统的露点湿度计来测量的情况下，空气中的水分含量小于或等于20ppm(露点转化，-55℃)，优选小于或等于1ppm，更优选小于或等于10ppb)，对氧化物半导体膜241进行加热处理。通过对氧化物半导体膜241进行加热处理，如图12A所示形成氢和水等杂质的量得以减少的氧化物半导体膜242。具体而言，在惰性气体气氛(氮、氦、氖、氩等)中通过快速热退火(RTA)处理以高于或等于300℃且低于或等于750℃的温度(或者小于或等于玻璃衬底的应变点的温度)进行大约1分钟至10分钟加热处理，优选以650℃进行大约3分钟至6分钟加热处理。利用RTA法就能在短时间内进行脱水或脱氢，因此即便在高于玻璃衬底的应变点的温度下也能进行处理。注意，加热处理的时机并不限于岛状氧化物半导体膜241形成后，还可以对蚀刻前的氧化物半导体膜进行加热处理。另外，还可以在岛状氧化物半导体膜241形成后进行多次加热处理。
在本实施例中，在衬底温度达到600℃的状态下在氮气氛中进行6分钟加热处理。此外，该加热处理可采用：使用电炉的加热法；诸如使用被加热气体的气体快速热退火(GRTA)法或使用灯光的灯快速热退火(LRTA)之类的快速加热法等。例如，在使用电炉进行加热处理的情况下，升温特性最好设成高于或等于0.1℃/min且低于或等于20℃/min，降温特性最好设成高于或等于0.1℃/min且低于或等于15℃/min。
注意，在加热处理中优选氮或者诸如氦、氖或氩之类的稀有气体中不含有水分、氢等。被导入加热处理装置的氮或者诸如氦、氖或氩之类的稀有气体的纯度优选设成高于或等于6N(99.9999％)，优选是高于或等于7N(99.99999％)(即，杂质浓度低于或等于1ppm，优选是低于或等于0.1ppm)。
接着，部分蚀刻绝缘膜230、绝缘膜231、绝缘膜232和栅绝缘膜240，以便形成到达晶体管220中包含的高浓度杂质区213的接触孔、到达晶体管221中包含的高浓度杂质区216的接触孔和到达布线233的接触孔。然后，通过溅射法或真空气相沉积法在氧化物半导体膜242上形成用于源电极和漏电极的导电膜。然后，通过蚀刻等来构图导电膜，以便如图12B所示形成作为源电极和漏电极起作用的导电膜245～249。
具体而言，导电膜245和导电膜246连接至晶体管220中包含的一对高浓度杂质区213。另外，导电膜246也连接至布线233。导电膜247和导电膜248连接至晶体管221中包含的一对高浓度杂质区216。另外，除导电膜249之外，导电膜248也连接至氧化物半导体膜242。
作为导电膜245～249，例如可使用下列材料：选自铝、铬、钽、钛、锰、镁、钼、钨、锆、铍和钇的元素；包含一个或多个这些元素作为成分的合金等。注意，在导电膜形成后进行加热处理的情况下，导电膜优选具有足以耐受住加热处理的耐热性。因为铝单体具有耐热性低且易于腐蚀等问题，所以在导电膜形成后进行加热处理的情况下，与铝组合起来使用低电阻导电材料形成导电膜。作为与铝进行组合的低电阻导电材料，优选使用下列材料：选自钛、钽、钨、钼、铬、钕或钪的元素；包含一个或多个这些元素作为成分的合金；包含任意这些元素作为成分的氮化物等。
每个导电膜245～249的厚度为10nm～400nm，优选100nm～200nm。在本实施方式中，通过蚀刻将钛膜、氮化钛膜、铝膜和钛膜按此顺序层叠所获得的用于源电极和漏电极的导电膜加工(构图)成所希望的形状，这样形成导电膜245～249。
用于形成导电膜245～249的蚀刻既可以是湿蚀刻也可以是干蚀刻。在通过干蚀刻形成导电膜245～249的情况下，优选使用含有氯(Cl2)、氯化硼(BCl3)等的气体。在蚀刻工序中，氧化物半导体膜241的露出区域被部分蚀刻，由此形成岛状氧化物半导体膜250。因此，导电膜248和导电膜249之间的氧化物半导体膜250区域的厚度减少。
如图12C所示，在导电膜245～249形成后，形成绝缘膜251以便覆盖导电膜245～249和氧化物半导体膜250。绝缘膜251优选包含尽可能少的诸如水分、氢或氧之类的杂质，还可以使用单层绝缘膜或者多个绝缘膜层叠而形成。该绝缘膜251优选使用具有高阻挡性的材料。作为具有高阻挡性的绝缘膜，例如可使用氮化硅膜、氮氧化硅膜、氮化铝膜、氮氧化铝膜等。在使用多个绝缘膜层叠的情况下，氧化硅膜、氧氮化硅膜等含氮比例较低的绝缘膜，比起具有高阻挡性的绝缘膜设置在更接近氧化物半导体膜250一侧。形成具有阻挡性的绝缘膜以便与导电膜245～249和氧化物半导体膜250相重叠并且含氮比例较低的绝缘膜位于其中间。通过使用具有阻挡性的绝缘膜，就能防止水分和氢等杂质进入氧化物半导体膜250、栅绝缘膜240以及氧化物半导体膜250与其他绝缘膜间的界面及其附近。另外，当与氧化物半导体膜250相接触而形成氧化硅膜或氧氮化硅膜等含氮比例较低的绝缘膜时，就能防止使用高阻挡性材料而形成的绝缘膜直接与氧化物半导体膜250相接触。
在本实施例中，绝缘膜251的结构是用溅射法形成的厚度100nm的氮化硅膜被层叠在用溅射法形成的厚度200nm的氧化硅膜上。沉积中的衬底温度可以高于或等于室温且低于或等于300℃。在本实施方式中为100℃。
当与绝缘膜251中所含的氧化硅相接触地设置导电膜248和导电膜249间的氧化物半导体膜250的露出区域时，与绝缘膜251相接触的氧化物半导体膜250区域的电阻将会提高，所以可获得包含高电阻的沟道形成区的氧化物半导体膜250。
接着，还可以在形成绝缘膜251后进行加热处理。在空气气氛或惰性气体气氛(氮、氦、氖、氩等)中进行加热处理。该加热处理优选在高于或等于200℃且低于或等于400℃的温度下进行，例如在高于或等于250℃且低于或等于350℃的温度下。例如，在氮气氛中以250℃进行1小时加热处理。或者，还可以类似于对氧化物半导体膜241进行的加热处理，在高温下进行短时间RTA处理。通过该加热处理，氧化物半导体膜250以与绝缘膜251中所含的氧化硅相接触的状态进行加热，因此，氧化物半导体膜250的电阻进一步提高。从而，能够改善晶体管的电特性并且减少其电特性变动。加热处理的定时并无特别限定，只要是在绝缘膜251形成后进行即可。当加热处理还充当其他工序中的加热处理，例如树脂膜形成中的加热处理或者用于降低透明导电膜电阻的加热处理时，就可防止工序数增加。
通过以上工序，就可制造包含氧化物半导体膜250作为有源层的晶体管260。
接着，还可以采取在绝缘膜251上形成导电膜，然后对该导电膜进行构图这种方式，在与氧化物半导体膜250相重叠的部分形成背栅电极(back gate electrode)。可使用与栅电极234和导电膜245～249相同的材料和相同的结构来形成背栅电极。
背栅电极的厚度设为10nm～400nm，优选100nm～200nm。例如，还可以采取如下方式形成背栅电极，即形成钛膜、铝膜和钛膜层叠起来的导电膜，通过光刻法形成抗蚀剂掩模，并通过蚀刻除去多余部分以便将该导电膜加工(构图)成所希望的形状。
在形成背栅电极的情况下，优选形成绝缘膜以覆盖该背栅电极。最好使用具有高阻挡性的材料来形成绝缘膜，该材料能防止气氛中的水分、氢、氧等影响到晶体管260特性。例如，高阻挡性的绝缘膜可通过等离子体CVD法、溅射法等形成为具有单层结构或者包括氮化硅膜、氮氧化硅膜、氮化铝膜、氮氧化铝膜等的叠层结构。为了获得阻挡性效果，例如该绝缘膜优选形成为厚度15nm～400nm。
注意，尽管可以形成背栅电极以覆盖整个氧化物半导体膜250，但是背栅电极未必需要形成为覆盖整个氧化物半导体膜250，只要至少与氧化物半导体膜250中所包含的沟道形成区的一部分重叠即可。
此外，背栅电极既可以是电绝缘而处于浮置状态，还可以处于该背栅电极供应有电位的状态。在后者情况下，还可以在背栅电极上供应与栅电极234相同的电位，或者还可以供应接地电位等固定电位。通过控制供给至背栅电极的电位的电平，就能够控制晶体管260的阈值电压。
注意，还可以采取如下方式形成连接至导电膜245～249的任一个的布线，即在通过部分蚀刻绝缘膜251形成到达导电膜245～249的任一个的接触孔以后，在绝缘膜251上形成导电膜，然后对该导电膜进行构图。
注意，在本实施方式中，在包含硅的晶体管形成后层叠包含氧化物半导体膜的晶体管，然而本发明实施例并不限于这一结构。包含硅的晶体管和包含氧化物半导体膜的晶体管还可以形成在一个绝缘表面上，或者在包含氧化物半导体膜的晶体管形成后层叠包含硅的晶体管。注意，在包含氧化物半导体膜的晶体管形成后层叠包含硅的晶体管的情况下，作为硅使用微晶硅或多晶硅。
本实施例能与任意上述实施例组合起来实施。
[实施例3]
在本实施例中，说明结构不同于实施例2晶体管的包含氧化物半导体膜的晶体管。
类似于实施例2，图13A所示的半导体器件包括各自包含晶体硅的N沟道晶体管220和P沟道晶体管221。另外，图13A中在N沟道晶体管220和P沟道晶体管221上形成具有沟道保护结构并且包含氧化物半导体膜的底部栅极晶体管。
晶体管310包括：设置在绝缘膜232上的栅电极311；设置在栅电极311上的栅绝缘膜312；在栅绝缘膜312上与栅电极311相重叠的氧化物半导体膜313；与栅电极311相重叠地设置在岛状氧化物半导体膜313上的沟道保护膜314；以及设置在氧化物半导体膜313上的导电膜315和导电膜316。晶体管310还可以包括设置在氧化物半导体膜313上的绝缘膜317作为其构成部件(component)。
沟道保护膜314能防止随后充当沟道形成区的氧化物半导体膜313的部分，在后续工序中被破坏(例如因等离子体或蚀刻中的蚀刻剂造成的厚度减少)。从而，能提高晶体管的可靠性。
含有氧的无机材料(氧化硅、氮氧化硅、氧氮化硅、氧化铝、氧氮化铝等)可用于沟道保护膜314。可通过等离子体CVD法或热CVD法等气相沉积法，或者溅射法形成沟道保护膜314。在沟道保护膜314沉积后通过蚀刻来加工其形状。这里，通过溅射法形成氧化硅膜并使用光刻所形成的掩模通过蚀刻进行加工，如此形成沟道保护膜314。
当与岛状氧化物半导体膜313相接触，通过溅射法、PCVD法等形成作为含氧绝缘膜的沟道保护膜314时，至少与沟道保护膜314相接触的岛状氧化物半导体膜313的区域电阻被提高而成为高电阻氧化物半导体区。通过形成沟道保护膜314，氧化物半导体膜313可包括设置于氧化物半导体膜313和沟道保护膜314间的界面附近的高电阻氧化物半导体区。
注意，晶体管310还可以在绝缘膜317上进一步包括背栅电极。形成背栅电极以便与氧化物半导体膜313中的沟道形成区相重叠。背栅电极既可以是电绝缘而处于浮置状态，还可以处于该背栅电极供应有电位的状态。在后者情况下，还可以在背栅电极上供应与栅电极311相同的电位，或者还可以供应接地电位等固定电位。通过控制供给至背栅电极的电位的电平，就能够控制晶体管310的阈值电压。
类似于实施例2，图13B所示的半导体器件包括各自包含晶体硅的N沟道晶体管220和P沟道晶体管221。另外，图13B中，在N沟道晶体管220和P沟道晶体管221上形成包含氧化物半导体膜的底部接触晶体管320。
晶体管320包括：设置在绝缘膜232上的栅电极321；设置在栅电极321上的栅绝缘膜322；设置在栅绝缘膜322上的导电膜323和导电膜324；以及与栅电极321相重叠的氧化物半导体膜325。另外，晶体管320还可以包括设置在氧化物半导体膜325上的绝缘膜326作为其构成部件。
另外，在底部接触晶体管320的情况下，导电膜323和导电膜324的厚度优选小于实施例2所述的底部栅极晶体管，以防止后面形成的氧化物半导体膜325的断开(disconnection)。具体地说，每个导电膜323和导电膜324的厚度为10nm～200nm，优选50nm～75nm。
注意，晶体管320还可以在绝缘膜326上进一步包括背栅电极。形成背栅电极以便与氧化物半导体膜325中的沟道形成区相重叠。背栅电极既可以是电绝缘而处于浮置状态，还可以处于该背栅电极供应有电位的状态。在后者情况下，还可以在背栅电极上提供与栅电极321相同的电位，或者还可以供应接地电位等固定电位。通过控制供给至背栅电极的电位的电平，就能够控制晶体管320的阈值电压。
类似于实施例2，图13C所示的半导体器件包括各自包含晶体硅的N沟道晶体管220和P沟道晶体管221。另外，图13C中，在N沟道晶体管220和P沟道晶体管221上设置包含氧化物半导体膜的顶部栅极晶体管330。
晶体管330包括：设置在绝缘膜232上的导电膜331和导电膜332；设置在导电膜331和导电膜332上的氧化物半导体膜333；设置在氧化物半导体膜333上的栅绝缘膜334；以及在栅绝缘膜334上与氧化物半导体膜333相重叠的栅电极335。另外，晶体管330还可以包括设置在栅电极335上的绝缘膜336作为其构成部件。
在顶部栅极晶体管330的情况下，导电膜331和导电膜332的厚度最好小于实施例2所述的底部栅极晶体管，以防止后面形成的氧化物半导体膜333断开。具体地说，每个导电膜331和导电膜332的厚度为10nm～200nm，优选50nm～75nm。
另外，在图13C所示的半导体器件中，还可以在绝缘膜336和栅绝缘膜334上形成作为源电极或漏电极起作用的、到达栅电极335的接触孔和到达导电膜338的接触孔，然后形成连接至栅电极335和导电膜338的布线337。
本实施例能与任意上述实施例组合起来实施。
[实施例4]
在本实施例中，说明本发明一实施例所涉及的半导体显示器件，即被称为电子纸或数字纸的半导体显示器件的结构。
可通过电压施加控制灰度并且具有存储性能的显示元件被用于电子纸。具体地说，作为用于电子纸的显示元件可使用：诸如非水电泳显示元件之类的显示元件；使用PDLC(聚合物分散液晶)方法即在两电极间的高分子材料中分散液晶微滴的显示元件；在两电极间包含手性向列型液晶或胆甾相液晶的显示元件；在两电极间包含带电微粒并且采用粒子移动方法即通过使用电场使带电微粒在微粒中移动的显示元件等等。此外，非水电泳显示元件还可以是：分散有带电微粒的分散液被夹入两电极间的显示元件；分散有带电微粒的分散液被包含在中间插入绝缘膜的两电极上的显示元件；具有不同带电且不同颜色的半球的扭转球被分散在两电极间的溶剂中的显示元件；两电极间包含在溶液中分散有多个带电微粒的微囊(microcapsule)的显示元件等等。
图14A表示电子纸的像素部700、信号线驱动器电路701和扫描线驱动器电路702的顶视图。
像素部700包括多个像素703。此外，多个信号线707从信号线驱动器电路701引入像素部700。多个扫描线708从信号线驱动器电路702引入像素部700。
像素703包括晶体管704、显示元件705和存储电容器706。晶体管704的栅电极连接至一个扫描线708。此外，晶体管704的源电极和漏电极中之一连接至一个信号线707，晶体管704的源电极和漏电极中另一个连接至显示元件705的像素电极。
注意，在图14A中，存储电容器706并联连接至显示元件705，以便保持施加于显示元件705的像素电极和对电极(counter electrode)间的电压，然而，在显示元件705的存储性能充分高足以维持显示的情况下，未必需要设置存储电容器706。
注意，虽然在本实施方式中，在图14A说明了在每个像素设置一个充当开关元件的晶体管的有源矩阵像素部结构。但根据本发明一个实施例的电子纸并不限于这一结构。还可以在每个像素设置多个晶体管。此外，除了晶体管还可以设置电容器、电阻器、线圈等元件。
使用具有微囊的电泳系统的电子纸作为例子，在图14B中表示设置于每个像素703中的显示元件705的截面图和用于信号线驱动器电路701或扫描线驱动器电路702等驱动器电路的半导体器件的截面图。
在像素中，显示元件705包括：像素电极710、对电极711、通过像素电极710和对电极711来施加电压的微囊712。充当晶体管704的源电极和漏电极的一个导电膜713连接至像素电极710。
在晶体管704中，氧化物半导体膜被用作有源层。因此，栅电极和源电极间的电压大约为0状态下的截止电流、亦即晶体管704的漏泄电流远小于包含具有结晶性硅的晶体管。
在微囊712内，氧化钛等带正电荷的白色颜料和炭黑等带负电荷的黑色颜料与油等分散介质一起密封。依照施加于像素电极710的视频信号的电压在像素电极和对电极间施加电压，黑色颜料和白色颜料被分别拖曳到正电极侧和负电极侧。因此就能够显示灰度。
此外，图14B中，微囊712通过透光树脂714被固定在像素电极710和对电极711之间。然而，本发明并不限于这一结构。还可以在微囊712、像素电极710和对电极711所形成的空间内填充惰性气体或空气等气体。注意，在此情况下，优选微囊712通过粘合剂等固定到像素电极710和对电极711中的双方或某一方。
注意，显示元件705中包含的微囊712的数量未必如图14B那样为多个。还可以是一个显示元件705包含多个微囊712或者多个显示元件705包含一个微囊712。例如，两个显示元件705共有一个微囊712，正电压和负电压分别施加至一个显示元件705中所含的像素电极710和另一显示元件705中所含的像素电极710。在此情况下，在微囊712内与被施加正电压的像素电极710相重叠的区域中，黑色颜料被拖曳到像素电极710侧，且白色颜料被拖曳到对电极711侧。另一方面，在微囊712内与被施加负电压的像素电极710相重叠的区域中，白色颜料被拖曳到像素电极710侧，且黑色颜料被拖曳到对电极711侧。
另外，在驱动器电路中，设置包含氧化物半导体膜作为有源层的晶体管720和包含硅作为有源层的晶体管721。可使用晶体管720作为用来控制向包括晶体管721的电路供应电源电压的开关元件，。
在非动作期间，当通过开关元件停止向电路供应电源电压时，就可减少该电路中所消耗的动态待机功率。另外，由于在晶体管720中氧化物半导体膜被用作有源层，所以栅电极和源电极间的电压大约为0状态下的截止电流、亦即晶体管720的漏泄电流就远小于包含具有结晶性的硅的晶体管721。因此，当晶体管720用作开关元件时，能够减少开关元件中产生的取决于漏泄电流等的静态待机功率。从而，当停止向非动作电路供应电源电压时，非动作电路中所消耗的静态待机功率和动态待机功率双方均得以减少，所以就能够获得可减少整个电路功耗的半导体器件。
特别是，与液晶显示器件或发光器件等其他半导体显示器件相比，电子纸包括具有高存储性能的显示元件，因此，当进行显示时，信号线驱动器电路701或扫描线驱动器电路702等驱动器电路的动作可被停止的期间就倾向于较长。因此，与其他半导体显示器件相比，通过应用本发明实施例就能够更加有效地减少待机功率。
另外，包含具有结晶性的硅的晶体管721比起包含氧化物半导体的晶体管720，具有高迁移率和高导通电流。因此，通过使用晶体管721来形成电路就能够实现包含该电路的集成电路的高集成化及其高速驱动。
接着，以上述电泳系统的电子纸为例来说明电子纸的具体驱动方法。
电子纸的动作可分别描述为下列期间：初始化期间、写入期间和保持期间。
在切换显示图像前，首先在初始化期间将像素部的每个像素的灰度电平暂时设成相等以便初始化显示元件。显示元件的初始化可防止残留图像(residual image)残存。具体地说，在电泳系统中，通过显示元件705中所含的微囊712来调整被显示的灰度电平，以使得每个像素的显示为白或黑。
在本实施例中，说明在用于显示黑的初始化视频信号被输入像素以后，用于显示白的初始化视频信号被输入像素时的初始化操作。例如，在对对电极711侧进行图像显示的电泳系统的电子纸时，对显示元件705施加电压以使得微囊712内的黑色颜料移动至对电极711侧，且微囊712内的白色颜料移动至像素电极710侧。接着，对显示元件705施加电压以使得微囊712内的白色颜料移动至对电极711侧，且微囊712内的黑色颜料移动至像素电极710侧。
此外，当初始化视频信号输入像素仅一次时，根据初始化期间前显示的灰度电平，微囊712内的白色颜料和黑色颜料尚未完全地结束移动，从而就有可能即便在初始化期间结束后也发生像素的所显示灰度电平间的差异。因此，优选相对于公共电压Vcom将负电压-Vp多次施加于像素电极710以显示黑，并相对于公共电压Vcom将正电压Vp多次施加于像素电极710以显示白。
注意，当在初始化期间前显示的灰度电平根据每个像素的显示元件而不同时，用于输入初始化视频信号的必要最小次数也变动。从而，用于输入初始化视频信号的次数还可以依照初始化期间前显示的灰度电平在像素间改变。在此情况下，优选将公共电压Vcom输入至无需输入初始化视频信号的像素。
注意，为了使初始化视频信号的电压Vp或电压-Vp多次施加于像素电极710，多次进行下列操作序列：在选择信号的脉冲施加于扫描线的期间对该扫描线的像素输入初始化视频信号。初始化视频信号的电压Vp或电压-Vp多次施加于像素电极710，由此完成微囊712内白色颜料和黑色颜料的移动，以防止像素间发生灰度电平差。因而，可进行像素部像素的初始化。
注意，在初始化期间每个像素中，在显示白后显示黑以及在显示黑后显示白两种情况均可接受。或者，在初始化期间各像素中，在显示白后显示黑，然后进一步显示白这种情况也可接受。
此外，开始初始化期间的定时对于像素部内的全部像素无需相同。例如，开始初始化期间的定时还可以对于每个像素或属于同一线的每个像素等有所不同。
接着，在写入期间，具有图像数据的视频信号输入至像素。
在整个像素部显示图像的情况下，在一帧期间，电压脉冲移位的选择信号按顺序输入至所有扫描线。然后，在选择信号中出现脉冲的一行期间，具有图像数据的视频信号输入至所有信号线。
微囊712内的白色颜料和黑色颜料依照施加于像素电极710的视频信号的电压，移动至像素电极710侧和对电极711侧，以便显示元件705显示灰度。
注意，在写入期间也优选如初始化期间那样，视频信号的电压多次施加于像素电极710。从而，多次进行下列操作序列：在选择信号的脉冲施加于扫描线的期间对该扫描线的像素输入视频信号。
接着，在保持期间，在公共电压Vcom通过信号线输入至所有像素后，选择信号不输入至扫描线或者视频信号不输入至信号线。从而，除非在像素电极710和公共电极711间施加正电压或负电压，显示元件705中所含的微囊712内的白色颜料和黑色颜料的位置得以维持，所以显示元件705上显示的灰度电平得以保持。因此，在写入期间写入的图像即便在保持期间亦得以维持。
注意，比起用于液晶显示器件的液晶元件或者用于发光器件的有机发光元件等发光元件，用于电子纸的显示元件其灰度改变所需要的电压倾向于更高。因此，用作开关元件的像素晶体管704其源电极和漏电极间的电位差在写入期间变大。结果，截止电流增高并且像素电极710的电位改变，所以易于产生显示扰动(disturbance)。然而，如上文所述，在本发明实施例中，氧化物半导体膜被用作晶体管704的有源层。因此，栅电极和源电极间的电压大约为0状态下的截止电流、亦即晶体管704的漏泄电流就远小于包含具有结晶性硅的晶体管。因此，在写入期间，即使当晶体管704的源电极和漏电极间的电位差变大时，亦能抑制截止电流并可防止发生起因于像素电极710的电位改变的显示扰动。
在本实施例中，列举出电子纸作为本发明实施例的半导体器件的例子。本发明实施例的半导体显示器件在其范畴中包括下列器件：液晶显示器件；对每个像素设置以有机发光元件(OLED)为代表的发光元件的发光器件；数字微镜器件(DMD)；等离子显示板(PDP)；场发射显示器(FED)以及包括包含半导体元件的驱动电路的其他半导体显示器件。
例如，在像屏幕保护程序那样，虽然向半导体显示器件供应电源电压但暂时停止图像显示的情况下，就能减少所消耗的待机功率。
本实施例能与任意上述实施例组合起来实施。
[实施例5]
在本实施例中，说明本发明实施例所涉及的液晶显示器件的结构。
图15示出表示本发明实施例的液晶显示器件结构的立体图的例子。图15所示的液晶显示器件包括：在一对衬底间形成液晶元件的液晶面板1601；第一漫射板1602；棱镜片1603；第二漫射板1604；光导板1605；反射板1606；光源1607和电路基板1608。
液晶面板1601、第一漫射板1602、棱镜片1603、第二漫射板1604、光导板1605和反射板1606按此顺序层叠起来。光源1607设置在光导板1605的端部。在光导板1605内部经过漫射的来自光源1607光，通过第一漫射板1602、棱镜片1603和第二漫射板1604均匀地照射液晶面板1601。
尽管在本实施方式中使用第一漫射板1602和第二漫射板1604，但是漫射板的数量并不限于此。漫射板的数量即可以为一个也可以为三个或更多。只要在光导板1605和液晶面板1601之间设置漫射板即可接受。因此，漫射板既可以仅设置在较棱镜片1603更靠近液晶面板1601一侧，也可以仅设置在较棱镜片1603更靠近光导板1605一侧。
此外，棱镜片1603的横截面并不限于图15所示的锯齿状。棱镜片1603还可以具有能将来自光导板1605的光集中于液晶面板1601一侧的形状。
电路基板1608设置有产生被输入至液晶面板1601的各种信号的电路和处理这些信号的电路等。在图15中，电路基板1608和液晶面板1601通过柔性印刷电路(FPC)1609彼此连接起来。注意，该电路还可以使用玻璃上芯片(COG)法连接至液晶面板1601，或者该电路的一部分也可以使用薄膜上芯片(COF)法连接至FPC 1609。
图15表示的例子是电路基板1608设置有控制光源1607驱动的控制电路，并且该控制电路和光源1607经由FPC 1610彼此连接起来。注意，上述控制电路还可以形成在液晶面板1601上。在此情况下，液晶面板1601和光源1607通过FPC等彼此连接起来。
注意，尽管图15表示在液晶面板1601的边缘设置光源1607的边光式光源，但也可以使用在液晶面板1601正下方设置光源1607的直接式光源。按照本发明实施例的液晶显示器件既可以是透射式液晶显示器件，也可以是半透射式液晶显示器件或者反射式液晶显示器件。
液晶显示器件可包括：TN(twisted nematic：扭转向列型)液晶；VA(vertical alignment：垂直取向)液晶；OCB(optically compensatedbirefringence：光学双折射补偿)液晶；IPS(in-plane switching：平面开关)液晶或者MVA(multi-domain vertical alignment：多域垂直取向)液晶。
或者，还可以使用无需取向膜的展示蓝相的液晶。蓝相是液晶相之一，它在胆甾相液晶升温时临到胆甾相(cholesteric phase)转变至各向同性相之前产生。由于蓝相仅在狭窄的温度范围内产生，故添加手性试剂或紫外线固化树脂以改善温度范围。优选包括显示蓝相的液晶和手性试剂(chiralagent)或紫外线固化树脂的液晶组成物，因为该液晶组成物具有10μsec～100μsec的较小响应时间和光学各向同性，这就使得无需取向处理，并且具有较小的视角依赖性。
本实施例能与任意上述实施例组合起来实施。
[实施例1]
通过使用本发明实施例所涉及的半导体器件，就能够提供可防止功耗增大并具有高功能的电子设备。尤其是，在无法容易地经常供应电力的便携式电子设备的情况下，通过追加本发明实施例所涉及的半导体器件作为其构成部件使连续使用时间变得更长，这是优点。
按照本发明一实施例的半导体器件可用于：显示装置、膝上电脑、或者具备记录介质的图像再生装置(其典型是诸如数字多功能盘(DVD)之类的再生记录介质的内容并具有显示再生图像用的显示器这种装置)。除上述以外，作为能使用本发明一实施例的半导体器件的电子设备，还可列举出：移动电话、便携式游戏机、便携式信息终端、电子书阅读器、摄像机、数码相机、护目镜型显示器(头盔式显示器)、导航系统、音频再现设备(例如车载音频系统和数字音频播放器)、复印机、传真机、打印机、多功能打印机、自动柜员机(ATM)、自动贩卖机等等。在图16A至16F中表示这些电子设备的具体例子。
图16A表示电子书阅读器，其包括：壳体7001、显示部7002等。本发明一实施例所涉及的半导体显示器件可用于显示部7002。通过在显示部7002中包括本发明一实施例所涉及的半导体显示器件，就能够提供低功耗和高功能的电子书阅读器。另外，本发明实施例所涉及的半导体器件能够用于控制电子书阅读器驱动的集成电路。通过将本发明实施例所涉及的半导体器件用于控制电子书阅读器驱动的集成电路，就能够提供低功耗和高功能的电子书阅读器。此外，通过使用柔性衬底，半导体器件或半导体显示器件就可具有柔性，从而能够提供有柔性、轻量且有用的电子书阅读器。
图16B表示显示装置，其包括：壳体7011、显示部7012、支撑基座7013等。本发明实施例所涉及的半导体显示器件可用于显示部7012。通过将依照本发明实施例的半导体显示器件用于显示部7012，就能够提供低功耗和高功能的显示装置。本发明实施例所涉及的半导体器件能够用于控制显示装置驱动的集成电路。通过将本发明实施例所涉及的半导体器件用于控制显示装置驱动的集成电路，就能够提供低功耗和高功能的显示装置。注意，显示装置在其范畴中包括用于显示信息的所有显示装置，比如用于个人计算机、用于接收电视广播和用于显示广告的显示装置等。
图16C表示显示装置，其包括：壳体7021、显示部7022等。本发明实施例所涉及的半导体显示器件可用于显示部7022。通过在显示部7022中包括本发明实施例所涉及的半导体显示器件，就能够提供低功耗和高功能的显示装置。本发明实施例所涉及的半导体器件能够用于控制显示装置驱动的集成电路。通过将本发明实施例所涉及的半导体器件用于控制显示装置驱动的集成电路，就能够提供低功耗和高功能的显示装置。此外，通过使用柔性衬底，半导体器件或半导体显示器件就可具有柔性，就能够提供有柔性、轻量且有用的显示装置。从而，如图16C所示，该显示装置能够固定于布片等进行使用，该半导体显示器件的应用范围显著扩宽。
图16D表示便携式游戏机，其包括：壳体7031、壳体7032、显示部7033、显示部7034、麦克风7035、扬声器7036、操作键7037、指示笔7038等。本发明实施例所涉及的半导体显示器件能够用于显示部7033和显示部7034。通过在显示部7033和显示部7034中包括本发明实施例所涉及的半导体显示器件，就能够提供低功耗和高功能的便携式游戏机。本发明实施例所涉及的半导体器件能够用于控制便携式游戏机驱动的集成电路。通过将本发明实施例所涉及的半导体器件用于控制便携式游戏机驱动的集成电路，就能够提供低功耗和高功能的便携式游戏机。注意，图16D中所示的便携式游戏机具有两个显示部7033和7034。然而，便携式游戏机中所包括的显示部的数量并不限于此。
图16E表示移动电话，其包括壳体7041、显示部7042、音频输入部7043、音频输出部7044、操作键7045、受光部7046等。通过将受光部7046中所接受的光转换成电信号，就能够装入外部图像。本发明实施例所涉及的半导体器件能够用于显示部7042。通过在显示部7042中包括本发明实施例所涉及的半导体显示器件，就能够提供低功耗和高功能的移动电话。本发明实施例所涉及的半导体器件能够用于控制移动电话驱动的集成电路。通过将本发明实施例所涉及的半导体器件用于控制移动电话驱动的集成电路，就能够提供低功耗和高功能的移动电话。
图16F是包括壳体7051、显示部7052、操作键7053等的便携式信息终端。在图16F所示的便携式信息终端，还可以在壳体7051中包含调制解调器。本发明实施例所涉及的半导体显示器件能够用于显示部7052。通过将本发明实施例所涉及的半导体显示器件用于显示部7052，就能够提供低功耗和高功能的便携式信息终端。另外，本发明实施例所涉及的半导体器件能够用于控制便携式信息终端驱动的集成电路。通过将本发明实施例所涉及的半导体器件用于控制便携式信息终端驱动的集成电路，就能够提供低功耗和高功能的便携式信息终端。
本实施例能与任意上述实施例组合起来实施。
本申请基于2009年10月30日向日本专利局提交的序号为No.2009-250665的日本专利申请，这里通过引用来将其全部内容接合于此。
Claims (8)
1.一种半导体器件，包括：
电路，包含第一晶体管；以及
第二晶体管，配置成控制电源电压向所述电路的供应，
其中，所述第一晶体管的沟道形成区包含具有结晶性的硅，并且
所述第二晶体管的沟道形成区包含氧化物半导体。
2.如权利要求1所述的半导体器件，其中，
所述具有结晶性的硅是微晶硅、多晶硅或单晶硅。
3.如权利要求1所述的半导体器件，其中，
所述氧化物半导体包含铟、镓和锌。
4.如权利要求1所述的半导体器件，其中，
所述第一晶体管的所述沟道形成区形成于第一半导体膜中，
所述第二晶体管的所述沟道形成区形成于第二半导体膜中，并且
所述第一半导体膜和所述第二半导体膜形成于不同的绝缘表面上。
5.一种半导体器件，包括：
电路，包含第一晶体管；
第二晶体管，配置成控制电源电压向所述电路的供应；以及
控制电路，包含第三晶体管，并且配置成控制时钟信号向所述电路的供应，
其中，所述第一晶体管的沟道形成区包含具有结晶性的硅，并且
所述第二晶体管的沟道形成区和所述第三晶体管的沟道形成区的每个包含氧化物半导体。
6.如权利要求5所述的半导体器件，其中，
所述具有结晶性的硅是微晶硅、多晶硅或单晶硅。
7.如权利要求5所述的半导体器件，其中，
所述氧化物半导体包含铟、镓和锌。
8.如权利要求5所述的半导体器件，其中，
所述第一晶体管的所述沟道形成区形成于第一半导体膜中，
所述第二晶体管的所述沟道形成区形成于第二半导体膜中，并且
所述第一半导体膜和所述第二半导体膜形成于不同的绝缘表面上。
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