JPH08264798A - 半導体装置および半導体装置作製方法 - Google Patents
半導体装置および半導体装置作製方法Info
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- JPH08264798A JPH08264798A JP7090157A JP9015795A JPH08264798A JP H08264798 A JPH08264798 A JP H08264798A JP 7090157 A JP7090157 A JP 7090157A JP 9015795 A JP9015795 A JP 9015795A JP H08264798 A JPH08264798 A JP H08264798A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 40
- 238000000034 method Methods 0.000 title claims description 37
- 239000010409 thin film Substances 0.000 claims abstract description 66
- 239000002019 doping agent Substances 0.000 claims abstract description 38
- 229910021419 crystalline silicon Inorganic materials 0.000 claims abstract description 14
- 239000010408 film Substances 0.000 claims description 76
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 29
- 229910052710 silicon Inorganic materials 0.000 claims description 29
- 239000010703 silicon Substances 0.000 claims description 29
- 239000000758 substrate Substances 0.000 claims description 28
- 239000011159 matrix material Substances 0.000 claims description 26
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 14
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 14
- 238000004519 manufacturing process Methods 0.000 claims description 9
- 238000000059 patterning Methods 0.000 claims description 4
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 claims description 3
- 229910052796 boron Inorganic materials 0.000 claims description 3
- 230000015572 biosynthetic process Effects 0.000 claims 3
- 230000001678 irradiating effect Effects 0.000 claims 3
- 238000010586 diagram Methods 0.000 description 12
- 238000009826 distribution Methods 0.000 description 11
- 230000003287 optical effect Effects 0.000 description 11
- 239000000463 material Substances 0.000 description 9
- 230000001133 acceleration Effects 0.000 description 6
- 230000008569 process Effects 0.000 description 6
- 238000005224 laser annealing Methods 0.000 description 5
- 150000002500 ions Chemical class 0.000 description 4
- 239000013078 crystal Substances 0.000 description 3
- 230000007547 defect Effects 0.000 description 3
- 238000000605 extraction Methods 0.000 description 3
- 239000004973 liquid crystal related substance Substances 0.000 description 3
- 230000002093 peripheral effect Effects 0.000 description 3
- 229910021417 amorphous silicon Inorganic materials 0.000 description 2
- 238000000137 annealing Methods 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- 230000008439 repair process Effects 0.000 description 2
- 241000283986 Lepus Species 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 238000002474 experimental method Methods 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 239000013081 microcrystal Substances 0.000 description 1
- 230000010355 oscillation Effects 0.000 description 1
- 238000002161 passivation Methods 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
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- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/1333—Constructional arrangements; Manufacturing methods
- G02F1/1345—Conductors connecting electrodes to cell terminals
- G02F1/13454—Drivers integrated on the active matrix substrate
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- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Thin Film Transistor (AREA)
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Abstract
(57)【要約】
【目的】 アクティブマトリクス液晶表示装置の周辺駆
動回路の、消費電力を低減し、また画素スイッチング用
薄膜トランジスタの、配線による信号の遅延を防ぐ構成
を提供する。またそのための、異なるしきい電圧
（Ｖth）を有する薄膜トランジスタを、同一基板上に形
成する方法を提供する。 【構成】ＣＭＯＳ回路を構成する各ＴＦＴのソース電極
に、しきい値の高いＴＦＴを挿入する。また画素ＴＦＴ
において、ゲイト線駆動回路から遠い薄膜トランジスタ
ほど、しきい電圧が小さくなるようする。また、ＴＦＴ
チャネル領域の表面に、後の工程で剥離可能な制御膜を
付け、その上からドーピングを行う。
動回路の、消費電力を低減し、また画素スイッチング用
薄膜トランジスタの、配線による信号の遅延を防ぐ構成
を提供する。またそのための、異なるしきい電圧
（Ｖth）を有する薄膜トランジスタを、同一基板上に形
成する方法を提供する。 【構成】ＣＭＯＳ回路を構成する各ＴＦＴのソース電極
に、しきい値の高いＴＦＴを挿入する。また画素ＴＦＴ
において、ゲイト線駆動回路から遠い薄膜トランジスタ
ほど、しきい電圧が小さくなるようする。また、ＴＦＴ
チャネル領域の表面に、後の工程で剥離可能な制御膜を
付け、その上からドーピングを行う。
Description
【０００１】
【産業上の利用分野】本発明は、結晶性シリコンで構成
される薄膜半導体集積回路の、消費電力の低減に関す
る。本発明は、結晶性シリコンで構成されるアクティブ
マトリクス表示装置の駆動回路の、消費電力の低減に関
する。本発明は、半導体材料に対するイオンドーピング
技術、およびそれを用いた半導体や半導体装置の作製方
法に関する。また、本発明は、薄膜トランジスタ（以下
ＴＦＴ（Thin Film Transistor）と記す）のＯＦＦ時の
リーク電流を低減することに関する。
される薄膜半導体集積回路の、消費電力の低減に関す
る。本発明は、結晶性シリコンで構成されるアクティブ
マトリクス表示装置の駆動回路の、消費電力の低減に関
する。本発明は、半導体材料に対するイオンドーピング
技術、およびそれを用いた半導体や半導体装置の作製方
法に関する。また、本発明は、薄膜トランジスタ（以下
ＴＦＴ（Thin Film Transistor）と記す）のＯＦＦ時の
リーク電流を低減することに関する。
【０００２】
【従来の技術】近年、液晶を用いたアクティブマトリク
ス表示装置の研究が盛んである。アクティブマトリクス
表示装置は、各画素毎にスイッチング素子を設け、画像
信号線より供給される信号を、前記スイッチング素子に
よって画素に供給する装置である。従来、スイッチング
素子としてはアモルファスシリコン半導体を用いた薄膜
トランジスタ（ＴＦＴ）が使用されていたが、近年動作
速度が大きい結晶性（結晶成分を含んでいる）シリコン
半導体を用いたＴＦＴが開発されている。
ス表示装置の研究が盛んである。アクティブマトリクス
表示装置は、各画素毎にスイッチング素子を設け、画像
信号線より供給される信号を、前記スイッチング素子に
よって画素に供給する装置である。従来、スイッチング
素子としてはアモルファスシリコン半導体を用いた薄膜
トランジスタ（ＴＦＴ）が使用されていたが、近年動作
速度が大きい結晶性（結晶成分を含んでいる）シリコン
半導体を用いたＴＦＴが開発されている。
【０００３】しかしながら、結晶性シリコンを用いたＴ
ＦＴでは、アモルファスシリコン半導体を用いたＴＦＴ
と比較して、ゲイト電極に逆バイアス電圧を印加した際
のリーク電流（ＯＦＦ電流）が大きくなってしまう。こ
の原因は、結晶粒界の存在に起因すると考えられてお
り、これによって結晶性シリコンを用いてアクティブマ
トリクス表示装置を構成する回路の特性および消費電力
を大きくしてしまうため、最大の問題となっている。Ｎ
チャネル型ＴＦＴの場合、ＶGS（ＴＦＴのソース・ゲイ
ト間電圧）を負にバイアスした時のリーク電流は、半導
体薄膜の表面に誘起されるＰ型層と、ソース領域および
ドレイン領域のＮ型層との間に形成される、ＰＮ接合を
流れる電流により規定される。そして、半導体薄膜中
（特に粒界）には多くのトラップが存在するため、この
ＰＮ接合は不完全であり、接合リーク電流が流れやす
い。ゲイト電極を負にバイアスするほどリーク電流が増
加するのは、半導体薄膜の表面に形成されるＰ型層のキ
ャリア濃度が増加してＰＮ接合のエネルギー障壁の幅が
狭くなるため、電界の集中が起こり接合リーク電流が増
加することによるものである。
ＦＴでは、アモルファスシリコン半導体を用いたＴＦＴ
と比較して、ゲイト電極に逆バイアス電圧を印加した際
のリーク電流（ＯＦＦ電流）が大きくなってしまう。こ
の原因は、結晶粒界の存在に起因すると考えられてお
り、これによって結晶性シリコンを用いてアクティブマ
トリクス表示装置を構成する回路の特性および消費電力
を大きくしてしまうため、最大の問題となっている。Ｎ
チャネル型ＴＦＴの場合、ＶGS（ＴＦＴのソース・ゲイ
ト間電圧）を負にバイアスした時のリーク電流は、半導
体薄膜の表面に誘起されるＰ型層と、ソース領域および
ドレイン領域のＮ型層との間に形成される、ＰＮ接合を
流れる電流により規定される。そして、半導体薄膜中
（特に粒界）には多くのトラップが存在するため、この
ＰＮ接合は不完全であり、接合リーク電流が流れやす
い。ゲイト電極を負にバイアスするほどリーク電流が増
加するのは、半導体薄膜の表面に形成されるＰ型層のキ
ャリア濃度が増加してＰＮ接合のエネルギー障壁の幅が
狭くなるため、電界の集中が起こり接合リーク電流が増
加することによるものである。
【０００４】このようにして生ずるリーク電流は、ソー
ス／ドレイン電圧に大きく依存し、ＴＦＴのソース／ド
レイン間に印加される電圧が大きくなるに従い、リーク
電流が飛躍的に増大することが知られている。例えば、
ソース／ドレイン間に５Ｖの電圧を加えた場合と１０Ｖ
の電圧を加えた場合とでは、後者のリーク電流は前者の
２倍ではなく、１０倍以上になる場合がある。また、こ
のような非線型性はゲイト電圧にも依存する。一般にゲ
イト電極の逆バイアスの値が大きい場合（Ｎチャネル型
では、大きなマイナス電圧）には、両者の差が著しくな
る。
ス／ドレイン電圧に大きく依存し、ＴＦＴのソース／ド
レイン間に印加される電圧が大きくなるに従い、リーク
電流が飛躍的に増大することが知られている。例えば、
ソース／ドレイン間に５Ｖの電圧を加えた場合と１０Ｖ
の電圧を加えた場合とでは、後者のリーク電流は前者の
２倍ではなく、１０倍以上になる場合がある。また、こ
のような非線型性はゲイト電圧にも依存する。一般にゲ
イト電極の逆バイアスの値が大きい場合（Ｎチャネル型
では、大きなマイナス電圧）には、両者の差が著しくな
る。
【０００５】
【発明が解決しようとする課題】アクティブマトリクス
表示装置を有する製品の代表的なものとして、ノートパ
ソコンや携帯用情報端末等が挙げられる。ところが、こ
れらにおいては、現状ではアクティブマトリクス表示装
置が、全体の消費電力の大半を占めてしまっており、バ
ッテリによる長時間駆動の要求からアクティブマトリク
ス表示装置の低消費電力化が望まれている。しかしなが
ら、アクティブマトリクス表示装置の周辺駆動回路をＣ
ＭＯＳ（Complementary Metal-oxide Semiconductor ）
のＴＦＴで構成した場合においても、Ｐチャネル型ＴＦ
Ｔが、ＯＦＦ状態にもかかわらず、かなり大きなリーク
電流が流れてしまい、そのため、回路全体としての消費
電力が増大してしまった。
表示装置を有する製品の代表的なものとして、ノートパ
ソコンや携帯用情報端末等が挙げられる。ところが、こ
れらにおいては、現状ではアクティブマトリクス表示装
置が、全体の消費電力の大半を占めてしまっており、バ
ッテリによる長時間駆動の要求からアクティブマトリク
ス表示装置の低消費電力化が望まれている。しかしなが
ら、アクティブマトリクス表示装置の周辺駆動回路をＣ
ＭＯＳ（Complementary Metal-oxide Semiconductor ）
のＴＦＴで構成した場合においても、Ｐチャネル型ＴＦ
Ｔが、ＯＦＦ状態にもかかわらず、かなり大きなリーク
電流が流れてしまい、そのため、回路全体としての消費
電力が増大してしまった。
【０００６】また、アクティブマトリクス表示装置を高
精細かつ大画面にする場合には、画面のゲイト線長が長
くなり、選択した画素ＴＦＴがＯＮ状態になるまでの時
間遅延が問題となっている。ゲイト線の配線抵抗をＲ
wire、配線容量をＣwireとすると近似的に次式で表せ
る。 Ｒwire＝ρ・Ｌ／（Ｗ・Ｔ） ρ ： 配線材料の抵抗率 Ｃwire＝εOX・Ｗ・Ｌ／Ｈ Ｌ ： 配線長 Ｗ ： 配線幅 Ｔ ： 配線膜厚 εOX： フィールド酸化膜の誘電率 ここで、配線による信号の遅延時間ｔwireは、時定数Ｒ
Ｃとなり、次式で表される。 ｔwire＝Ｒwire・Ｃwire＝ρ・εOX・Ｌ2 ／（Ｔ・Ｈ） この式より、配線による信号の遅延時間は配線長の２乗
に比例していることがわかる。従来は、配線による信号
の遅延を防ぐため、現状ではゲイト線駆動回路をアクテ
ィブマトリクス表示装置の両側に備えつけて、ゲイト配
線の配線長を短くすることで対応しているが、充分では
なかった。
精細かつ大画面にする場合には、画面のゲイト線長が長
くなり、選択した画素ＴＦＴがＯＮ状態になるまでの時
間遅延が問題となっている。ゲイト線の配線抵抗をＲ
wire、配線容量をＣwireとすると近似的に次式で表せ
る。 Ｒwire＝ρ・Ｌ／（Ｗ・Ｔ） ρ ： 配線材料の抵抗率 Ｃwire＝εOX・Ｗ・Ｌ／Ｈ Ｌ ： 配線長 Ｗ ： 配線幅 Ｔ ： 配線膜厚 εOX： フィールド酸化膜の誘電率 ここで、配線による信号の遅延時間ｔwireは、時定数Ｒ
Ｃとなり、次式で表される。 ｔwire＝Ｒwire・Ｃwire＝ρ・εOX・Ｌ2 ／（Ｔ・Ｈ） この式より、配線による信号の遅延時間は配線長の２乗
に比例していることがわかる。従来は、配線による信号
の遅延を防ぐため、現状ではゲイト線駆動回路をアクテ
ィブマトリクス表示装置の両側に備えつけて、ゲイト配
線の配線長を短くすることで対応しているが、充分では
なかった。
【０００７】
【発明が解決しようとする課題】以上のことを鑑み、本
発明は、結晶性シリコンで構成される薄膜半導体集積回
路、特にアクティブマトリクス液晶表示装置の周辺駆動
回路の、消費電力を低減する構成を提供することを目的
とする。また、本発明は、アクティブマトリクス液晶表
示装置の画素スイッチング用薄膜トランジスタの、配線
による信号の遅延を防ぐ構成を提供することを目的とす
る。また、本発明は、異なるしきい電圧（Ｖth）を有す
る薄膜トランジスタを、同一基板上に形成する方法を提
供することを目的とする。
発明は、結晶性シリコンで構成される薄膜半導体集積回
路、特にアクティブマトリクス液晶表示装置の周辺駆動
回路の、消費電力を低減する構成を提供することを目的
とする。また、本発明は、アクティブマトリクス液晶表
示装置の画素スイッチング用薄膜トランジスタの、配線
による信号の遅延を防ぐ構成を提供することを目的とす
る。また、本発明は、異なるしきい電圧（Ｖth）を有す
る薄膜トランジスタを、同一基板上に形成する方法を提
供することを目的とする。
【０００８】
【課題を解決するための手段】結晶性シリコンで構成さ
れる薄膜半導体集積回路としての、ＣＭＯＳ回路のリー
ク電流を減少させるには、前述のようにソース／ドレイ
ンの電圧を減少させればよい。そのために、本発明は、
ＣＭＯＳ回路を構成する、Ｐチャネル型ＴＦＴのソース
電極にＰチャネル型ＴＦＴを、Ｎチャネル型ＴＦＴのソ
ース電極にＮチャネル型ＴＦＴに挿入する。そして、Ｃ
ＭＯＳ回路のしきい電圧より、挿入したＰチャネル型Ｔ
ＦＴとＮチャネル型ＴＦＴのしきい電圧を高くすること
で、該当するＣＭＯＳ回路を使用しない時には、挿入し
たＰチャネル型ＴＦＴとＮチャネル型ＴＦＴをＯＦＦ状
態にして、ＣＭＯＳ回路を電源から切り離すことが可能
になる。また、しきい電圧がＣＭＯＳ回路の方が低いた
め、ＣＭＯＳ回路のリーク電流は減少し、薄膜トランジ
スタにより構成される集積回路の消費電力を低減するこ
とができる。
れる薄膜半導体集積回路としての、ＣＭＯＳ回路のリー
ク電流を減少させるには、前述のようにソース／ドレイ
ンの電圧を減少させればよい。そのために、本発明は、
ＣＭＯＳ回路を構成する、Ｐチャネル型ＴＦＴのソース
電極にＰチャネル型ＴＦＴを、Ｎチャネル型ＴＦＴのソ
ース電極にＮチャネル型ＴＦＴに挿入する。そして、Ｃ
ＭＯＳ回路のしきい電圧より、挿入したＰチャネル型Ｔ
ＦＴとＮチャネル型ＴＦＴのしきい電圧を高くすること
で、該当するＣＭＯＳ回路を使用しない時には、挿入し
たＰチャネル型ＴＦＴとＮチャネル型ＴＦＴをＯＦＦ状
態にして、ＣＭＯＳ回路を電源から切り離すことが可能
になる。また、しきい電圧がＣＭＯＳ回路の方が低いた
め、ＣＭＯＳ回路のリーク電流は減少し、薄膜トランジ
スタにより構成される集積回路の消費電力を低減するこ
とができる。
【０００９】また、画素ＴＦＴにおいて、各ＴＦＴを、
アクティブマトリクス表示装置のゲイト線の配線抵抗に
よる電圧降下を考慮したしきい電圧とする、すなわちゲ
イト線駆動回路から遠い薄膜トランジスタほど、しきい
電圧が小さくなるように製造することで、駆動しようと
する画素ＴＦＴのゲイト電圧が従来より低くなるため、
ゲイト配線の配線容量の充電時間が短くて済み、ゲイト
線駆動回路から遠方に配置された画素ＴＦＴがＯＮ状態
になるまでの時間が従来より短縮される。
アクティブマトリクス表示装置のゲイト線の配線抵抗に
よる電圧降下を考慮したしきい電圧とする、すなわちゲ
イト線駆動回路から遠い薄膜トランジスタほど、しきい
電圧が小さくなるように製造することで、駆動しようと
する画素ＴＦＴのゲイト電圧が従来より低くなるため、
ゲイト配線の配線容量の充電時間が短くて済み、ゲイト
線駆動回路から遠方に配置された画素ＴＦＴがＯＮ状態
になるまでの時間が従来より短縮される。
【００１０】さらに、これらのように、同一基板上に形
成される複数の薄膜トランジスタの、それぞれのしきい
電圧を、異ならせるための方法を以下に説明する。最
近、薄膜トランジスタ（ＴＦＴ）のチャネル領域にドー
ピングを行うことが試みられている。以下、この技術を
チャネルドープと呼ぶ。このチャネルドープにより、Ｖ
th（しきい電圧）の制御が可能となる。本来Ｖthはほぼ
０Ｖ（実際には、ＶG （ゲイト電圧）が０ＶのときにＩ
D （ドレイン電流）がほぼ最小値をとる。）であるべき
なのだが、半導体材料の結晶性を高めるため、あるいは
半導体材料の均質性を上げるため等の目的で、半導体材
料に手を加えると、Ｖthが０Ｖからかなりずれてくる場
合がある。あるいはそれ以外の原因でＶthがずれる場合
もありるうる。いずれにせよ、これらＶthのずれは、チ
ャネルドープにより、ほぼ０Ｖとすることができる。
成される複数の薄膜トランジスタの、それぞれのしきい
電圧を、異ならせるための方法を以下に説明する。最
近、薄膜トランジスタ（ＴＦＴ）のチャネル領域にドー
ピングを行うことが試みられている。以下、この技術を
チャネルドープと呼ぶ。このチャネルドープにより、Ｖ
th（しきい電圧）の制御が可能となる。本来Ｖthはほぼ
０Ｖ（実際には、ＶG （ゲイト電圧）が０ＶのときにＩ
D （ドレイン電流）がほぼ最小値をとる。）であるべき
なのだが、半導体材料の結晶性を高めるため、あるいは
半導体材料の均質性を上げるため等の目的で、半導体材
料に手を加えると、Ｖthが０Ｖからかなりずれてくる場
合がある。あるいはそれ以外の原因でＶthがずれる場合
もありるうる。いずれにせよ、これらＶthのずれは、チ
ャネルドープにより、ほぼ０Ｖとすることができる。
【００１１】Ｖthがマイナス側にずれているかプラス側
にずれているかにより、ドーパントにＮ型のもの（ドー
プされた半導体がＮ型を示す）を使うかＰ型のもの（ド
ープされた半導体がＰ型を示す）を使うかが変わってく
る。また、Ｖthのずれの程度によって、チャネルドープ
時のドーズ量を変える。すなわち、Ｖthがいかにずれよ
うとも、チャネルドープにおけるドーズ量を調節するこ
とで、Ｖthをほぼ０Ｖとすることができる。また、Ｖth
の微調整もドーズ量を調節することにより可能である。
一般に、チャネルドープにおけるドーズ量は、ソースド
レインに打ち込まれるドーズ量よりも少ない。ドーピン
グ後、多量のドーパントが半導体材料に打ち込まれたこ
とにより作られる格子欠陥を修復するために、アニール
処理が行われる。
にずれているかにより、ドーパントにＮ型のもの（ドー
プされた半導体がＮ型を示す）を使うかＰ型のもの（ド
ープされた半導体がＰ型を示す）を使うかが変わってく
る。また、Ｖthのずれの程度によって、チャネルドープ
時のドーズ量を変える。すなわち、Ｖthがいかにずれよ
うとも、チャネルドープにおけるドーズ量を調節するこ
とで、Ｖthをほぼ０Ｖとすることができる。また、Ｖth
の微調整もドーズ量を調節することにより可能である。
一般に、チャネルドープにおけるドーズ量は、ソースド
レインに打ち込まれるドーズ量よりも少ない。ドーピン
グ後、多量のドーパントが半導体材料に打ち込まれたこ
とにより作られる格子欠陥を修復するために、アニール
処理が行われる。
【００１２】ここでは、複数の薄膜トランジスタにおい
て、故意にＶthを異ならせる方法について述べる。素子
間でＶthを異ならす為には、前述したようにトランジス
タのチャネル領域にドーピングするドーズ量を変えれば
よい。
て、故意にＶthを異ならせる方法について述べる。素子
間でＶthを異ならす為には、前述したようにトランジス
タのチャネル領域にドーピングするドーズ量を変えれば
よい。
【００１３】図２に、ドーピングによって珪素膜に注入
されたドーパントのドーズ量の分布を示す。ドーズ量
を、個々の薄膜トランジスタにおいて制御するために
は、ドーピング後、ドーズ量が、図２のような分布で被
ドーピング物に入る性質を利用する。なお、図２は縦軸
がドーズ量、横軸が被ドーピング物の表面からの深さを
表している。図２に示すように、ドーズ量は深さ方向に
対して３桁程度の幅を持って分布している。このような
分布をしていることから、薄膜トランジスタを形成する
に際し、薄膜トランジスタのチャネル領域の表面に、後
の工程で剥離可能な制御膜、例えば酸化珪素膜を付け、
その上からドーピングを行うことにより、制御膜の厚さ
により、チャネル領域に入る不純物のドーズ量を調節で
きる。
されたドーパントのドーズ量の分布を示す。ドーズ量
を、個々の薄膜トランジスタにおいて制御するために
は、ドーピング後、ドーズ量が、図２のような分布で被
ドーピング物に入る性質を利用する。なお、図２は縦軸
がドーズ量、横軸が被ドーピング物の表面からの深さを
表している。図２に示すように、ドーズ量は深さ方向に
対して３桁程度の幅を持って分布している。このような
分布をしていることから、薄膜トランジスタを形成する
に際し、薄膜トランジスタのチャネル領域の表面に、後
の工程で剥離可能な制御膜、例えば酸化珪素膜を付け、
その上からドーピングを行うことにより、制御膜の厚さ
により、チャネル領域に入る不純物のドーズ量を調節で
きる。
【００１４】この方法は、同一種類のドーパントをドー
プする際に、同一基板上で濃度分布を持たす方法であ
る。しかしながら、これではＶthを１方向（プラス方向
のみ、あるいはマイナス方向のみ）にしか動かすことが
できない。この問題に対しては、異なる種類のドーパン
トを領域別に打ち込むことで解決することができる。ま
た、Ｖthを全くシフトさせない薄膜トランジスタと、シ
フトさせる薄膜トランジスタを作製する場合は、全くド
ーパントを入れない領域と入れる領域とを形成すればよ
い。これらのＶthの制御の技術は、回路を構成する個々
の薄膜トランジスタのＶthを異ならせるだけでなく、同
一Ｖthを有する薄膜トランジスタを作製しようとしたと
きに、各薄膜トランジスタのＶthが異なっていた場合
に、その違いを無くし、均質化させるために用いること
ができる。以下に実施例を示す。
プする際に、同一基板上で濃度分布を持たす方法であ
る。しかしながら、これではＶthを１方向（プラス方向
のみ、あるいはマイナス方向のみ）にしか動かすことが
できない。この問題に対しては、異なる種類のドーパン
トを領域別に打ち込むことで解決することができる。ま
た、Ｖthを全くシフトさせない薄膜トランジスタと、シ
フトさせる薄膜トランジスタを作製する場合は、全くド
ーパントを入れない領域と入れる領域とを形成すればよ
い。これらのＶthの制御の技術は、回路を構成する個々
の薄膜トランジスタのＶthを異ならせるだけでなく、同
一Ｖthを有する薄膜トランジスタを作製しようとしたと
きに、各薄膜トランジスタのＶthが異なっていた場合
に、その違いを無くし、均質化させるために用いること
ができる。以下に実施例を示す。
【００１５】
〔実施例１〕本実施例では、同一基板上に複数の薄膜ト
ランジスタを形成する工程の途中、チャネルドープの工
程を入れたもので、特に回路特性の良い薄膜トランジス
タの作製方法を示す。具体的には、Ｖthをチャネルドー
プの技術によって制御し、トランジスタ間でＶthの値を
やや異ならしめることで回路全体の特性を向上させたり
回路全体の消費電力を低減させる技術に関する。なお、
本実施例ではチャネルドープまでの工程を示す。その
後，本実施例で得られた珪素膜を用いて通常の方法でト
ランジスタを形成すれば良い。
ランジスタを形成する工程の途中、チャネルドープの工
程を入れたもので、特に回路特性の良い薄膜トランジス
タの作製方法を示す。具体的には、Ｖthをチャネルドー
プの技術によって制御し、トランジスタ間でＶthの値を
やや異ならしめることで回路全体の特性を向上させたり
回路全体の消費電力を低減させる技術に関する。なお、
本実施例ではチャネルドープまでの工程を示す。その
後，本実施例で得られた珪素膜を用いて通常の方法でト
ランジスタを形成すれば良い。
【００１６】まず、ドーピングされる前の製造途中の薄
膜トランジスタを用意する。薄膜トランジスタといって
も、まだガラス基板（コーニング７０５９）上に、珪素
膜が５００Å、そのさらに上に酸化珪素膜が１２００Å
成膜されているだけのものである。勿論これらの厚さ
は、必要とする厚さとすればよい。酸化珪素膜は制御膜
であって、チャネル部分に打ち込まれるドーパントのド
ーズ量を制御する役割を果たす。制御膜は窒化珪素膜で
あってもよい。詳細は後で述べる。この段階でチャネル
ドープをする訳は、プレーナ型薄膜トランジスタのチャ
ネル部分が、通常ゲイト電極の下に位置するので、ゲイ
ト電極が形成される前にドーピング処理をしなければな
らないからである。なお、ここでいう珪素膜とは、珪素
が主成分の膜のことであり、該珪素膜は、アモルファス
構造、または微結晶、多結晶などの結晶成分を有する結
晶性の構造を有している。
膜トランジスタを用意する。薄膜トランジスタといって
も、まだガラス基板（コーニング７０５９）上に、珪素
膜が５００Å、そのさらに上に酸化珪素膜が１２００Å
成膜されているだけのものである。勿論これらの厚さ
は、必要とする厚さとすればよい。酸化珪素膜は制御膜
であって、チャネル部分に打ち込まれるドーパントのド
ーズ量を制御する役割を果たす。制御膜は窒化珪素膜で
あってもよい。詳細は後で述べる。この段階でチャネル
ドープをする訳は、プレーナ型薄膜トランジスタのチャ
ネル部分が、通常ゲイト電極の下に位置するので、ゲイ
ト電極が形成される前にドーピング処理をしなければな
らないからである。なお、ここでいう珪素膜とは、珪素
が主成分の膜のことであり、該珪素膜は、アモルファス
構造、または微結晶、多結晶などの結晶成分を有する結
晶性の構造を有している。
【００１７】次に、ドーピング装置の簡単な説明をす
る。図１にドーピング装置の概略図を示す。図１の一番
上のプラズマソース５０１中でプラズマを発生させ、そ
の中で生じたイオンをプラズマソース下のイオンの加速
領域で、加速領域に電圧をかけることによって加速す
る。図中に示してあるように三箇所、電圧をかける所が
設けてあり、下から順番に減速電圧５０４、加速電圧５
０３、引き出し電圧５０２と呼ばれている。実際にドー
ピングを行なうときは、下から順番に電圧をかけてい
く。なお、図中の基板ホルダー５０５にはヒーターが内
蔵されており、基板を任意の温度に保つことができる。
る。図１にドーピング装置の概略図を示す。図１の一番
上のプラズマソース５０１中でプラズマを発生させ、そ
の中で生じたイオンをプラズマソース下のイオンの加速
領域で、加速領域に電圧をかけることによって加速す
る。図中に示してあるように三箇所、電圧をかける所が
設けてあり、下から順番に減速電圧５０４、加速電圧５
０３、引き出し電圧５０２と呼ばれている。実際にドー
ピングを行なうときは、下から順番に電圧をかけてい
く。なお、図中の基板ホルダー５０５にはヒーターが内
蔵されており、基板を任意の温度に保つことができる。
【００１８】実際のドーピングの方法は以下の通りであ
る。ここではドーパントにはボロンを用いた（他のドー
パントを用いても構わない。目的に応じてドーパントは
変える）。本実施例では５％希釈のジボランガスを使用
する。ジボランガスをドーピング装置のプラズマソース
に注入し、ドーピングされる前の製造途中の薄膜トラン
ジスタを図１の基板ホルダー５０５にセットする。この
とき、基板ホルダー５０５に内蔵されているヒーターは
５０℃〜５００℃に保たれている。温度を高く保つこと
により、ドーピング中の半導体材料の活性化が促進され
る。
る。ここではドーパントにはボロンを用いた（他のドー
パントを用いても構わない。目的に応じてドーパントは
変える）。本実施例では５％希釈のジボランガスを使用
する。ジボランガスをドーピング装置のプラズマソース
に注入し、ドーピングされる前の製造途中の薄膜トラン
ジスタを図１の基板ホルダー５０５にセットする。この
とき、基板ホルダー５０５に内蔵されているヒーターは
５０℃〜５００℃に保たれている。温度を高く保つこと
により、ドーピング中の半導体材料の活性化が促進され
る。
【００１９】その後、イオンの加速領域を真空引きして
プラズマソースから上記ジボランガスをこの加速領域に
注入し、まず減速電圧を−１kVかける。次に加速電圧27
kVをすぐにかけ、その状態を５秒間維持させる。最後に
引き出し電圧を、１秒間かけて、3kV まで連続的に昇圧
させて印加する。以上のプロセスで、制御膜である酸化
珪素膜表面から、珪素膜にかけて、図２で示されるプロ
ファイルでボロンが入る。図２の深さ１２００Åから１
７００Åにかけてのプロファイルをみると、６×１０16
原子/cm3〜６×１０17原子 /cm3 のドーパントが入って
いることがわかる。これは、BHx によるプロファイルで
ある。一方、表面から１２００Åまでのプロファイルを
みると、大きな山状のプロファイルを示しており、最大
で７×１０18原子/cm3のドーパントが入っていることが
わかる。
プラズマソースから上記ジボランガスをこの加速領域に
注入し、まず減速電圧を−１kVかける。次に加速電圧27
kVをすぐにかけ、その状態を５秒間維持させる。最後に
引き出し電圧を、１秒間かけて、3kV まで連続的に昇圧
させて印加する。以上のプロセスで、制御膜である酸化
珪素膜表面から、珪素膜にかけて、図２で示されるプロ
ファイルでボロンが入る。図２の深さ１２００Åから１
７００Åにかけてのプロファイルをみると、６×１０16
原子/cm3〜６×１０17原子 /cm3 のドーパントが入って
いることがわかる。これは、BHx によるプロファイルで
ある。一方、表面から１２００Åまでのプロファイルを
みると、大きな山状のプロファイルを示しており、最大
で７×１０18原子/cm3のドーパントが入っていることが
わかる。
【００２０】この山状のプロファイルは、B2Hyによるも
のである。この部分は酸化珪素膜中なのでドーパントが
いくら入ってもＴＦＴの特性には全く影響しない。酸化
珪素膜を形成した理由は、１×１０17原子/cm3前後の少
ないドーズ量にてドーパントを珪素膜に入れるためてあ
る（既存のドーピング装置で１×１０17原子/cm3前後の
ドーズ量を直接入れることは難しい）。なお、ここで示
したドーズ量は参考までの値であり、目的により所望の
ドーズを打ち込めばよい。本出願人の実験によると、チ
ャネルドープにおいては、ソースドレインに打ち込まれ
るドーズ量より低いドーズ量で打ち込めばよく、そのド
ーズ量は、５×１０15原子/cm3〜５×１０17原子 /cm3
の範囲に入っていると、良好なしきい電圧の制御ができ
ることがわかっている。
のである。この部分は酸化珪素膜中なのでドーパントが
いくら入ってもＴＦＴの特性には全く影響しない。酸化
珪素膜を形成した理由は、１×１０17原子/cm3前後の少
ないドーズ量にてドーパントを珪素膜に入れるためてあ
る（既存のドーピング装置で１×１０17原子/cm3前後の
ドーズ量を直接入れることは難しい）。なお、ここで示
したドーズ量は参考までの値であり、目的により所望の
ドーズを打ち込めばよい。本出願人の実験によると、チ
ャネルドープにおいては、ソースドレインに打ち込まれ
るドーズ量より低いドーズ量で打ち込めばよく、そのド
ーズ量は、５×１０15原子/cm3〜５×１０17原子 /cm3
の範囲に入っていると、良好なしきい電圧の制御ができ
ることがわかっている。
【００２１】以上のようなドーピング技術を応用して、
チャネル領域に打ち込まれるドーズ量をトランジスタ間
で異ならしめることができる。このために必要な技術を
以下に示す。
チャネル領域に打ち込まれるドーズ量をトランジスタ間
で異ならしめることができる。このために必要な技術を
以下に示す。
【００２２】１．全くチャネルドープを行わない素子
と、チャネルドープを行う素子とを同一基板上に形成す
る方法。これにはドーピングをしたくない領域をドーピ
ングの際、隠しておきさえすればよい。具体的には、上
述の制御膜である酸化珪素膜の上にレジストをつけ、そ
のレジストをパターニングすることで、レジスト下には
ドーピングされないため、ドーピングされる部分とされ
ない部分とに分けることができる。ドーピング後、酸化
珪素膜とレジストを除去する。この場合、レジストと同
じ役割を果たすものであればどんな物を用いてもかまわ
ない。
と、チャネルドープを行う素子とを同一基板上に形成す
る方法。これにはドーピングをしたくない領域をドーピ
ングの際、隠しておきさえすればよい。具体的には、上
述の制御膜である酸化珪素膜の上にレジストをつけ、そ
のレジストをパターニングすることで、レジスト下には
ドーピングされないため、ドーピングされる部分とされ
ない部分とに分けることができる。ドーピング後、酸化
珪素膜とレジストを除去する。この場合、レジストと同
じ役割を果たすものであればどんな物を用いてもかまわ
ない。
【００２３】２．同一種類のドーパントを、領域別に異
なる濃度で入れる方法。これには酸化珪素膜の厚さを領
域別に異ならしめ、その上からドーピングを施すとよ
い。なぜなら、このような方法を採ると、図５のような
ドーズ量の分布をするからである。図５にドーズ量の分
布を示す。図５のＡ点とＢ点とでは明らかにドーズ量が
異なっている。具体的には、制御膜である酸化珪素膜の
上にレジストを設け、該レジストのパターニング後、該
酸化珪素膜を所望の厚さまでエッチングする。その後、
レジストを剥離すれば領域別に厚さの異なる酸化珪素膜
ができる。この膜の上からドーピングを行う。
なる濃度で入れる方法。これには酸化珪素膜の厚さを領
域別に異ならしめ、その上からドーピングを施すとよ
い。なぜなら、このような方法を採ると、図５のような
ドーズ量の分布をするからである。図５にドーズ量の分
布を示す。図５のＡ点とＢ点とでは明らかにドーズ量が
異なっている。具体的には、制御膜である酸化珪素膜の
上にレジストを設け、該レジストのパターニング後、該
酸化珪素膜を所望の厚さまでエッチングする。その後、
レジストを剥離すれば領域別に厚さの異なる酸化珪素膜
ができる。この膜の上からドーピングを行う。
【００２４】３．異なる種類のドーパントを、領域別に
入れる方法。 １．記載の方法を応用する。１．の方法を２回繰り返し
ても良いが、それでは工程が増えすぎる。そこで、１回
目のドーピングが終了後、レジストのみ剥離し、新たに
レジストを付け、１回目と異なるパターニングを施して
２回目のドーピングを行なう。
入れる方法。 １．記載の方法を応用する。１．の方法を２回繰り返し
ても良いが、それでは工程が増えすぎる。そこで、１回
目のドーピングが終了後、レジストのみ剥離し、新たに
レジストを付け、１回目と異なるパターニングを施して
２回目のドーピングを行なう。
【００２５】以上３通りの方法は、２つの領域に異なる
ドーパントのドーピングを施す方法であるが、３つ以上
の領域に上述の方法を用いても構わない。これらの方法
を採ることにより、素子毎のより細かいＶthの制御が可
能となった。これらのドーピング後、多量のドーパント
が半導体材料に打ち込まれたことにより作られる格子欠
陥を修復するために熱アニールが行われる。その後、こ
のようにして形成された珪素膜を、加工し、ゲイト絶縁
膜、ゲイト電極、ソース／ドレイン電極、パッシベーシ
ョン膜、画素電極等を設けて、同一基板上に、異なるし
きい電圧を有する薄膜トランジスタを形成することがで
きた。
ドーパントのドーピングを施す方法であるが、３つ以上
の領域に上述の方法を用いても構わない。これらの方法
を採ることにより、素子毎のより細かいＶthの制御が可
能となった。これらのドーピング後、多量のドーパント
が半導体材料に打ち込まれたことにより作られる格子欠
陥を修復するために熱アニールが行われる。その後、こ
のようにして形成された珪素膜を、加工し、ゲイト絶縁
膜、ゲイト電極、ソース／ドレイン電極、パッシベーシ
ョン膜、画素電極等を設けて、同一基板上に、異なるし
きい電圧を有する薄膜トランジスタを形成することがで
きた。
【００２６】〔実施例２〕実施例１で示した工程の次、
もしくは熱アニールの代わりに、レーザーアニールの工
程を入れる。このレーザー光の照射の目的は、上記珪素
膜の欠陥格子のさらなる減少、結晶性の向上、並びにド
ーパントの基板面分布の均一化である。レーザーアニー
ル前に酸化珪素膜をエッチングにより取り除いておく。
まずレーザー装置について説明する。図３には本実施例
で使用したレーザーアニール装置の概念図を示す。レー
ザー光は発振器２で発振される。発振器２で発振される
レーザー光は、ＫｒＦエキシマレーザー（波長２４８ｎ
ｍ、パルス幅２５ｎｓ）である。勿論、他のエキシマレ
ーザーさらには他の方式のレーザーを用いることもでき
る。
もしくは熱アニールの代わりに、レーザーアニールの工
程を入れる。このレーザー光の照射の目的は、上記珪素
膜の欠陥格子のさらなる減少、結晶性の向上、並びにド
ーパントの基板面分布の均一化である。レーザーアニー
ル前に酸化珪素膜をエッチングにより取り除いておく。
まずレーザー装置について説明する。図３には本実施例
で使用したレーザーアニール装置の概念図を示す。レー
ザー光は発振器２で発振される。発振器２で発振される
レーザー光は、ＫｒＦエキシマレーザー（波長２４８ｎ
ｍ、パルス幅２５ｎｓ）である。勿論、他のエキシマレ
ーザーさらには他の方式のレーザーを用いることもでき
る。
【００２７】発振器２で発振されたレーザー光は、全反
射ミラー５、６を経由して増幅器３で増幅され、さらに
全反射ミラー７、８を経由して光学系４に導入される。
光学系に入射する直前のレーザー光のビームは、３×２
cm2 程度の長方形であるが、光学系４によって、長さ１
０〜３０cm、幅０．１〜１cm程度の細長いビーム（線状
ビーム）に加工される。この光学系４を経たレーザー光
のエネルギーは最大で１０００ｍＪ／ショットである。
射ミラー５、６を経由して増幅器３で増幅され、さらに
全反射ミラー７、８を経由して光学系４に導入される。
光学系に入射する直前のレーザー光のビームは、３×２
cm2 程度の長方形であるが、光学系４によって、長さ１
０〜３０cm、幅０．１〜１cm程度の細長いビーム（線状
ビーム）に加工される。この光学系４を経たレーザー光
のエネルギーは最大で１０００ｍＪ／ショットである。
【００２８】レーザー光をこのような細長いビームに加
工するのは、加工性を向上させるためである。即ち、線
状のビームは光学系４を出た後、全反射ミラー９を経
て、試料１１に照射されるが、ビームの幅は試料の幅よ
りも長いので、試料を１方向に移動させることで、試料
全体に対してレーザー光を照射することができる。従っ
て、試料のステージ及び駆動装置１０は構造が簡単で保
守も用意である。また、試料をセットする際の位置合わ
せの操作（アライメント）も容易である。
工するのは、加工性を向上させるためである。即ち、線
状のビームは光学系４を出た後、全反射ミラー９を経
て、試料１１に照射されるが、ビームの幅は試料の幅よ
りも長いので、試料を１方向に移動させることで、試料
全体に対してレーザー光を照射することができる。従っ
て、試料のステージ及び駆動装置１０は構造が簡単で保
守も用意である。また、試料をセットする際の位置合わ
せの操作（アライメント）も容易である。
【００２９】レーザー光が照射される試料のステージ１
０はコンピュータにより制御されており線状のレーザー
光に対して直角方向に動くよう設計されている。又、ス
テージ１０の下にはヒーターが内臓されており、レーザ
ー光の照射時に試料を所定の温度に保つことができる。
０はコンピュータにより制御されており線状のレーザー
光に対して直角方向に動くよう設計されている。又、ス
テージ１０の下にはヒーターが内臓されており、レーザ
ー光の照射時に試料を所定の温度に保つことができる。
【００３０】光学系４の内部の光路を図４に示す。光学
系４に入射したレーザー光はシリンドリカル凹レンズ
Ａ、シリンドリカル凸レンズＢ、横方向のフライアイレ
ンズＣ、Ｄを通過することによってレーザー光はそれま
でのガウス分布型から短形分布に変化する。さらに、シ
リンドリカル凸レンズＥ、Ｆを通過してミラーＧ（図３
ではミラー９に相当）を介して、シリンドリカルレンズ
Ｈによって集束され、試料に照射される。
系４に入射したレーザー光はシリンドリカル凹レンズ
Ａ、シリンドリカル凸レンズＢ、横方向のフライアイレ
ンズＣ、Ｄを通過することによってレーザー光はそれま
でのガウス分布型から短形分布に変化する。さらに、シ
リンドリカル凸レンズＥ、Ｆを通過してミラーＧ（図３
ではミラー９に相当）を介して、シリンドリカルレンズ
Ｈによって集束され、試料に照射される。
【００３１】具体的なレーザー照射は以下のように行
う。レーザービームは、ビーム形状変換レンズを用いて
長方形に整形し、被照射部分でのビーム面積は１２５ｍ
ｍ×１ｍｍとする。試料は、ステージ１０上に載せられ
ており、ステージを２ｍｍ／ｓの速度で移動させること
によって、その全面に照射が行われる。レーザー光の照
射条件は、まず予備照射として１５０〜２５０ｍＪ／ｃ
ｍ2 、次に本照射として２００〜３８０ｍＪ／ｃｍ2 の
２段階照射とし、パルス数を３０パルス/sとする。ここ
で、２段階照射とするのはレーザー照射による膜表面の
均一性悪化を極力抑さえ、結晶性のよりよい膜を作る為
である。
う。レーザービームは、ビーム形状変換レンズを用いて
長方形に整形し、被照射部分でのビーム面積は１２５ｍ
ｍ×１ｍｍとする。試料は、ステージ１０上に載せられ
ており、ステージを２ｍｍ／ｓの速度で移動させること
によって、その全面に照射が行われる。レーザー光の照
射条件は、まず予備照射として１５０〜２５０ｍＪ／ｃ
ｍ2 、次に本照射として２００〜３８０ｍＪ／ｃｍ2 の
２段階照射とし、パルス数を３０パルス/sとする。ここ
で、２段階照射とするのはレーザー照射による膜表面の
均一性悪化を極力抑さえ、結晶性のよりよい膜を作る為
である。
【００３２】なお、レーザー光の照射の際、基板温度は
２００℃に保たれている。これは、レーザーによる基板
表面温度の上昇と下降の速度を和らげるために行われて
いる。この実施例では基板温度を２００度に設定してい
るが、実際の実施では１００℃〜６００℃までの間でレ
ーザーアニールに最適な温度を選ぶ。また雰囲気制御は
特に行わず、大気中で照射が行われる。レーザー光以外
に、レーザー光と同等の強光、例えば赤外線を、赤外線
ランプを用いて照射してもよい。
２００℃に保たれている。これは、レーザーによる基板
表面温度の上昇と下降の速度を和らげるために行われて
いる。この実施例では基板温度を２００度に設定してい
るが、実際の実施では１００℃〜６００℃までの間でレ
ーザーアニールに最適な温度を選ぶ。また雰囲気制御は
特に行わず、大気中で照射が行われる。レーザー光以外
に、レーザー光と同等の強光、例えば赤外線を、赤外線
ランプを用いて照射してもよい。
【００３３】〔実施例３〕アクティブマトリクス表示装
置における駆動回路を構成するシフトレジスタについ
て、リーク電流を低減する回路を図６に示す。シフトレ
ジスタの１個の出力信号は、１個のタイミング発生回路
と２個の電源制御回路から作られる。ＦＦi-2 〜ＦＦ
i+2 はタイミング発生回路で、図７に回路図を示す。タ
イミング発生回路は、低いしきい電圧の薄膜トランジス
タで構成されたクロックトインバータ１個と、高いしき
い電圧の薄膜トランジスタで構成されたインバータ２個
で構成される。これらの、しきい電圧の異なる薄膜トラ
ンジスタは、実施例１に記載の方法によって作製され
た。タイミング発生回路は、アクティブマトリクス表示
装置の走査タイミングまたは画像信号の出力タイミング
を発生する。図中信号ｃｌｋはタイミング発生回路の動
作クロックである。＊ｃｌｋはｃｌｋを論理反転した信
号である。そして、図中信号Ｑi-2 〜Ｑi+2 はタイミン
グ発生回路の出力信号でシフトレジスタの出力信号とな
る。＊Ｑi-2 〜＊Ｑi+2 はＱi-2 〜Ｑi+2 を論理反転し
た信号である。
置における駆動回路を構成するシフトレジスタについ
て、リーク電流を低減する回路を図６に示す。シフトレ
ジスタの１個の出力信号は、１個のタイミング発生回路
と２個の電源制御回路から作られる。ＦＦi-2 〜ＦＦ
i+2 はタイミング発生回路で、図７に回路図を示す。タ
イミング発生回路は、低いしきい電圧の薄膜トランジス
タで構成されたクロックトインバータ１個と、高いしき
い電圧の薄膜トランジスタで構成されたインバータ２個
で構成される。これらの、しきい電圧の異なる薄膜トラ
ンジスタは、実施例１に記載の方法によって作製され
た。タイミング発生回路は、アクティブマトリクス表示
装置の走査タイミングまたは画像信号の出力タイミング
を発生する。図中信号ｃｌｋはタイミング発生回路の動
作クロックである。＊ｃｌｋはｃｌｋを論理反転した信
号である。そして、図中信号Ｑi-2 〜Ｑi+2 はタイミン
グ発生回路の出力信号でシフトレジスタの出力信号とな
る。＊Ｑi-2 〜＊Ｑi+2 はＱi-2 〜Ｑi+2 を論理反転し
た信号である。
【００３４】ＶＣi-2 〜ＶＣi+2 は電源制御回路で、図
８に回路図を示す。電源制御回路は高いしきい電圧の２
入力ＮＡＮＤ１個と高いしきい電圧の３入力ＮＡＮＤ１
個で構成されるＳＲラッチである。電源制御回路はタイ
ミング発生回路の電源の切り離しを制御している。図中
信号ＰＯＮi-2 〜ＰＯＮi+2 はタイミング発生回路に接
続しているＰチャネル型ＴＦＴをＯＮ／ＯＦＦする信号
である。図中信号ＮＯＮi-2 〜ＮＯＮi+2はタイミング
発生回路に接続しているＮチャネル型ＴＦＴをＯＮ／Ｏ
ＦＦする信号である。図中信号＊ＲＥＳＥＴは、アクテ
ィブマトリクス表示装置の電源投入後、電源制御回路の
ＳＲラッチの出力が矛盾するのを防ぎ、論理を確定する
ために、電源投入後一定時間入力される信号である。
８に回路図を示す。電源制御回路は高いしきい電圧の２
入力ＮＡＮＤ１個と高いしきい電圧の３入力ＮＡＮＤ１
個で構成されるＳＲラッチである。電源制御回路はタイ
ミング発生回路の電源の切り離しを制御している。図中
信号ＰＯＮi-2 〜ＰＯＮi+2 はタイミング発生回路に接
続しているＰチャネル型ＴＦＴをＯＮ／ＯＦＦする信号
である。図中信号ＮＯＮi-2 〜ＮＯＮi+2はタイミング
発生回路に接続しているＮチャネル型ＴＦＴをＯＮ／Ｏ
ＦＦする信号である。図中信号＊ＲＥＳＥＴは、アクテ
ィブマトリクス表示装置の電源投入後、電源制御回路の
ＳＲラッチの出力が矛盾するのを防ぎ、論理を確定する
ために、電源投入後一定時間入力される信号である。
【００３５】回路の動作について以下に説明する。タイ
ミング発生回路ｉに入力パルスが入力すると、クロック
トインバータにより、クロック同期されて出力信号Ｑi
と＊Ｑi が出力される。出力信号Ｑi はアクティブマト
リクス表示装置のタイミング信号となると同時に、次段
のタイミンング発生回路（ｉ＋１）の入力パルスとな
る。ここで、出力信号＊Ｑi は電源制御回路（ｉ＋２）
に入力し、出力信号ＰＯＮi+2 とＮＯＮi+2 をアクティ
ブにする。この結果、タイミング発生回路（ｉ＋２）を
電源と接続する。同時に出力信号＊Ｑi は電源制御回路
（ｉ−２）に入力し、出力信号ＰＯＮi-2 とＮＯＮi-2
を非アクティブにする。この結果、タイミング発生回路
（ｉ−２）を電源から切り離す。
ミング発生回路ｉに入力パルスが入力すると、クロック
トインバータにより、クロック同期されて出力信号Ｑi
と＊Ｑi が出力される。出力信号Ｑi はアクティブマト
リクス表示装置のタイミング信号となると同時に、次段
のタイミンング発生回路（ｉ＋１）の入力パルスとな
る。ここで、出力信号＊Ｑi は電源制御回路（ｉ＋２）
に入力し、出力信号ＰＯＮi+2 とＮＯＮi+2 をアクティ
ブにする。この結果、タイミング発生回路（ｉ＋２）を
電源と接続する。同時に出力信号＊Ｑi は電源制御回路
（ｉ−２）に入力し、出力信号ＰＯＮi-2 とＮＯＮi-2
を非アクティブにする。この結果、タイミング発生回路
（ｉ−２）を電源から切り離す。
【００３６】尚、本実施例では、シフトレジスタがｎ段
の出力を持つ場合には、タイミング発生回路は（ｎ＋
２）個存在し、電源制御回路は（２ｎ−４）個存在す
る。この理由は、タイミング発生回路（ｎ−１）とタイ
ミング発生回路ｎの電源制御（電源の切り離し）を行う
ためにタイミング発生回路（ｎ＋１）とタイミング発生
回路（ｎ＋２）が必要であることと、電源投入後のシフ
トレジスタの発振の防止に、タイミング発生回路１とタ
イミング発生回路２とタイミング発生回路（ｎ＋１）と
タイミング発生回路（ｎ＋２）が電源制御回路を有しな
いためである。
の出力を持つ場合には、タイミング発生回路は（ｎ＋
２）個存在し、電源制御回路は（２ｎ−４）個存在す
る。この理由は、タイミング発生回路（ｎ−１）とタイ
ミング発生回路ｎの電源制御（電源の切り離し）を行う
ためにタイミング発生回路（ｎ＋１）とタイミング発生
回路（ｎ＋２）が必要であることと、電源投入後のシフ
トレジスタの発振の防止に、タイミング発生回路１とタ
イミング発生回路２とタイミング発生回路（ｎ＋１）と
タイミング発生回路（ｎ＋２）が電源制御回路を有しな
いためである。
【００３７】以上のようにして、シフトレジスタの信号
を出力しない回路において、しきい電圧の高いＴＦＴを
使用することで、タイミング発生回路のクロックトイン
バータを電源から切り離す。クロックトインバータを構
成するＴＦＴは、電源を接続しているＴＦＴよりしきい
電圧が低いため、リーク電流は従来より減少する。ま
た、タイミング発生回路のインバータは出力信号を保持
しているためリーク電流は流れない。従って、アクティ
ブマトリクス表示装置の消費電力を低減することができ
た。
を出力しない回路において、しきい電圧の高いＴＦＴを
使用することで、タイミング発生回路のクロックトイン
バータを電源から切り離す。クロックトインバータを構
成するＴＦＴは、電源を接続しているＴＦＴよりしきい
電圧が低いため、リーク電流は従来より減少する。ま
た、タイミング発生回路のインバータは出力信号を保持
しているためリーク電流は流れない。従って、アクティ
ブマトリクス表示装置の消費電力を低減することができ
た。
【００３８】〔実施例４〕実施例４においては、アクテ
ィブマトリクス表示装置における、スイッチング速度を
向上させた画素ＴＦＴの配列の例を示す。図９に、実施
例４におけるアクティブマトリクス表示装置のゲイト線
駆動回路と画素ＴＦＴの概略図を示す。９０１は、ゲイ
ト線駆動回路で、インバータを複数接続して構成され
る。ＴＦＴ1 〜ＴＦＴn はＮチャネル型画素ＴＦＴであ
る。各ＴＦＴのしきい電圧を、Ｖth1 〜Ｖthn とする
と、Ｖth1 ≧Ｖth2 ≧・・・・≧Ｖth(n-1) ≧Ｖthn の
関係にとなるように、実施例１に記載の方法により、画
素ＴＦＴが作製された。すなわち、ゲイト線駆動回路か
ら遠くなるに従い、画素ＴＦＴのしきい電圧を低くす
る。このような構成とすることで、ゲイト線駆動回路か
ら遠いＴＦＴのゲイト電圧を低くでき、その結果、ゲイ
ト配線の配線容量の充電時間が短くて済み、ゲイト線駆
動回路から遠方に配置された画素ＴＦＴがＯＮ状態にな
るまでの時間が従来より短縮されるこのようにして、ア
クティブマトクリス表示装置において、ゲイト線駆動回
路は、従来よりも短い時間で画素ＴＦＴをＯＮ状態にす
ることができた。
ィブマトリクス表示装置における、スイッチング速度を
向上させた画素ＴＦＴの配列の例を示す。図９に、実施
例４におけるアクティブマトリクス表示装置のゲイト線
駆動回路と画素ＴＦＴの概略図を示す。９０１は、ゲイ
ト線駆動回路で、インバータを複数接続して構成され
る。ＴＦＴ1 〜ＴＦＴn はＮチャネル型画素ＴＦＴであ
る。各ＴＦＴのしきい電圧を、Ｖth1 〜Ｖthn とする
と、Ｖth1 ≧Ｖth2 ≧・・・・≧Ｖth(n-1) ≧Ｖthn の
関係にとなるように、実施例１に記載の方法により、画
素ＴＦＴが作製された。すなわち、ゲイト線駆動回路か
ら遠くなるに従い、画素ＴＦＴのしきい電圧を低くす
る。このような構成とすることで、ゲイト線駆動回路か
ら遠いＴＦＴのゲイト電圧を低くでき、その結果、ゲイ
ト配線の配線容量の充電時間が短くて済み、ゲイト線駆
動回路から遠方に配置された画素ＴＦＴがＯＮ状態にな
るまでの時間が従来より短縮されるこのようにして、ア
クティブマトクリス表示装置において、ゲイト線駆動回
路は、従来よりも短い時間で画素ＴＦＴをＯＮ状態にす
ることができた。
【００３９】
【発明の効果】以上のように、本発明により、結晶性シ
リコンにより構成される、薄膜半導体集積回路、特に、
アクティブマトリクス表示装置の周辺駆動回路におい
て、リーク電流を減少させ、消費電力を低減させること
ができた。また、同一基板上に形成されるＴＦＴにおい
て、２種類以上の異なるしきい電圧を有するものを形成
することができた。また、アクティブマトリクス表示装
置の表示部分の画素ＴＦＴにおいて、ゲイト線駆動回路
から遠方に配置された画素ＴＦＴの、ＯＮ状態になるま
での時間を、従来より短縮することができた。すなわ
ち、本発明により、結晶性シリコンにより構成される薄
膜トランジスタのしきい電圧Ｖthを制御し、回路の特性
の改善を行うことができた。
リコンにより構成される、薄膜半導体集積回路、特に、
アクティブマトリクス表示装置の周辺駆動回路におい
て、リーク電流を減少させ、消費電力を低減させること
ができた。また、同一基板上に形成されるＴＦＴにおい
て、２種類以上の異なるしきい電圧を有するものを形成
することができた。また、アクティブマトリクス表示装
置の表示部分の画素ＴＦＴにおいて、ゲイト線駆動回路
から遠方に配置された画素ＴＦＴの、ＯＮ状態になるま
での時間を、従来より短縮することができた。すなわ
ち、本発明により、結晶性シリコンにより構成される薄
膜トランジスタのしきい電圧Ｖthを制御し、回路の特性
の改善を行うことができた。
【図１】 ドーピング装置の概略図を示す。
【図２】 ドーピングによって珪素膜に注入されたドー
パントのドーズ量の分布を示す図。
パントのドーズ量の分布を示す図。
【図３】 実施例２で使用したレーザーアニール装置の
概念図を示す。
概念図を示す。
【図４】 図３の光学系４の内部の光路を示す図。
【図５】 ドーズ量の分布を示す図。
【図６】 実施例３におけるアクティブマトリクス表示
装置の駆動回路の概略図
装置の駆動回路の概略図
【図７】 実施例３における駆動回路を構成するタイミ
ング発生回路の回路図
ング発生回路の回路図
【図８】 実施例３における駆動回路を構成する電源制
御回路の回路図
御回路の回路図
【図９】 実施例４におけるアクティブマトリクス表示
装置のゲイト線駆動回路と画素ＴＦＴの概略図
装置のゲイト線駆動回路と画素ＴＦＴの概略図
２ 発振器 ３ 増幅器 ４ 光学系 ５〜９ 全反射ミラー １０ ステージ ５０１ プラズマソース ５０２ 引き出し電圧 ５０３ 加速電圧 ５０４ 減速電圧 ５０５ 基板ホルダー ６０１〜６０５ タイミング発生回路 ６０６〜６１０ 電源制御回路 ９０１ ゲイト線駆動回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 田中 幸一郎 神奈川県厚木市長谷398番地 株式会社半 導体エネルギー研究所内
Claims (14)
- 【請求項１】絶縁表面を有する基板上に、結晶性シリコ
ンよりなる複数の薄膜トランジスタが設けられ、 該複数の薄膜トランジスタは、 チャネル形成領域に、Ｐ型またはＮ型のドーパントを含
有している薄膜トランジスタ、および、 チャネル形成領域に、Ｐ型またはＮ型のドーパントを実
質的に含有していない薄膜トランジスタとで構成されて
いることを特徴とする半導体装置。 - 【請求項２】絶縁表面を有する基板上に、結晶性シリコ
ンよりなる複数の薄膜トランジスタが設けられ、 該複数の薄膜トランジスタのうちの少なくとも一つは、
チャネル形成領域に含有されるＰ型またはＮ型のドーパ
ントの濃度が、他の薄膜トランジスタとは異なることを
特徴とする半導体装置。 - 【請求項３】請求項２において、Ｐ型のドーパントは、
ボロンを含むことを特徴とする半導体装置。 - 【請求項４】絶縁表面を有する基板上に、結晶性シリコ
ンよりなる複数の薄膜トランジスタが設けられ、 該複数の薄膜トランジスタのうちの少なくとも一つは、
チャネル形成領域に含有されるＰ型またはＮ型のドーパ
ントが、他の薄膜トランジスタのチャネル形成領域に含
有されるドーパントとは異なる種類のドーパントである
ことを特徴とする半導体装置。 - 【請求項５】絶縁表面を有する基板上に、結晶性シリコ
ンよりなる複数の薄膜トランジスタが設けられ、 該複数の薄膜トランジスタのうちの少なくとも一つは、
しきい電圧（Ｖth）が他の薄膜トランジスタとは異なる
ことを特徴とする半導体装置。 - 【請求項６】請求項２、４、５において、チャネル形成
領域中のドーパントは、５×１０15原子/cm3〜５×１０
17原子 /cm3 の濃度で存在していることを特徴とする半
導体装置。 - 【請求項７】薄膜トランジスタのチャネルドープを行う
に際し、 絶縁表面を有する基板の片面に、珪素膜を形成する工程
と、 該珪素膜の上に、厚みに故意に分布を持たせた制御膜を
形成する工程と、 該制御膜および前記珪素膜にドーパントを打ち込む工程
と、 を有することを特徴とする半導体装置作製方法。 - 【請求項８】薄膜トランジスタのチャネルドープを行う
に際し、 絶縁表面を有する基板の片面に、珪素膜を形成する工程
と、 該珪素膜の上に、厚みに故意に分布を持たせた制御膜を
形成する工程と、 該制御膜と前記珪素膜にドーパントを打ち込む工程と、 前記制御膜を除去する工程と、 前記珪素膜に、レーザ光またはそれと同等の強光を照射
する工程とを有することを特徴とする半導体装置作製方
法。 - 【請求項９】薄膜トランジスタのチャネルドープを行う
に際し、 絶縁性を有する基板の片面に珪素膜を形成する工程と、 該珪素膜の上に、厚みに故意に分布を持たせた制御膜を
形成する工程と、 該制御膜と前記珪素膜にドーパントを打ち込む工程と、 前記制御膜を除去する工程と、 前記珪素膜に対しエキシマレーザー光を照射する工程と
を有することを特徴とする半導体装置作製方法。 - 【請求項１０】薄膜トランジスタのチャネルドープを行
うに際し、 絶縁性を有する基板の片面に珪素膜を形成する工程と、 該珪素膜の上に、制御膜を形成する工程と、 該制御膜の上に、レジストを形成する工程と、 該レジストを所望の形にパターニングする工程と、 前記制御膜および珪素膜にドーパントを打ち込む工程
と、 を有することを特徴とする半導体装置作製方法。 - 【請求項１１】薄膜トランジスタのチャネルドープを行
うに際し、 絶縁性を有する基板の片面に珪素膜を形成する工程と、 該珪素膜の上に、制御膜を形成する工程と、 該制御膜の上にレジストを形成する工程と、 該レジストを所望の形にパターニングする工程と、 前記制御膜および珪素膜にドーパントを打ち込む工程
と、 前記レジストおよび前記制御膜を除去する工程と、 前記珪素膜にレーザまたはそれと同等の強光を照射する
工程と、 を有することを特徴とする半導体装置作製方法。 - 【請求項１２】請求項７〜１１において、制御膜は、酸
化珪素膜であることを特徴とする半導体装置作製方法。 - 【請求項１３】薄膜半導体集積回路において、同一基板
上で２種類以上の異なるしきい電圧を有する薄膜トラン
ジスタを有し、 前記基板上で構成されるＣＭＯＳ回路のＰチャネル型薄
膜トランジスタのソース電極と、Ｎチャネル型薄膜トラ
ンジスタのソース電極に、前記ＣＭＯＳ回路のしきい電
圧よりも高いしきい電圧を有する薄膜トランジスタが接
続されていることを特徴とする半導体装置。 - 【請求項１４】薄膜トランジスタが接続された画素が、
複数マトリクス状に配置され、 ゲイト線駆動回路と、該ゲイト線駆動回路に接続され
た、複数のゲイト線とが設けられ、 前記ゲイト線の各々には、前記薄膜トランジスタが複数
接続され、 一つのゲイト線に接続された複数の薄膜トランジスタの
うち、前記ゲイト線駆動回路から遠いものほど、しきい
電圧が小さいことを特徴とする半導体装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7090157A JPH08264798A (ja) | 1995-03-23 | 1995-03-23 | 半導体装置および半導体装置作製方法 |
| US08/908,281 US6353244B1 (en) | 1995-03-23 | 1997-08-07 | Semiconductor device and manufacturing method thereof |
| US09/451,665 US7348227B1 (en) | 1995-03-23 | 1999-11-30 | Semiconductor device and manufacturing method thereof |
| US12/041,014 US7816195B2 (en) | 1995-03-23 | 2008-03-03 | Semiconductor device and manufacturing method thereof |
| US12/904,235 US8574976B2 (en) | 1995-03-23 | 2010-10-14 | Semiconductor device and manufacturing method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7090157A JPH08264798A (ja) | 1995-03-23 | 1995-03-23 | 半導体装置および半導体装置作製方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08264798A true JPH08264798A (ja) | 1996-10-11 |
Family
ID=13990667
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7090157A Pending JPH08264798A (ja) | 1995-03-23 | 1995-03-23 | 半導体装置および半導体装置作製方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6353244B1 (ja) |
| JP (1) | JPH08264798A (ja) |
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| EP1873786A3 (en) * | 2002-09-10 | 2015-01-14 | Gold Charm Limited | Thin film semiconductor device and manufacturing method |
| JP2008085048A (ja) * | 2006-09-27 | 2008-04-10 | Canon Inc | 半導体装置及び半導体装置の製造方法 |
| JP2015207769A (ja) * | 2009-10-30 | 2015-11-19 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| JP2018085534A (ja) * | 2009-10-30 | 2018-05-31 | 株式会社半導体エネルギー研究所 | 半導体装置 |
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| Publication number | Publication date |
|---|---|
| US6353244B1 (en) | 2002-03-05 |
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| A02 | Decision of refusal |
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|
| A911 | Transfer of reconsideration by examiner before appeal (zenchi) |
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|
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