KR20070005497A - 박막 트랜지스터, 박막 트랜지스터 제조 방법, 및 박막트랜지스터를 이용한 디스플레이 - Google Patents

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KR20070005497A
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요시아키 나카자키
겐시로 가와치
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가부시키가이샤 에키쇼센탄 기쥬쓰 가이하쓰센타
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Abstract

본 발명은 더 높은 전자 또는 홀 이동도를 갖는 박막 트랜지스터, 그 박막 트랜지스터를 제조하는 방법, 및 그 박막 트랜지스터를 이용하는 디스플레이를 제공한다. 따라서, 본 발명은, 수평 방향으로 성장된 결정을 갖는 결정화 영역을 갖는 반도체 박막 (4a) 에서 소스 영역 (S), 채널 영역 (C), 드레인 영역 (D) 을 갖는 박막 반도체로서, 박막 반도체는 채널 영역 (C) 위에 게이트 절연막 (11) 및 게이트 전극 (12) 을 가지며, 채널 영역 (C) 에 인접한 드레인 영역 (D) 의 드레인 에지 (10) 는 결정 성장 종료 위치 (8) 의 부근에 형성된다.
결정성장 개시위치, 소스측 에지, 드레인측 에지, 이동도

Description

박막 트랜지스터, 박막 트랜지스터 제조 방법, 및 박막 트랜지스터를 이용한 디스플레이{Thin Film Transistor, Method for Manufacturing Thin-Film Transistor, and Display Using Thin-Film Transistor}
도 1 은 본 발명의 박막 트랜지스터의 구성을 도시하는 부분 단면도이다.
도 2 는 도 1 에 도시된 TFT 를 제조하는 프로세스를 단계 순으로 도시하는 프로세스 다이어그램이다.
도 3 은 도 1 에 도시된 n 채널 타입 박막 트랜지스터에서의 이동도 특성 및 오프 전류 특성 대 드레인 에지 위치를 도시하는 특성 다이어그램이다.
도 4 는 도 1 에 도시된 n 채널 타입 박막 트랜지스터에서의 Vth 특성 및 S 값 특성 대 드레인 에지 위치를 도시하는 특성 다이어그램이다.
도 5 는 도 1 에 도시된 실시형태와는 다른 실시형태에 따른 p 채널 타입 박막 트랜지스터에서의 이동도 특성 및 오프 전류 특성 대 드레인 에지 위치를 도시하는 특성 다이어그램이다.
도 6 은 도 1 에 도시된 실시형태와는 다른 실시형태에 따른 p 채널 타입 박막 트랜지스터에서의 Vth 특성 및 S 값 특성 대 드레인 에지 위치를 도시하는 특성 다이어그램이다.
도 7 은 도 2 에 도시된 결정화 프로세스를 도시하는 결정화 장치의 구성 다 이어그램이다.
도 8 은 도 7 에 도시된 조명 광학 시스템을 더욱 상세히 도시하는 다이어그램이다.
도 9 는 도 2 에 도시된 결정화 프로세스에 의해 결정화를 수행하는 기판의 구조, 및 결정화된 반도체 박막의 형상을 도시하는 다이어그램이다.
도 10 은 도 2 에 도시된 TFT 제조 프로세스의 일 예를 단계 순으로 도시하는 단면도이다.
도 11 은 도 10 에 도시된 TFT 제조 프로세스의 후 프로세스를 단계 순으로 도시하는 단면도이다.
도 12 는 도 13 의 단면 사진이다.
도 13 은 위에서 본 도 12의 사진이다.
도 14 는 도 6 및 7 에 도시된 프로세스에 의해 획득된 다수의 TFT 들의 이동도 특성의 비교를 도시하는 특성 다이어그램이다.
도 15 는 액정 디스플레이에 도 1 의 박막 트랜지스터가 적용된 일 예를 도시하는 회로 다이어그램이다.
도 16 은 도 3 에 도시된 박막 트랜지스터와는 다른 박막 트랜지스터에 대해, 박막 트랜지스터의 이동도 특성은 드레인 에지 형성 위치에 의존함을 도시하는 n 채널 타입 TFT 의 특성 다이어그램이다.
도 17 은 도 5 에 도시된 박막 트랜지스터와는 다른 박막 트랜지스터에 대해, 박막 트랜지스터의 이동도 특성은 드레인 에지 형성 위치에 의존함을 도시하는 p 채널 타입 TFT의 특성 다이어그램이다.
도 18 은 드레인 에지 형성 위치가 박막 트랜지스터의 형성 시에 변화하는 도 1 에 도시된 박막 트랜지스터와는 다른 박막 트랜지스터에서의 드레인 전류 대 게이트 전압을 도시하는 특성 다이어그램이다.
도 19 는 도 1 에 도시된 n 채널 타입 박막 트랜지스터에서의 Vth 특성 및 S 값 특성 대 드레인 에지 위치를 도시하는 다른 실시형태의 특성 다이어그램이다.
도 20 은 도 6 및 7 에 도시된 프로세스에 의해 획득된 다수의 TFT들의 이동도 특성의 비교를 도시하는 다른 실시형태의 특성 다이어그램이다.
본 발명은 박막 트랜지스터, 박막 트랜지스터 제조 방법, 및 박막 트랜지스터를 이용한 디스플레이에 관한 것이다.
비정질 실리콘 박막 및 다결정 실리콘 박막은 예를 들어, 액정 디스플레이 (LCD) 의 픽셀에 인가되는 전압을 제어하는 스위칭 소자로서 기능하는 박막 트랜지스터 (TFT) 또는 액정 디스플레이용 제어회로를 위한 박막 트랜지스터로서 사용되어 왔다.
반도체 박막으로서 다결정 박막을 이용하는 TFT 에서, 일반적으로 채널영역을 통해 이동하는 전자 또는 홀은 반도체 박막으로서 비정질 실리콘 박막을 이용한 TFT 에서보다 더 높은 이동도 (mobility) 를 가진다. 따라서, 다결정 박막을 이용 한 트랜지스터들은 비정질 실리콘 박막을 이용한 트랜지스터들보다 더 높은 스위칭 속도를 가지며, 더 빠르게 동작할 수 있다. 이에 따라, 픽셀 (pixel) 제어 박막 트랜지스터들이 형성되는 기판과 동일 기판 상에 형성될 LCD 픽셀 선택 회로 및 주변 구동 회로를 형성하는데 TFT 가 사용될 수 있으며, 주변 구동회로는 LCD 를 구동한다. 또한, 다른 부분의 설계 마진을 증가시킬 수 있는 이점이 있다. 또한, 픽셀 제어 박막 트랜지스터들을 포함하는 디스플레이부에 DAC 또는 구동회로와 같은 주변 구동 회를 병합함으로써, 비용 및 사이즈의 감소와 선명도의 증가를 달성할 수 있다.
본 출원인은 절연 기판상에 형성된 비 단결정 (non-single-crystal) 반도체 박막에 대-입자-크기 (large-grain-size) 결정화 영역을 안정적으로 제조하는 산업화 기술을 개발해 왔다. 대-입자-크기 결정화 영역을 형성하는 방법으로서, 결정화 방법이 예를 들어, "Method for Forming Giant Crystal Grain Si Film Using Excimer Laser", Masakiyo MATSUMURA, Surface Science, Vol. 21, No. 5, pp. 278 내지 287, 2000, 및 "Method for Forming Giant Crystal Grain Si Film Using Excimer Laser Light Irridation", Masakiyo MATSUMURA, Applied Physics, Vol. 71, No. 5, pp. 543 내지 547, 2000 에 제안되었다. 성공적인 대-입자-크기 결정화 영역의 산업화는 픽셀용 스위칭 트랜지스터 및 액정 디스플레이부를 가능하게 할 뿐만 아니라, DRAM 또는 SRAM 과 같은 메모리 회로, 연산 및 로직 회로, 또는 유리 기판에 형성될 다른 회로 등을 가능하게 한다. 이는 전체 액정 디스플레이에 요구되는 전력량 및 액정 디스플레이의 크기를 감소시킬 수 있다.
본 발명자 등은 실용적이고 최적의 트랜지스터 특성을 요구하는 보다 고성능 TFT 를 형성하는 제조 기술을 개발해 왔다. 예를 들어, 비정질 실리콘 박막에 열처리를 수행함으로써 성장된, 대 입자 크기의 결정을 갖는 단결정 실리콘은, 정상적인 리프트-오프 (lift-off) 방법에 의해 형성된 단결정 로드 (rod) 를 슬라이싱하여 형성한 단결정 실리콘 웨이퍼의 표면과는 상이한 표면을 가진다. 구체적으로, 전자의 단결정 실리콘은 미시적으로는 평탄하지 않으며, 결정 성장 중에 생성된 복잡한 입자 경계를 갖는 박막을 가진다. 따라서, 바람직한 트랜지스터 특성들은 단순히 결정화 영역의 임의의 부분에 TFT 를 형성함으로써는 획득되지 않는다고 알려져 왔다.
본 발명의 목적은 최적의 트랜지스터 특성들을 제공하는 박막 트랜지스터 구조, 박막 트랜지스터를 제조하는 방법, 및 박막 트랜지스터를 이용한 디스플레이를 제공하는 것이다.
본 발명에 따른 일 실시형태에서 설명하는 박막 트랜지스터는 수평 방향으로 성장한 결정을 갖는 결정화 영역을 구비한 반도체 박막에 소스 영역, 채널 영역 및 드레인 영역을 가지고, 채널 영역 위에 게이트 절연막 및 게이트 전극을 가지며, 드레인 또는 소스 영역의 채널 영역 측 에지가 결정 성장 개시 위치 또는 수직 방향 성장 개시 위치의 부근을 제외한 결정화 영역에서 제공되는 것을 특징으로 한다.
본 발명에 따른 일 실시형태에서 설명하는 박막 트랜지스터는 수평 방향으로 성장한 결정을 갖는 결정화 영역을 구비한 반도체 박막에 소스 영역, 채널 영역 및 드레인 영역을 가지고, 채널 영역 위에 게이트 절연막 및 게이트 전극을 가지며, 드레인 또는 소스 영역의 채널 영역 측 에지가 수직 방향 성장 개시 위치로부터 1.0 ㎛ 이상 떨어진 결정화 영역에서 제공되는 것을 특징으로 한다.
본 발명에 따른 일 실시형태에서 설명하는 박막 트랜지스터는 수평 방향으로 성장한 결정을 갖는 결정화 영역을 구비한 반도체 박막에 소스 영역, 채널 영역 및 드레인 영역을 가지며, 결정화 영역은 결정 성장 종료 위치 쪽으로 융기하는 경사진 표면을 가진다. 박막 트랜지스터는 채널 영역 위에 게이트 절연막 및 게이트 전극을 가지며, 드레인 또는 소스 영역의 채널 영역 측 에지가 수직 방향 성장 개시 위치로부터 1.0 ㎛ 이상 떨어진 결정화 영역에서 제공되는 것을 특징으로 한다.
박막 트랜지스터의 결정화 영역은 펄스 레이저광으로 비 단결정 반도체막을 조사함으로써 형성된 단결정 영역이다. 이 경우, 펄스 레이저광은 균일화기 (homogenizer) 및 위상 시프터를 통해 역 피크형 광 강도 분포를 가지도록 만들어진다.
본 발명의 일 실시형태에 따른 박막 트랜지스터를 제조하는 방법은 결정화 영역을 형성하기 위하여, 역 피크형 광 강도 분포를 갖는 레이저광으로 비 단결정 반도체막을 조사하여 조사된 영역을 결정화하는 단계, 및 채널 영역에 인접한 드레인 또는 소스 영역의 측면 에지가 결정화 영역에서의 결정 성장 개시 위치 또는 수직 성장 개시 위치로부터 1.0 ㎛ 이상 떨어진 결정화 영역에 위치하도록 박막 트랜 지스터를 형성하는 단계를 포함하는 것을 특징으로 한다.
상술한 구조를 갖는 박막 트랜지스터 또는 상술한 바와 같이 제조된 박막 트랜지스터는 종래 TFT 들보다 더 높은 전자 또는 홀 이동도를 갖도록 결정화 영역에 형성될 수 있다.
본 발명의 일 실시형태에 따른 디스플레이는 신호 및 주사선 구동 회로를 포함하며 고속으로 동작할 필요가 있는 주변 회로부에 상술한 박막 트랜지스터를 가진다. 상술한 박막 트랜지스터를 사용함으로써, 주변 회로부 및 메모리 회로부와 같은 능동 소자들이 동일 기판상에 형성되는 시스템 디스플레이를 구현할 수 있다.
이하 본 발명의 일 실시형태를 도면을 참조하여 설명한다. 후술하는 상세한 설명은 본 발명의 일 실시형태에 관한 것이며, 본 발명의 일반 원칙을 설명하려는 것이다. 따라서, 본 상세한 설명은 본 발명을 이 실시형태에 한정하려는 것이 아니며, 또한 첨부된 도면에 구체적으로 도시된 구성에 한정하려는 것이 아니다. 후술하는 상세한 설명 및 도면에서, 동일 구성요소는 동일 도면 부호에 의해 지시된다.
본 발명자는 수평 방향으로 성장한 결정을 갖는 결정화 영역을 위한 최적의 트랜지스터 특성을 제공하기 위한 수단으로서, 드레인 또는 소스 단부를 결정 성장 종료 위치와 정렬시킴으로써 TFT 를 제조하는 기술을 개발하여 특허출원해 왔다. 수평 방향으로 성장한 결정을 갖는 대 입자 크기 결정화 영역에 가능한 많은 TFT 들을 형성하기 위하여, 본 발명자는 결정 성장 개시 위치의 부근에서의 결정화 영역의 트랜지스터 특성을 전심으로 연구했다. 그 결과, 본 발명자는 최적의 트랜지스터 특성을 제공하는 영역을 발견했다.
후술하는 실시형태에서, TFT 는 수평 방향으로 성장한 결정을 갖는 결정화 영역에 형성된다. 이 TFT 에서, 드레인 또는 소스 영역의 채널 영역 측 에지는 결정 성장 개시 위치 또는 수직 성장 개시 위치의 부근에 대응되지 않는 위치에서의 결정화 영역에 형성된다. 예를 들어, TFT 는 결정 성장 개시 위치 또는 수직 성장 개시 위치로부터 1.0 ㎛ 이상 떨어진 결정화 영역에 형성된다. 이 방법에 의해 최적의 특성이 제공될 수 있다.
도 1 을 참조하여, 본 발명에 따른 박막 트랜지스터의 일 실시형태에 대해 설명한다. 도 1 은 박막 트랜지스터가 형성되는 영역을 도시하는 확대된 단면도이다. 이 실시형태는 다음의 특성들을 가진다.
비 단결정 반도체층의 레이저광 조사 영역에서, 결정화 영역 (5) 은 소정 성장 조건 하에서 수평 방향으로 성장한 결정에 의해 형성된다. 구체적으로, 결정화 영역 (5; 7-S-C-D-8) 은 결정 성장 개시 위치 (7) 로부터 수평 방향으로 결정 성장이 진행하고, 그 결정이 결정 성장 종료 위치 (8) 에서 최대로 융기하도록 형성된다. 비 단결정 반도체층, 예를 들어, 비정질 실리콘막을 광으로 조사하여 결정화 영역 (5) 에서 수평 방향으로 결정 성장하게 하여, 결정화 영역 (5) 을 결정화한다. 따라서, 결정화 영역 (5) 은 정상적으로 결정 성장 개시 위치 (7) 로부터 결정 성장 종료 위치 (8) 까지 증가하는 막 두께를 구비한 경사진 표면을 가진다. 이 결정화 영역 (5) 에서, 전자 또는 홀 이동도 (μmax) 는 결정 성장 방향으로 증가하고, 결정 성장 종료 위치의 부근에서 상당히 증가한다.
본 발명자는 다수의 세립 결정 입자가 결정 성장 개시 위치 (7) 의 부근에 분포함을 발견했다. 따라서, 결정 성장 개시 위치 (7) 의 부근에 TFT 의 드레인 에지를 정렬하여 TFT 를 형성하는 것은 바람직하지 않다. 즉, 결정 성장 개시 위치 (7) 의 부근에 TFT 의 드레인 에지를 정렬하여 TFT 를 형성함으로써, 바람직하지 않은 트랜지스터 특성들, 예를 들어, 이동도 특성, Vth 특성 및 오프 전류 특성을 야기할 수 있다. 본 실시형태에 따른 TFT 는 상술한 이동도 증가 영역을 효과적으로 이용한다.
수평 방향으로 비 단결정 반도체층의 광 조사 영역을 결정화하여 형성한 결정화 영역은, 결정 성장 개시 위치 (7) 로부터 수평 방향으로 진행하는 결정 성장의 결과이며 결정 성장 종료 위치 (8) 쪽으로 융기하는, 경사진 표면을 갖는 반도체 박막이다. 그 이유가 명확하지는 않지만, 레이저는 융기된 부분의 에지에 상당한 영향을 미치며, 도 1 의 우측으로부터 성장한 결정화 영역 (5) 의 단자는 도 1 의 좌측으로부터 성장한 결정화 영역 (5) 의 단자와 충돌한다. 이는 이 영역에서의 높은 막 응력 및 박리를 가져오며, 이에 따라 이동도와 같은 특성의 질을 저하시킨다. 따라서, 드레인 또는 소스 영역의 채널 영역 측 에지는 바람직하게는 결정 성장 개시 위치 (7) 의 부근에 대응되지 않는 위치에서의 결정화 영역에 위치한다.
또한, 수평 방향으로 결정화된 비 단결정 반도체층을 갖는 결정화 영역은 결정 성장 개시 위치로부터 수평 방향으로 단조 증가하는 막 두께를 갖는 경사진 표면을 구비하는 반도체 박막이다. 결정 성장 종료 위치에서, 드레인 또는 소스 영역의 채널 영역 측 에지는 단조 증가하는 막 두께를 갖는 경사진 표면의 피크 부근에 위치한다. 비 단결정 반도체막은 예를 들어, Si 와 같은 다결정막 또는 비정질 막 이다.
이하 도 1 을 참조하여, 액정 디스플레이를 구동하는 TFT의 구체적 구성의 일 예를 설명한다. 도 1 의 TFT (1) 는 탑 게이트 타입 박막 트랜지스터 구조를 가진다. 기판 (2) 은 절연 기판이나, 표면에 절연막이 형성된 반도체 또는 금속 기판일 수도 있다. 절연막, 예를 들어, 실리콘 산화막 (3) 은 절연 기판, 예를 들어, 유리 기판 (2) 상에 제공된다. 실리콘 산화막 (3) 은 예를 들어, CVD 막 또는 열적 산화막이며, 예를 들어, 1 ㎛ 의 두께를 가진다.
결정화 영역을 형성하기 위하여, 비 단결정 반도체막, 예를 들어, 비정질 실리콘막 (4) 이 전체 실리콘 산화막 (3) 상에 제공된다 (미도시). 비정질 실리콘막 (4) 은 30 내지 300 ㎚, 더욱 구체적으로, 예를 들어, 200 ㎚의 두께를 가진다. 비정질 실리콘막은 예를 들어, 플라즈마 CVD 에 의해 증착된다.
전체 비정질 실리콘막 (4) 또는 그것의 소정 영역을 레이저 광으로 조사하여 도 1 에 도시된 결정화 영역 (5) 을 형성한다. 결정화 영역 (5) 은 도 9(b) 에서 L 로 도시된 바와 같이, 역 피크 패턴과 같은 광 강도 분포를 가진다. 결정화 영역 (5) 은 비정질 실리콘막 (4) 을 용융시키기에 충분한 에너지를 갖는 레이저광 빔, 예를 들어, KrF 엑시머 레이저광을 조사하여 결정화함으로써 형성된다.
역 피크 패턴과 같은 복수의 광 강도 분포를 갖는 레이저광에 의해 결정화된 결정화 영역 (5) 에서, 결정 성장은 막 두께가 결정 성장 개시 위치 (7) 로부터 수평 방향으로 순차적으로 증가하도록 진행한다. 결정화 영역 (5) 은 결정 성장 종료 위치 (8) 의 부근에서, 결정화되고 융기된 단결정 실리콘막에 대응하는 단면 형상 을 가진다. 역 피크 패턴과 같은 복수의 광 강도 분포를 갖는 레이저광에 의해 결정화된 결정화 영역 (5) 에서, 결정화된 결정 성장 종료 위치 (8) 는 인접한 양 (positive) 의 피크 부분에서 서로 충돌한다. 이는 융기된 실리콘막에 대응하는 각 진 단면 형상을 야기한다. 본 출원에서, 결정화된 소정 위치를 갖는 반도체막은 반도체 박막 (4a) 으로서 정의된다. 결정 성장 개시 위치 (7) 와 결정 성장 종료 위치 (8) 사이의 길이는 도 9(b)의 역 피크형 광 강도 분포의 펄스 폭에 의해 결정된다.
도 1 에 도시된 실시형태에서, TFT (1) 는 결정 성장 개시 위치 (7) 의 부근에 대응하지 않는 위치에서의 결정화 영역 (5) 에 TFT (1) 의 채널 영역 (c) 의 드레인 또는 소스 에지를 위치시킴으로써 형성된다. 예를 들어, TFT (1) 는 결정 성장 개시 위치 (7) 로부터 1.0 ㎛ 이상 떨어진 결정화 영역에 TFT (1) 의 채널 영역 (C) 의 드레인 에지 (10; 측면단) 을 위치시킴으로써 형성된다. 채널 영역 (C) 은 드레인 영역 (D) 에 인접하여 형성되고, 소스 영역 (S) 은 채널 영역 (C) 에 인접한다.
게이트 절연막 (11), 예를 들어, 실리콘 산화막은 채널 영역 (C) 와 정렬되도록 채널 영역 (C) 상에 제공된다. 실리콘 산화막은 300 내지 400 ℃, 예를 들어, 350 ℃ 에서 전자파 가열 CVD 에 기초한 직접-산화 (direct-oxidation) 저온 프로세스에 의해 형성된 산화막일 수 있다.
게이트 전극 (12) 은 채널 영역 (C) 과 정렬되도록 게이트 절연막 (11) 상에 제공된다. 이에 따라, TFT (1) 가 제조된다. 본 상세한 설명에서, TFT 는 TFT 구조 를 갖는 소자이며, 트랜지스터로서 뿐만 아니라 메모리, 커패시터 또는 저항으로 사용될 수도 있다.
다음으로, 도 2 의 프로세스 다이어그램을 참조하여, TFT (1) 를 제조하는 방법의 일 예를 설명한다. 도 1 에서의 구성요소와 동일한 구성요소는 동일한 도면 부호로 지시된다. 이들에 대한 상세한 설명은 중복을 피하기 위해 생략된다.
먼저, 결정화 기판이 제조된다. 예를 들어, 석영 기판 또는 알칼리 유리로 이루어지지 않은 유리 기판 (2) 이 플라즈마 CVD 장치로 반송된다. 유리 기판 (2) 은 플라즈마 CVD 장치의 소정 위치에 배치되어 장착된다 (단계-1). 하층 절연막, 예를 들어, 실리콘 산화막 (3) 은 플라즈마 CVD 에 의해 기상 (vapor phase) 에서 성장한다 (단계-2). 플라즈마 CVD 는 예를 들어, 500 ℃의 기판 온도에서, 그리고 40 분의 증착 시간으로 수행된다. 그 후, 결정화될 비정질 실리콘 또는 다결정 실리콘으로 이루어진 비 단결정 반도체막이 플라즈마 CVD 에 의해 기상에서 성장된다 (단계-3). 비 단결정 반도체막은 30 내지 300 ㎚ (예를 들어, 200 ㎚) 막 두께의 비정질 실리콘막 (4) 이다.
비정질 실리콘막 (4) 은 예를 들어, LP-CVD (저압 CVD; Lower Pressure CVD) 에 의해 실리콘막 (3) 상에 증착된다. 비정질 실리콘막 (4; a-Si) 은 예를 들어, 200 ㎚ 의 두께를 가진다. LP-CVD 프로세스는 예를 들어, 150 sccm 의 유속, 8 pa 의 압력, 450 ℃의 기판 온도 및 35 분의 증착 시간 등의 조건 하에서 Si2H6 분위기에서 수행된다. 이 경우 LP-CVD 프로세스가 이용되나, 대신에 예를 들어, PE-CVD (저온 플라즈마 CVD; low-temperture plasma CVD) 프로세스가 이용될 수도 있다.
비 단결정 반도체 박막은 비정질 실리콘막 (4; Si) 에 한정되지 않는다. 예를 들어, Ge 또는 SiGe 와 같은 박막이 사용될 수도 있다. 또한, 비 단결정 반도체 박막의 증착은 CVD 프로세스에 한정되지 않는다. 예를 들어, 스퍼터링 장치를 이용하여 증착을 수행할 수도 있다.
그 후, 입사광이 투과할 수 있는 캡 (cap) 막, 예를 들어, 실리콘 산화막이 플라즈마 CVD 에 의해 10 내지 100 ㎚, 예를 들어, 10 ㎚ 두께까지 비정질 실리콘막 (4) 상에 증착된다. 캡 막은 대-입자-크기 결정화 영역을 형성하는데 효과적이다. 실리콘 산화막이 예를 들어, LP-CVD 프로세스에 의해 500 ℃의 기판 온도 및 10 분의 증착 시간으로 비정질 실리콘막 (4) 상에 증착된다. 캡 막은 절연막으로 이루어지며 열 저장 효과를 발휘한다. 후속 단계에서 레이저 광을 이용하여 결정화를 수행할 때, 캡 막은 비 단결정 반도체 박막 (2) 의 온도의 감소 속도를 저감시킨다. 이에 따라, 결정화 캡 막이 제조된다 (단계-4).
그 후, 결정화 단계 5 및 6 이 수행된다. 결정화 기판이 결정화 장치의 소정 위치에 배치되어 장착된다. 결정화 장치에 반송된 결정화 기판에서의 결정화 위치는 도 9(b) 에 도시된 바와 같이 역 피크 패턴형 광 강도 분포를 갖는, 펄스와 같은 엑시머 레이저 광으로 조사된다. 조사된 영역은 비 단결정 반도체 박막을 용융시킬 시킬 정도로 가열된다 (단계-5).
이러한 온도 분포는 캡 막에 열이 저장되게 한다. 도 9(b) 에 도시된 바와 같은 광 강도 분포에 대응하는 온도 변화를 유지하면서, 엑시머 레이저 광을 차단 하여 온도를 낮춘다. 이러한 온도 감소 프로세스로, 온도는 캡 막의 열 저장 효과로 인해 천천히 낮아진다. 따라서, 결정 성장이 이러한 온도 변화에 따라 발생하며 대-입자-크기 결정화 영역을 형성한다 (단계-6).
엑시머 레이저 광은 예를 들어, Kr 엑시머 레이저일 수 있으며, 예를 들어, 350 mJ/㎠ 의 에너지 밀도를 가질 수도 있다. 결정화를 위한 위치 정보는 컴퓨터에 미리 저장된다. 다음 프로세스는 컴퓨터의 제어하에서 자동으로 수행된다. 기판은 순차적으로 결정화 기판의 결정화 위치로 이동하여 배치되고, 결정화용 레이저광으로 조사되어 결정화 단계 5 및 6 을 종료한다.
결정화 단계 5 및 6 은 상세히 후술하는 위상 변조 엑시머 레이저 결정화 방법을 이용한다. 캡 막의 표면은 역 피크형 광 강도 분포 (R) 를 갖는 엑시머 레이저 광으로 조사된다 (도 9(b) 참조). 펄스 레이저 광 조사는 레이저광으로 조사된 비정질 실리콘막 (4) 의 영역을 용융시킨다. 펄스 레이저광을 차단하여 용융된 영역의 온도를 낮춘다. 응고점에 도달한 응고 위치는 수평 방향으로 이동한다. 이에 따라, 결정 성장이 발생하여 결정화 영역 (5) 을 형성한다.
도 1 에 도시된 바와 같이, 결정화 영역 (5) 에서, 결정 성장은 결정 성장 개시 위치 (7) 로부터 결정 성장 종료 위치 (8) 까지 수평 방향으로 진행된다. 결정의 폭은 예를 들어, 2.5 ㎛이다. 그 결과, 비정질 실리콘막 (4) 은 부분적으로 또는 전체적으로 결정화된 반도체 박막 (4a) 으로 변환된다. 펄스 레이저광 조사는 한 번 또는 여러 번 수행될 수도 있다. 다른 방법으로, 펄스 레이저광 조사는 플래시 램프 광 조사와 결합될 수도 있다.
이에 따라, 도 1 에 도시된 바와 같이, 정상적으로 결정화 영역 (5) 은 결정 성장 개시 위치 (7) 로부터 수평 방향으로 결정 성장이 진행되고, 결정은 결정 성장 종료 위치 (8) 쪽으로 융기하도록 형성된다.
그 다음, 대-입자-크기 결정화 영역에 TFT (1) 를 형성하기 위하여, 실리콘 산화막이, 증착된 캡 막으로부터 제거된다 (단계-7). 실리콘 산화막은 건식 에칭 처리에 의해 제거될 수 있다. 예를 들어, BCl3 또는 CH4 가 건식 에칭 처리를 위한 에칭 가스로서 사용될 수도 있다.
그 다음, TFT 제조 프로세스는 결정화 프로세스가 종료된 유리 기판 (2) 을 이용하여 실행된다. 본 실시형태는 TFT 가 전술한 프로세스를 통하여 결정화된 결정화 영역에서의 소정의 위치에 형성되는 것에 특징이 있다. TFT 는, 드레인 영역 또는 소스 영역의 채널 영역 측 에지가 결정화 영역에서의 결정 성장 개시 위치 또는 수직 성장 개시 위치로부터 적어도 1.0 ㎛ 떨어진 결정화 영역에 위치하도록 형성된다.
본 명세서에서, "결정 성장 개시 위치" 또는 "수직 성장 개시 위치"는 도 9(c) 에서 도시한 바와 같이 결정 성장이 개시되는, 결정화된 단결정 영역에서의 위치이다. 즉, "결정 성장 개시 위치 (7)" 는, 결정 성장 개시 부분에서 항상 생성되고 미세 결정 입자가 모이는, 미세 결정 입자 부분에 대응하지 않는 단결정 영역에서의 결정 개시 위치이다. TFT 의 드레인 또는 소스 영역의 "채널 영역 측면 단부" 는 채널 영역과 접촉하는 채널 영역과 드레인 또는 소스 영역 사이의 경계 위 치이다.
먼저, 유리 기판 (2) 은 플라즈마 CVD 장치에서의 소정 위치로 반송되어 그 위치에 배치 및 설치된다. 플라즈마 CVD 에 의해, 실리콘 산화막이 반송된 기판으로부터 노출된 결정화된 반도체 박막 상에 증착되어, 게이트 절연막 (11) 을 형성한다 (단계-8).
그 다음, 게이트 절연막 (11) 이 형성된 유리 기판 (2) 은, 게이트 전극을 형성하는 도전막을 증착하는 스퍼터링 장치로 반송된다. 그 후에 알루미늄 (Al) 이 게이트 전극으로서 증착된다 (단계-9). 그 다음, 기판은 플라즈마 에칭 장치로 반송되고, 플라즈마 에칭 장치에서, 소정 부분만을 남기면서 게이트 전극 (12) 을 형성하는 플라즈마 에칭을 받게 된다 (단계-9).
형성된 게이트 전극 (12) 은 마스크로서 이용되어, 고농도의 불순물 이온을 결정화 영역에 주입하여 소스 영역 및 드레인 영역을 형성한다. 예를 들어, 불순물 이온은 N-채널 트랜지스터에 대해서는 인 이온, 및 P-채널 트랜지스터에 대해서는 붕소 이온이다. 그 후에, (예를 들어, 600℃ 에서 1 시간 동안) 어닐링 처리가 질소 분위기 하에서 실행되어 불순물을 활성화시킨다. 따라서, 소스 영역 (S) 과 드레인 영역 (D) 은, 도 1 에서 도시한 바와 같이 결정화 영역에 형성된다. 이것으로, 캐리어가 이동하는 소스 영역 (S) 과 드레인 영역 (D) 사이의 채널 영역 (C) 이 생긴다 (단계-10).
층간 절연층 (미도시) 이 게이트 절연층 (11) 및 게이트 전극 (12) 상에 형성된다. 그 다음, 컨택트 홀 (미도시) 이 층간 절연층에 형성되어 소스 전극 및 드 레인 전극을 각각 소스 영역 (S) 과 드레인 영역 (D) 에 접속한다.
그 다음, 게이트 전극, 소스 전극, 및 드레인 전극을 구성하는 금속층, 예를 들어, 알루미늄이 컨택트 홀에 충진되고, (도시되지 않은) 층간 절연층 상에 증착된다. 층간 절연층에 증착된 금속층은 포토리소그래피 기술을 이용하여 소정의 패턴으로 에칭된다. 이는 소스 전극 및 드레인 전극을 형성하여 n-채널 형 박막 트랜지스터를 제조한다 (단계-11). TFT (1) 는, 예를 들어, 1 ㎛ 의 게이트 길이를 가진다.
전술한 제조 프로세스로부터 명백하게, 채널 영역 (C) 에 인접한 소스 영역 (S) 또는 드레인 영역 (D) 의 측면 에지가, 결정 성장 개시 위치 (7) 에 대응하지 않은 위치의 결정화 영역에 위치하도록, TFT 가 형성된다. 따라서, 이 위치는 이온 주입 마스크로서 역할을 하는 게이트 전극 (12) 에 의해 결정된다. 따라서, 게이트 전극 (12) 은 결정 성장 개시 위치 (7) 로부터 떨어진 결정화 영역의 부분에 위치하고 설치된다.
도 3 내지 도 6 을 참조하여, 제조된 TFT 의 트랜지스터 특성의 주어진 측정치를 설명한다.
도 3 은, 이동도 μFE [㎠/Vs], 오프 전류 [A] 양자와, 전술한 결정화 영역 (5) 에 각각의 TFT (1) 가 형성될 때 관찰되는 n-채널 TFT (1) 에서의 드레인 에지의 위치 사이의 관계를 도시하는 특성 커브 다이어그램이다. 도 3 은 이동도 및 오프 전류 특성을 도시하며, 소스-드레인 전극 전압 Vds = 0.1V 이고, 소스-게이트 전극 전압 Vgs = -5 V 이다.
이동도 μmax 특성
특성 커브 다이어그램은, 드레인 에지가 결정 성장 개시 위치 (7) 로부터 약 1.7 내지 2.7 ㎛ 또는 약 4.0 내지 5.1 ㎛ 떨어진 (결정화 영역에) 형성되도록 제조된 n-채널 형 TFT (1) 에 의해, 적절한 이동도 특성이 제공됨을 보여준다. 부적절한 이동도 특성은 드레인 에지가 결정 성장 개시 위치 (7) 로부터 약 1.7 ㎛ 내 또는 결정 성장 개시 위치 (7) 로부터 약 2.9 내지 3.7 ㎛ 떨어진 (결정화 영역에) 형성되도록 제조된 n-채널 형 TFT (1) 에 의해서 제공된다.
또 다른 실시형태는, 드레인 에지가 결정 성장 개시 위치 (7) 로부터 약 0.8 내지 2.2 ㎛ 또는 약 3.6 내지 4.5 ㎛ 떨어진 (결정화 영역에) 형성되도록 제조된 n-채널 형 TFT (1) 에 의해, 적절한 이동도 특성이 제공됨을 보여준다. 부적절한 이동도 특성은, 드레인 에지가 결정 성장 개시 위치 (7) 로부터 약 0.7 ㎛ 내 또는 결정 성장 개시 위치 (7) 로부터 약 2.3 내지 3.6 ㎛ 떨어진 (결정화 영역에) 형성되도록 제조된 n-채널 형 TFT (1) 에 의해서 제공된다.
오프 전류 Ioff 특성
더 큰 오프 전류, 즉 부적절한 오프 전류 특성은, 드레인 에지가 결정 성장 개시 위치 (7) 로부터 약 1.7 내지 2.4 ㎛ 또는 약 4.1 내지 4.9 ㎛ 떨어진 (결정화 영역에) 형성되도록 제조된 n-채널 형 TFT (1) 에 의해서 제공된다. 반대로, 더 작은 오프 전류, 즉 적절한 오프 전류 특성은, 드레인 에지가 결정 성장 개시 위치 (7) 로부터 약 0.7 ㎛ 내, 또는 결정 성장 개시 위치 (7) 로부터 약 3.0 내지 3.8 ㎛ 또는 약 4.6 내지 5.0 ㎛ 떨어진 (결정화 영역에) 형성되도록 제조된 n-채널 형 TFT (1) 에 의해서 제공된다.
다른 실시형태에서, 더 큰 오프 전류, 즉 부적절한 오프 전류 특성은, 드레인 에지가 결정 성장 개시 위치 (7) 로부터 약 1.2 내지 1.7 ㎛ 또는 약 4.1 내지 4.8 ㎛ 떨어진 (결정화 영역에) 형성되도록 제조된 n-채널 형 TFT (1) 에 의해서 제공된다. 반대로, 더 작은 오프 전류, 즉 적절한 오프 전류 특성은, 드레인 에지가 결정 성장 개시 위치 (7) 로부터 약 1.2 ㎛ 내, 또는 결정 성장 개시 위치 (7) 로부터 약 2.0 내지 4.0 ㎛ 또는 약 4.7 내지 5.0 ㎛ 떨어진 (결정화 영역에) 형성되도록 제조된 n-채널 형 TFT (1) 에 의해서 제공된다.
이동도의 특성 및 오프 -전류 특성
적절한 이동도 및 오프 전류 특성은, 드레인 에지가 결정 성장 개시 위치 (7) 로부터 약 0.8 내지 1.3 ㎛, 약 1.8 내지 2.3 ㎛ 또는 약 3.6 내지 4.2 ㎛ 떨어진 (결정화 영역에) 형성되도록 제조된 n-채널 형 TFT (1) 에 의해서 제공된다. 그러나, 부적절한 이동도 및 오프 전류 특성은, 드레인 에지가 결정 성장 개시 위치 (7) 로부터 약 0.8 ㎛ 내, 또는 결정 성장 개시 위치 (7) 로부터 약 1.3 내지 1.7 ㎛, 약 2.3 내지 3.6 ㎛, 또는 약 4.2 내지 5.0 ㎛ 떨어진 (결정화 영역에) 형성되도록 제조된 n-채널 형 TFT (1) 에 의해서 제공되며, 이러한 영역은 사용하기에 어렵다.
다른 실시형태에서, 적절한 이동도 및 오프 전류 특성은, 드레인 에지가 결정 성장 개시 위치 (7) 로부터 약 0.8 내지 1.2 ㎛, 약 1.8 내지 2.2 ㎛ 또는 약 3.6 내지 4.2 ㎛ 떨어진 (결정화 영역에) 형성되도록 제조된 n-채널 형 TFT (1) 에 의해서 제공된다. 그러나, 부적절한 이동도 및 오프 전류 특성은, 드레인 에지가 결정 성장 개시 위치 (7) 로부터 약 0.8 ㎛ 내, 또는 결정 성장 개시 위치 (7) 로부터 약 1.3 내지 1.7 ㎛, 약 2.3 내지 3.6 ㎛, 또는 약 4.2 내지 5.0 ㎛ 떨어진 (결정화 영역에) 형성되도록 제조된 n-채널 형 TFT (1) 에 의해서 제공되며, 이러한 영역은 사용하기에 어렵다.
도 4 및 도 19 는, 문턱 전압 Vth[V], S 값 [V/dec] 양자와, 결정화 영역에 TFT (1) 가 형성될 때 관찰되는 n-채널 TFT (1) 에서의 드레인 에지 사이의 관계를 도시하는 특성 커브 다이어그램이며, S 값은 온-오프 시프트 영역의 경사값이다. Vth 는 TFT (1) 의 스위칭 전압 (문턱 전압) 이다. S 값은, 드레인 전압을 일정하게 유지하면서, 크기의 일 오더 (order) 만큼 드레인 전류를 변화시키는 게이트 전압이다.
본 실시형태에서, 결정 성장 개시 위치 (7) 와 결정 성장 종료 위치 (8) (결정화 영역) 사이의 길이는, 도 1 에 도시된 TFT 에 있어서 2.5㎛ 이다. 결정화 영역은 역 피크형 광 강도 분포의 펄스 폭에 기초하여 정의된다. 예를 들어, 5 ㎛ 크기의 결정화 영역을 대량 생산하는 것이 가능하도록 하는 기술이 확립되었다.
문턱 전압 Vth
상대적으로 안정적인 문턱 전압 Vth 는, 즉, 최적 특성은, 드레인 에지가 도 4 에서 도시한 바와 같이 결정 성장 개시 위치 (7) 로부터 약 2.4 내지 3.3 ㎛, 또는 약 3.5 내지 4.3 ㎛ 떨어진 (결정화 영역에) 형성되도록 제조된 n-채널 형 TFT (1) 에 의해서 제공된다.
다른 실시형태에서, 상대적으로 안정적인 문턱 전압 Vth 는, 즉, 최적 특성은, 드레인 에지가 도 19 에서 도시한 바와 같이 결정 성장 개시 위치 (7) 로부터 약 1.8 내지 2.6 ㎛, 또는 약 3.0 내지 3.8 ㎛ 떨어진 (결정화 영역에) 형성되도록 제조된 n-채널 형 TFT (1) 에 의해서 제공된다.
S 값
최소 S 값, 즉, 최적 특성은, 드레인 에지가 도 4 에서 도시한 바와 같이 결정 성장 개시 위치 (7) 로부터 약 1.7 내지 3.0 ㎛, 또는 약 3.7 내지 5.0 ㎛ 떨어진 (결정화 영역에) 형성되도록 제조된 n-채널 형 TFT (1) 에 의해서 제공된다.
다른 실시형태에서, 최소 S 값, 즉, 최적 특성은, 드레인 에지가 도 19 에서 도시한 바와 같이 결정 성장 개시 위치 (7) 로부터 약 1.2 내지 2.6 ㎛, 또는 약 3.0 내지 4.5 ㎛ 떨어진 (결정화 영역에) 형성되도록 제조된 n-채널 형 TFT (1) 에 의해서 제공된다.
Vth 및 S 값의 특성
전술한 결과는, 5 ㎛ 크기의 결정화 영역에서 S 값뿐만 아니라 문턱 전압 Vth 의 안정화를 위해, 적절한 특성은 드레인 에지가 결정 성장 개시 위치 (7) 로부터 약 2.4 내지 3.3 ㎛, 또는 약 3.0 내지 4.0 ㎛ 떨어진 (결정화 영역에) 형성되도록 제조된 TFT (1) 에 의해서 제공됨을 알려준다. 또한, 드레인 에지가 결정 성장 개시 위치 (7) 로부터 약 1.5 ㎛ 내, 또는 결정 성장 개시 위치 (7) 로부터 약 3.2 내지 3.7 ㎛ 또는 약 5.0 내지 5.5 ㎛ 떨어지게 형성되도록 제조된 TFT (1) 에서, S 값은 과도하게 크며, 이러한 TFT (1) 는 사용될 수 없다.
다른 실시형태에서, 전술한 결과는, 5 ㎛ 크기의 결정화 영역에서 S 값뿐만 아니라 문턱 전압 Vth 의 안정화를 위해, 적절한 특성은 드레인 에지가 결정 성장 개시 위치 (7) 로부터 약 1.8 내지 2.6 ㎛, 또는 약 3.0 내지 3.8 ㎛ 떨어진 (결정화 영역에) 형성되도록 제조된 TFT (1) 에 의해서 제공됨을 알려준다. 또한, 드레인 에지가 결정 성장 개시 위치 (7) 로부터 약 1.5 ㎛ 내, 또는 결정 성장 개시 위치 (7) 로부터 약 2.6 내지 3.2 ㎛ 또는 약 4.5 내지 5.6 ㎛ 떨어지게 형성되도록 제조된 TFT (1) 에서, S 값은 과도하게 크며, 이러한 TFT (1) 는 사용될 수 없다.
도 5 는, 이동도, 오프 전류 양자와, 전술한 결정화 영역 (5) 에 각각의 TFT (1) 가 형성될 때 관찰되는 p-채널 TFT (1) 에서의 드레인 에지의 위치 사이의 관계를 도시하는 특성 커브 다이어그램이다. 도 5 는, 이동도 μmax 및 오프 전류 Ioff 특성을 도시하며, 소스-드레인 전극 전압 Vds = 0.1V 이고, 소스-게이트 전극 전압 Vgs = -5 V 이다.
이동도 특성
드레인 에지가 결정 성장 개시 위치 (7) 로부터 약 0.7 내지 2.6 ㎛ 또는 약 3.1 내지 4.5 ㎛ 떨어진 (결정화 영역에) 형성되도록 제조된 p-채널 형 TFT (1) 에 의해서, 적절한 이동도 특성이 제공됨을 보여준다.
오프셋 특성
최소값, 오프 전류의 적절한 범위는, 드레인 에지가 결정 성장 개시 위치 (7) 로부터 약 0.7 내지 2.5 ㎛ 또는 약 3.2 내지 4.7 ㎛ 떨어진 (결정화 영역에) 형성되도록 제조된 p-채널 형 TFT (1) 에서 나타난다.
더 큰 오프 전류는, 드레인 에지가 결정 성장 개시 위치 (7) 로부터 약 0.5 ㎛ 내, 또는 결정 성장 개시 위치 (7) 로부터 약 2.6 내지 3.1 ㎛ 떨어진 (결정화 영역에) 형성되도록 제조된 TFT (1) 에서 나타난다.
도 6 은, 문턱 전압 Vth, S 값 양자와, 전술한 결정화 영역 (5) 에 각각의 TFT (1) 가 형성될 때 관찰되는 p-채널 TFT (1) 에서의 드레인 에지의 위치 사이의 관계를 도시하는 특성 커브 다이어그램이다.
문턱 전압 Vth
상대적으로 안정적인, -1.5V 의 문턱 전압 Vth 는, 즉, 최적 특성은, 드레인 에지가 결정 성장 개시 위치 (7) 로부터 약 1.0 내지 2.5 ㎛, 또는 약 3.5 내지 4.7 ㎛ 떨어진 결정화 영역에 형성되도록 제조된 p-채널 형 TFT (1) 에 의해서 제공된다.
반면에, 드레인 에지가 결정 성장 개시 위치 (7) 로부터 약 1.0 ㎛ 내, 결정 성장 개시 위치 (7) 로부터 2.6 내지 3.2 ㎛ 또는 약 4.6 내지 5.0 ㎛ 떨어진 결정화 영역에 형성되도록 제조된 p-채널 형 TFT (1) 에서, 문턱 전압 Vth 는 -1.6 V 로부터 -2.7 V 로 낮아지며, 이러한 영역에 드레인 에지를 형성하는 것은 어렵다.
S 값
최소 S 값, 즉, 최적 특성은, 드레인 에지가 결정 성장 개시 위치 (7) 로부터 약 1.0 내지 2.5 ㎛, 또는 약 3.0 내지 4.7 ㎛ 떨어진 (결정화 영역에) 형성되도록 제조된 TFT (1) 에 의해서 제공된다.
Vth 및 S 값의 특성
전술한 결과는, 5 ㎛ 크기의 결정화 영역에서 S 값 뿐만 아니라 문턱 전압 Vth 의 안정화를 위한, 적절한 Vth 와 S 값의 특성은 드레인 에지가 결정 성장 개시 위치 (7) 로부터 약 1.0 내지 2.5 ㎛, 또는 약 3.0 내지 4.7 ㎛ 떨어지게 형성되도록 제조된 박막 트랜지스터에 의해서 제공됨을 알려준다. 반면에, 감소된 문턱 전압 Vth 와 예리하게 증가된 S 값은, 드레인 에지가 결정 성장 개시 위치 (7) 로부터 약 0.6 ㎛ 내, 또는 결정 성장 개시 위치 (7) 로부터 약 4.8 내지 5.0 ㎛ 떨어진 (결정화 영역에) 형성되도록 제조된 TFT (1) 에서 관찰되며, 이러한 영역은 사용하기 어렵다. 전술한 결과는, S 값뿐만 아니라 Vth 의 안정화를 위해, 5 ㎛ 크기의 결정으로, TFT 는 결정 성장 개시 위치 (7) 로부터 약 1.0 내지 2.5 ㎛, 또는 약 3.0 내지 4.5 ㎛ 떨어져서 효율적으로 생산됨을 나타낸다.
이하, 도 7 내지 도 9 를 참조하여 결정화 장치의 예를 설명한다. 본 결정화 장치는 결정 성장이 결정 성장 개시 위치 (7) 로부터 수평 방향으로 진행하도록하는 형상을 형성하며, 여기서 다수의 미세 결정 입자가 존재하며, 결정은 결정 성장 종료 위치 (8) 를 향하여 상승한다. 결정화 장치는 조명계 (15), 조명계 (15) 의 광학 축 상에 제공된 위상변조소자 (16), 및 이미지 형성 광학 시스템 (17) 의 광학 축 상에 제공된, 결정화 기판 (18) 을 지지하는 스테이지 (19) 로 이루어진다.
조명계(15) 은, 도 8 에 도시된 광학 시스템이며, 예를 들어 광원 (21) 및 균일화기 (22) 로 이루어진다. 광원 (21) 은, 예를 들어 248 nm 의 파장을 가지는 광을 제공하는 KrF 엑시머 레이저 광원 (21) 일 수도 있다. 또한, 광원 (21) 은 예 를 들어 308 nm 의 파장을 가지는 펄스 광을 방출하는 XeCl 엑시머 레이저 광원, 248 nm 의 파장을 가지는 펄스 광을 제공하는 KrF 엑시머 레이저, 또는 193 nm 의 파장을 가지는 펄스 광을 제공하는 ArF 엑시머 레이저일 수도 있다. 또한, 광원 (21) 은 YAG 레이저 광원일 수도 있다. 또한, 광원 (21) 은, 예를 들어, 비정질 실리콘 막 (4) 과 같은, 비 단결정 반도체 박막을 용융하기에 충분한 에너지를 출력하는 다른 적절한 광원일 수도 있다. 균일화기 (22) 는 광원 (21) 에 의해 방출된 레이저 광의 광학 축 상에 제공된다.
균일화기 (22) 는, 광 플럭스의 단면에 있어서, 광원 (21) 에 의해 방출된 레이저 광의 광 강도뿐만 아니라 위상변조소자 (16) 로의 광 입사각을 균질화한다. 예를 들어, 균일화기 (22) 는, 빔 확장기 (23), 제 1 플라이 아이 렌즈 (24; fly eye lens), 제 1 컨덴서 (condenser) 광 시스템 (25), 제 2 플라이 아이 렌즈 (26), 및 제 2 컨덴서 광 시스템 (27) 을 포함하며, 이들 모두는 광원으로부터 레이저 광의 광학 축 상에 제공된다.
광원 (21) 으로부터의 레이저 광은 조명계(15) 상에 입사되고, 그 다음 빔 확장기 (23) 를 통해 확대된다. 그 다음, 광은 제 1 플라이 아이 렌즈 (24) 에 입사한다. 복수의 광원이 제 1 플라이 아이 렌즈 (24) 의 후면 초점 면 상에 형성된다. 복수의 광원으로부터의 광 플럭스는 중첩 (superimposing) 하는 방식으로 제 2 플라이 아이 렌즈 (26) 의 입사면을 조사한다. 따라서, 더 많은 광원이 제 1 플라이 아이 렌즈 (24) 의 후면 초점 면보다도 제 2 플라이 아이 렌즈 (26) 의 후면 초점 면 상에 형성된다. 제 2 플라이 아이 렌즈 (26) 의 후면 초점 면 상에 형성된 다수의 광원으로부터의 광 플럭스는, 제 2 컨덴서 광학 시스템 (27) 을 통하여 위상변조소자 (16) 상에 입사된다. 따라서, 광 플럭스는 중첩하는 방식으로 위상변조소자 (16) 를 조사한다.
따라서, 균일화기 (22) 의 제 1 플라이 아이 렌즈 (24) 및 제 1 컨덴서 광학 시스템 (25) 은, 위상변조소자 (16) 상에 입사하는 레이저 광의 입사각을 균질화하는 제 1 균일화기를 구성한다. 제 2 플라이 아이 렌즈 (26) 및 제 2 컨덴서 광학 시스템 (27) 은, 위상변조소자 (16) 의 면 상에서의 각각의 위치에서 제 1 균일화기로부터의, 이미 균질화된 레이저 광의 입사각을 균질화하는 제 2 균일화기를 구성한다. 따라서, 균일화기 (22) 은 거의 균일한 광 광도 분포를 가지는 레이저 광을 형성한다. 위상변조소자 (16) 는 본 레이저 광에 의해 조사된다.
위상변조소자 (16), 즉 위상 시프터는, 균일화기 (22) 에 의해 방출된 광의 상을 변조한다. 즉, 위상변조소자 (16) 는, 역 피크형 최소 광 강도 분포의 일부 확대도인 도 9(b) 에 도시된 바와 같이, 역 피크형 최소 광 강도 분포를 가지는 레이저 빔을 방출한다. 본 도면에서, 횡좌표의 축은 (조사된 면 상에서의 위치) 위치를 나타내는 반면, 종축은 광 강도 (에너지)를 나타낸다.
위상변조소자로서 사용되는 위상 시프터 (16) 는 투명 부재, 예를 들어, 석영 기반 재료에서 스텝을 생성함으로써 형성될 수 있다. 위상 시프터 (16) 는 스텝들 사이에서의 경계에서 레이저 광을 회절시키고, 따라서 레이저 빔은 서로 간섭하여 레이저 광 강도에 주기적인 공간 분포를 제공한다. 위상 시프터는 스텝부 x=0 에 대응하는 경계 근처에서 180°의 측 위상차 (lateral phase difference) 를 가 진다. 일반적으로, 레이저 광의 파장이 λ 로 정의되고, 굴절율이 n 인 투명부재가 투명 기반 재료상에 형성되며, 위상차 180°를 달성하기 위해 요구되는 투명 매체와 투명 기반 재료 사이의 막 두께차 t 는 t=λ/2(n-1) 로 정의된다. 석영 기반 재료가 1.46 의 굴절율을 가질 때, XeCl 엑시머 레이저 광은 308 nm 파장을 가지기 때문에, 위상차 180°를 달성하기 위해서는 334.8 nm 크기의 스텝이 요구된다. 예를 들어, 본 스텝은 선택적 에칭에 의해 형성될 수 있다.
다르게는, SiNx 막을 투명 매체로 사용하고, 그것을 PECVD, LPCVD 등으로써 증착함으로써, 스텝부가 형성될 수 있다. 이 경우에, SiNx 막이 2.0 의 굴절율을 가지는 경우, 그것은 석영 기반 재료에 154 nm 의 두께로 증착되고, 그 다음 에칭되어 스텝을 형성한다. 180°위상차를 가지는 위상 시프터를 통해 통과한 레이저 광의 강도는 주기적으로 변화하는 패턴을 나타낸다.
본 실시형태에서, 주기적인 상 마스크는 반복적으로 그리고 주기적으로 형성된 스텝을 가진다. 본 실시형태에서, 위상 시프트 패턴의 폭 및 패턴들 사이의 거리는, 예를 들어, 3㎛ 이다. 위상차는 반드시 180°일 필요는 없고, 단지 결정화를 위해 적당하게 레이저 광의 강도를 변화하기만 하면 된다.
위상변조소자 (16) 에 의해 변조된 상을 가지는 레이저 광은, 도 7 에 도시된 바와 같이, 이미지 형성 광학 시스템 (17) 을 통해 비정질 실리콘 막과 같은 결정화 기판 (18) 상에 입사된다. 이미지 형성 광학 시스템 (17) 은, 위상변조소자 (16) 의 패턴 면이 결정화 기판 (18) 에 대해 광학적으로 공액 (conjugate) 하도록 형성된다. 즉, 스테이지 (19) 의 높이 위치는, 면 (이미지 형성 광학 시스템 (17) 의 이미지 면) 상의 결정화 기판 (18) 을 위상변조소자 (16) 의 패턴면에 대해 광학적으로 공액되게 설정하도록 석영된다. 이미지 형성 광학 시스템 (17) 은 양 (positive) 렌즈군 (31) 과 양 렌즈군 (32) 사이의 개구 스탑 (33) 을 포함한다. 이미지 형성 광학 시스템 (17) 은 위상변조소자 (16) 로부터 이미지를, 그것의 스케일을 변화함 없이 결정화 기판 (18) 으로 조사하거나 스케일을 예를 들어 1/5 로 감소시키는 광학 렌즈일 수도 있다.
개구 스탑 (33) 은 상이한 크기를 가지는 개구부 (광 투과부) 를 포함하는 복수의 개구 스탑을 가지고 있다. 이러한 개구 스탑 (33) 은 광학 경로와 관련하여 서로 교체될 수도 있다. 또한, 각각의 개구 스탑 (33) 은 연속적으로 개구부를 변화할 수 있는 아이리스 (iris) 스탑을 가질 수도 있다. 어떤 경우이든지, 개구 스탑 (33) 의 개구 크기 (또는 이미지 형성 광학 시스템 (4) 의 이미지-측 개구수 (NA)) 는 요구되는 광 강도 분포를 결정화 기판 (18) 상의 반도체 막 상에 형성하도록 설정된다. 이미지 형성 시스템은 굴절 또는 반사 광학 시스템 또는 카타디옵트릭 (catadioptric) 광학 시스템일 수 있다.
도 9(a) 에 도시된 바와 같이, 결정화 기판 (18) 은, 예를 들어, 화학 기상 증착 처리 (CVD 프로세스) 에 의해 액정 디스플레이용 유리 기판 (2) 상에, 순차적으로 형성된, 하층 절연막으로서의 실리콘 산화막 (3), 비정질 실리콘 막 (4) 및 캡 막 (35) 을 포함한다. 하층 절연막은, 예를 들어, SiO2 로 형성되며, 500 내지 1,000 nm 의 막 두께를 가진다. 하층 절연막 (3) 은, 비정질 실리콘 막 (4) 이 직 접적으로 유리 기판과 접촉하여 증착된 Na 와 같은 외부 물질을 유리 기판 (2) 으로부터 비정질 실리콘 막 (4) 으로 혼입하는 것을 방지한다. 또한, 하층 절연막 (3) 은, 용융열이, 비정질 실리콘 막 (4) 의 결정화 동안에 유리 기판 (2) 으로 직접적으로 전달되는 것을 방지한다. 하층 절연막 (3) 은 효과적으로 용융 열을 저장하여, 온도가 빨리 낮아지는 것을 방지하고, 따라서 대-입자-크기 결정을 형성하는데 기여한다.
비정질 실리콘 막 (4) 은 결정화되어, 예를 들어 30 내지 250 nm 두께의 막을 가진다. 캡 막 (35) 은 비정질 실리콘 막 (4) 이 결정화 처리 동안에 용융될 때 발생되는 열을 저장한다. 이 열 저장 효과는 대-입자-크기 결정화 영역을 형성하는데 기여한다. 캡 막 (35) 은, 예를 들어, 실리콘 산화막 (SiO2) 이고, 100 내지 400 nm, 예를 들어 300 nm 의 막 두께를 가질 수 있다.
결정화 기판 (18) 은, 도 7 에 도시된 바와 같은 결정화 장치의 스테이지 (19) 로 자동적으로 반송된다. 그 다음, 결정화 기판 (18) 은 소정의 위치에 위치하고, 진공 또는 정전 척으로 유지된다.
이하, 도 8 내지 11 을 참조하여 결정화 공정을 설명한다. 도 8 에 도시된 레이저 광원 (21) 에 의해 방출된 펄스 레이저 광이 균일화기 (22) 에 입사하며, 균일화기는 레이저 광의 강도 및 위상변조소자 (16) 에 대한 광의 입사각을 균일화한다. 즉, 균일화기 (22) 는 수평 방향에서 광원 (21) 으로부터의 레이저 빔을 확산하여 (예를 들어 200 mm 의 선형 길이를 갖는) 선형 레이저 빔을 얻는다. 또한, 균일화기 (22) 는 광 강도 분포를 균일화한다. 예를 들어, 복수의 X 방향 실린더형 렌즈가 Y 방향으로 배치되어, Y 방향으로 배치되는 복수의 광 플럭스를 형성하고, 다른 X 방향 실린더형 렌즈는 광 플럭스를 재분배한다. 유사하게, 복수의 Y 방향 실린더형 렌즈가 X 방향으로 배치되어, X 방향으로 배치되는 복수의 광 플럭스를 형성하고, 다른 Y 방향 실린더형 렌즈는 광 플럭스를 재분배한다.
레이저 광은, 예를 들어, 308 nm 의 파장을 갖는 XeCl 엑시머 레이저 광일 수도 있다. 하나의 샷 펄스의 존속기간은, 예를 들어, 20 내지 200 ns 이다. 위상변조소자 (16) 는 이러한 조건 하에서 펄스 레이저 광으로 조사 (irradiate) 된다. 주기적으로 형성된 위상변조소자 (16) 에 진입하는 펄스 레이저 빔은 스텝 부에서 회절되어 서로 간섭한다. 따라서, 위상변조소자 (16) 는, 도 9(b) 에 나타난 바와 같은 역 피크 패턴과 같이 주기적으로 변화하는 광 강도 분포를 생성한다.
역 피크 패턴형 광 강도 분포에서, 비정질 실리콘 막 (4) 을 용융시키기에 충분한 레이저 광 강도가, 바람직하게는 최소 광 강도 부분 (L) 과 최대 광 강도 부분(P) 사이에서 출력된다. 위상변조소자 (16) 를 통해 통과한 펄스 레이저 광은 비정질 실리콘 막 (4) 에 입사하며, 이미지 형성 광학 시스템 (17) 에 의해 결정화 기판 (18) 의 표면에 포커싱된다.
입사 펄스 레이저 광은 대부분 캡 막 (35) 을 통해 투과되며, 비정질 실리콘 막 (4) 에 의해 흡수된다. 따라서, 비정질 실리콘 막 (4) 의 조사된 부분은 가열 및 용해된다. 용해열은 캡 막 (35) 및 실리콘 산화물 막 (3) 의 존재에 의해 저장된다.
펄스 레이저 광의 조사가 차단되면, 조사된 영역의 온도는 낮아진다. 이 경우, 캡 막 (35) 및 실리콘 산화물 막 (3) 에 저장된 열은 온도를 매우 느리게 낮추는 작용을 한다. 조사된 영역의 온도는, 위상변조소자 (16) 에 의해 생성된 역 피크 패턴 같은 광 강도 분포에 따라 낮아진다. 이는, 최소 광 강도 부분 (L) 부터 최대 광 강도 부분 (P) 까지 수평 부분에서 순차적으로 결정 성장이 진행되게 한다.
즉, 조사된 위치에서 용해된 영역의 응고 위치는 낮은 온도 측에서 높은 온도 측으로 순차적으로 이동한다. 다시 말해, 도 9(c) 및 9(d) 에 도시된 바와 같이, 결정 성장은 결정 성장 개시 위치 (7) 로부터 결정 성장 종료 위치 (8) 로 진행한다. 결정은, 도 9(d) 에 나타난 바와 같이, 조사된 위치에서 결정 성장 종료 위치 (8) 의 부근에서 다소 상승한다. 도 9(c) 는, 캡 막 (35) 이 제거된 후에 획득된 비정질 실리콘 막 (4) 에서 결정화 영역 (5) 의 형상을 나타내는 평면도이다. 도 9(c) 는, 결정 성장이 결정 성장 개시 위치 (7) 로부터 결정 성장 종료 위치 (8) 까지 수평 방향으로 진행하는 모양을 도시한다.
도 9(d) 는 도 9(c) 의 단면도이다. 도 9(d) 에 도시된 바와 같이, 반도체 박막 (4a) 의 막두께는 결정 성장 개시 위치 (7) 로부터 결정 성장 종료 위치 (8) 로 향하여 증가한다. 결정은 결정 성장 종료 위치 (8) 에서 피크를 갖는 경사진 표면을 갖는다. 따라서, 도 9(d) 는 각 진 결정의 단면을 도시한다. 또한, 도 9(d) 는 도 9(b) 에 나타난 바와 같은 복수의 역 피크형 광 강도 분포를 도시한다. 단일의 역 피크형 광 강도 분포 패턴은, 한 쌍의 각이 진 변화 및 단지 한 쌍의 상승된 부분을 갖는 막 두께 분포를 가져온다.
펄스 레이저 광을 갖는 결정화 프로세스가 종료된다. 결정 성장된 결정 영역은 하나 이상의 기능적 요소를 수용할 수 있을 정도로 크다. 도 9(b), 9(c), 및 9(d) 는, 점선을 이용하여 그들의 상호 관계를 도시한다. 특히, 도 9(b), 9(c), 및 9(d) 에서, 결정 성장은 역 피크형 광 강도 분포의 역 피크 부분 (L) (결정 성장 개시 위치 (7)) 에서 개시한다. 결정 성장은 포지티브 피크 부분 (P) (결정 성장 종료 위치 (8) 에서 종료된다. 도 9(d) 는, 단결정 실리콘 막 두께가 결정 성장 개시 위치 (7) 부터 결정 성장 종료 위치 (8) 까지 순차적으로 증가하고, 결정이 종료 위치 (8) 부근에서 상승하는 것을 나타낸다.
도 7 에 나타난 결정화 장치 (20) 는 제어 장치 (미도시) 에 미리 저장된 프로그램에 따라 제어된다. 특히, 결정화 장치 (20) 는, 비정질 실리콘 막 (4) 의 결정화 영역이 자동적으로 펄스 레이저 광으로 조사되도록 제어된다. 다음 결정화 영역으로 이동하기 위하여, 예를 들어, 스테이지 (19) 가 이동되어 조사되는 위치를 선택할 수 있다. 물론, 결정화 위치는 결정화 기판 (18) 및 광원 (21) 을 서로에 대해 이동함으로써 선택될 수 있다.
일단 결정화 영역이 선택되고 정렬이 완료되면, 다음 펄스 레이저 광이 방출된다. 그러한 레이저 광 샷의 반복은, 결정화 기판 (18) 이 넓은 범위에 걸쳐 결정화되는 것을 가능하게 한다. 그러므로 전체 기판에 결정화 공정이 행해진다. 도 9(d) 에 도시된 바와 같이 결정화 영역이 형성된 비정질 실리콘 막 (4) 은 반도체 박막 (4a) 이라 불린다.
이하, 도 10 및 11 을 참조하여, 도 2 에 나타난 단계-8 을 따르는 TFT 제조 공정의 일부의 예를 설명한다. 도 1 내지 9 에서와 동일한 구성요소는 동일한 도면부호로 표시되고, 그에 대한 상세한 설명은 생략한다.
SiO2 막, 캡 막 (35) 은 결정화 표면의 기판에 증착된다. 또한, SiO2 막은 TFT 의 게이트 절연막으로 이용될 수 있다. 그러나, 마모 등의 결과로서 결정화 공정 동안에 비정질 실리콘 막 (4) 으로부터의 이질적인 재료가 SiO2 막에 혼입되면 SiO2 막은 바람직하게는 에칭 오프된다. 주어진 예에서, SiO2 는 제거된다.
도 10(a) 에 나타난 바와 같이, 게이트 절연막 (11), 예를 들어 SiO2 막이, 캡 막 (35) 이 제거된 기판의 표면에 위치된 반도체 박막 (4a) 에 증착된다. 게이트 절연막 (11) 은, 예를 들어, LP-CVD 공정에 의해 형성된다. 두께가 80 nm 인 실리콘 산화물 막이 반도체 박막 (4a) 에 증착된다. LP-CVD 는, 예를 들어 500 ℃ 의 기판 온도 및 45 분의 증착 시간을 포함하는 조건 하에서 수행된다.
그리고, 게이트 전극 (12) 이 형성된다. 특히, 도 10(b) 에 나타난 바와 같이, 게이트 전극층, 예를 들어 알루미늄 층 (40) 이 게이트 절연막 (11) 에 증착된다. 알루미늄 층 (40) 은, 예를 들어 100 nm 두께까지, 예를 들어 스퍼터링에 의해, 게이트 절연막 (11) 의 실리콘 산화물 막 (SiO2 막) 에 증착된다. 스퍼터링 조건은, 예를 들어 100 ℃ 의 기판 온도 및 10 분의 증착 시간을 포함한다.
알루미늄 층 (40) 은 선택적으로 에칭되어, 소정의 위치에서 게이트 전극 (12) 을 형성한다. 이를 달성하기 위해, 레지스트 막을 알루미늄 층 (40) 에 적용함으로써 알루미늄 층 (40) 에 레지스트 패턴 (41) 을 형성한다. 레지스트 막은, 포토 마스크를 이용하여 선택적으로 노출된다. 레지스트 막은 남아 있는 게이트 전극에 대해 마스크 영역을 이용하여 제거되어 도 10(c) 에 도시된 바와 같은 레지스트 패턴 (41) 을 형성한다. 이 경우, 레지스트 패턴 (41) 의 위치는 중요하며, 이는 게이트 전극 (12) 을 형성하는데 이용된다. 레지스트 패턴 (41) 은, 결정 성장 개시 위치 (7) 의 부근에 대응하지 않는 위치에서 결정화 영역에 형성된다.
그리고, 레지스트 패턴 (41) 을 마스크로 이용하여 알루미늄 층 (40) 이 제거된다. 예를 들어, 건식 에칭 공정이 수행되어, 도 10(d) 에 나타난 바와 같은 게이트 전극 (12) 을 형성한다. 건식 에칭 공정은, 예를 들어 BCl3 또는 CH4 를 에칭 가스로 이용한다. 순차적으로, 도 11(e) 에 나타난 바와 같이, 게이트 전극 (12) 상의 레지스트 패턴 (41) 이 제거된다.
그리고, 도 11(f) 에 나타난 바와 같이, 게이트 전극 (12) 을 마스크로 이용하여 반도체 박막 (4a) 에 불순물이 도핑된다. 본 발명의 TFT (1) 이 n 채널형이라면, 불순물로서, 인 이온이 반도체 박막 (4a) 에 주입된다. 본 발명의 TFT (1) 가 p 채널형이라면, 붕소 이온이 반도체 박막 (4a) 에 주입된다. 예를 들어, CMOS 인버터와 같은 논리회로는 p 채널형 TFT 와 n 채널형 TFT 의 조합으로 이루어진다. 따라서, n 및 p 채널형 TFT 중의 하나를 형성하기 위한 이온 주입이 행해지고, 다른 TFT 의 반도체 박막 (4a) 은 원하지 않는 이온 주입을 저지하는 레지스트와 같 은 마스크를 이용하여 커버된다.
이온이 n 및 p 채널형 TFT 에 주입된 후, 어닐링 공정이 수행되어 반도체 박막 (4a) 에 주입된 인 또는 붕소와 같은 불순물을 활성화시킨다. 어닐링 공정은, 예를 들어 질소 분위기에서 600 ℃ 의 기판 온도에서 3 시간 열 공정에 의해 수행된다. 따라서, 도 11(g) 에 나타난 바와 같이, 고농도의 불순물을 갖는 소스 (S) 및 드레인 (D) 영역이 게이트 전극 (12) 의 반대측에서 반도체 박막 (4a) 에 형성된다.
따라서, 도 1 에 나타난 바와 같이, 소스 (S) 또는 드레인 (D) 영역의 측면 에지 (10) 가 결정 성장 종료 위치 (8) 의 부근에 형성된다.
그리고, 중간층 절연막 (미도시) 이 게이트 절연막 (11) 및 게이트 전극 (12) 상에 형성된다. 공지의 공정이 이용되어, 중간층 절연막에 형성된 스루홀 (미도시) 을 이용하여 소스 전극, 드레인 전극, 게이트 전극 (미도시), 등을 형성한다. 그러한 방법은 TFT (1) 를 형성하는데 이용될 수 있다.
도 12 는 전술한 방법에 의해 제조된 TFT (1) 의 단면도의 현미경 사진을 나타낸다. 드레인 영역 (D) 의 측면 에지 (10) 가 결정화 영역에서 결정화 성장 종료 위치 (8) 의 부근에 제공된다. 측면 에지 (10) 는 게이트 전극 (12) 아래 형성된 채널 영역 (C) 에 접촉한다. 또한, 도 12 는 적층 결함 (S1 및 D1) 이 TFT 의 소스 (S) 및 드레인 (D) 영역에서 발생하였으며 반도체 박막 (4a) 의 더 깊은 부분에서 더 얇은 부분을 향해 도달 (run) 한다는 것을 나타낸다. 또한, 도 12 는 게이트 전극 (12) 이 경사진 것을 나타낸다.
도 13 은 도 12 의 평면도이다. 도 13 은, 채널 영역 (C) 에 인접한 드레인 영역 (D) 의 측면 에지 (10) 가 결정 성장 종료 위치 (8) 의 부근에 제공되는 것을 나타낸다.
도 14 및 도 20 은, 결정 성장 종료 위치 (8) 에 대한 유리 기판에 형성되는 n 형 TFT 의 드레인 측면 에지 (10) 의 위치와 n 형 TFT 에서 전자와 홀의 이동도 사이의 관계를 나타낸다. 드레인 측면 에지 (10) 는 결정 성장 종료 위치 (8) 의 부근에 형성된다.
도 14 에 나타난 바와 같이, 채널 영역 (C) 에 인접하여 위치된 드레인 영역 (D) 의 에지 (10) 가 결정 성장 종료 위치 (8) 로부터 1.5 ㎛ 내에 형성되는 TFT (1) 는, 150 cm2/v.s 의 이동도를 나타낸다. 특히, 채널 영역 (C) 에 인접하여 위치된 드레인 영역 (D) 의 에지 (10) 가 결정 성장 종료 위치 (8) 로부터 0.05 내지 0.2 ㎛ 내에 형성되는 TFT (1) 는, 300 cm2/v.s 의 높은 이동도를 보인다.
도 14 는 많은 수의 n 형 TFT 의 이동도 특성의 플롯이다. 이 이동도 특성은, 드레인 에지 (드레인 영역 (D) 의 채널 영역 측 에지) 가 결정 성장 종료 위치 (8) 로부터 1.5 ㎛ 내에 형성되는 n 형 TFT 에 의해 제공된다. 직사각형으로 플롯된 특성은 소스 에지 (소스 영역 (S) 의 채널 영역 측 에지) 가 결정 성장 종료 위치 (8) 로부터 1.5 ㎛ 내에 형성되는 n 형 TFT 의 이동도 특성을 나타낸다. 이동도 특성은 게이트 전압 (가로좌표 축) vs. 드레인 전류 (세로좌표 축) 를 나타내는 특성 커브 다이어그램으로부터 결정된다. TFT 에서 에지가 결정 성장 종료 위치 (8) 로부터 1.5 ㎛ 내에 형성될 때, 제공되는 특성은 에지가 드레인 또는 소스 영역에 속하는지와 무관하게 거의 동일하다.
도 14 에서, (다음 결정화 영역 종료 위치 (8) 의 부근에서) 결정 성장 종료 위치 (8) 로부터 멀리 떨어져 플롯된 데이터는, 채널 영역이 결정 성장 종료 위치 (8) 에 걸쳐 형성된 TFT 의 특성을 나타낸다. 도 14 에 나타난 특성은 n 형 TFT 에 의해 얻어지는 것이지만, p 형 TFT 로부터 얻을 수도 있다. 또한, 본 실시예의 TFT (1) 에서, 전류는 결정 성장의 방향에 평행하게, 즉 수평 방향으로 흐른다. 결정 성장의 방향으로 전류를 흘리는 것이 최적이다.
이하, 도 15 를 참조하여, 본 발명에 따른 TFT 가 디스플레이, 예를 들어 액정 디스플레이의 트랜지스터 회로에 적용되는 실시예를 설명한다. 도 1 내지 14 에서와 동일한 구성요소는 동일한 도면 부호로 표시하고, 그에 대한 설명은 생략한다.
도 15 는, 투명 기판 (52), 픽셀 전극 (53), 주사선(54), 신호선 (55), 카운터 전극 (56), TFT (1), 주사선 구동 회로 (57), 신호선 구동 회로 (58), 및 액정 제어기 (59) 를 포함하는 액티브 매트릭스형 액정 디스플레이 (50) 의 디스플레이 영역의 실시예를 나타낸다.
전술한 박막 트랜지스터는, 고속으로 동작할 필요가 있는 주사선 구동 회로 (57) 및 신호선 구동 회로 (58) 을 포함하는 주변 회로 영역을 구성한다. 이 디스플레이는, 주변 회로 영역, 메모리 회로 영역 등에 대한 능동소자를 포함하는 시스템 디스플레이를 구현할 수 있다.
본 발명에 따른 TFT (1) 는, 도 1 에 설명된 구조를 갖도록 형성되고, 고속으로 동작할 필요가 있는 스캔 라인 구동 회로 (57) 및 신호 라인 구동 회로 (58) 를 포함하는 주변 회로 영역을 구성한다. 주사선 구동 회로 (57) 및 신호선 구동 회로 (58) 를 포함하는 주변 회로 영역은 바람직하게는, 소스 영역 (S) 의 소스 에지 또는 드레인 영역 (D) 의 드레인 에지가 결정 성장 종료 위치 (8) 로부터 0.05 내지 0.2 ㎛ 내에 형성되는 TFT 로 구성된다. 그러한 TFT 의 형성은, 주변회로가, 적어도 300 cm2/V·s 의 이동도 (μmax) 를 포함하는 우수한 특성을 갖는 TFT 로 구성되는 것을 가능하게 한다.
그에 따라 형성된 디스플레이는, 주변 회로 영역, 메모리 회로 영역 등에 대한 능동 소자를 포함하는 시스템 디스플레이를 구현할 수 있다. 또한, 이 디스플레이는 사이즈 및 무게를 줄이는데에도 효율적이다.
이하, 도 16 내지 18 을 참조하여 TFT 의 다른 실시예를 설명한다. 도 16 은, 채널 영역에 조인되는 드레인 영역의 부분의 위치 (드레인 에지 위치) 가 결정 성장 개시 위치와 결정 성장 종료 위치 사이에서 변화하도록 제조된 다수의 n 채널형 TFT 의 이동도 특성을 나타낸다. 이러한 TFT 는 도 1 에 도시된 TFT 와 동일한 구조를 갖는다. 그러나, 유리 기판 (2) 대신에 625 ㎛ 의 P 형 실리콘 웨이퍼 기판이 이용된다. 채널 영역은 200 nm 의 막두께를 갖는다.
도 16 에 나타난 n 채널형 TFT 에 대해서, 드레인 에지가 결정 성장 개시 위치로부터 약 0.8 ㎛ 떨어져 위치할 때 이동도는 증가하기 개시하고, 드레인 에지가 결정 성장 개시 위치로부터 0.8 과 2.3 ㎛ 사이에 위치하는 동안에도 계속하여 증가한다. 특히, 드레인 에지가 결정 성장 개시 위치로부터 약 1.6 ㎛ 에 형성되는 TFT 는 760 cm/v.s 의 이동도를 보인다. 이러한 특성은, 도 9 에 도시된 결정 성장 개시 위치 (7) 와 결정 성장 종료 위치 (8) 사이의 길이가 2.5 ㎛ 일 때 주어진다. 결정 성장 개시 위치 (7) 와 결정 성장 종료 위치 (8) 사이의 길이는, 도 9(b) 의 역 피크형 광 강도 분포의 펄스 폭에 의해 결정된다. 결정 성장 개시 위치 (7) 와 결정 성장 종료 위치 (8) 사이의 길이와 관련하여, 예를 들어, 5 ㎛ 사이즈의 결정화 영역이 대량 생산되는 것이 가능하게 하는 기술이 개발되었다.
결정 성장 개시 위치 (7) 와 결정 성장 종료 위치 (8) 의 길이가 5 ㎛ 일 때, 최적 이동도에 대응하는 드레인 에지 위치에 대한 값은 도 16 에 나타난 데이터의 2 배 크기라는 점이 확인되었다. 특히, 그러한 n 채널 형 TFT 에 대해, 드레인 에지가 결정 성장 개시 위치로부터 약 1.6 ㎛ 떨어져 위치할 때 이동도는 증가하기 개시하고, 드레인 에지가 결정 성장 개시 위치로부터 1.6 과 4.6 ㎛ 사이에 위치하는 동안에도 계속하여 증가한다.
p 채널형 TFT 에서 이동도 특성 vs. 드레인 에지 위치의 실시예가 도 17 에 나타난다. 이 도면에 나타난 바와 같이, 드레인 에지가 결정 성장 개시 위치로부터 약 1 ㎛ 떨어져 위치할 때 이동도는 증가하기 개시하고, 드레인 에지가 결정 성장 개시 위치로부터 1 과 2.3 ㎛ 사이에 위치하는 동안에도 계속하여 증가한다. 도 16 의 경우와 같이, 이러한 특성은 결정 성장 개시 위치 (7) 와 결정 성장 종료 위치 (8) 사이의 길이가 2.5 ㎛ 일 때 주어진다.
도 18 은, 드레인 에지가 (1) 결정 성장 개시 위치의 부근에서, (2) 이동도에 대한 최적의 위치에서, 또는 (3) 결정 성장 종료 위치의 부근에서 형성되는 TFT 에서의 드레인 전류 vs. 게이트 전압을 도시하는 특성 커브 다이어그램이다. 도 18 에 나타난 바와 같이, 이동도에 대한 최적의 위치 (2) 에서 최적의 특성이 주어진다. 도 16 내지 18 은 (1) 결정 성장 개시 위치 부근의 위치, (2) 이동도에 대한 최적 위치에서의 위치, 및 (3) 결정 성장 종료 위치 부근에서의 위치 사이의 관계를 공유한다.
도 1 에 도시된 박막 트랜지스터는, 각각의 회로에 박막 트랜지스터 (1) 를 포함하고, 필요에 따라 박막 트랜지스터로 구성되는 메모리, 커패시터, 저항기, 등을 구성할 수 있다. 즉, 본 명세서에서, "박막 트랜지스터" 라는 용어는 그 기능과 무관하게 도 1 에 도시된 바와 같이 박막 트랜지스터로 구성될 수 있는 것을 포함한다.
그에 따라 제조된 박막 트랜지스터는 액정 디스플레이 또는 EL (Electro Luminescence) 디스플레이에 대한 구동 회로, 또는 메모리 (SRAM 또는 DRAM) 용 집적 회로, 또는 각각의 픽셀 회로에 대한 CPU 에 적용된다.
전술한 바에 따라, 위의 실시예들은 높은 전자 또는 홀 이동도를 갖는 TFT 를 제공한다. TFT 그러한 고 이동도를 보이는 TFT 는 주사선 구동 회로 (57) 및 신호선 구동 회로 (58) 를 포함하는 주변 회로 영역에 적용된다.
본 발명은 최적의 트랜지스터 특성을 갖는 TFT, 그 TFT 를 제조하는 방법, 및 그 TFT 를 이용하는 디스플레이를 제공한다.
본 발명의 몇 가지 실시형태들이 예시 및 설명되었다. 본 명세서에서 설명된 본 발명의 실시형태들은 단지 예시적인 것일 뿐이며, 본 발명의 범위를 벗어나지 않고도 용이하게 변경될 수 있다.
본 발명에 따르면, 드레인 또는 소스 영역의 채널 영역 측 에지는 결정 성장 개시 위치 또는 수직 성장 개시 위치의 부근에 대응되지 않는 위치에서의 결정화 영역에 형성된다. 예를 들어, TFT 는 결정 성장 개시 위치 또는 수직 성장 개시 위치로부터 1.0 ㎛ 이상 떨어진 결정화 영역에 형성된다. 이 방법에 의해 최적의 특성이 제공될 수 있다.

Claims (10)

  1. 수평 방향으로 성장한 결정을 갖는 결정화 영역을 갖는 반도체 박막에서 소스 영역, 채널 영역, 및 드레인 영역을 갖는 박막 트랜지스터로서, 상기 박막 트랜지스터는 상기 채널 영역 위에 게이트 절연막 및 게이트 전극을 가지며,
    상기 드레인 또는 소스 영역의 채널 영역 측 에지는, 결정 성장 개시 위치 또는 수직 방향 성장 개시 위치의 부근에 대응하지 않는 위치에서 상기 결정화 영역에 제공되는 것을 특징으로 하는 박막 트랜지스터.
  2. 수평 방향으로 성장한 결정을 갖는 결정화 영역을 갖는 반도체 박막에서 소스 영역, 채널 영역, 및 드레인 영역을 갖는 박막 트랜지스터로서, 상기 박막 트랜지스터는 상기 채널 영역 위에 게이트 절연막 및 게이트 전극을 가지며,
    상기 드레인 또는 소스 영역의 채널 영역 측 에지는, 수직 방향 성장 개시 위치로부터 적어도 1.0 ㎛ 떨어져서 상기 결정화 영역에 제공되는 것을 특징으로 하는 박막 트랜지스터.
  3. 수평 방향으로 성장한 결정을 갖는 결정화 영역을 갖는 반도체 박막에서 소스 영역, 채널 영역, 및 드레인 영역을 갖는 박막 트랜지스터로서, 상기 결정화 영역은 결정 성장 종료를 향하여 상승하는 경사진 표면을 가지고, 상기 박막 트랜지스터는 상기 채널 영역 위에 게이트 절연막 및 게이트 전극을 가지며,
    상기 드레인 또는 소스 영역의 채널 영역 측 에지는, 수직 방향 성장 개시 위치로부터 적어도 1.0 ㎛ 떨어져서 상기 결정화 영역에 제공되는 것을 특징으로 하는 박막 트랜지스터.
  4. 제 1 항에 있어서,
    상기 결정화 영역은, 역 피크형 (reverse peak-like) 광 강도 분포를 갖도록 균일화기 (homogenizer) 를 통과하여 위상 시프터 (shifter) 에 의해 만들어진 펄스 레이저 광에 대응하는 레이저 광으로 비 단결정 (non-single-crystal) 반도체 막을 조사 (irradiate) 함으로써 형성된 단결정 영역인 것을 특징으로 하는 박막 트랜지스터.
  5. 제 2 항에 있어서,
    상기 결정화 영역은, 역 피크형 광 강도 분포를 갖도록 균일화기를 통과하여 위상 시프터에 의해 만들어진 펄스 레이저 광에 대응하는 레이저 광으로 비 단결정 반도체 막을 조사함으로써 형성된 단결정 영역인 것을 특징으로 하는 박막 트랜지스터.
  6. 제 3 항에 있어서,
    상기 결정화 영역은, 역 피크형 광 강도 분포를 갖도록 균일화기를 통과하여 위상 시프터에 의해 만들어진 펄스 레이저 광에 대응하는 레이저 광으로 비 단결정 반도체 막을 조사함으로써 형성된 단결정 영역인 것을 특징으로 하는 박막 트랜지스터.
  7. 박막 트랜지스터를 제조하는 방법으로서,
    조사된 영역을 결정화하여 결정화 영역을 형성하기 위해 역 피크형 광 강도 분포를 갖는 레이저 광으로 비 단결정 반도체 막을 조사하는 단계; 및
    채널 영역에 인접하는 드레인 또는 소스 영역의 측면 에지가 상기 결정화 영역의 결정 성장 개시 위치 또는 수직 성장 개시 위치로부터 적어도 1.0 ㎛ 떨어져서 상기 결정화 영역에 위치하도록 박막 트랜지스터를 형성하는 단계; 를 포함하는 박막 트랜지스터 제조 방법.
  8. 고속으로 동작할 것을 요하고 신호선 및 주사선 구동 회로를 포함하는 주변 회로 영역에 제공된 제 1 항에 기재된 박막 트랜지스터를 갖는 디스플레이.
  9. 고속으로 동작할 것을 요하고 신호선 및 주사선 구동 회로를 포함하는 주변 회로 영역에 제공된 제 2 항에 기재된 박막 트랜지스터를 갖는 디스플레이.
  10. 고속으로 동작할 것을 요하고 신호선 및 주사선 구동 회로를 포함하는 주변 회로 영역에 제공된 제 3 항에 기재된 박막 트랜지스터를 갖는 디스플레이.
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