JP2006165510A - 薄膜トランジスタ、薄膜トランジスタの製造方法および表示装置 - Google Patents

Abstract

【課題】より高い電子（又は正孔）の移動度を有するＴＦＴを製造することができる薄膜トランジスタ、薄膜トランジスタの製造方法、表示装置を提供する。
【解決手段】横方向に結晶成長された半導体薄膜にソース領域、チャネル領域、およびドレイン領域を有し、チャネル領域上部にゲート絶縁膜およびゲート電極を有する薄膜トランジスタであって、ドレイン領域又はソース領域のチャネル領域側端部は結晶成長の終了位置８付近に位置するように設けられている。
【選択図】図１

Description

本発明は、薄膜トランジスタ、薄膜トランジスタの製造方法および表示装置に関するものである。

従来、たとえば液晶表示装置（Liquid-Crystal Display：ＬＣＤ）の画素に印加する電圧を制御するスイッチング素子、制御回路などに用いられる薄膜トランジスタ（Thin-Film-Transistor：ＴＦＴ）の半導体薄膜には、非晶質シリコン（amorphous-Silicon）薄膜や多結晶シリコン（poly-Silicon）薄膜が用いられている。

上記多結晶シリコン薄膜を半導体薄膜として形成したＴＦＴは、非晶質シリコン薄膜を半導体薄膜として形成したＴＦＴよりもチャネル領域を移動する電子又は正孔の移動度が高い。したがって、多結晶シリコン薄膜を用いたトランジスタの方が、非晶質シリコン薄膜を用いたトランジスタよりも、スイッチング速度が速くなる。このためＬＣＤの画素選択回路だけではなく、ＬＣＤを駆動するための周辺駆動回路も薄膜トランジスタで構成することが可能になる。さらに、他の部品の設計マージンを広げられるなどの利点がある。また、ドライバ回路やＤＡＣなどの周辺駆動回路などは、ディスプレイに組み入れることにより、低コスト化、高精細化、小型化が可能となる。

本発明者等は、単結晶シリコン薄膜上にＴＦＴを形成することにより、さらにチャネル領域を移動する電子又は正孔の移動度を高くした液晶表示装置を開発している。この開発課題は、非晶質シリコン薄膜に１又は数個のＴＦＴが形成できる大きさの大粒径結晶化領域を形成することである。この大粒径結晶化領域を形成する方法として、下記非特許文献１および非特許文献２に記載された結晶化方法がそれぞれ提案されている。本件特許出願人は、この大粒径結晶化技術の工業化の研究を行っている。大粒径結晶化領域の工業化が実現すると液晶表示装置は、各画素の切換えスイッチングトランジスタのみに限らずＤＲＡＭやＳＲＡＭなどのメモリ回路や、論理演算回路などもガラス基板上に製造することが可能になり、液晶表示装置などの省電力化、小型化が可能になる。
"エキシマレーザーを用いた巨大結晶粒Ｓｉ膜の形成方法"松村正清、表面科学、Vol.21、No.5pp.278-287、2000 "エキシマレーザー光照射による巨大結晶粒Ｓｉ膜の形成方法"松村正清、応用物理、第７１巻、第５号pp.543-547、2000

本発明者等は、鋭意研究の結果、大粒径結晶成長の工業化技術を開発した。さらに、この大粒径結晶成長領域に、より高性能なＴＦＴを形成する製造技術の開発を行っている。大粒径結晶成長された単結晶シリコンの表面は、シリコンウエハと異なり微視的に平坦な薄膜でないことや、結晶粒界が複雑で結晶化領域に単にＴＦＴを形成したのでは、所望する特性を得ることができないことが判った。本発明は、より高い電子（又は正孔）の移動度を有するＴＦＴを製造することができる薄膜トランジスタ、薄膜トランジスタの製造方法、表示装置を提供することを目的とするものである。

本発明の薄膜トランジスタは、厚み方向に直交する横方向に結晶成長された半導体薄膜にソース領域、チャネル領域、およびドレイン領域を有し、前記チャネル領域上部にゲート絶縁膜およびゲート電極を有する薄膜トランジスタであって、
前記ドレイン領域および前記ソース領域の少なくとも一方の前記チャネル領域側端部は前記結晶成長の終了位置付近に位置するように設けられていることを特徴とする。このように構成された薄膜トランジスタは、より高い電子（又は正孔）の移動度を有するＴＦＴを製造することができる。

本発明の薄膜トランジスタは、厚み方向に直交する横方向に結晶成長し結晶成長終了方向に隆起した傾斜面を有する半導体薄膜にソース領域、チャネル領域、およびドレイン領域を有し、前記チャネル領域上部にゲート絶縁膜およびゲート電極を有する薄膜トランジスタであって、
前記ドレイン領域および前記ソース領域の少なくとも一方の前記チャネル領域側端部は前記傾斜面の頂点付近に位置するように設けられていることを特徴とする。このように構成された薄膜トランジスタは、より高い電子（又は正孔）の移動度を有するＴＦＴを結晶化領域に製造することができる。

本発明の薄膜トランジスタは、結晶成長開始位置から結晶成長方向に成長するシリコン膜において結晶成長終了点に向かって膜厚が増加する傾斜面を有する半導体薄膜にソース領域、チャネル領域、およびドレイン領域を有し、前記チャネル領域上部にゲート絶縁膜およびゲート電極を有する薄膜トランジスタであって、
前記ドレイン領域および前記ソース領域の少なくとも一方の前記チャネル領域側端部は膜厚が増加する前記半導体薄膜の頂点付近に位置するように設けられていることを特徴とする。このように構成された薄膜トランジスタは、より高い電子（又は正孔）の移動度を有するＴＦＴを結晶化領域に製造することができる。

本発明の薄膜トランジスタの製造方法は、逆ピーク状の光強度分布を有する変調レーザ光を非単結晶半導体膜に照射して照射領域に断面山形状結晶化半導体薄膜を形成する工程と、前記山形状結晶化半導体薄膜の頂部付近に、前記ドレイン領域および前記ソース領域の少なくとも一方の前記チャネル領域側端部を位置決めして、該位置決め部位に薄膜トランジスタを形成する工程とを具備してなることを特徴とする。この薄膜トランジスタの製造方法は、より高い電子（又は正孔）の移動度を有するＴＦＴを結晶化領域に製造することができる。

本発明の表示装置は、信号線駆動回路や走査線駆動回路などの高速動作を要求される周辺回路部を上記薄膜トランジスタで構成したものである。この表示装置は、周辺回路部やメモリ回路部等の能動素子を内包したシステムディスプレイを実現することができる。

本発明によれば、より高い電子（又は正孔）の移動度を有するＴＦＴを得ることができる。

次に、図１を参照して本発明薄膜トランジスタの実施形態を説明する。図１は、薄膜トランジスタが形成された領域を拡大して示す断面図である。この実施形態には、次の特徴がある。

非単結晶半導体層が横方向に結晶成長した結晶化領域は、結晶成長開始位置から水平方向に結晶成長し結晶成長終了位置において隆起した形状であることが判った。即ち、非単結晶半導体層が横方向に結晶成長した結晶化領域は、結晶成長開始位置から結晶成長方向に成長するシリコン膜において結晶成長終了点に向かって膜厚が増加する傾斜面を有する。このような結晶化領域は、ＴＦＴの上記結晶成長方向にチャネル領域での電子又は正孔の移動度（μFE）が増加し、結晶成長終了部付近で顕著に増加することを見出し、この実施形態は、この特性を利用することである。即ち、このような結晶化領域へのＴＦＴの形成は、結晶成長終了位置付近に、ドレイン領域又はソース領域のチャネル領域側端部を配置するように位置決めして形成したとき、上記電子又は正孔の移動度（μFE）が最大となる。

さらに、非単結晶半導体層が横方向に結晶化された結晶化領域は、結晶成長開始位置から水平方向に結晶成長し結晶成長終了位置方向に隆起した傾斜面を有する半導体薄膜でもある。理由は明らかではないが、この隆起部は、レーザフルェンスが大きく左右から結晶成長した結晶同士が衝突するので、膜応力が大きく、アブレーションも生ずる領域で特性が低下する領域と考えられる。ドレイン領域又はソース領域のチャネル領域側端部は、上記傾斜面の頂点付近に配置される。さらにまた、非単結晶半導体層が横方向に結晶成長した結晶化領域は、結晶成長開始位置から水平方向に膜厚が単調に増加する傾斜面を有する半導体薄膜である。ドレイン領域又はソース領域のチャネル領域側端部は、上記膜厚が単調に増加する傾斜面の頂点付近に配置される。上記非単結晶半導体膜には、多結晶半導体膜や非晶質半導体膜などがある。

次に、液晶表示装置を駆動するＴＦＴの具体的構成例を、図１を参照して説明する。図１のＴＦＴ１は、トップゲート型薄膜トランジスタの構造である。基板は、絶縁体でも半導体基板でも金属基板でもよい。絶縁基板例えばガラス基板２上には、絶縁膜例えは酸化シリコン膜３が設けられている。この酸化シリコン膜３は、熱酸化膜であり厚さ例えば１μｍに成膜される。この酸化シリコン膜３上には、非単結晶半導体膜例えば非晶質シリコン膜４が設けられている。この非晶質シリコン膜４は、膜厚例えば２００ｎｍにプラズマＣＶＤにより成膜される。

この非晶質シリコン膜４の全面又は予め定められた領域には、結晶化領域が設けられている。この結晶化領域は、逆ピークパターン状の光強度分布を有し、非晶質シリコン膜４を溶融するエネルギーを有する光ビーム例えばＫｒＦエキシマレーザ光により照射されて結晶化された結晶化領域５である。

逆ピークパターン状光強度分布を有するレーザ光２０により結晶化された結晶化領域５は、結晶成長開始位置７から水平方向に膜厚が順次増加して結晶成長し、結晶成長終了位置８付近において結晶化された単結晶シリコン膜が隆起した断面形状になることである。複数の逆ピークパターン状光強度分布を有するレーザ光により結晶化された結晶化領域５は、隣合う正ピーク部において結晶化されたシリコン膜が隆起した山形状断面形状になることである。このように予め定められた位置が結晶化された膜は、この明細書において半導体薄膜４ａと定義する。

この実施形態では、上記結晶成長終了位置８の近傍に、形成するＴＦＴ１のチャネル領域５Ｃ側のドレイン端又はソース端を配置するように位置決めして形成することである。例えばＴＦＴ１のドレイン領域５Ｄは、チャネル領域５Ｃ側のドレイン端１０（側端部１０）が、結晶成長終了位置８付近に位置決めされて設けられる。ドレイン領域５Ｄに連設されてチャネル領域５Ｃ、ソース領域５Ｓが設けられている。

チャネル領域５Ｃ上には、チャネル領域５Ｃに位置合わせされてゲート絶縁膜１１例えば酸化シリコン膜が設けられている。この酸化シリコン膜は、温度例えば摂氏８５０度のウェット酸素ガス雰囲気中で２５分間熱酸化した膜である。なお、このゲート絶縁膜１１は３００℃程度のプラズマＣＶＤ等で成膜するようにしてもよい。さらに、ゲート絶縁膜１１上には、チャネル領域５Ｃに位置合わせしてゲート電極１２が設けられている。このゲート電極１２は、上記結晶成長終了位置８方向に登り傾斜している。従って、この実施形態では、ソース領域５Ｓのチャネル領域５Ｃとの接合面積は、ドレイン領域５Ｄのチャネル領域５Ｃとの接合面積より小さい。このようにしてＴＦＴ１が構成されている。この明細書において、ＴＦＴは、ＴＦＴ構造でメモリ、コンデンサ、抵抗などの用途に使用するものもＴＦＴに含むものとする。

次に、図２の工程図を参照して、ＴＦＴ１の製造方法の実施例を説明する。図１と同一部分には、同一符号を付与し、その詳細な説明は、重複するので省略する。

先ず、結晶化用基板の製造工程を行なう。石英または無アルカリガラス等からなるガラス基板２を、搬送してプラズマＣＶＤ装置チャンバ内の予め定められた位置に位置決めして設置する（工程Ｓ１）。ガラス基板２上に下地絶縁膜例えは酸化シリコン膜３をプラズマＣＶＤにより気相成長する（工程Ｓ２）。このプラズマＣＶＤは、例えば基板温度５００℃および堆積時間４０分という条件で行われる。次に、酸化シリコン膜３上に被結晶化対象の非晶質シリコンもしくは多結晶シリコンからなる非単結晶半導体膜例えば非晶質シリコン膜４を膜厚３０ｎｍ〜３００ｎｍ例えば約２００ｎｍプラズマＣＶＤにより気相成長する（工程Ｓ３）。

この非晶質シリコン膜４は、例えばＬＰ−ＣＶＤ（Low Pressure CVD)法により酸化シリコン膜３上に堆積される。非晶質シリコン膜４は、厚さ例えば２００ｎｍのアモルファスシリコン膜（a-Si）である。ＬＰ−ＣＶＤプロセスは、例えばＳｉ₂Ｈ₆の雰囲気流速１５０sccm、圧力８Ｐａ、基板温度４５０℃、堆積時間３５分という条件である。ここでは、ＬＰ−ＣＶＤ法を用いたが、この他に例えばＰＥ−ＣＶＤ（低温プラズマＣＶＤ）法を用いてもよい。

非単結晶半導体薄膜は、非晶質シリコン膜４（Ｓｉ）の他Ｇｅ、ＳｉＧｅなどの薄膜である。非単結晶半導体膜は、スパッタリング装置により成膜してもよい。

次に、非晶質シリコン膜４上に、大粒径結晶化領域を形成するために入射光に対して透過性を示すキャップ膜例えは酸化シリコン膜をプラズマＣＶＤにより膜厚１０ｎｍ〜１００ｎｍ例えば１０ｎｍに成膜する。酸化シリコン膜は、例えばＬＰ−ＣＶＤ法により基板温度５００℃および堆積時間１０分間で非晶質シリコン膜４上に堆積される。キャップ膜は、絶縁膜からなり蓄熱作用を有し、レーザ光を照射して結晶化する際、非単結晶半導体薄膜２の降温速度を緩和するための膜である。このようにして結晶化用基板を製造する（工程Ｓ４）。

次に、結晶化工程Ｔを実行する。結晶化用基板を結晶化装置の予め定められた位置に位置合わせして設置する。結晶化装置に搬送された結晶化基板の予め定められた結晶化位置に逆ピークパターン状の光強度分布のエキシマレーザ光を照射し（工程Ｓ５）、大粒径の結晶化領域を形成する（工程Ｓ６）。上記エキシマレーザ光は、例えばＫｒＦエキシマレーザでエネルギー密度が３５０ｍＪ／ｃｍ²である。結晶化するための位置情報は、予めコンピュータに記憶されている。このコンピュータは、自動的に結晶化用基板内の結晶化位置に順次移動させ位置決めして結晶化のためのレーザ光を照射して、結晶化を行い、結晶化工程Ｔを終了する。

即ち、結晶化工程Ｔは、位相変調エキシマレーザ結晶化法を用いて、キヤツプ膜の表面に逆ピーク状の光強度分布Ｒを有するエキシマパルスレーザ光を照射する。パルスレーザ光によるレーザ照射によって、非晶質シリコン膜４の照射された領域は、溶融する。この溶融領域は、パルスレーザ光の遮断期間に降温し、凝固位置が横方向（水平方向）に移動し、結晶成長し結晶化領域５を形成する。この結果、非晶質シリコン膜４は一部又は全域結晶化された半導体薄膜４ａに変換される。パルスレーザ光の照射は１回でもよいが、複数同行ってもよく、また、パルスレーザ光の照射とフラッシュランプ光の照射を組合せてもよい。

このようにして形成された結晶化領域５は、図１に示すように結晶成長開始位置７から水平方向に結晶成長し結晶成長終了位置８において隆起した形状となる。

次に、大粒径結晶化領域にＴＦＴ１を形成するために成膜したキャップ膜の酸化シリコン膜を除去する（工程Ｓ７）。酸化シリコン膜の除去法は、ドライエッチング処理により行なうことができる。このドライエッチング処理は、エッチングガスとして例えばＢＣｌ₃およびＣＨ₄により行なうことができる。また、この酸化シリコン膜の除去は、通常の５％ＨＦ（フッ化水素）で５〜１０分間ほどの湿式エッチングで行ってもよい。

次に、結晶化工程が終了したガラス基板２へのＴＦＴ製造工程を実行する。先ず、上記ガラス基板２をプラズマＣＶＤの予め定められた位置に搬送し、位置決めして設置する。搬送されたガラス基板１の露出した半導体薄膜表面上には、ゲート絶縁膜１１を形成するための酸化シリコン膜を成膜する（工程Ｓ８）。

次に、ゲート絶縁膜１１が形成された上記ガラス基板２を、ゲート電極を形成するための導電体膜を成摸するスパッタ装置に位置合わせして搬送する。その後、ゲート電極として例えばタングステン添加モリブデン（ＭｏＷ）やアルミニウム（Ａｌ）を成膜する（工程Ｓ９）。次に、プラズマエッチング装置に搬送してゲート電極１２を形成するためにプラズマエッチングする（工程Ｓ９）。

形成されたゲート電極１２をマスクとしてソース領域およびドレイン領域を形成するための不純物イオンを結晶化領域に高濃度にイオン注入する。不純物イオンは、Ｎチャネルトランジスタの場合には例えばリンを、ｐチャネルトランジスタの場合には例えばホウ素をイオン注入する。その後、窒素雰囲気中でアニール処理（例えば、６００℃で１時間）を行う。なお、Ａｌ電極を用いる場合は４００℃×３時間（Ｎ₂雰囲気）のアニール処理を行う。不純物を活性化して図１にホすように結晶化領域にソース領域５Ｓ、ドレイン領域５Ｄを形成する。この結果、ソース領域５Ｓおよびドレイン領域５Ｄ間には、キャリアが移動するチャネル領域５Ｃが形成される。

次に、ゲート絶縁層１１及びゲート電極１２上に層間絶縁層を形成する。この層間絶縁層にソース電極及びドレイン電極と夫々ソース、ドレイン領域５Ｓ、５Ｄとの接続のためのコンタクトホールを夫々形成する（工程Ｓ１０）。

次に、ゲート電極、ソース、及びドレイン電極となる材料例えぱ金属を各コンタクトホール内に充填すると共に層間絶縁層上にも成膜する。層間絶縁層上に成膜された金属層は、フォトリソグラフィ技術を用いて予め定められた所定のパターンにエッチングすることでソース電極及びドレイン電極を形成して薄膜トランジスタ１を製造する（工程Ｓ１１）。

上記製造工程において明らかなようにソース領域Ｓ又はドレイン領域Ｄのチャネル領域Ｃ側端部は、ゲート電極１２により位置決めされる。従って、ゲート電極１２の設置位置は、結晶成長の終了位置８の付近に位置決めして形成される。

次に、結晶成長開始位置７から水平方向に結晶成長し結晶成長終了位置８において隆起した形状となる結晶化装置の実施例を、図３乃至図５を参照して具体的に説明する。結晶化装置は、照明系１５と、この照明系１５の光軸上に設けられた位相変調素子１６と、この位相変調素子１６の光軸上に設けられた結像光学系１７と、この結像光学系１７の光軸上に設けられる被結晶化基板１８を支持するステージ１９とからなる。

照明系１５は、図４に示す光学系でたとえば光源２１とホモジナイザ２２とからなる。光源２１は、２４８ｎｍの波長を有する光を供給するＫｒＦエキシマレーザ光源２１を備えている。なお、光源２１としては、３０８ｎｍの波長を有するパルス光を出射するＸｅＣｌエキシマレーザ光源、波長２４８ｎｍのパルス光を出射するＫｒＦエキシマレーザ、波長１９３ｎｍのパルス光を出射するＡｒＦレーザなどのエキシマレーザが最適である。光源２１は、さらにＹＡＧレーザ光源でもよい。光源２１は、非単結晶半導体膜例えば非晶質シリコン膜４を溶融するエネルギーを出力する他の適当な光源を用いることもできる。光源２１から出射されたレーザ光の光軸上には、ホモジナイザ２２が設けられている。

ホモジナイザ２２は、光源２１からのレーザ光の光軸上に例えばビームエキスパンダ２３と、第１フライアイレンズ２４と第１コンデンサ光学系２５と、第２フライアイレンズ２６と、第コンデンサ光学系２７とが設けられたものである。ホモジナイザ２２は、光源２１から出射されたレーザ光を光束の断面内において光強度および位相変調素子１６への入射角を均一化処理するものである。

即ち、照明系１５において、光源２１から入射されたレーザ光は、ビームエキスパンダ２３を介して拡大された後、第１フライアイレンズ２４に入射する。この第１フライアイレンズ２４の後側焦点面には複数の光源が形成され、これらの複数の光源からの光束は第１コンデンサ光学系２５を介して、第２フライアイレンズ２６の入射面を重畳的に照明する。その結果、第２フライアイレンズ２６の後側焦点面には、第１フライアイレンズ２４の後側焦点面よりも多くの多数の光源が形成される。第２フライアイレンズ２６の後側焦点面に形成された多数の光源からの光束は、第コンデンサ光学系２７を介して、位相変調素子１６に入射し、重畳的に照明する。

この結果、ホモジナイザ２２の第１フライアイレンズ２４および第１コンデンサ光学系２５は、第１ホモジナイザを構成し、位相変調素子１６に入射するレーザ光の入射角度に関する均一化処理を行なう。また、第２フライアイレンズ２４および第コンデンサ光学系２７は、第２ホモジナイザを構成し、この第２ホモジナイザにより第１ホモジナイザからの入射角度が均一化されたレーザ光について位相変調素子１６上での面内各位置での光強度に関する均一化を行なう。こうして、照明系２２は、ほぼ均一な光強度分布を有するレーザ光を形成し、このレーザ光が位相変調素子１６を照射する。

位相変調素子１６例えば位相シフタは、ホモジナイザ２２からの出射光を位相変調して図５Ｂに示すような逆ピーク状の光強度最小分布のレーザビームを出射する光学素子である。図５Ｂには、逆ピーク状の光強度最小分布の一部が拡大して示されている。図５Ｂは、横軸が場所（被照射面での位置）であり、縦軸は光強度（エネルギー）である。

位相シフタは、透明体例えば石英基材に段差をつけ、段差の境界でレーザ光の回折と干渉を起こさせ、レーザ光強度に周期的な空間分布を付与するものである。位相シフタは、例えば段差部ｘ＝０を境界として左右で１８０゜の位相差を付けた場合である。一般にレーザ光の波長をλとすると、屈折率ｎの透明媒質を透明基材上に形成して１８０°の位相差を付けるには、透明媒質の膜厚ｔは、ｔ＝λ／２（ｎ−１）で与えられる。石英基材の屈折率を１．４６とすると、ＸｅＣｌエキシマレーザ光の波長が３０８ｎｍであるから、１８０°の位相差を付けるためには、３３４．８ｎｍの段差をエッチング等の方法で形成する。

また、ＳｉＮｘ膜を透明媒質としてＰＥＣＶＤ、ＬＰＣＶＤ等で成膜する場合は、ＳｉＮ、膜の屈折率を２．０とすると、ＳｉＮ、膜を石英基材上に１５４ｎｍ成膜し、エッチングして段差を付ければ良い。１８０゜の位相をつけた位相シフタを通過したレーザ光の強度は、周期的強弱のパターンを示す。

この実施形態では、段差そのものを繰り返し周期的に形成したマスクが周期的位相シフタである。位相シフトパターンの幅とパターン間距離はともに例えば３μｍである。位相差は必ずしも１８０゜である必要はなく、レーザ光に強弱を実現できる位相差であればよい。

位相変調素子１６で位相変調されたレーザ光は、結像光学系１７を介して、被結晶化基板１８に入射される。ここで、結像光学系１７は、位相変調素子１６のパターン面と被結晶化基板１８とを光学的に共役に配置している。換言すれば、被結晶化基板１８は、位相変調素子１６のパターン面と光学的に共役な面（結像光学系１７の像面）に設定されるようにステージ１９の高さ位置が補正される。結像光学系１７は、正レンズ群３１と正レンズ群３２との間に開口絞り３３を備えている。結像光学系１７は、位相変調素子１６の像を等倍又は縮小例えば１／５に縮小して被結晶化基板１８に結像させる光学レンズである。

開口絞り３３は、開口部（光透過部）の大きさの異なる複数の開口絞りを有する。これらの複数の開口絞り３３は、光路に対して交換可能に構成されていてもよい。あるいは、開口絞り３３は、開口部の大きさを連続的に変化させることのできる虹彩絞りを有していてもよい。いずれにしても、開口絞り３３の開口部の大きさ（ひいては結像光学系４の像側開口数ＮＡ）は、後述するように、被結晶化基板１８の半導体膜上において所要の光強度分布を発生させるように設定されている。なお、結像光学系１７は、屈折型の光学系であってもよいし、反射型の光学系であってもよいし、屈折反射型の光学系であってもよい。

また、被結晶化基板１８は、図５Ａに示すようにたとえば液晶ディスプレイ用板ガラス２の上に化学気相成長法（ＣＶＤ）又はスパッタリング法により下地絶縁膜として酸化シリコン膜３、非晶質シリコン膜４およびキャップ膜３５が順次形成されたものである。下地絶縁膜は、例えばＳｉＯ₂が膜厚５００〜１０００ｎｍ形成される。下地絶縁膜は、非晶質シリコン膜４とガラス基板２が直接接触して、この基板２から析出したＮａなどの異物が非晶質シリコン膜４に混入するのを防止し、非晶質シリコン膜４の結晶化工程時の溶融温度が直接ガラス基板２に伝熱されるのを防止し、上記溶融温度の蓄熱効果により大粒径の結晶化に寄与する。

非晶質シリコン膜４は、結晶化処理される膜であり、膜厚例えば３０〜２５０ｎｍに選択される。キャップ膜３５は、結晶化工程時に非晶質シリコン膜４が溶融したとき発生する熱を蓄熱し、この蓄熱作用が大粒径の結晶化領域の形成に寄与する。このキャップ膜３５は、絶縁膜例えは酸化シリコン膜（ＳｉＯ₂）であり、膜厚が１００ｎｍ〜４００ｎｍ例えば３００ｎｍである。

被結晶化基板１８は、結晶化装置のステージ１９上に自動的に搬送され、予め定められた所定の位置に位置決めされて載置され、真空チャックや静電チャックなどにより保持される。

次に、結晶化プロセスを、図１乃至図７Ｇを参照して説明する。レーザ光源２１から出射されたパルスレーザ光は、ホモジナイザ２２に入射してレーザ光の光強度の均一化および位相変調素子１６への入射角の均一化が行なわれる。即ち、ホモジナイザ２２は、光源２１から入射したレーザビームを水平方向に広げ線状（例えば、線長さ２００ｍｍ）のレーザビームにし、さらに光強度分布を均一にする。たとえば、複数のＸ方向シリンドリカルレンズをＹ方向に並べて、Ｙ方向に並んだ複数の光束を形成し、他のＸ方向シリンドリカルレンズで各光束を再分布させ、同様に複数のＹ方向シリンドリカルレンズをＸ方向に並べて、Ｘ方向に並んだ複数の光束を形成し、他のＹ方向シリンドリカルレンズで各光束を再分布させる。

レーザ光は波長３０８ｎｍのＸｅＣｌエキシマレーザ光で、１ショットのパルス継続時間は２０〜２００ｎｓである。上記条件で位相変調素子１６に、パルスレーザ光を照射すると、周期的に形成された位相変調素子１６に入射したパルスレーザ光は、段差部で回折と干渉を起こす。この結果、位相変調素子１６は、周期的に変化する図５Ｂに示すような逆ピークパターン状の強弱の光強度分布を生成する。

この逆ピークパターン状の強弱の光強度分布は、最小光強度から最大光強度で非晶質シリコン膜４を溶融させる強度のレーザ光強度を出力することが望ましい。位相変調素子１６を通過したパルスレーザ光は、結像光学系１７により被結晶化基板１８に集束して非晶質シリコン膜４に入射する。

即ち、入射したパルスレーザ光は、キャップ膜３５をほとんど透過し、非晶質シリコン膜４に吸収される。この結果、非晶質シリコン膜４の被照射領域は、加熱され、溶融する。この溶融したときの熱は、キャップ膜３５および酸化シリコン膜３に蓄熱される。

パルスレーザ光の照射が遮断期間になると、被照射領域は、高速で降温しようとするが、表裏面に設けられているキャップ膜３５および酸化シリコン膜３に蓄熱されている熱により、降温速度が極めて緩やかとなる。このとき、被照射領域の降温は、位相変調素子１６により生成された逆ピークパターンの光強度分布に応じて降温し、横方向に順次結晶成長する。

換言すれば、被照射領域内溶融領域での凝固位置は、順次低温側から高温側に漸次移動する。即ち、結晶成長開始位置７から結晶成長終了位置８に向かって図５Ｃ、図５Ｄ及び図６に示すように結晶成長する。このとき、被照射領域の結晶成長終了位置８付近には、図５Ｄに示すように僅かに隆起が生ずる。図５Ｃは、キャップ膜３５を剥離した後の非晶質シリコン膜４における結晶化領域５の形状を説明するための平面図である。図５Ｃには、結晶成長開始位置７から結晶成長終了位置８に横方向に結晶成長する形態が示されている。

図５Ｄは、図５Ｃの断面図である。図５Ｄには、結晶成長開始位置７から結晶成長終了位置８方向に半導体薄膜４ａの膜厚が増加し、結晶成長終了位置８で頂点となる傾斜面を有し、断面形状において山形状に結晶化されている状態が示されている。図５Ｄは、図５Ｂに示すように逆ピーク状光強度分布のパターンが複数の場合について示されている。単一の逆ピーク状光強度分布のパターンの場合には、山形状に変化した膜厚分布が一方の隆起部のみとなる。

このようにして１パルスレーザ光による結晶化工程が終了する。このようにして結晶成長された結晶化領域は、１又は複数個の機能素子を収納するのに充分な大きさである。図５Ｂ，図５Ｃ，図５Ｄは、点線で相互関係を示す。即ち、図５Ｂ，図５Ｃ，図５Ｄには、図５Ｂの逆ピーク状光強度分布２０ａの逆ピーク部２０Ｌで、結晶成長が開始し（結晶成長開始位置７）、正ピーク部２０Ｐで結晶成長の終点位置（結晶成長終了位置８）となり、結晶成長開始位置７から結晶成長終了位置８に順次単結晶シリコン膜厚が厚くなり、上記終了位置８付近で隆起する状態が示めされている。

結晶化装置は、予め記憶されたプログラムにより自動的に次の非晶質シリコン膜４の結晶化領域にパルスレーザ光２０を照射する。次の結晶化領域への移動は、例えばステージ１９を移動させて位置選択することができる。勿論、結晶化位置の移動は、被結晶化基板１８と光源２１とを相対的に移動させて選択することができる。

被結晶化領域が選択され位置合わせが完了したとき、次のパルスレーザ光が出射される。このようなレーザ光２０のショットを繰り返すことにより被結晶化基板１８の広い範囲の結晶化を行うことができる。このように結晶化領域が形成された非晶質シリコン膜４は半導体薄膜４ａとする。このようにして結晶化工程を終了する。

次に、結晶化工程が終了した基板に対して図２に示す工程Ｓ８以降のＴＦＴ製造工程の実施例を、図６及び図７を参照して説明する。図１乃至図５と同一部分には、同符号を付与し、その詳細な説明を省略する。

結晶化工程が終了した上記基板の表面には、キャップ膜３５であるＳｉＯ₂膜が成膜されている。このＳｉＯ₂膜は、ＴＦＴのゲート絶縁膜として使用することもできる。結晶化工程時に非晶質シリコン膜４からのアブレーションなどによる異物の混入を避ける場合、ＳｉＯ₂膜は、エッチング除去する。この実施例では、除去した例である。

図７Ａに示すようにキャップ膜３５が除去された基板の表面である半導体薄膜４ａ上にゲート絶縁膜１１例えばＳｉＯ₂膜を成膜する。このゲート絶縁膜１５は例えばＬＰ−ＣＶＤ法により半導体薄膜４ａ上に堆積される厚さ８０ｍｍのシリコン酸化膜である。ＬＰ−ＣＶＤは、例えば基板温度５００℃および堆積時間４５分という条件で行われる。

次に、ゲート電極１２の形成工程を行なう。即ち、図７Ｂに示すようにゲート絶縁膜１１上にゲート電極層例えばＭｏＷ層４０を成膜する。このＭｏＷ層４０は、例えばスパッタリングによりゲート絶縁膜１５のシリコン酸化膜（ＳｉＯ₂膜）上に厚さ例えば１００ｍｍ堆積される。このスパッタリング条件は、例えば基板温度１００℃、堆積時間１０分である。

このＭｏＷ層４０を選択的にエッチングして予め定められた位置にゲート電極１２を形成するために、ＭｏＷ層４０上にレジストパターン４１を形成する。このレジストパターン４１は、ＭｏＷ層４０上にレジスト膜を塗布し、このレジスト膜を、フォトマスクを用いて選択的に露光し、ゲート電極用マスク領域を残してレジスト膜を除去することにより図７Ｃに示すようにレジストパターン４１を形成する。上記ゲート電極１２を形成するためのレジストパターン４１の位置が重要である。レジストパターン４１は、上記結晶成長終了位置８の付近に位置合わせして形成される。

次に、レジストパターン４１をマスクとしてＭｏＷ層４０を除去例えばドライエッチング処理することにより図７Ｄに示すようにゲート電極１２を形成する。このドライエッチング処理では、ＭｏＷの場合は例えばＳＦ₆＋Ｏ₂がエッチングガスとして用いられ、Ａｌの場合は例えばＢＣｌ₃およびＣＨ₄がエッチングガスとして用いられる。続いて、ゲート電極１２上のレジストパターン４１を図７Ｅに示すように除去する。

次に、ゲート電極１２をマスクとして図７Ｆに示すように半導体薄膜４ａに不純物を添加する。不純物は、ポリシリコンＴＦＴをｎチャネル型にする場合には、リンが半導体薄膜４ａにイオン注入される。また、ポリシリコンＴＦＴをｐチャネル型にする場合には、ボロンが半導体薄膜４ａにイオン注入される。例えばＣＭＯＳインバータのような論理回路は、ｎチャネル型、ポリシリコンＴＦＴおよびｐチャネル型ポリシリコンＴＦＴの組み合わせにより構成される。このため、ｎチャネル型ポリシリコンＴＦＴおよびｐチャネル型ポリシリコンＴＦＴの一方のイオン注入は、不所望なイオン注入を阻止するレジスト等のマスクにより他方のポリシリコンＴＦＴの半導体薄膜４ａを覆った状態で行われる。

ｎチャネル型ポリシリコンＴＦＴおよびｐチャネル型ポリシリコンＴＦＴの各々に対するイオン注入後、半導体薄膜４ａは、アニール処理で活性化される。アニール処理は、ＭｏＷ等の高融点金属をゲート電極とする場合には、窒素雰囲気中において基板温度例えば６００℃で２時間の処理である。また、Ａｌをゲート電極とする場合には、窒素雰囲気中において基板温度例えば４００℃で３〜１２時間のアニール処理である。この結果、高不純物濃度のソース領域５Ｓおよびドレイン領域５Ｄは、ゲート電極１２の両側に位置して半導体薄膜４ａに形成される。

この結果、ソース領域５Ｓ又はドレイン領域５Ｄのチャネル領域５Ｃ側端部１０が、上記結晶成長終了位置８の付近に位置合わせして図７Ｇ、図８、図９に示すように形成される。

次に、ゲート絶縁膜１１およびゲート電極１２上に層間絶縁膜（図示せず）を形成し、ソース電極、ドレイン電極、ゲート電極１２の配線などを形成する工程は周知の方法により形成してＴＦＴ１を形成する。

このようにして製造されたＴＦＴ１の断面構造は、図８に示す通りである。図８には、結晶化領域の結晶成長終了位置８付近にソース領域５Ｓのゲート電極１２の下方チャネル領域５Ｃ側端部１０が設けられている様子が顕微鏡写真で示されている。さらに、このＴＦＴ１のソース領域５Ｓおよびドレイン領域５Ｄには、半導体薄膜４ａの深い方向から浅い方向に向かって走る積層欠陥Ｓ１、Ｄ１が生じていることが判る。さらにまた、ゲート電極１２が傾斜している様子がよく判る。

図９には、図８の平面図が示され、結晶成長終了位置８付近にドレイン領域５Ｄのチャネル領域５Ｃ側の側端部１０が設けられている様子が示されている。このように形成されたＴＦＴ１について、結晶成長終了位置８付近におけるドレイン領域５Ｄのチャネル領域５Ｃの側端部１０の形成位置と、ｎ型ＴＦＴの電子又は正孔の移動度μFEとの関係について、図１０に示されている。

図１０に示されているように結晶成長終了位置８から１．５μｍ近傍以内にドレイン領域５Ｄのチャネル領域５Ｃ側端部１０が設けられたＴＦＴ１の移動度は、１５０ｃｍ²／ｖ．ｓ以上の特性が得られている。特に、ドレイン領域５Ｄのチャネル領域５Ｃ側端部１０を結晶成長終了位置８から０．０５〜０．２μｍ以内に形成されたＴＦＴ１は、移動度が３００ｃｍ²／ｖ．ｓ以上の優れた特性が得られている。

図１０には、多数のｎ型ＴＦＴの移動度特性がプロットされており、この特性は、ｎ型ＴＦＴのドレイン端位置（ドレイン領域５Ｄのチャネル領域側端部）を結晶成長終了位置８から１．５μｍ近傍以内に形成されたＴＦＴの移動度特性である。さらに、四角でプロットされた特性は、ｎ型ＴＦＴのソース端位置（ソース領域５Ｓのチャネル領域側端部）を結晶成長終了位置８から１．５μｍ近傍以内に形成されたＴＦＴの移動度特性である。この移動度特性は、ゲート電圧（横軸）に対するドレイン電流（縦軸）の特性曲線図から求められる。結晶成長終了位置８から１．５μｍ近傍以内には、ドレイン端位置を設けたＴＦＴも、ソース端位置を設けたＴＦＴもほぼ一致した特性が得られている。

図１０において、結晶成長終了位置８より（隣の結晶化領域終了位置８付近）はみ出してプロットされたデータは、チャネル領域が結晶成長終了位置８を跨たいで形成されたＴＦＴ特性である。図１０の特性は、ｎ型ＴＦＴの特性であるが、ｐ型ＴＦＴでも同様な特性を得ることができる。さらに、この実施例のＴＦＴ１に流れる電流方向は、横方向に成長した結晶成長方向に平行であり、また、結晶成長方向に電流を流すことが最適である。

次に、表示装置例えば液晶表示装置のトランジスタ回路に適用した実施例を図１１及び図１２を参照して説明する。図１乃至図１０と同部分には、同一符号を付与し、その詳細な説明を省略する。図１１及び図１２は、アクティブマトリックス型液晶表示装置５０の等価回路の一例を示している。液晶表示装置５０は、透明基体５２、画素電極５３、走査線５４、信号線５５、対向電極５６、ＴＦＴ１、走査線駆動回路（ＶＤＲＶ）５７、信号線駆動回路（ＨＤＲＶ）５８、液晶コントローラ５９、電源回路６０及び電源配線６１等を備えている。

即ち、ＶＤＲＶ５７やＨＤＲＶ５８などの高速動作を要求される周辺回路部を上記薄膜トランジスタで構成したものである。図１２に示すように、各画素回路ＰＸは、第１及び第２の電源端子Ｔ１，Ｔ２と、第２の画素電極１３ａ，１３ｂと、第１から第５までのトランジスタＮ１，Ｎ２，Ｎ３，Ｎ４，Ｎ５とを有する。電源端子Ｔ１，Ｔ２は基準電位に対して所定のレベル差を持つ逆極性の電位にそれぞれ設定される。基準電位はすべての画素回路ＰＸに接地用の共通電極ＧＮＤの電位に等しい。第１の画素電極１３ａは共通電極ＧＮＤと容量結合して第１の補助容量Ｃｓを構成し、第２の画素電極１３ｂは共通電極ＧＮＤと容量結合して第１の補助容量Ｃｓを構成している。これにより、画素電極１３ａ，１３ｂは第１及び第２の電源端子Ｔ１，Ｔ２から供給される電荷をそれぞれ保持し、これら電荷により得られる電位差を液晶層内に実質的に横方向電界を生成する液晶駆動電圧として液晶層に印加する。

第１のトランジスタＮ１は、映像信号を受け取るゲートを有し、第１画素電極１３ａに保持された電荷と第２画素電極１３ｂに保持された電荷とを映像信号に対応して再配分する入力トランジスタである。液晶駆動電圧は第１および第２の画素電極１３ａ，１３ｂ間の液晶容量ＣＬＣによって保持される。第２から第５までのトランジスタＮ２，Ｎ３，Ｎ４，Ｎ５は、接続トランジスタであり、スイッチ回路を構成する。第４および第５のトランジスタＮ４，Ｎ５は、導通時に第１および第２の画素電極１３ａ，１３ｂを第１および第２の電源端子Ｔ１，Ｔ２の電位にそれぞれプリチャージするために、第１および第２の画素電極１３ａ，１３ｂを第１および第２の電源端子Ｔ１，Ｔ２にそれぞれ電気的に接続する。第１のトランジスタＮ１は、第１および第２の画素電極１３ａ，１３ｂに保持された電荷を再配分するために、第１および第２の画素電極１３ａ，１３ｂが第１のトランジスタＮ１のカレントパスの一端および他端にそれぞれ接続されている。

具体的には、トランジスタＮ１〜Ｎ５は、いずれもＮチャネル薄膜トランジスタ（ＴＦＴ）に構成される。各画素電極１３ａ，１３ｂは、トランジスタＮ４，Ｎ５のソース５Ｓにそれぞれ接続される。第１トランジスタＮ１のゲート５Ｇは映像信号配線５５に接続され、トランジスタＮ１のドレイン５Ｄは第２トランジスタＮ２のドレイン５Ｄに接続され、トランジスタＮ１のソース５Ｓは第３トランジスタＮ３のドレイン５Ｄに接続される。トランジスタＮ２，Ｎ３のゲート５Ｇは走査配線５４に接続され、トランジスタＮ４，Ｎ５のゲート５Ｇはプリチャージ制御配線５１に接続される。トランジスタＮ４，Ｎ５のドレイン５Ｄは電源端子Ｔ１，Ｔ２にそれぞれ接続される。

基板５２には、さらに複数対の電源配線６１，６１が複数の映像信号配線５５と同様に画素回路ＰＸの列に沿って配置される。各画素回路ＰＸの電源端子Ｔ１，Ｔ２は、一対の電源配線６１，６１にそれぞれ配置された分岐点にあたる。これらの電源配線６１は電源回路（ＰＷ）６０に接続されている。

ＶＤＲＶ５７およびＨＤＲＶ５８は、いずれもドライバＬＳＩとしてユニット化されている。ＶＤＲＶ５７は、画素回路ＰＸの行を選択する選択パルス電源ＶｇおよびＶｐｃを生成し、複数の走査配線５４および複数のプリチャージ制御配線５１に順次供給する。選択行においては、選択パルス電圧Ｖｐｃが選択パルス電圧Ｖｇに先行して出力される。ＨＤＲＶ５８は、選択パルス電圧Ｖｇの持続期間において１水平ライン分の映像信号を複数の映像信号配線５５に供給する。

周辺回路部やメモリ回路部等の能動素子を内包したシステムディスプレイを実現することができるＴＦＴ１は、図１に示す構造に形成され、表示装置５０の高速動作を要求されるＶＤＲＶ５７やＨＤＲＶ５８を構成する。ＶＤＲＶ５７やＨＶＲＶ５８の周辺回路部は、結晶成長終了位置８から０．０５〜０．２μｍ以内にソース領域５Ｓのソース端位置又はドレイン領域５Ｄのドレイン端位置を形成したＴＦＴで構成することが望ましい。即ち、上記周辺回路５７，５８を移動度（μFE）が３００ｃｍ²／ｖ．ｓ以上の優れた特性のＴＦＴで構成できる。

このようにして製造された表示装置は、周辺回路やメモリ回路などの能動素子を内包したシステムディスプレイを実現できる。この表示装置は、小型化、軽量化にも効果がある。

次に、薄膜トランジスタ（ＴＦＴ）の他の実施例を、図１３乃至図１５を参照して説明する。図１３は、ｎチャンネル型ＴＦＴのドレイン領域のチャネル領域と接合する部分（ドレイン端位置）の位置を、結晶成長開始点、と結晶成長終了点との間で変えて多数のＴＦＴを製造したときの移動度の特性を示す図である。このＴＦＴは、図１に示すＴＦＴの構造であるが、ガラス基板２を、厚さ例えば６２５μｍのＰ型のシリコンウエハ基板により形成したＴＦＴの移動度特性図である。このときのチャネル領域の膜厚は、２００ｍｍである。

ｎチャネル型ＴＦＴにおいては、ドレイン端位置が結晶成長開始点から約０．８μｍから移動度が上昇し、２．３μｍまでの位置で高い移動度が得られている。特に、ドレイン端位置が結晶成長開始点から約１．６μｍの位置にドレイン端が形成されたＴＦＴは、移動度が７６０ｃｍ²／ｖ．ｓのものが得られている。これらの特性は、図５Ｃ、図５Ｄ、図６に示す結晶成長開始位置７から結晶成長終了位置８までの長さが、２．５μｍのときの特性である。結晶成長開始位置７から結晶成長終了位置８までの長さは、図５Ｂの逆ピーク状の光強度分布のパルス幅によって決定されるものである。結晶成長開始位置７から結晶成長終了位置８までの長さは、例えば５μｍの結晶化領域を量産できる技術が確立できている。

結晶成長開始位置７から結晶成長終了位置８までの長さが５μｍの場合の、図１３に示す最適移動度を示すドレイン端位置は、図１３に示すデータの２倍の特性であることを確認している。即ち、ｎチャネル型ＴＦＴにおいてドレイン端位置が結晶成長開始点から約１．６μｍから移動度が上昇し、４．６μｍまでの位置で高い移動度が得られる。

ｐチャネル型ＴＦＴのドレイン端位置に対する移動度特性例は、図１４に示す通りであった。図１４に示されているように、最適移動度を示すドレイン端位置は、結晶成長開始点から約１μｍから移動度が上昇し、２．３μｍまでの位置で高い移動度が得られている。この特性も図１３と同様に結晶成長開始位置７から結晶成長終了位置８までの長さが、２．５μｍのときの特性である。

図１５には、結晶成長開始点付近Ｅ１と、移動度の最適位置Ｅ２と、結晶成長終了点付近Ｅ３の各位置にドレイン端位置を形成したＴＦＴのゲート電圧に対するドレイン電流の関係を示す特性曲線図が示されている。図１５に示されているように移動度の最適位置Ｅ２において最適特性が示されている。結晶成長開始点付近Ｅ１と、移動度の最適位置Ｅ２と、結晶成長終了点付近Ｅ３の関係は、図１３〜図１５において共通である。

各回路の薄膜トランジスタ１および、薄膜トランジスタで置換して構成するメモリ、コンデンサ、抵抗などは、図１の薄膜トランジスタで構成することができる。即ち、この明細書において薄膜トランジスタとは、機能は別にして図１に示す薄膜トランジスタで構成できるものは、含むものとする。

こうして製造された薄膜トランジスタ２６は、液晶表示装置（ディスプレイ）やＥＬ（エレクトロルミネッセンス）ディスプレイなどの駆動回路や、各画素回路内のメモリ（ＳＲＡＭやＤＲＡＭ）やＣＰＵなどの集積回路などに適用可能である。

以上説明したように上記実施形態によれば、電子または、正孔の高移動度のＴＦＴを得ることができる。このような高移動度を得ることができるＴＦＴは、ＶＤＲＶ５７やＨＤＲＶ５８などの周辺回路部に適用することができる。

本発明の薄膜トランジスタの構成を説明するための一部切欠断面図である。 図１のＴＦＴの製造工程を工程順に説明するための工程図である。 図２の結晶化工程を説明するための結晶化装置の構成図である。 図３の照明光学系を具体的に説明するための構成図である。 図２の結晶化装置により結晶化する際の基板構造および結晶化された半導体薄膜の形状を説明するための図である。 図２の結晶化装置により結晶化する際の基板構造および結晶化された半導体薄膜の形状を説明するための図である。 図２の結晶化装置により結晶化する際の基板構造および結晶化された半導体薄膜の形状を説明するための図である。 図２の結晶化装置により結晶化する際の基板構造および結晶化された半導体薄膜の形状を説明するための図である。 ＴＦＴの平面レイアウト構造を示す顕微鏡写真。 図２のＴＦＴ製造工程の実施例を工程順に説明するための断面図である。 図２のＴＦＴ製造工程の実施例を工程順に説明するための断面図である。 図２のＴＦＴ製造工程の実施例を工程順に説明するための断面図である。 図２のＴＦＴ製造工程の実施例を工程順に説明するための断面図である。 図２のＴＦＴ製造工程の実施例を工程順に説明するための断面図である。 図２のＴＦＴ製造工程の実施例を工程順に説明するための断面図である。 図２のＴＦＴ製造工程の実施例を工程順に説明するための断面図である。 図７Ｇに示すＴＦＴの断面写真である。 図８に示すＴＦＴの平面写真である。 図７Ａ〜図７Ｇの工程により得られた多数のＴＦＴの移動度特性を比較して示す特性図である。 図１の薄膜トランジスタを液晶表示装置に適用した実施例を説明するための回路構成図である。 図１１の液晶表示装置の一部を拡大して示す平面回路図である。 図１の薄膜トランジスタの他の実施例の薄膜トランジスタのドレイン端形成位置により薄膜トランジスタの移動度特性が異なることを示すｎチャネル型ＴＦＴの特性図である。 図１３の他の薄膜トランジスタのドレイン端形成位置により薄膜トランジスタの移動度特性が異なることを示すｐチャネル型ＴＦＴの特性図である。 図１の薄膜トランジスタの他の実施例の薄膜トランジスタのドレイン端形成位置を変えて薄膜トランジスタを形成したときのゲート電圧に対するドレイン電流の関係を示す特性図である。

符号の説明

１：ＴＦＴ、 ２：ガラス基板、 ３：酸化シリコン膜、
４：非晶質シリコン膜、 ４ａ：半導体薄膜、 ７：結晶成長開始位置、
８：結晶成長終了位置、 １０：ドレイン端（側端部）、
１１：ゲート絶縁膜、 １２：ゲート電極、
１５：照明系、 １６：位相変調素子、 １７：結晶光学系、
１８：被結晶化基板、 １９：ステージ、 ２０：結晶化装置、
２１：光源、 ２２：ホモジナイザ、 ２３：ビームエキスパンダ、
２４：第１フライアイレンズ、 ２５：第１コンデンサ光学系、
２６：第２フライアイレンズ、 ２７：第２コンデンサ光学系、
３３：開口絞り、 ３５：キャップ膜、
４０：ゲート電極層（ＭｏＷ層またはアルミニウム層）、
４１：レジストパターン、
５０：液晶表示装置、 ５２：透明電極、 ５３：画素電極、
５４：走査線、 ５５：信号線、 ５６：対向電極、
５７：走査線駆動回路、 ５８：信号線駆動回路、
５９：液晶コントローラ。

Claims (16)

1. 厚み方向に直交する横方向に結晶成長された半導体薄膜にソース領域、チャネル領域、およびドレイン領域を有し、前記チャネル領域上部にゲート絶縁膜およびゲート電極を有する薄膜トランジスタであって、
   前記ドレイン領域および前記ソース領域の少なくとも一方の前記チャネル領域側端部は前記結晶成長の終了位置付近に位置するように設けられていることを特徴とする薄膜トランジスタ。
2. 厚み方向に直交する横方向に結晶成長し結晶成長終了方向に隆起した傾斜面を有する半導体薄膜にソース領域、チャネル領域、およびドレイン領域を有し、前記チャネル領域上部にゲート絶縁膜およびゲート電極を有する薄膜トランジスタであって、
   前記ドレイン領域および前記ソース領域の少なくとも一方の前記チャネル領域側端部は前記傾斜面の頂点付近に位置するように設けられていることを特徴とする薄膜トランジスタ。
3. 結晶成長開始位置から結晶成長方向に成長するシリコン膜において結晶成長終了点に向かって膜厚が増加する傾斜面を有する半導体薄膜にソース領域、チャネル領域、およびドレイン領域を有し、前記チャネル領域上部にゲート絶縁膜およびゲート電極を有する薄膜トランジスタであって、
   前記ドレイン領域および前記ソース領域の少なくとも一方の前記チャネル領域側端部は膜厚が増加する前記半導体薄膜の頂点付近に位置するように設けられていることを特徴とする薄膜トランジスタ。
4. 前記結晶成長の終了位置付近には、積層欠陥が存在することを特徴とする請求項１記載の薄膜トランジスタ。
5. 前記半導体薄膜の前記傾斜面内には、積層欠陥が存在することを特徴とする請求項２記載の薄膜トランジスタ。
6. 前記半導体薄膜の前記傾斜面内には、積層欠陥が存在することを特徴とする請求項３記載の薄膜トランジスタ。
7. 前記結晶成長の終了位置付近は、前記結晶成長の終了位置から０．０５〜０．２μｍ以内の位置であることを特徴とする請求項１記載の薄膜トランジスタ。
8. 前記半導体薄膜の傾斜面の頂点付近は、前記半導体薄膜の傾斜面の頂点から０．０５〜０．２μｍ以内の位置であることを特徴とする請求項２記載の薄膜トランジスタ。
9. 前記半導体薄膜の傾斜面の頂点付近は、前記半導体薄膜の傾斜面の頂点から０．０５〜０．２μｍ以内の位置であることを特徴とする請求項３記載の薄膜トランジスタ。
10. 前記結晶成長の終了位置は、膜厚が最長となり、延長方向に膜厚が単調に減少する結晶化された半導体薄膜であることを特徴とする請求項１記載の薄膜トランジスタ。
11. 前記半導体薄膜の前記傾斜面の頂部は、膜厚が最長となり、延長方向に膜厚が単調に減少する結晶化された半導体薄膜であることを特徴とする請求項２記載の薄膜トランジスタ。
12. 前記半導体薄膜の前記傾斜面の頂部は、膜厚が最長となり、延長方向に膜厚が単調に減少する結晶化された半導体薄膜であることを特徴とする請求項３記載の薄膜トランジスタ。
13. 逆ピーク状の光強度分布を有する変調レーザ光を非単結晶半導体膜に照射して照射領域に断面山形状結晶化半導体薄膜を形成する工程と、前記山形状結晶化半導体薄膜の頂部付近に、前記ドレイン領域および前記ソース領域の少なくとも一方の前記チャネル領域側端部を位置決めして、該位置決め部位に薄膜トランジスタを形成する工程と、を具備してなることを特徴とする薄膜トランジスタの製造方法。
14. 請求項１に記載の薄膜トランジスタを高速動作を要求される周辺回路部に有することを特徴とする表示装置。
15. 請求項２に記載の薄膜トランジスタを高速動作を要求される周辺回路部に有することを特徴とする表示装置。
16. 請求項３に記載の薄膜トランジスタを高速動作を要求される周辺回路部に有することを特徴とする表示装置。

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