JPS62247569A - 半導体装置 - Google Patents
半導体装置Info
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- JPS62247569A JPS62247569A JP9044086A JP9044086A JPS62247569A JP S62247569 A JPS62247569 A JP S62247569A JP 9044086 A JP9044086 A JP 9044086A JP 9044086 A JP9044086 A JP 9044086A JP S62247569 A JPS62247569 A JP S62247569A
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- 239000000758 substrate Substances 0.000 claims description 4
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、トランジスタをスイッチングして容量性負荷
に信号を与える半導体装置に関するものであり、マトリ
ックス型のメモリ等に用いられる。
に信号を与える半導体装置に関するものであり、マトリ
ックス型のメモリ等に用いられる。
本発明は薄膜トランジスタを用いたマトリックス型の表
示装置にも適用できる。
示装置にも適用できる。
従来の技術
従来の技術をマトリックス型液晶ディスプレーを用いて
説明する。第３図のような等何回路に示ので液晶に電圧
を与える。ｍち液晶に与えるべき映像信号電圧Ｖｓを信
号パスライン２２に与え、ゲートライン２３に電圧ＶＧ
を印加しその交叉部にあるトランジスタ２４をオン状態
にし液晶セルの容量２５及び一方を共通電極ライン２８
に接続された補助容量２７に充電又は放電することによ
り液晶の絵素電極２８の電位を映像信号電圧Ｖｓと等し
くする。次にゲートライン２３に一定の電圧を印加しト
ランジスタ２４をオフにし、絵素電極２８の電位を１フ
イ一ルド期間保持をする。
説明する。第３図のような等何回路に示ので液晶に電圧
を与える。ｍち液晶に与えるべき映像信号電圧Ｖｓを信
号パスライン２２に与え、ゲートライン２３に電圧ＶＧ
を印加しその交叉部にあるトランジスタ２４をオン状態
にし液晶セルの容量２５及び一方を共通電極ライン２８
に接続された補助容量２７に充電又は放電することによ
り液晶の絵素電極２８の電位を映像信号電圧Ｖｓと等し
くする。次にゲートライン２３に一定の電圧を印加しト
ランジスタ２４をオフにし、絵素電極２８の電位を１フ
イ一ルド期間保持をする。
具体的なパターン及び断面を第４図に示す。
２２は映像信号を与えるパスライン、２３はゲートパス
ライン、２６は共通電極ライン、３１はパスラインに接
続されたトランジスタの一方の電極（たとえばソース電
極）、３２は絵素電極３３に接続されたトランジスタの
他方の電極（たとえばドレイン電極）、３４はトランジ
スタのゲート絶縁膜、３５は半導体領域である。負荷容
量は液晶セルの容量と補助容量２７となる絶縁層を介し
て電極３３と２６の間で形成される容量である。
ライン、２６は共通電極ライン、３１はパスラインに接
続されたトランジスタの一方の電極（たとえばソース電
極）、３２は絵素電極３３に接続されたトランジスタの
他方の電極（たとえばドレイン電極）、３４はトランジ
スタのゲート絶縁膜、３５は半導体領域である。負荷容
量は液晶セルの容量と補助容量２７となる絶縁層を介し
て電極３３と２６の間で形成される容量である。
３０は基板である。
発明が解決しようとする問題点
第３図の等価回路で示す回路を１構成要素とするマトリ
ックス型の半導体装置では、トランジスタをオンしてい
る期間に信号を負荷容量に伝達する必要がある。一定の
半導体を用いるとキャリアの移動度は一定であるので容
量負荷に応じてチャンネルの幅Ｗとチャンネル長りの比
Ｗ／Ｌで信号を伝達する速度が決定する。チャンネル長
りは通常使用する露光装置の最小線幅で決定され、信号
の伝達速度を上げるには、チャンネル幅Ｗを増加させて
いた。ところがチャンネル幅Ｗを増加させると、ゲート
とドレイン電極のオーバーラツプしている部分の面積〔
第４図の３２と２３のオーバーラツプ部（第４図ａ、第
４図すの×部分）〕に比例して寄生容量ｃＧｎが増加す
る。この寄生容量はゲート電圧の変化分ΔｖＧ に比例
して第３図の電極２８の相当する部分の電位に変化を与
えるいわゆるつきぬけ効果が大きくなる、このつきぬけ
電圧は、 ここでΔＶα： ゲート電圧変化分 ＣＧＤ ： 寄生容量 ＣＬ： 負荷容量 Ｃａｄｄ： 補助容量 であられされる。このつきぬけ効果によシ本来ドレイン
に与えるべき電圧ｖｓが変化してしまう。
ックス型の半導体装置では、トランジスタをオンしてい
る期間に信号を負荷容量に伝達する必要がある。一定の
半導体を用いるとキャリアの移動度は一定であるので容
量負荷に応じてチャンネルの幅Ｗとチャンネル長りの比
Ｗ／Ｌで信号を伝達する速度が決定する。チャンネル長
りは通常使用する露光装置の最小線幅で決定され、信号
の伝達速度を上げるには、チャンネル幅Ｗを増加させて
いた。ところがチャンネル幅Ｗを増加させると、ゲート
とドレイン電極のオーバーラツプしている部分の面積〔
第４図の３２と２３のオーバーラツプ部（第４図ａ、第
４図すの×部分）〕に比例して寄生容量ｃＧｎが増加す
る。この寄生容量はゲート電圧の変化分ΔｖＧ に比例
して第３図の電極２８の相当する部分の電位に変化を与
えるいわゆるつきぬけ効果が大きくなる、このつきぬけ
電圧は、 ここでΔＶα： ゲート電圧変化分 ＣＧＤ ： 寄生容量 ＣＬ： 負荷容量 Ｃａｄｄ： 補助容量 であられされる。このつきぬけ効果によシ本来ドレイン
に与えるべき電圧ｖｓが変化してしまう。
以上のことからＷを大きくすることは限界があり、特に
移動度の小さいＴＰＴの場合、その使用できる範囲が限
定されていた。
移動度の小さいＴＰＴの場合、その使用できる範囲が限
定されていた。
問題点を解決するための手段
本発明は、基板上にゲート電極、絶縁物、前記ゲート電
極とオーバーラツプした半導体領域、前記半導体領域と
ゲート電極にオーバーラツプするソースおよびドレーン
電極を有するトランジスタが形成され、前記ソース又は
ドレーン電極が複数の突出部を有し、前記複数の突出部
の間に、前記ドレーン又はソース電極が形成され、前記
ドレーン又はソース電極に容量性負荷が接続されてなる
半導体装置である。
極とオーバーラツプした半導体領域、前記半導体領域と
ゲート電極にオーバーラツプするソースおよびドレーン
電極を有するトランジスタが形成され、前記ソース又は
ドレーン電極が複数の突出部を有し、前記複数の突出部
の間に、前記ドレーン又はソース電極が形成され、前記
ドレーン又はソース電極に容量性負荷が接続されてなる
半導体装置である。
作用
太登囮の−Ｇ陽冬用層スこふｒよｈ−ゲート雪巧とソー
ス又はドレイン電極間のオーバーラツプ部の面積を小さ
くできるため、容性容量の小さいトランジスタが実現で
き、液晶セル等の容量負荷の駆動にとって好適となる。
ス又はドレイン電極間のオーバーラツプ部の面積を小さ
くできるため、容性容量の小さいトランジスタが実現で
き、液晶セル等の容量負荷の駆動にとって好適となる。
実施例
第１図は本発明の一実施例の薄膜トランジスタ部分の概
略平面を示すものであって、第３図と同一部分には同一
番号を付す。なお、第１図のトランジスタ構造は第１図
と同様であり、たとえばアモルファスシリコンよシなる
半導体領域３６、ゲート電極２３、ソース、ドレイン電
極３１．３２のパターンが異なる。そして、絵素電極３
３はたとえばマ） ＩＪフックス晶表示装置（図示せず
）の各絵素を構成する。
略平面を示すものであって、第３図と同一部分には同一
番号を付す。なお、第１図のトランジスタ構造は第１図
と同様であり、たとえばアモルファスシリコンよシなる
半導体領域３６、ゲート電極２３、ソース、ドレイン電
極３１．３２のパターンが異なる。そして、絵素電極３
３はたとえばマ） ＩＪフックス晶表示装置（図示せず
）の各絵素を構成する。
第１図に示すごとく、負荷容量の絵素電極３３に接続さ
れたトランジスタの一方の電極（ドレイン電極）３２を
、信号を与える側の他方の電極（ソース電極）３１の突
出部３１ｐで囲むようなパターンで形成すると、電極３
２周囲にチャンネル部を有効に形成できる。したがって
電極３２とゲート電極２３のオーバラップ面積（第１図
の史差釘慄部分の面積）を小さくでき、トランジスタの
伝達コンダクタンスｇｍは同一のまま、寄生容量の小さ
いトランジスタが形成できつきぬけ電圧を減少させるこ
とができる。第１図のごとく、ソース電極３１はゲート
電極２３の一方の端から他方の端までオーバーラツプす
るのが好都合である。
れたトランジスタの一方の電極（ドレイン電極）３２を
、信号を与える側の他方の電極（ソース電極）３１の突
出部３１ｐで囲むようなパターンで形成すると、電極３
２周囲にチャンネル部を有効に形成できる。したがって
電極３２とゲート電極２３のオーバラップ面積（第１図
の史差釘慄部分の面積）を小さくでき、トランジスタの
伝達コンダクタンスｇｍは同一のまま、寄生容量の小さ
いトランジスタが形成できつきぬけ電圧を減少させるこ
とができる。第１図のごとく、ソース電極３１はゲート
電極２３の一方の端から他方の端までオーバーラツプす
るのが好都合である。
製造方法を述べると、透明ガラス基板３ｏ上Ｏｒをスパ
ッタ法で形成し、第１図のようにゲート電極２３及び共
通電極２ｅのパターンを形成する。次にプラズマＣｖＤ
法でＳｉＮ及びａＳｉ（アモルファスシリコン）を形成
し、ａＳｉを第１図の半導体領域３６のようにパターン
に形成する。次にプラズマＣｖＤ法でｎ＋−ΔＳｉ、Ｄ
Ｃスパッタ法でＭｏＳｉ２．ムａ を形成し、第１図の
電極３１．３２のパターンを形成する。さらにＩＴＯを
反応性スパッタ法で形成し、第１図の電極３３のパター
ンに形成する。
ッタ法で形成し、第１図のようにゲート電極２３及び共
通電極２ｅのパターンを形成する。次にプラズマＣｖＤ
法でＳｉＮ及びａＳｉ（アモルファスシリコン）を形成
し、ａＳｉを第１図の半導体領域３６のようにパターン
に形成する。次にプラズマＣｖＤ法でｎ＋−ΔＳｉ、Ｄ
Ｃスパッタ法でＭｏＳｉ２．ムａ を形成し、第１図の
電極３１．３２のパターンを形成する。さらにＩＴＯを
反応性スパッタ法で形成し、第１図の電極３３のパター
ンに形成する。
このようにして第１図のトランジスタは、第４図で示し
たトランジスタと同一の伝達コンダクタンスを持ように
形成した。第１図と第４図のトランジスタのオーバーラ
ツプ部＃＝＝キの面積を比較する。オーバーラツプ部の
面積は、第４図の従来のソース、ドレーン平行電極のト
ランジスタにおいては７６８μｍ２ であり、第１図
の本発明実施例においては２２８μｍ２ である。し
たがって本発明によれば同一伝達コンダクタンスをもつ
トランジスタを従来の１／３以下の寄生容量とすること
が可能である。
たトランジスタと同一の伝達コンダクタンスを持ように
形成した。第１図と第４図のトランジスタのオーバーラ
ツプ部＃＝＝キの面積を比較する。オーバーラツプ部の
面積は、第４図の従来のソース、ドレーン平行電極のト
ランジスタにおいては７６８μｍ２ であり、第１図
の本発明実施例においては２２８μｍ２ である。し
たがって本発明によれば同一伝達コンダクタンスをもつ
トランジスタを従来の１／３以下の寄生容量とすること
が可能である。
なお、液晶表示装置での動作は、ゲート電極２３にはト
ランジスタをオンする電圧を与え、ソース電極３１に与
えた信号電圧を前記容量性負荷に与えた後、ゲート電極
２３に前記トランジスタをオフする電圧を与え、前記信
号電圧を容量性負荷で保持する。
ランジスタをオンする電圧を与え、ソース電極３１に与
えた信号電圧を前記容量性負荷に与えた後、ゲート電極
２３に前記トランジスタをオフする電圧を与え、前記信
号電圧を容量性負荷で保持する。
以下同様の効果を示すトランジスタの他の実施例として
、ゲート電極２３、信号を与える側の電極３１、容量負
荷と接続した電極３２の関係を第２図に図示する。第２
図＆は櫛型電極、第２図すは円環電極の例である。第２
図Ｃは本発明第４の実施例を示す電極のパターンを示す
図である。容量負荷に接続している電極が複数箇所（こ
の場合３カ所）のゲート上に形成している例で伝達コン
ダクタンスを大きくとりたい場合に有効である。
、ゲート電極２３、信号を与える側の電極３１、容量負
荷と接続した電極３２の関係を第２図に図示する。第２
図＆は櫛型電極、第２図すは円環電極の例である。第２
図Ｃは本発明第４の実施例を示す電極のパターンを示す
図である。容量負荷に接続している電極が複数箇所（こ
の場合３カ所）のゲート上に形成している例で伝達コン
ダクタンスを大きくとりたい場合に有効である。
本発明は、必ずしも上述した構造にとられれることなく
、負荷容量に接続された電極３２が、信号を与える電極
３１に囲まれた構造にすることによシ、実効的にチャネ
ル幅Ｗを大きくでき、ゲート電極と電極３２のオーバー
ラツプ面積を小さくし寄生容量を減少したものである。
、負荷容量に接続された電極３２が、信号を与える電極
３１に囲まれた構造にすることによシ、実効的にチャネ
ル幅Ｗを大きくでき、ゲート電極と電極３２のオーバー
ラツプ面積を小さくし寄生容量を減少したものである。
発明の効果
本発明により、同一の伝達コンダクタンスを有しかつ寄
生容量の小さなトランジスタを実現でき、容量性負荷の
駆動に最適となる。
生容量の小さなトランジスタを実現でき、容量性負荷の
駆動に最適となる。
第１図は本発明の一実施例のトランジスタ部分を説明す
る平面図、第２図ａ〜Ｃは本発明の他実施例を示す平面
図、第３図はトランジスタと負荷容量の関係を示す等価
回路図、第４図ａ、ｂは第１図と同一の伝達コンダクタ
ンスをもつ従来のトランジスタの平面図、Ａ −Ａ’線
断面図である。 ２３・・・・・・ゲート電極、３１・・・・・・信号を
与える電極（ソース電極）、３２・・・・・・負荷容量
に接続された電極（ドレイン電極）。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名２３
゛−デーレｒ不に ３ｆ−・−たス ″ ３５−・・Ｊｆ４＋＆傾成 第２図 （Ｃ１ 第 ３ 図 第４図
る平面図、第２図ａ〜Ｃは本発明の他実施例を示す平面
図、第３図はトランジスタと負荷容量の関係を示す等価
回路図、第４図ａ、ｂは第１図と同一の伝達コンダクタ
ンスをもつ従来のトランジスタの平面図、Ａ −Ａ’線
断面図である。 ２３・・・・・・ゲート電極、３１・・・・・・信号を
与える電極（ソース電極）、３２・・・・・・負荷容量
に接続された電極（ドレイン電極）。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名２３
゛−デーレｒ不に ３ｆ−・−たス ″ ３５−・・Ｊｆ４＋＆傾成 第２図 （Ｃ１ 第 ３ 図 第４図
Claims (5)
- （１）基板上にゲート電極、絶縁物、前記ゲート電極と
オーバーラップした半導体領域、前記半導体領域とゲー
ト電極にオーバーラップするソースおよびドレーン電極
を有するトランジスタが形成され、前記ソース又はドレ
ーン電極が複数の突出部を有し、前記複数の突出部の間
に、前記ドレーン又はソース電極が形成され、前記ドレ
ーン又はソース電極に容量性負荷が接続されてなること
を特徴とする半導体装置。 - （２）トランジスタが薄膜トランジスタであることを特
徴とする特許請求の範囲第１項記載の半導体装置。 - （３）トランジスタが逆スタガー構造であることを特徴
とする特許請求の範囲第１項又は第２項記載の半導体装
置。 - （４）トランジスタ及び容量性負荷がマトリックス型表
示装置の絵素内に配置されたことを特徴とする特許請求
の範囲第１項、第２項又は第３項記載の半導体装置。 - （５）ソース又はドレイン電極がゲート電極の幅方向に
おいて、ゲート電極の一方の端から他方の端までオーバ
ーラップすることを特徴とする特許請求の範囲第１項記
載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9044086A JPS62247569A (ja) | 1986-04-18 | 1986-04-18 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9044086A JPS62247569A (ja) | 1986-04-18 | 1986-04-18 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62247569A true JPS62247569A (ja) | 1987-10-28 |
Family
ID=13998672
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9044086A Pending JPS62247569A (ja) | 1986-04-18 | 1986-04-18 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62247569A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003046090A (ja) * | 2001-07-21 | 2003-02-14 | Samsung Electronics Co Ltd | 液晶表示パネル用基板及びその製造方法 |
| KR100336898B1 (ko) * | 1998-12-30 | 2003-06-09 | 주식회사 현대 디스플레이 테크놀로지 | 액정표시소자의박막트랜지스터 |
| JP2004311931A (ja) * | 2002-11-20 | 2004-11-04 | Samsung Electronics Co Ltd | 薄膜トランジスタアレイ基板及びその製造方法 |
| JP2006060060A (ja) * | 2004-08-20 | 2006-03-02 | Semiconductor Energy Lab Co Ltd | 半導体素子を備えた表示装置及びその製造方法並びにその半導体素子を備えた表示装置を搭載した電子機器 |
| JP2007304557A (ja) * | 2006-05-09 | 2007-11-22 | Lg Philips Lcd Co Ltd | 液晶表示装置及びその製造方法 |
| JP2009049393A (ja) * | 2007-07-26 | 2009-03-05 | Semiconductor Energy Lab Co Ltd | 液晶表示装置及び当該液晶表示装置を具備する電子機器 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60192369A (ja) * | 1984-03-13 | 1985-09-30 | Matsushita Electric Ind Co Ltd | 薄膜トランジスタ |
| JPS6054171B2 (ja) * | 1976-11-27 | 1985-11-29 | ハラルド・フオイア−ヘルム | 熱可塑性プラスチック中空体の肉厚を調整および／または調整する装置 |
| JPS6295865A (ja) * | 1985-10-23 | 1987-05-02 | Hosiden Electronics Co Ltd | ピクセル駆動用トランジスタ |
-
1986
- 1986-04-18 JP JP9044086A patent/JPS62247569A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6054171B2 (ja) * | 1976-11-27 | 1985-11-29 | ハラルド・フオイア−ヘルム | 熱可塑性プラスチック中空体の肉厚を調整および／または調整する装置 |
| JPS60192369A (ja) * | 1984-03-13 | 1985-09-30 | Matsushita Electric Ind Co Ltd | 薄膜トランジスタ |
| JPS6295865A (ja) * | 1985-10-23 | 1987-05-02 | Hosiden Electronics Co Ltd | ピクセル駆動用トランジスタ |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100336898B1 (ko) * | 1998-12-30 | 2003-06-09 | 주식회사 현대 디스플레이 테크놀로지 | 액정표시소자의박막트랜지스터 |
| JP2003046090A (ja) * | 2001-07-21 | 2003-02-14 | Samsung Electronics Co Ltd | 液晶表示パネル用基板及びその製造方法 |
| JP2004311931A (ja) * | 2002-11-20 | 2004-11-04 | Samsung Electronics Co Ltd | 薄膜トランジスタアレイ基板及びその製造方法 |
| US7884365B2 (en) | 2002-11-20 | 2011-02-08 | Samsung Electronic S Co., Ltd. | Thin film transistor array panel and manufacturing method thereof |
| JP2006060060A (ja) * | 2004-08-20 | 2006-03-02 | Semiconductor Energy Lab Co Ltd | 半導体素子を備えた表示装置及びその製造方法並びにその半導体素子を備えた表示装置を搭載した電子機器 |
| JP4628040B2 (ja) * | 2004-08-20 | 2011-02-09 | 株式会社半導体エネルギー研究所 | 半導体素子を備えた表示装置の製造方法 |
| US8003420B2 (en) | 2004-08-20 | 2011-08-23 | Semiconductor Energy Laboratory Co., Ltd. | Display device provided with semiconductor element and manufacturing method thereof, and electronic device installed with display device provided with semiconductor element |
| JP2007304557A (ja) * | 2006-05-09 | 2007-11-22 | Lg Philips Lcd Co Ltd | 液晶表示装置及びその製造方法 |
| JP2009049393A (ja) * | 2007-07-26 | 2009-03-05 | Semiconductor Energy Lab Co Ltd | 液晶表示装置及び当該液晶表示装置を具備する電子機器 |
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