JPS6295865A - ピクセル駆動用トランジスタ - Google Patents
ピクセル駆動用トランジスタInfo
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- JPS6295865A JPS6295865A JP60235414A JP23541485A JPS6295865A JP S6295865 A JPS6295865 A JP S6295865A JP 60235414 A JP60235414 A JP 60235414A JP 23541485 A JP23541485 A JP 23541485A JP S6295865 A JPS6295865 A JP S6295865A
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- gate
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- thin film
- electrodes
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
「産業上の利用分野」
この発明は例えはアクティブフラットパネルディスプレ
イに・用いられ、七のピクセル（画素）を騒動するため
のトランジスタ（＝関する。
イに・用いられ、七のピクセル（画素）を騒動するため
のトランジスタ（＝関する。
「従来の技術」
従来のアクティブ液晶表示素子は例えば第８図に示すよ
うにガラスのようなう明基数１１及び１２が近接対向し
て設けられ、その周縁部にはスペーサ１３が介在され、
これら透明基板１１．１２間゛（＝液晶１４が封入され
ている。一方の透明基板１１の内ｉｋｉ＋＝表示電極１
５が複数形成され、これら各表示電極１５に接してそれ
ぞれスイッチング素子として薄膜トランジスタ１６が形
成され、七の薄膜トランジスタ１６のトンインは表示電
極１５に接続されている。これら複数の表示電極１５と
対向して他方の透明基数１２の内面に透明な共通電抛１
７が形成されている。
うにガラスのようなう明基数１１及び１２が近接対向し
て設けられ、その周縁部にはスペーサ１３が介在され、
これら透明基板１１．１２間゛（＝液晶１４が封入され
ている。一方の透明基板１１の内ｉｋｉ＋＝表示電極１
５が複数形成され、これら各表示電極１５に接してそれ
ぞれスイッチング素子として薄膜トランジスタ１６が形
成され、七の薄膜トランジスタ１６のトンインは表示電
極１５に接続されている。これら複数の表示電極１５と
対向して他方の透明基数１２の内面に透明な共通電抛１
７が形成されている。
表示′電極１５は例えば画素電極であって第９図に示す
ように、透明基板１１上）こ正方形のものが行及び列に
、つまりマ） ＩＪクス状（：近接配列されており１表
示電極１５の各行配列と近接し、かつこれに沿ってそれ
ぞれゲートバス１８が形成され。
ように、透明基板１１上）こ正方形のものが行及び列に
、つまりマ） ＩＪクス状（：近接配列されており１表
示電極１５の各行配列と近接し、かつこれに沿ってそれ
ぞれゲートバス１８が形成され。
また表示電極１５の各列配列と近接してそれに沿ってソ
ースバス（データ線）１９がそれぞれ形成されている。
ースバス（データ線）１９がそれぞれ形成されている。
これら各ゲートバス１８及びソースバス１９の交差点（
＝おいて４膜トランジスタ１６が設けられ、各薄膜トラ
ンジスタ１６のゲートは両バスの交差点位置においてゲ
ートバス１８に接続され、各ソースはソースバス１９（
＝それぞれ接続され、更（；各ドレインは表示電極１５
に接続されている。
＝おいて４膜トランジスタ１６が設けられ、各薄膜トラ
ンジスタ１６のゲートは両バスの交差点位置においてゲ
ートバス１８に接続され、各ソースはソースバス１９（
＝それぞれ接続され、更（；各ドレインは表示電極１５
に接続されている。
これらゲートバス１８とソースバス１９との各一つを選
択してそれら間に電圧を印加し、その電圧が印加された
薄膜トランジスタ１６のみが導通し、その導通した薄膜
トランジスタ１６のドレインに接続された表示電極１５
（：電荷を蓄積して表示′電極１５と共通電極１７との
間の部分の液晶１４のみに電圧を印加し、これによって
七の表示電極１５の部分のみが光透明或は光遮断となり
、選択的な表示が行われる。この表示電極１５に蓄積し
ｍ！荷を放電させることによって表示を消去させること
ができる。
択してそれら間に電圧を印加し、その電圧が印加された
薄膜トランジスタ１６のみが導通し、その導通した薄膜
トランジスタ１６のドレインに接続された表示電極１５
（：電荷を蓄積して表示′電極１５と共通電極１７との
間の部分の液晶１４のみに電圧を印加し、これによって
七の表示電極１５の部分のみが光透明或は光遮断となり
、選択的な表示が行われる。この表示電極１５に蓄積し
ｍ！荷を放電させることによって表示を消去させること
ができる。
薄膜トランジスタ１６は従来においては例えば第１０図
及び第１１図に示すように構成されていた。即ち透明基
数１１上に表示［ｔ４１５とソースバス１９とがＩＴＯ
のような透明導゛嘔膜によって形成され、表示′電極１
５及びソースバス１９の互に平行近接した部分間にまた
がってアモルファスシリコンのような半導体層２１が形
成され、更く二その上（：窒化シリコンなどのゲート絶
縁膜２２が形成される。このゲート絶縁膜２２上におい
て半導体＠２１を介して表示電極１５及びソースバス１
９とそれぞれ一部重なってゲート絶縁膜２３が形成され
る。ゲート電極２３の一端はゲートバス１８に接続され
る。このようにしてゲート′屯極２３とそれぞれ対向し
た表示電極１５．ソースバス１９はそれぞれドレイン電
極１５ａ、ソース電極１ｇａを構成し、これら電極ｉ５
ａ＋１９ａ、半導体層２１、ゲート絶縁膜２２．ゲート
電極２３によって薄膜トランジスタ１６が構成されろ。
及び第１１図に示すように構成されていた。即ち透明基
数１１上に表示［ｔ４１５とソースバス１９とがＩＴＯ
のような透明導゛嘔膜によって形成され、表示′電極１
５及びソースバス１９の互に平行近接した部分間にまた
がってアモルファスシリコンのような半導体層２１が形
成され、更く二その上（：窒化シリコンなどのゲート絶
縁膜２２が形成される。このゲート絶縁膜２２上におい
て半導体＠２１を介して表示電極１５及びソースバス１
９とそれぞれ一部重なってゲート絶縁膜２３が形成され
る。ゲート電極２３の一端はゲートバス１８に接続され
る。このようにしてゲート′屯極２３とそれぞれ対向し
た表示電極１５．ソースバス１９はそれぞれドレイン電
極１５ａ、ソース電極１ｇａを構成し、これら電極ｉ５
ａ＋１９ａ、半導体層２１、ゲート絶縁膜２２．ゲート
電極２３によって薄膜トランジスタ１６が構成されろ。
ゲート電極２３及びゲートバス１８は同時に形成され１
例えばアルミニウムによって構成される。
例えばアルミニウムによって構成される。
「発明が解決しようとする問題点」
この従来の液晶表示素子において、各薄膜トランジスタ
１６のゲート電極２３とドレイン電極１５ａ及びソース
電極１９ａとの間にそれぞれ静″ＩＪｌ（寄生）容ｉｔ
Ｃｇｄ及びＣｓｇが存在している、またこれらゲート
電極２３とドレイン電極１５ａ、ソース電極１９ａとの
各対向部分間における半導体Ｕ−２１の血清により抵抗
値が変化する寄生抵抗Ｒ５がある。これら静電容量ｃｇ
ｄ 、 Ｃ５ｇ、寄生抵抗ＲＳは薄膜トランジスタ１６
の特性に大きく影響を与えるが、ゲート電極２３を作る
際に七の位置が僅かずれると、静電容ｔ ｃｇｄなどが
直接変化し。
１６のゲート電極２３とドレイン電極１５ａ及びソース
電極１９ａとの間にそれぞれ静″ＩＪｌ（寄生）容ｉｔ
Ｃｇｄ及びＣｓｇが存在している、またこれらゲート
電極２３とドレイン電極１５ａ、ソース電極１９ａとの
各対向部分間における半導体Ｕ−２１の血清により抵抗
値が変化する寄生抵抗Ｒ５がある。これら静電容量ｃｇ
ｄ 、 Ｃ５ｇ、寄生抵抗ＲＳは薄膜トランジスタ１６
の特性に大きく影響を与えるが、ゲート電極２３を作る
際に七の位置が僅かずれると、静電容ｔ ｃｇｄなどが
直接変化し。
このため薄膜トランジスタ１６の特性にバラつきが生じ
る。例えばこれら電極の重なる部分の幅の設計値を３ミ
クロンとした場合に、そのチャネル幅をＷとすると設計
値通りならば静電容量Ｃｇｄ。
る。例えばこれら電極の重なる部分の幅の設計値を３ミ
クロンとした場合に、そのチャネル幅をＷとすると設計
値通りならば静電容量Ｃｇｄ。
０５ｇはそれぞれ３倍のＷ（＝比例したものであるが、
１ミクロンだけゲート′電極２３がソース゛覗極１９ａ
側にずれると、 Ｃｇｄ及びＣ５ｇはそれぞれ２倍のＷ
及び４倍のＷに比例したものとなり、ゲート電極２３が
ソース′緘極１ｇａ側に２ミクロンずれると。
１ミクロンだけゲート′電極２３がソース゛覗極１９ａ
側にずれると、 Ｃｇｄ及びＣ５ｇはそれぞれ２倍のＷ
及び４倍のＷに比例したものとなり、ゲート電極２３が
ソース′緘極１ｇａ側に２ミクロンずれると。
Ｃｇｄ、Ｃ８ｇはそれぞれ５倍のｗ、１倍のＷｌ二比例
したものとなる。従ってゲート電極２３のずれは薄膜ト
ランジスタ１６の特性に大きな影響な与える。液晶表示
素子においてＢ膜トランジスタ１６の特性（＝バラつき
が生じると表示むらが発生する。
したものとなる。従ってゲート電極２３のずれは薄膜ト
ランジスタ１６の特性に大きな影響な与える。液晶表示
素子においてＢ膜トランジスタ１６の特性（＝バラつき
が生じると表示むらが発生する。
このような点より各表示電極に、これと接続された薄膜
トランジスタと反対側の位置（＝おいて第２の薄膜トラ
ンジスタをそれぞれ接続し、これら両薄膜トランジスタ
を互に並列；−接続することを考えた。
トランジスタと反対側の位置（＝おいて第２の薄膜トラ
ンジスタをそれぞれ接続し、これら両薄膜トランジスタ
を互に並列；−接続することを考えた。
第１２図にその場合の液晶表示素子の一例を路線的（：
示す。表示電極１５はマ） ＩＪクス状（＝配列さ・れ
、第９図、第１０図の場合と同様に表示電極１５の各列
と対応して一方の側においてソースバス１９ａがそれぞ
れ形成されており、そのソースバス１９ａとその列の表
示′電極１５とは４膜トランジスタ１６でそれぞれ接続
される。更に各表示電極１５について、薄膜トランジス
タ１６が接続された側と反対側（二１図において左側に
薄膜トランジスタ２５がそれぞれ表示電極１５に接続さ
れる。七の薄膜トランジスタ２５は各表示電極１５の配
列ごとに対応するものがそれぞれソースバス２６に七の
ソース電極が接続され、表示電極１５の列配列ごとに七
の対応する一対のソースバス１９゜２６の両端が互に接
続され、つまりループ状に接続される。また図に示して
ないが薄膜トランジスタ２５のゲート電極は七の表示電
極１５と接続された薄膜トランジスタ１６のゲート絶縁
膜が接続されたゲートバス１８に接続される。従って各
表示電極について七の両薄膜トランジスタ１６．２５は
互に並列（＝接続される。
示す。表示電極１５はマ） ＩＪクス状（＝配列さ・れ
、第９図、第１０図の場合と同様に表示電極１５の各列
と対応して一方の側においてソースバス１９ａがそれぞ
れ形成されており、そのソースバス１９ａとその列の表
示′電極１５とは４膜トランジスタ１６でそれぞれ接続
される。更に各表示電極１５について、薄膜トランジス
タ１６が接続された側と反対側（二１図において左側に
薄膜トランジスタ２５がそれぞれ表示電極１５に接続さ
れる。七の薄膜トランジスタ２５は各表示電極１５の配
列ごとに対応するものがそれぞれソースバス２６に七の
ソース電極が接続され、表示電極１５の列配列ごとに七
の対応する一対のソースバス１９゜２６の両端が互に接
続され、つまりループ状に接続される。また図に示して
ないが薄膜トランジスタ２５のゲート電極は七の表示電
極１５と接続された薄膜トランジスタ１６のゲート絶縁
膜が接続されたゲートバス１８に接続される。従って各
表示電極について七の両薄膜トランジスタ１６．２５は
互に並列（＝接続される。
第１３図、第１４図（：第８図、第１０図、第１１図と
対応する部分に同一符号を付けて示すよう；二、各表示
電極１５のソースバス１９と反対側においてソースバス
２６が形成され、そのソースバス２６と表示電極１５と
の間にアモルファスシリコンのような半導体＠２７が形
成され、更に半纏体層２７上にゲート絶縁膜２２が形成
され、七の上にゲート電極２８が形成されて薄膜トラン
ジスタ２５が構成される。ゲート電極２８はゲートバス
１８（二接続される。
対応する部分に同一符号を付けて示すよう；二、各表示
電極１５のソースバス１９と反対側においてソースバス
２６が形成され、そのソースバス２６と表示電極１５と
の間にアモルファスシリコンのような半導体＠２７が形
成され、更に半纏体層２７上にゲート絶縁膜２２が形成
され、七の上にゲート電極２８が形成されて薄膜トラン
ジスタ２５が構成される。ゲート電極２８はゲートバス
１８（二接続される。
この構成の薄膜トランジスタ２５（二おいても第１５図
に示すようにゲート電極２８と表示電極１５との重なり
部分、つまりドレイン電極１５ｂとの間（二静電容ｉｔ
Ｃｇｄ２が、またソースバス２６との重なる部分、つ
まりソース電極２６ａとの間に静電容量Ｃ３ｇ□がそれ
ぞれ存在している。しかしこのように一つの表示電極１
５の両側に二つの薄膜トランジスタ１６．２５がそれぞ
れ形成されており、しかもこれらは互（二並列（＝接続
されているため、ゲートｔｔ５ｔ２３と表示電極１５．
ソースバス１９との静電容量をＣｇｄｔ ｌ ｃｓｇｌ
とすると、静電容量Ｃｇｄ １とＣｇｄｔ、またｃｓｇ
ｌとＣ３ｇ□はそれぞれ並列に接続される。
に示すようにゲート電極２８と表示電極１５との重なり
部分、つまりドレイン電極１５ｂとの間（二静電容ｉｔ
Ｃｇｄ２が、またソースバス２６との重なる部分、つ
まりソース電極２６ａとの間に静電容量Ｃ３ｇ□がそれ
ぞれ存在している。しかしこのように一つの表示電極１
５の両側に二つの薄膜トランジスタ１６．２５がそれぞ
れ形成されており、しかもこれらは互（二並列（＝接続
されているため、ゲートｔｔ５ｔ２３と表示電極１５．
ソースバス１９との静電容量をＣｇｄｔ ｌ ｃｓｇｌ
とすると、静電容量Ｃｇｄ １とＣｇｄｔ、またｃｓｇ
ｌとＣ３ｇ□はそれぞれ並列に接続される。
従っていまゲート電極２３．２８が設計ｉりの重なりと
なった時の静電容量Ｃｇｄｔ ” Ｃｇｄ＋ ＋ Ｃ５
ｇ５＋ Ｃ３ｇ！がそれぞれ３倍のＷであるとする。つ
まり各ゲート電極とドレイン電極、ソース電極との重な
りの幅が各３ミクロン、チャネル幅をＷ／２とする。こ
の時例えば第１３図、第１４図、第１５因においてゲー
ト電極２３が図１＝おいて右側（＝ずれる場合はゲート
電＠Ａ２３と薄膜トランジスタ２５のゲート電極２８と
は同一マスク（二よって作られるため、ゲート電極２８
も右側へ同一量ずれ、このため薄膜トランジスタ１６の
ソースゲート間の静電容量Ｃ３ｇ１が増加するが、その
増加量と同量だけ薄膜トランジスタ２５のソースゲート
間の静′覗容量Ｃｓｇｚが減少し５両薄膜トランジスタ
１６．２５のソースゲート間容置は３倍のＷとなって設
計値と変りない。このことは薄膜トランジスタ１６のゲ
ートドレイン間の静電界ｔｃｇｄｔと薄膜トランジスタ
２５のゲートドレイン間の静電容量Ｃｇｄｇとの間にお
いても同様であり、一方が増加すると北方が減少してそ
の和は常に一定である。このためマスクずれがあっても
常に設計通りの静電容量となる。従って液晶表示素子の
表示面の各部におけるゲート電極の形成時のマスクすれ
が一様（＝ならない場合でも各１ｆｆｌ）ランジスタの
特性の等しいものが得られる。寄生抵抗Ｒ５についても
薄膜トランジスタ１６側が増加すれば薄膜トランジスタ
２５側が減少し、常（ニヤの和が一定となる。
なった時の静電容量Ｃｇｄｔ ” Ｃｇｄ＋ ＋ Ｃ５
ｇ５＋ Ｃ３ｇ！がそれぞれ３倍のＷであるとする。つ
まり各ゲート電極とドレイン電極、ソース電極との重な
りの幅が各３ミクロン、チャネル幅をＷ／２とする。こ
の時例えば第１３図、第１４図、第１５因においてゲー
ト電極２３が図１＝おいて右側（＝ずれる場合はゲート
電＠Ａ２３と薄膜トランジスタ２５のゲート電極２８と
は同一マスク（二よって作られるため、ゲート電極２８
も右側へ同一量ずれ、このため薄膜トランジスタ１６の
ソースゲート間の静電容量Ｃ３ｇ１が増加するが、その
増加量と同量だけ薄膜トランジスタ２５のソースゲート
間の静′覗容量Ｃｓｇｚが減少し５両薄膜トランジスタ
１６．２５のソースゲート間容置は３倍のＷとなって設
計値と変りない。このことは薄膜トランジスタ１６のゲ
ートドレイン間の静電界ｔｃｇｄｔと薄膜トランジスタ
２５のゲートドレイン間の静電容量Ｃｇｄｇとの間にお
いても同様であり、一方が増加すると北方が減少してそ
の和は常に一定である。このためマスクずれがあっても
常に設計通りの静電容量となる。従って液晶表示素子の
表示面の各部におけるゲート電極の形成時のマスクすれ
が一様（＝ならない場合でも各１ｆｆｌ）ランジスタの
特性の等しいものが得られる。寄生抵抗Ｒ５についても
薄膜トランジスタ１６側が増加すれば薄膜トランジスタ
２５側が減少し、常（ニヤの和が一定となる。
しかしこの２個の薄膜トランジスタを並列（二接続する
表示素子においては、七の互に並列に接続される２個の
薄膜トランジスタが互に隔って設けられるため、そのソ
ース又はゲート信号を供給するためのバス長が長くなり
、はゾ２倍の距離の引き柵しを必要とし、かつ互に隣り
合うソースバス又はゲートバス同志の間隔が狭くなり！
Ｂ造上、断線、短絡などの不良が発生する率が高く、歩
留りが悪いものとなる。
表示素子においては、七の互に並列に接続される２個の
薄膜トランジスタが互に隔って設けられるため、そのソ
ース又はゲート信号を供給するためのバス長が長くなり
、はゾ２倍の距離の引き柵しを必要とし、かつ互に隣り
合うソースバス又はゲートバス同志の間隔が狭くなり！
Ｂ造上、断線、短絡などの不良が発生する率が高く、歩
留りが悪いものとなる。
従ってこの発明の目的は製造時のマスクずれの影響を受
は難く、トランジスタの特性が揃った、またソースバス
又はゲートバスを特に長くする必要がなく、製造が容易
なピクセル駆動用トランジスタを提供すること（＝ある
。
は難く、トランジスタの特性が揃った、またソースバス
又はゲートバスを特に長くする必要がなく、製造が容易
なピクセル駆動用トランジスタを提供すること（＝ある
。
「問題点を解決するための手段」
この発明（二よれば複数組のソース電極及びドレイン″
１Ｍ槻が設けられ、これらソース電極及びドレイン電極
の配列方向が逆向きのものが同数とされ、かつこれら両
電橋はすべて共通のゲート絶縁膜及びゲート電極と対向
されている。このような構成であるため、例えば製造時
（二おいてマスクずれが生じても全体としてはゲート、
ソース間静電容量は常に一定であり、またゲート、ドレ
イン間静電容量も常に一定である。また複数のソース電
極、ドレイン′屯極（二対しゲート電極は共面であるた
めソースバスやゲートバスを長く引き廻す必要はなく、
かつソースバス又はゲートバスの数を増加する必要もな
く、隣接バス間が短絡したり、バスが断線する事故も少
ないものとすることができる。
１Ｍ槻が設けられ、これらソース電極及びドレイン電極
の配列方向が逆向きのものが同数とされ、かつこれら両
電橋はすべて共通のゲート絶縁膜及びゲート電極と対向
されている。このような構成であるため、例えば製造時
（二おいてマスクずれが生じても全体としてはゲート、
ソース間静電容量は常に一定であり、またゲート、ドレ
イン間静電容量も常に一定である。また複数のソース電
極、ドレイン′屯極（二対しゲート電極は共面であるた
めソースバスやゲートバスを長く引き廻す必要はなく、
かつソースバス又はゲートバスの数を増加する必要もな
く、隣接バス間が短絡したり、バスが断線する事故も少
ないものとすることができる。
「実施例」 ゛
第１図はこの発明によるピクセル駆動用薄膜トランジス
タをアクティブマトリックス液晶表示素子に適用した場
合の第１０因、第１３因と対応する図であり、対応する
部分（−は同一符号を付けである。この例では各表示電
極１５のソースバス１９と直角な一側縁に近接し、これ
に沿って分岐パターン３１がソースバス１９に連結され
て形成され。
タをアクティブマトリックス液晶表示素子に適用した場
合の第１０因、第１３因と対応する図であり、対応する
部分（−は同一符号を付けである。この例では各表示電
極１５のソースバス１９と直角な一側縁に近接し、これ
に沿って分岐パターン３１がソースバス１９に連結され
て形成され。
表示電極１５の七の側縁は一半部がずらされて形成され
、七の引込んだ側縁に分岐パターン３１が折曲げ延長さ
れると共に七の折曲げ延長部３２を囲い挾むように表示
電極１５から延長パターン３３として延長されている。
、七の引込んだ側縁に分岐パターン３１が折曲げ延長さ
れると共に七の折曲げ延長部３２を囲い挾むように表示
電極１５から延長パターン３３として延長されている。
表示電極１５及び分岐パターン３１のそれぞれ一部と対
回し、また延長部３２及び延長パターン３３のそれぞれ
一部と対向して、ゲート絶縁膜２２を介してゲートバス
１８が形成されている。表示電極１５．延長パターン３
３のゲートバス１８との対向した部分はそれぞれドレイ
ン電極１５ａ、１５ｂとして作用し１分岐パターン３１
、延長部３２のゲートバス１８と対向した部分はそれぞ
れソース電極１９ａｌ１９ｂとして作用する。つまりド
レイン電極１５ａ、ソース電極１９ａの配列方向と、ド
レイン電極１５ｂ。
回し、また延長部３２及び延長パターン３３のそれぞれ
一部と対向して、ゲート絶縁膜２２を介してゲートバス
１８が形成されている。表示電極１５．延長パターン３
３のゲートバス１８との対向した部分はそれぞれドレイ
ン電極１５ａ、１５ｂとして作用し１分岐パターン３１
、延長部３２のゲートバス１８と対向した部分はそれぞ
れソース電極１９ａｌ１９ｂとして作用する。つまりド
レイン電極１５ａ、ソース電極１９ａの配列方向と、ド
レイン電極１５ｂ。
ソース電極１ｇｂの配列方向とは平行だが逆向きであり
、かツコれら電極１５ａｌ１５ｂｌ１９ａ１１９ｂは共
通のゲーＩｔｌＥ極（ゲートバス１８）と対向している
。電極１５ａ、１９３間のチャネル長、チャネル幅と電
極１５ｂ、１９ｂ間のチャネル長、チャネル幅とをそれ
ぞれ等しくする。
、かツコれら電極１５ａｌ１５ｂｌ１９ａ１１９ｂは共
通のゲーＩｔｌＥ極（ゲートバス１８）と対向している
。電極１５ａ、１９３間のチャネル長、チャネル幅と電
極１５ｂ、１９ｂ間のチャネル長、チャネル幅とをそれ
ぞれ等しくする。
この構成によればドレイン電極１５ａ、ソース電極１９
ａ、ゲートバス１８により薄膜トランジスタ１６が構成
され、ドレイン電極１５ｂ、ソース電極１９ｂ、ゲート
バス１８（二より薄膜トランジスタ３４が形成され、薄
膜トランジスタ１６゜３４は並列に接続され、１個のト
ランジスタとして動作する。製造時ζ：マスクずれによ
りドレイン電極１５ａ、ソース電極１９ａの配列方向に
おいてゲートバス１８がずれても、薄膜トランジスタ１
６．３４の並列トランジスタとしてのゲート。
ａ、ゲートバス１８により薄膜トランジスタ１６が構成
され、ドレイン電極１５ｂ、ソース電極１９ｂ、ゲート
バス１８（二より薄膜トランジスタ３４が形成され、薄
膜トランジスタ１６゜３４は並列に接続され、１個のト
ランジスタとして動作する。製造時ζ：マスクずれによ
りドレイン電極１５ａ、ソース電極１９ａの配列方向に
おいてゲートバス１８がずれても、薄膜トランジスタ１
６．３４の並列トランジスタとしてのゲート。
ソース間静電容量、ゲート、ドレイン間静電容量はそれ
ぞれ一定の値となることは容易に理解されよう。
ぞれ一定の値となることは容易に理解されよう。
更にこの場合はゲートバス１８．ソースバス１９は第１
０図に示した場合とはゾ同−長きであり。
０図に示した場合とはゾ同−長きであり。
長く引き廻す必要がなく、かつ第１３図の場合はソース
バス１９が表示電極間に２本配されるが。
バス１９が表示電極間に２本配されるが。
この＠１図では１本でよく、それだけ製造時にソースバ
ス１９の断線が少なく、かつ短絡もないものとすること
ができる。
ス１９の断線が少なく、かつ短絡もないものとすること
ができる。
第２図に示すように分岐パターン３１を表示電極１５の
一側縁のはゾ全長にわたって設け、分岐パターン３１を
挾むように表示電極１５より延長パターン３３を形成し
、ゲートバス１８を分岐パターン３１１表示電極１５の
一部、延長パターン３３の一部と対向するように設けて
もよい。この場合は分岐パターン３１の一側縁部がソー
ス電極１９ａ、油側縁部がソース電極１９ｂとして作用
する。
一側縁のはゾ全長にわたって設け、分岐パターン３１を
挾むように表示電極１５より延長パターン３３を形成し
、ゲートバス１８を分岐パターン３１１表示電極１５の
一部、延長パターン３３の一部と対向するように設けて
もよい。この場合は分岐パターン３１の一側縁部がソー
ス電極１９ａ、油側縁部がソース電極１９ｂとして作用
する。
ソース電極とドレイン電極との組はその配列方向の向き
が逆のものを同−敷設ければよく、１組ずつ（＝限らな
い。第３図は各２組ずつ設けた例である。つまりゲート
バス１８と対向して、ドレイン電極１５ａ、ソース゛電
極１９ａ、ソース電極１９ｂ、ドレイン′硫極１５ｂが
ゲートバス１８の幅方向に配列して設けられ、これら１
：対しゲートバス１８の長さ方向にずらされてドレイン
電極１５Ｃ％ソース電極１９Ｃ１ソース電極１９ｄ。
が逆のものを同−敷設ければよく、１組ずつ（＝限らな
い。第３図は各２組ずつ設けた例である。つまりゲート
バス１８と対向して、ドレイン電極１５ａ、ソース゛電
極１９ａ、ソース電極１９ｂ、ドレイン′硫極１５ｂが
ゲートバス１８の幅方向に配列して設けられ、これら１
：対しゲートバス１８の長さ方向にずらされてドレイン
電極１５Ｃ％ソース電極１９Ｃ１ソース電極１９ｄ。
ドレイン電極１５ｄがゲートバス１８の幅方向に配列さ
れ、ゲートバス１８と対向して形成され、ドレイン電極
１５ａ、１５ｃは表示電極１５の側縁部であり、この両
端：ニドレイン電ｔ−５１ｓｂ。
れ、ゲートバス１８と対向して形成され、ドレイン電極
１５ａ、１５ｃは表示電極１５の側縁部であり、この両
端：ニドレイン電ｔ−５１ｓｂ。
ｉ５ｄが連結され、ソース電極１９８〜１ｇｄは表示電
極１５の一側縁に沿ったパターン３２（二より構成され
、そのパターン３２は中間部で分岐パターン３１と連結
されている。
極１５の一側縁に沿ったパターン３２（二より構成され
、そのパターン３２は中間部で分岐パターン３１と連結
されている。
第４図は第３因と同様な゛電極パターン配置に対し、ゲ
ートバス１８を幅方向においてずらして形成した場合で
ある。第５図は第３図における電極１５ｂ、１５ｄと表
示電極１５との連結は表示電極１５の一側縁中間部で共
通（二行い、ソース電極１９ａ、１９ｂを共通とし、ま
たソース電極１９Ｃ２１ｇｄを各一端でソースバス３１
と連結した場合である。第６図は第５図（−おいてゲー
トバス１８を幅方向にずらして設けた場合である。第７
図は更に多くのソース電極、ドレイン電極の組を設けた
例である。
ートバス１８を幅方向においてずらして形成した場合で
ある。第５図は第３図における電極１５ｂ、１５ｄと表
示電極１５との連結は表示電極１５の一側縁中間部で共
通（二行い、ソース電極１９ａ、１９ｂを共通とし、ま
たソース電極１９Ｃ２１ｇｄを各一端でソースバス３１
と連結した場合である。第６図は第５図（−おいてゲー
トバス１８を幅方向にずらして設けた場合である。第７
図は更に多くのソース電極、ドレイン電極の組を設けた
例である。
「発明の効果」
以上述べたよう（＝この発明によれば複数のトランジス
タがゲート電極を共通に設けられ、しかもそのソース、
ドレインの配列方向が互に逆の゛ものが少くとも１組ず
つあり、製造時のマスクずれがあっても、特性の等しい
トランジスタを得ろことができる。
タがゲート電極を共通に設けられ、しかもそのソース、
ドレインの配列方向が互に逆の゛ものが少くとも１組ず
つあり、製造時のマスクずれがあっても、特性の等しい
トランジスタを得ろことができる。
第１図はこの発明によるピクセル障動用トランジスタの
一例をアクティブマトリクス液晶表示素子に適用した場
合のトランジスタ及び表示電極アンイを示す平面図、第
２図乃至第７図はそれぞれその池の例を示す平面図、第
８図は液晶表示素子の一般的構成の一部を示す断面図、
第９図はアクティブマ） ＩＪクス液晶表示素子の電気
的０５１路図、第１０図は第８図の液晶表示素子の茨示
′毫籠１５及びトランジスタ１６の配列を示す平面図、
第１１図はＳｔＯ図のＡ−Ａ線断面図、第１２図は改良
された液晶表示素子の表示電極、トランジスタ、ソース
バスの関係を示す図、第１３図は第１２図に示した液晶
表示素子の＠１０図と対応しに平面図、第１４図は第１
３図のＢ−Ｂ線断面図、第１５図は第１３図のゲート電
極とソース電極及びドレイン電極との重りを示す（図で
ある。 １５ａ、１５ｂ、１５Ｃ，１５ａ： ドレイン電極、１
６．３４：）ランジスタ、１８二ゲートバス（ゲート電
極）、１９：ソースバス、 １９ａ＋１９ｂ、１９Ｃ，
１９ｃｉ：ソース電極、２１゜２７二半導体＠、２２：
ゲート絶縁膜。 特許出願人 星電器製造株式会社 代 理 人 草 野 卓± １
マ 第２ 巳 木 ３ 図 分 ４ 圓 オ ５ 図 オ６ ｚ 才 ７ 図 矛８囮 ル ９ 図 第１０図 第１２ 図 か１４刀 ７１７１５区
一例をアクティブマトリクス液晶表示素子に適用した場
合のトランジスタ及び表示電極アンイを示す平面図、第
２図乃至第７図はそれぞれその池の例を示す平面図、第
８図は液晶表示素子の一般的構成の一部を示す断面図、
第９図はアクティブマ） ＩＪクス液晶表示素子の電気
的０５１路図、第１０図は第８図の液晶表示素子の茨示
′毫籠１５及びトランジスタ１６の配列を示す平面図、
第１１図はＳｔＯ図のＡ−Ａ線断面図、第１２図は改良
された液晶表示素子の表示電極、トランジスタ、ソース
バスの関係を示す図、第１３図は第１２図に示した液晶
表示素子の＠１０図と対応しに平面図、第１４図は第１
３図のＢ−Ｂ線断面図、第１５図は第１３図のゲート電
極とソース電極及びドレイン電極との重りを示す（図で
ある。 １５ａ、１５ｂ、１５Ｃ，１５ａ： ドレイン電極、１
６．３４：）ランジスタ、１８二ゲートバス（ゲート電
極）、１９：ソースバス、 １９ａ＋１９ｂ、１９Ｃ，
１９ｃｉ：ソース電極、２１゜２７二半導体＠、２２：
ゲート絶縁膜。 特許出願人 星電器製造株式会社 代 理 人 草 野 卓± １
マ 第２ 巳 木 ３ 図 分 ４ 圓 オ ５ 図 オ６ ｚ 才 ７ 図 矛８囮 ル ９ 図 第１０図 第１２ 図 か１４刀 ７１７１５区
Claims (1)
- （１）配列方向が互に逆方向とされたソース電極及びド
レイン電極が同数組設けられ、これらすべてのソース電
極及びドレイン電極に対し共通のゲート絶縁膜及び共通
のゲート電極が設けられていることを特徴とするピクセ
ル駆動用トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60235414A JPH0812923B2 (ja) | 1985-10-23 | 1985-10-23 | ピクセル駆動用トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60235414A JPH0812923B2 (ja) | 1985-10-23 | 1985-10-23 | ピクセル駆動用トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6295865A true JPS6295865A (ja) | 1987-05-02 |
| JPH0812923B2 JPH0812923B2 (ja) | 1996-02-07 |
Family
ID=16985740
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60235414A Expired - Lifetime JPH0812923B2 (ja) | 1985-10-23 | 1985-10-23 | ピクセル駆動用トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0812923B2 (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62165368A (ja) * | 1986-01-16 | 1987-07-21 | Sharp Corp | 薄膜トランジスタ |
| JPS62166560A (ja) * | 1986-01-18 | 1987-07-23 | Sharp Corp | 薄膜トランジスタ |
| JPS62247569A (ja) * | 1986-04-18 | 1987-10-28 | Matsushita Electric Ind Co Ltd | 半導体装置 |
| JPH02244029A (ja) * | 1989-03-16 | 1990-09-28 | Sharp Corp | 液晶表示装置 |
| US6310668B1 (en) | 1998-06-10 | 2001-10-30 | Nec Corporation | LCD wherein opening in source electrode overlaps gate electrode to compensate variations in parasitic capacitance |
| JP2011216523A (ja) * | 2010-03-31 | 2011-10-27 | Casio Computer Co Ltd | 半導体装置及び発光装置並びに電子機器 |
| JP2012023260A (ja) * | 2010-07-16 | 2012-02-02 | Hitachi Displays Ltd | 表示装置 |
-
1985
- 1985-10-23 JP JP60235414A patent/JPH0812923B2/ja not_active Expired - Lifetime
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62165368A (ja) * | 1986-01-16 | 1987-07-21 | Sharp Corp | 薄膜トランジスタ |
| JPS62166560A (ja) * | 1986-01-18 | 1987-07-23 | Sharp Corp | 薄膜トランジスタ |
| JPS62247569A (ja) * | 1986-04-18 | 1987-10-28 | Matsushita Electric Ind Co Ltd | 半導体装置 |
| JPH02244029A (ja) * | 1989-03-16 | 1990-09-28 | Sharp Corp | 液晶表示装置 |
| US6310668B1 (en) | 1998-06-10 | 2001-10-30 | Nec Corporation | LCD wherein opening in source electrode overlaps gate electrode to compensate variations in parasitic capacitance |
| JP2011216523A (ja) * | 2010-03-31 | 2011-10-27 | Casio Computer Co Ltd | 半導体装置及び発光装置並びに電子機器 |
| JP2012023260A (ja) * | 2010-07-16 | 2012-02-02 | Hitachi Displays Ltd | 表示装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0812923B2 (ja) | 1996-02-07 |
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