JP6813628B2 - アクティブマトリクス基板およびアクティブマトリクス基板の製造方法 - Google Patents

アクティブマトリクス基板およびアクティブマトリクス基板の製造方法 Download PDF

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Description

本発明は、アクティブマトリクス基板およびアクティブマトリクス基板の製造方法に関する。
アクティブマトリクス型の液晶表示装置は、一般に、画素毎にスイッチング素子として薄膜トランジスタ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ；以下、「ＴＦＴ」とも呼ぶ）が形成された基板（以下、「アクティブマトリクス基板」と呼ぶ）と、対向電極およびカラーフィルタなどが形成された対向基板と、アクティブマトリクス基板と対向基板との間に設けられた液晶層と、液晶層に電圧を印加するための一対の電極とを備えている。
アクティブマトリクス型の液晶表示装置には、その用途に応じて様々な動作モードが提案され、採用されている。動作モードとして、ＴＮ（Ｔｗｉｓｔｅｄ Ｎｅｍａｔｉｃ）モード、ＶＡ（Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）モード、ＩＰＳ（Ｉｎ−Ｐｌａｎｅ−Ｓｗｉｔｃｈｉｎｇ）モード、ＦＦＳ（Ｆｒｉｎｇｅ Ｆｉｅｌｄ Ｓｗｉｔｃｈｉｎｇ）モードなどが挙げられる。
このうちＴＮモードやＶＡモードは、液晶層を挟んで配置される一対の電極により、液晶分子に電界を印加する縦方向電界方式のモードである。ＩＰＳモードやＦＦＳモードは、一方の基板に一対の電極を設けて、液晶分子に、基板面に平行な方向（横方向）に電界を印加する横方向電界方式のモードである。横方向電界方式では、基板から液晶分子が立ち上がらないため、縦方向電界方式よりも広視野角を実現できるという利点がある。
近年、シリコン半導体に代わって、酸化物半導体を用いてＴＦＴの活性層を形成することが提案されている。このようなＴＦＴを「酸化物半導体ＴＦＴ」と称する。酸化物半導体は、アモルファスシリコンよりも高い移動度を有している。このため、酸化物半導体ＴＦＴは、アモルファスシリコンＴＦＴよりも高速で動作することが可能である。
例えば特許文献１には、酸化物半導体ＴＦＴをスイッチング素子として用いて、ＦＦＳモードの液晶表示装置に使用されるアクティブマトリクス基板を製造するプロセスが開示されている。この製造プロセスでは、８回のフォトリソ工程が行われる（８枚のフォトマスクが使用される）（特許文献１の図６等参照）。このように、８枚のフォトマスクを要するプロセスを「８枚マスクプロセス」と呼ぶ。
国際公開第２０１３／０７３６３５号
酸化物半導体ＴＦＴを用いたアクティブマトリクス基板の生産性を高めるために、アクティブマトリクス基板を製造する際に必要なフォトマスクの枚数をさらに減らして、製造コストを低減することが求められている。また、酸化物半導体ＴＦＴを用いたアクティブマトリクス基板を歩留まり良く製造するプロセスが求められている。
本発明の実施形態は、生産性に優れたアクティブマトリクス基板を提供することを目的とする。また、製造コストを低減し得る、および／または、歩留まりを向上し得るアクティブマトリクス基板の製造方法を提供することを目的とする。
本明細書は、以下の項目に記載のアクティブマトリクス基板およびアクティブマトリクス基板の製造方法を開示している。
［項目１］
複数の画素領域を含む表示領域と、前記表示領域以外の非表示領域とを有し、
基板と、
前記基板に支持された、第１方向に延びる複数のソースバスライン、および、前記第１方向と交差する第２方向に延びる複数のゲートバスラインと、
前記複数の画素領域のそれぞれに配置された薄膜トランジスタと
を備えたアクティブマトリクス基板であって、
前記薄膜トランジスタは、ゲート電極と、前記ゲート電極上にゲート絶縁層を介して配置された酸化物半導体層と、前記酸化物半導体層の上に配置され、前記酸化物半導体層に電気的に接続されたソース電極およびドレイン電極とを有し、
前記複数のゲートバスラインおよび前記ゲート電極は、第１の導電膜から形成され、
前記複数のソースバスラインのそれぞれの少なくとも一部、前記ソース電極および前記ドレイン電極は、第２の導電膜から形成された下層と、第１の透明導電膜から形成された上層とを含む積層構造を有し、
前記アクティブマトリクス基板は、
前記複数の画素領域のそれぞれに配置され、かつ、前記第１の透明導電膜から形成された画素電極と、前記画素電極上に層間絶縁層を介して配置され、かつ、第２の透明導電膜から形成された共通電極とをさらに備えているか、または、前記複数の画素領域のそれぞれにおいて、前記薄膜トランジスタ上に層間絶縁層を介して配置された画素電極であって、第２の透明導電膜から形成された画素電極をさらに備えており、
前記複数のソースバスラインと前記ゲート絶縁層との間には、前記酸化物半導体層と同じ酸化物半導体膜から形成された、前記第１方向に延びる複数の第１の酸化物層が配置されており、前記複数のソースバスラインのそれぞれは、前記複数の第１の酸化物層のうちの対応する１つの第１の酸化物層の上面に位置し、かつ、前記複数のソースバスラインのそれぞれの前記第２方向に沿った幅は、前記対応する１つの第１の酸化物層の前記第２方向に沿った幅よりも小さい、アクティブマトリクス基板。
［項目２］
複数の画素領域を含む表示領域と、前記表示領域以外の非表示領域とを有し、
基板と、
前記基板に支持された、第１方向に延びる複数のソースバスライン、および、前記第１方向と交差する第２方向に延びる複数のゲートバスラインと、
前記複数の画素領域のそれぞれに配置された薄膜トランジスタと
を備えたアクティブマトリクス基板であって、
前記薄膜トランジスタは、ゲート電極と、前記ゲート電極上にゲート絶縁層を介して配置された酸化物半導体層と、前記酸化物半導体層の上に配置され、前記酸化物半導体層に電気的に接続されたソース電極およびドレイン電極とを有し、
前記複数のゲートバスラインおよび前記ゲート電極は、第１の導電膜から形成され、
前記複数のソースバスラインのそれぞれの少なくとも一部、前記ソース電極および前記ドレイン電極は、第２の導電膜から形成された下層と、第１の透明導電膜から形成された上層とを含む積層構造を有し、
前記アクティブマトリクス基板は、
前記複数の画素領域のそれぞれに配置され、かつ、前記第１の透明導電膜から形成された画素電極と、前記画素電極上に層間絶縁層を介して配置され、かつ、第２の透明導電膜から形成された共通電極とをさらに備えているか、または、前記複数の画素領域のそれぞれにおいて、前記薄膜トランジスタ上に層間絶縁層を介して配置された画素電極であって、第２の透明導電膜から形成された画素電極をさらに備えており、
前記複数のソースバスラインと前記ゲート絶縁層との間には、前記酸化物半導体層と同じ酸化物半導体膜から形成された、前記第１方向に延びる複数の第１の酸化物層が配置されており、前記複数のソースバスラインのそれぞれにおいて、前記下層は、前記複数の第１の酸化物層のうちの対応する１つの第１の酸化物層の上面に位置し、前記上層は、前記下層の上面および側面と前記対応する１つの第１の酸化物層の側面を覆い、かつ、前記ゲート絶縁層と接している、アクティブマトリクス基板。
［項目３］
前記非表示領域に配置された複数のソース−ゲート接続部をさらに備え、
前記複数のソース−ゲート接続部のそれぞれは、
前記第１の導電膜から形成されたゲート接続部と、
前記積層構造を有するソース接続部と、
前記ソース接続部と前記ゲート絶縁層との間に配置され、前記酸化物半導体膜から形成された第２の酸化物層と、
前記第２の透明導電膜から形成され、かつ、前記ゲート接続部と前記ソース接続部とを接続する上部接続部と
を有し、
前記上部接続部は、前記層間絶縁層および前記ゲート絶縁層に形成された開口部内で、前記ゲート接続部、前記第２の酸化物層および前記ソース接続部と直接接しており、
前記基板の法線方向から見たとき、前記開口部内において、前記第２の酸化物層の端部は前記ソース接続部の端部よりも内側に位置する、項目１または２に記載のアクティブマトリクス基板。
［項目４］
前記上部接続部は、前記開口部の内側のみに配置され、前記層間絶縁層の上面と接していない、項目３に記載のアクティブマトリクス基板。
［項目５］
前記複数のソースバスラインの少なくとも１つは、前記積層構造を有する第１ソース部分と、前記上層を含み、かつ、前記下層を含まない第２ソース部分とを含む、項目１から４のいずれかに記載のアクティブマトリクス基板。
［項目６］
前記第１ソース部分は前記非表示領域に位置し、前記第２ソース部分は前記表示領域に位置する、項目５に記載のアクティブマトリクス基板。
［項目７］
前記複数のソースバスラインのそれぞれにおいて、前記第１ソース部分は、前記基板の法線方向から見たとき、前記複数のゲートバスラインのうちの隣接する２つの間に位置する領域に配置され、前記第２ソース部分は、前記複数のゲートバスラインと交差する領域に配置されている、項目５に記載のアクティブマトリクス基板。
［項目８］
前記画素電極は前記第２の透明導電膜から形成され、かつ、前記層間絶縁層に形成された画素開口部内で前記ドレイン電極と接しており、
前記アクティブマトリクス基板は、前記ドレイン電極から延長された延長部をさらに有し、
前記ドレイン電極および／または前記延長部は、前記積層構造を有する第１ドレイン部分と、前記上層を含み、かつ、前記下層を含まない第２ドレイン部分とを含む、項目１または２に記載のアクティブマトリクス基板。
［項目９］
前記層間絶縁層は、前記酸化物半導体層のチャネル領域と接する酸化シリコン層と、前記酸化シリコン層上に配置された窒化シリコン層とを含む積層膜である、項目１から８のいずれかに記載のアクティブマトリクス基板。
［項目１０］
前記酸化物半導体膜は、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体を含む、項目１から９のいずれかに記載のアクティブマトリクス基板。
［項目１１］
前記Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体は結晶質部分を含む、項目１０に記載のアクティブマトリクス基板。
［項目１２］
項目３に記載のアクティブマトリクス基板の製造方法であって、
第１のフォトマスクを用いた第１のフォトリソ工程で前記第１の導電膜のパターニングを行い、
第２のフォトマスクを用いた第２のフォトリソ工程で、前記第２の導電膜の１回目のパターニングと、前記酸化物半導体膜のパターニングを行い、
第３のフォトマスクを用いた第３のフォトリソ工程で、前記第１の透明導電膜のパターニングと、前記第２の導電膜の２回目のパターニングを行い、
第４のフォトマスクを用いた第４のフォトリソ工程で、前記第２の酸化物層をエッチストップとして前記層間絶縁層および前記ゲート絶縁層のパターニングを行い、
第５のフォトマスクを用いた第５のフォトリソ工程で、前記第２の透明導電膜のパターニングを行う、アクティブマトリクス基板の製造方法。
［項目１３］
複数の画素領域を含む表示領域と、前記表示領域以外の非表示領域とを有し、複数のソースバスラインおよび複数のゲートバスラインと、前記複数の画素領域のそれぞれに配置された薄膜トランジスタおよび画素電極と、共通電極とを備えるアクティブマトリクス基板の製造方法であって、
前記基板上に、第１の導電膜を形成し、前記第１の導電膜のパターニングを行うことで、前記複数のゲートバスラインと前記薄膜トランジスタのゲート電極とを含むゲートメタル層を形成し、次いで、前記ゲートメタル層を覆うゲート絶縁層を形成する工程（ａ）と、
前記ゲート絶縁層上に、酸化物半導体膜および第２の導電膜をこの順で形成した後、前記第２の導電膜および前記酸化物半導体膜のパターニングを行う工程であって、前記薄膜トランジスタを形成するトランジスタ形成領域においては、前記第２の導電膜から前記薄膜トランジスタのソース・ドレインとなる電極層と、前記酸化物半導体膜から前記薄膜トランジスタの活性層となる酸化物半導体層とを形成し、前記複数のソースバスラインを形成するソースバスライン形成領域においては、前記第２の導電膜から第１の幅を有する複数の仮ソースバスラインと、前記酸化物半導体膜から前記第１の幅を有する複数の第１の酸化物層とを形成する、工程（ｂ）と、
前記複数の仮ソースバスラインおよび前記電極層を覆う第１の透明導電膜を形成した後、前記第１の透明導電膜、前記複数の仮ソースバスラインおよび前記電極層のパターニングを行い、前記薄膜トランジスタのソース電極およびドレイン電極を形成して前記薄膜トランジスタを得るとともに、前記画素電極および前記複数のソースバスラインを得る工程であって、前記複数のソースバスラインのそれぞれの少なくとも一部、前記ソース電極および前記ドレイン電極は下層と上層とを含む積層構造を有し、
前記第１の透明導電膜から前記画素電極を形成し、
前記トランジスタ形成領域において、前記第１の透明導電膜から、前記ソース電極の前記上層、前記ドレイン電極の前記上層を形成し、前記電極層から、前記ソース電極の前記下層および前記ドレイン電極の前記下層を形成し、
前記ソースバスライン形成領域において、前記第１の透明導電膜から前記複数のソースバスラインの前記上層を形成し、前記複数の仮ソースバスラインから前記複数のソースバスラインの前記下層を形成し、前記複数のソースバスラインのそれぞれの前記下層は、前記第１の幅よりも小さい第２の幅を有する、工程（ｃ）と、
前記薄膜トランジスタおよび前記複数のソースバスラインを覆う層間絶縁層を形成する工程（ｄ）と、
前記層間絶縁層上に第２の透明導電膜を形成し、前記第２の透明導電膜のパターニングにより前記共通電極を形成する工程（ｅ）と
を包含する、アクティブマトリクス基板の製造方法。
［項目１４］
複数の画素領域を含む表示領域と、前記表示領域以外の非表示領域とを有し、複数のソースバスラインおよび複数のゲートバスラインと、前記複数の画素領域のそれぞれに配置された薄膜トランジスタおよび画素電極とを備えるアクティブマトリクス基板の製造方法であって、
前記基板上に、第１の導電膜を形成し、前記第１の導電膜のパターニングを行うことで、前記複数のゲートバスラインと前記薄膜トランジスタのゲート電極とを含むゲートメタル層を形成し、次いで、前記ゲートメタル層を覆うゲート絶縁層を形成する工程（ａ）と、
前記ゲート絶縁層上に、酸化物半導体膜および第２の導電膜をこの順で形成した後、前記第２の導電膜および前記酸化物半導体膜のパターニングを行う工程であって、
前記薄膜トランジスタを形成するトランジスタ形成領域においては、前記第２の導電膜から前記薄膜トランジスタのソース・ドレインとなる電極層と、前記酸化物半導体膜から前記薄膜トランジスタの活性層となる酸化物半導体層とを形成し、
前記複数のソースバスラインを形成するソースバスライン形成領域においては、前記第２の導電膜から第１の幅を有する複数の仮ソースバスラインと、前記酸化物半導体膜から前記第１の幅を有する複数の第１の酸化物層とを形成する、工程（ｂ）と、
前記複数の仮ソースバスラインおよび前記電極層を覆う第１の透明導電膜を形成した後、前記第１の透明導電膜、前記複数の仮ソースバスラインおよび前記電極層のパターニングを行い、前記薄膜トランジスタのソース電極およびドレイン電極を形成して前記薄膜トランジスタを得るとともに、前記複数のソースバスラインを得る工程であって、前記複数のソースバスラインのそれぞれの少なくとも一部、前記ドレイン電極の少なくとも一部、および前記ソース電極は下層と上層とを含む積層構造を有し、
前記トランジスタ形成領域において、前記第１の透明導電膜から、前記ソース電極の前記上層、前記ドレイン電極の前記上層を形成し、前記電極層から、前記ソース電極の前記下層および前記ドレイン電極の前記下層を形成し、
前記ソースバスライン形成領域において、前記第１の透明導電膜から前記複数のソースバスラインの前記上層を形成し、前記複数の仮ソースバスラインから前記複数のソースバスラインの前記下層を形成し、前記複数のソースバスラインのそれぞれの前記下層は、前記第１の幅よりも小さい第２の幅を有する、工程（ｃ）と、
前記薄膜トランジスタおよび前記複数のソースバスラインを覆う層間絶縁層を形成し、前記層間絶縁層に前記ドレイン電極の一部を露出する画素開口部を形成する工程（ｄ）と、
前記層間絶縁層上および前記画素開口部内に第２の透明導電膜を形成し、前記第２の透明導電膜のパターニングにより、前記画素開口部内で前記ドレイン電極の前記一部と接する前記画素電極を形成する工程（ｅ）と
を包含する、アクティブマトリクス基板の製造方法。
［項目１５］
前記工程（ｂ）において、ドライエッチングで前記第２の導電膜のパターニングを行った後、シュウ酸を用いたウェットエッチングで前記酸化物半導体膜のパターニングを行う、項目１３または１４に記載のアクティブマトリクス基板の製造方法。
［項目１６］
前記工程（ｃ）において、シュウ酸を用いたウェットエッチングで前記第１の透明導電膜のパターニングを行った後、ドライエッチングで前記複数の仮ソースバスラインおよび前記電極層のパターニングを行う、項目１３から１５のいずれかに記載のアクティブマトリクス基板の製造方法。
［項目１７］
前記アクティブマトリクス基板は、前記非表示領域に配置されたソース−ゲート接続部をさらに備え、
前記工程（ａ）では、前記ゲートメタル層は、前記ソース−ゲート接続部が形成されるソース−ゲート接続部形成領域に配置されたゲート接続部を含み、
前記工程（ｂ）は、前記ソース−ゲート接続部形成領域において、前記第２の導電膜から仮ソース接続部を形成し、前記酸化物半導体膜から、前記仮ソース接続部の前記基板側に位置する第２の酸化物層を形成する工程を含み、
前記工程（ｃ）は、前記ソース−ゲート接続部形成領域において、前記積層構造を有するソース接続部を形成する工程を含み、前記仮ソース接続部から前記ソース接続部の前記下層を形成し、前記第１の透明導電膜から前記ソース接続部の前記上層を形成し、前記基板の法線方向から見たとき、前記ソース接続部の前記下層および前記上層は、前記第２の酸化物層の内側に位置し、
前記工程（ｄ）は、前記第２の酸化物層をエッチストップとして、前記層間絶縁層および前記ゲート絶縁層のパターニングを行い、前記ゲート接続部の少なくとも一部、前記第２の酸化物層の少なくとも一部、および前記ソース接続部の少なくとも一部を露出する開口部を形成する工程を含み、
前記工程（ｅ）は、前記第２の透明導電膜のパターニングにより、前記開口部内で前記ソース接続部および前記ゲート接続部と直接接する上部接続部を形成する工程を含む、項目１３から１６のいずれかに記載のアクティブマトリクス基板の製造方法。
［項目１８］
前記複数のソースバスラインの少なくとも１つは、前記積層構造を有する第１ソース部分と、前記上層を含み、かつ、前記下層を含まない第２ソース部分とを含み、
前記第２ソース部分が配置される領域には、前記複数の仮ソースバスラインおよび前記第１の酸化物層を形成しない、項目１３から１７のいずれかに記載のアクティブマトリクス基板の製造方法。
［項目１９］
前記酸化物半導体膜は、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体を含む、項目１３から１８のいずれかに記載のアクティブマトリクス基板の製造方法。
［項目２０］
前記Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体は結晶質部分を含む、項目１９に記載のアクティブマトリクス基板の製造方法。
本発明による一実施形態によると、生産性に優れたアクティブマトリクス基板が提供される。また、製造コストを低減し得る、および／または、歩留まりを向上し得るアクティブマトリクス基板の製造方法が提供される。
実施形態１のアクティブマトリクス基板１００の平面構造の一例を模式的に示す図である。 （ａ）は、実施形態１のアクティブマトリクス基板１００における各画素領域Ｐを例示する平面図、（ｂ）は、画素領域ＰのＩ−Ｉ’線に沿った断面図、（ｃ）は、ソースバスラインＳＬのＩＩ−ＩＩ’線に沿った断面図である。 （ａ）および（ｂ）は、それぞれ、実施形態１におけるソース−ゲート接続部Ｃｓｇを例示する平面図およびＩＩＩ−ＩＩＩ’線に沿った断面図である。 （ａ）および（ｂ）は、それぞれ、実施形態１における他のソース−ゲート接続部Ｃｓｇを例示する平面図およびＩＩＩ−ＩＩＩ’線に沿った断面図である。 （ａ）および（ｂ）は、それぞれ、実施形態１における他のソース−ゲート接続部Ｃｓｇを例示する平面図および断面図である。 （ａ）および（ｂ）は、それぞれ、実施形態１における端子部Ｔを例示する平面図および断面図である。 （ａ）〜（ｅ）は、それぞれ、アクティブマトリクス基板１００の製造方法を説明するための工程断面図である。 アクティブマトリクス基板１００の製造方法のフローを示す図である。 （ａ）〜（ｅ）は、変形例１のアクティブマトリクス基板２００の製造方法を説明するための工程断面図である。 （ａ）は、変形例２のソースバスラインＳＬの平面図、（ｂ）および（ｃ）は、それぞれ、変形例２のソースバスラインＳＬのＩＸ−ＩＸ’線、Ｘ−Ｘ’線に沿った断面図である。 （ａ）〜（ｅ）は、変形例３のアクティブマトリクス基板３００の製造方法を説明するための工程断面図である。 （ａ）は、実施形態２のアクティブマトリクス基板４００を例示する断面図であり、（ｂ）は実施形態２における他のソース−ゲート接続部を例示する断面図、（ｃ）は実施形態２における他のドレイン延長部を例示する断面図である。 （ａ）〜（ｅ）は、それぞれ、アクティブマトリクス基板４００の製造方法を説明するための工程断面図である。 アクティブマトリクス基板４００の製造方法のフローを示す図である。
以下、図面を参照しながら、本発明の実施形態によるアクティブマトリクス基板およびその製造方法を説明する。
（実施形態１）
実施形態１のアクティブマトリクス基板は、例えばＦＦＳモードの液晶表示装置に使用されるアクティブマトリクス基板である。なお、本実施形態のアクティブマトリクス基板は、ＴＦＴと２層の透明導電層とを基板上に有していればよく、他の動作モードの液晶表示装置、液晶表示装置以外の各種表示装置や電子機器などに用いられるアクティブマトリクス基板を広く含むものとする。
図１は、本実施形態のアクティブマトリクス基板１００の平面構造の一例を模式的に示す図である。アクティブマトリクス基板１００は、表示に寄与する表示領域ＤＲと、表示領域ＤＲの外側に位置する周辺領域（額縁領域）ＦＲとを有している。
表示領域ＤＲには、第１方向に延びる複数のソースバスライン（データ線）ＳＬと、第１方向と交差する（この例では直交する）第２方向に延びる複数のゲートバスライン（ゲート線）ＧＬとが設けられている。これらのバスラインで包囲されたそれぞれの領域が「画素領域Ｐ」となる。画素領域Ｐ（「画素」と呼ぶこともある。）は、表示装置の画素に対応する領域である。複数の画素領域Ｐはマトリクス状に配置されている。各画素領域Ｐには、画素電極ＰＥおよび薄膜トランジスタ（ＴＦＴ）１０が形成されている。各ＴＦＴ１０のゲート電極は対応するゲートバスラインＧＬ、ソース電極は対応するソースバスラインＳＬにそれぞれ電気的に接続されている。また、ドレイン電極は画素電極ＰＥと電気的に接続されている。本実施形態では、画素電極ＰＥの上方には、誘電体層（絶縁層）を介して画素電極ＰＥと対向する共通電極（図示せず）が設けられている。
周辺領域ＦＲには、複数のゲート端子部Ｔｇ、複数のソース端子部Ｔｓ、複数のソース−ゲート接続部Ｃｓｇなどが配置されている。各ゲートバスラインＧＬは、対応するゲート端子部Ｔｇを介してゲートドライバ（不図示）に接続されている。各ソースバスラインＳＬは、対応するソース端子部Ｔｓを介してソースドライバ（不図示）に接続されている。ゲートドライバおよびソースドライバは、アクティブマトリクス基板１００にモノリシックに形成されていてもよいし、実装されていてもよい。
ソース−ゲート接続部Ｃｓｇは、ソースバスラインＳＬ（またはソースバスラインＳＬと同じ導電膜から形成された配線）と、ゲートバスラインＧＬと同じ導電膜から形成された配線とのつなぎ換え部である。図示するように、ソース−ゲート接続部Ｃｓｇは、例えば、各ソースバスラインＳＬとソース端子部Ｔｓとの間に配置され、ソースバスラインＳＬを、ゲートバスラインＧＬと同じ導電膜から形成された接続配線（ゲート接続配線）に接続してもよい。ゲート接続配線は、ソース端子部Ｔｓを介してソースドライバに接続される。この場合、ソース端子部Ｔｓは、ゲート端子部Ｔｇと同様の構造を有し得る。
次いで、本実施形態のアクティブマトリクス基板１００の各領域をより具体的に説明する。
＜画素領域Ｐ＞
図２（ａ）は、アクティブマトリクス基板１００における各画素領域Ｐを例示する平面図、図２（ｂ）は、画素領域ＰのＴＦＴ１０を横切るＩ−Ｉ’線に沿った断面図、図２（ｃ）は、ソースバスラインＳＬのＩＩ−ＩＩ’線に沿った断面図である。
画素領域Ｐは、例えば、第１方向に延びるソースバスラインＳＬ、および、第１方向と交差する第２方向に延びるゲートバスラインＧＬに包囲された領域である。画素領域Ｐは、基板１と、基板１に支持されたＴＦＴ１０と、画素電極ＰＥと、共通電極ＣＥとを有している。共通電極ＣＥは、画素電極ＰＥ上に層間絶縁層１１を介して配置されている。
ＴＦＴ１０は、チャネルエッチ型のボトムゲート構造ＴＦＴである。ＴＦＴ１０は、基板１上に配置されたゲート電極ＧＥと、ゲート電極ＧＥを覆うゲート絶縁層５と、ゲート電極ＧＥ上にゲート絶縁層５を介して配置された酸化物半導体層７ｃと、酸化物半導体層７ｃに電気的に接続されたソース電極ＳＥおよびドレイン電極ＤＥとを備える。ゲート電極ＧＥは対応するゲートバスラインＧＬに電気的に接続され、ソース電極ＳＥは対応するソースバスラインＳＬに電気的に接続されている。ドレイン電極ＤＥは、画素電極ＰＥに電気的に接続されている。
ソース電極ＳＥおよびドレイン電極ＤＥは、それぞれ、酸化物半導体層７ｃの上面の一部と接するように配置されている。酸化物半導体層７ｃのうち、ソース電極ＳＥと接する部分をソースコンタクト領域、ドレイン電極ＤＥと接する部分をドレインコンタクト領域と呼ぶ。基板１の法線方向から見たとき、ソースコンタクト領域およびドレインコンタクト領域の間に位置し、かつ、ゲート電極ＧＥと重なっている領域が「チャネル領域」となる。
ゲート電極ＧＥおよびゲートバスラインＧＬは、第１の導電膜から形成されている。ソースバスラインＳＬ、ソース電極ＳＥおよびドレイン電極ＤＥは、それぞれ、第２の導電膜から形成された下層８と、画素電極ＰＥと同じ透明導電膜（第１の透明導電膜）から形成された上層９とを含む積層構造を有している。上層９は、下層８の上面と直接接している。ソース電極ＳＥおよびドレイン電極ＤＥは、基板１の法線方向から見たとき、酸化物半導体層７ｃの内部に位置していてもよい。
複数のソースバスラインＳＬの基板１側（複数のソースバスラインＳＬとゲート絶縁層５との間）には、酸化物半導体層７ｃと同じ酸化物半導体膜から形成された、第１方向に延びる複数の第１の酸化物層７ａが配置されている。各ソースバスラインＳＬは、対応する１つの第１の酸化物層７ａの上面に位置し、かつ、その第１の酸化物層７ａの上面と直接接している。基板１の法線方向から見たとき、ソースバスラインＳＬは、対応する第１の酸化物層７ａからはみ出していない。各ソースバスラインＳＬの第２方向に沿った幅（以下、「線幅」または単に「幅」という）ｗｓは、対応する第１の酸化物層７ａの幅（第２方向に沿った幅）ｗｏ１よりも小さい。つまり、基板１の法線方向から見たとき、ソースバスラインＳＬの下層８および上層９は、第１の酸化物層７ａの上面の内部に（第１の酸化物層７ａの第１方向に延びる２つの側面の間に）位置している。
第１の酸化物層７ａのうち、例えば金属膜からなる下層８と直接接する部分は、下層８によって低抵抗化されていてもよい。この場合、第１の酸化物層７ａは、ＴＦＴ１０の活性層である酸化物半導体層７ｃよりも電気抵抗の低い低抵抗領域（または導体領域）を含む。
ＴＦＴ１０および画素電極ＰＥは、層間絶縁層１１で覆われている。層間絶縁層１１は、例えば、無機絶縁層（パッシベーション膜）である。層間絶縁層１１は、ＴＦＴ１０のチャネル領域と直接接している。
層間絶縁層１１上には、共通電極ＣＥが形成されている。共通電極ＣＥは、第２の透明導電膜から形成されている。共通電極ＣＥには、画素領域Ｐごとに、１つまたは複数のスリット（開口部）１５ｓ、あるいは切り欠き部が設けられている。また、ＴＦＴ１０が形成されている領域（ＴＦＴ形成領域）に開口部１５ｐが設けられていてもよい。
画素電極ＰＥおよび共通電極ＣＥは、層間絶縁層１１を介して部分的に重なるように配置される。画素電極ＰＥは、画素毎に分離されている。共通電極ＣＥは、画素毎に分離されていなくても構わない。例えば、共通電極ＣＥは、ＴＦＴ形成領域を除いて、画素領域Ｐ全体に亘って形成されていてもよい。
本明細書では、第１の導電膜（「ゲート用導電膜」ともいう）を用いて形成された層Ｍ１を「ゲートメタル層」、第２の導電膜（「ソース用導電膜」ともいう）を用いて形成された層Ｍ２を「ソースメタル層」、第１の透明導電膜を用いて形成された層Ｔ１を「第１透明導電層」、第２の透明導電膜を用いて形成された層Ｔ２を「第２透明導電層」と称する。また、酸化物半導体膜を用いて形成された層ＯＳを「金属酸化物層」と称する。金属酸化物層ＯＳは、酸化物半導体が還元されて導体化された部分も含む。
アクティブマトリクス基板１００は、基板１側から、ゲートメタル層Ｍ１、ゲート絶縁層５、金属酸化物層ＯＳ、ソースメタル層Ｍ２、第１透明導電層Ｔ１、層間絶縁層１１、および第２透明導電層Ｔ２をこの順で有している。図２では、各構成要素が、いずれの層に形成されているかを示している。
図示する例では、ゲート電極ＧＥおよびゲートバスラインＧＬは、ゲートメタル層Ｍ１内に（第１の導電膜を用いて）一体的に形成されていてもよい。ゲート電極ＧＥは、ゲートバスラインＧＬの一部であってもよいし、ゲートバスラインＧＬから突出した凸部であってもよい。
ソース電極ＳＥの下層８およびソースバスラインＳＬの下層８は、ソースメタル層Ｍ２内に（第２の導電膜を用いて）一体的に形成されていてもよい。ソース電極ＳＥの上層９およびソースバスラインＳＬの上層９は、第１透明導電層Ｔ１内に（第１の透明導電膜を用いて）一体的に形成されていてもよい。ソース電極ＳＥは、ソースバスラインＳＬの一部であってもよいし、ソースバスラインＳＬから突出した凸部であってもよい。
第１の酸化物層７ａと酸化物半導体層７ｃとは、金属酸化物層ＯＳ内に（酸化物半導体膜を用いて）一体的に形成されていてもよい。ソース電極ＳＥがソースバスラインＳＬの一部であり、酸化物半導体層７ｃにおけるソースコンタクト領域が第１の酸化物層７ａの一部であってもよい。
ドレイン電極ＤＥの下層８は、例えば島状である。ドレイン電極ＤＥの上層９と画素電極ＰＥとは、第１透明導電層Ｔ１内に（第１の透明導電膜を用いて）一体的に形成されている。ドレイン電極ＤＥの上層９は、画素電極ＰＥの一部として機能し得る。
＜ソース−ゲート接続部Ｃｓｇ＞
図３Ａ（ａ）および（ｂ）は、それぞれ、ソース−ゲート接続部Ｃｓｇを例示する平面図およびＩＩＩ−ＩＩＩ’線に沿った断面図である。
ソース−ゲート接続部Ｃｓｇは、ゲートメタル層Ｍ１内に形成されたゲート接続部ＧＣと、ソースメタル層Ｍ２および第１透明導電層Ｔ１内に形成されたソース接続部ＳＣと、第２透明導電層Ｔ２内に形成された上部接続部ＴＣとを有している。ゲート接続部ＧＣとソース接続部ＳＣとは上部接続部ＴＣを介して電気的に接続されている。ソース接続部ＳＣは、ソースバスラインＳＬと同様の積層構造（つまり、基板１側から下層８および上層９をこの順で積み重ねた構造）を有している。また、ソース接続部ＳＣの基板１側（ソース接続部ＳＣとゲート絶縁層５との間）には、酸化物半導体膜から形成された第２の酸化物層７ｂが配置されている。
ソース接続部ＳＣは、ソースバスラインＳＬの端部であってもよい。ゲート接続部ＧＣは、ソースバスラインＳＬとソース端子部Ｔｓとを繋ぐ接続配線（ゲート接続配線）であってもよい。
ソース−ゲート接続部Ｃｓｇは、ゲート絶縁層５および層間絶縁層１１に、ゲート接続部ＧＣの少なくとも一部、第２の酸化物層７ｂの少なくとも一部、およびソース接続部ＳＣの少なくとも一部を露出する単一の開口部（「ＳＧコンタクトホール」と呼ぶ）Ｈｃを有している。ＳＧコンタクトホールＨｃ内において、ゲート絶縁層５および第２の酸化物層７ｂの端部の側面（端面）は略整合している。また、基板１の法線方向から見たとき、ＳＧコンタクトホールＨｃ内において、第２の酸化物層７ｂの端部はソース接続部ＳＣの端部よりも内側に位置している（ＳＧコンタクトホールＨｃ内に突き出している）。このような構造は、後述するプロセスで形成され得る。
上部接続部ＴＣは、層間絶縁層１１上およびＳＧコンタクトホールＨｃ内に配置され、ＳＧコンタクトホールＨｃ内で、ゲート接続部ＧＣ、第２の酸化物層７ｂおよびソース接続部ＳＣと直接接している。
本実施形態では、ＳＧコンタクトホールＨｃ内において、層間絶縁層１１の端部、ソース接続部ＳＣの端部、第２の酸化物層７ｂおよびゲート絶縁層５の端部の順に内側に位置している。つまり、ＳＧコンタクトホールＨｃのソース接続部ＳＣ側の側面は階段状になっている。これにより、上部接続部ＴＣの断切れを抑制できる。
なお、図３Ｂ（ａ）および（ｂ）に例示するように、ゲート接続部ＧＣを露出する第１開口部ｈ１と、ソース接続部ＳＣを露出する第２開口部ｈ２とを間隔を空けて配置しても構わない。これに対し、図３Ａ（ａ）および（ｂ）に示す例では、ゲート絶縁層５および層間絶縁層１１に形成された、ゲート接続部ＧＣを露出する第１開口部と、層間絶縁層１１に形成された、ソース接続部ＳＣを露出する第２開口部とが部分的に重なることで、単一のＳＧコンタクトホールＨｃを構成している。これにより、ソース−ゲート接続部Ｃｓｇに要する面積を低減できるので、周辺領域ＦＲの面積を低減することが可能になる（狭額縁化）。一例として、ソース−ゲート接続部Ｃｓｇに要する面積を、ソース−ゲート接続部Ｃｓｇに２つ開口部ｈ１、ｈ２を形成する場合（例えば７００μｍ２）の１／２未満（例えば３００μｍ２）に低減できる。
図４（ａ）および（ｂ）は、それぞれ、本実施形態における他のソース−ゲート接続部Ｃｓｇを例示する平面図および断面図である。
図示するように、島状の上部接続部ＴＣは、ＳＧコンタクトホールＨｃ内のみに形成され、層間絶縁層１１の上面と接していなくてもよい（層間絶縁層１１上に乗り上げなくてもよい）。これにより、非表示領域ＦＲ（特に、液晶層を封止するためのシール材を形成する領域（以下、「シール領域」））の段差を低減できる。この結果、シール材の外側からの水分の侵入を抑制できるので、表示領域の周縁近傍に生じるシミ状の表示不良を低減できる。また、表示領域の周縁において、シール領域の段差に起因して液晶セルギャップにばらつき（凹凸ムラ）が生じることを抑制できる。さらに、配向膜にラビングを行う場合、シール領域の段差（凹凸）がラビング布を介して表示領域内の配向膜に転写されることによるラビングすじ（配向膜のすじ状のムラ）の発生を抑制できる。従って、ラビングすじに起因する表示ムラを低減できる。
＜端子部Ｔ＞
図５（ａ）および（ｂ）は、それぞれ、ソース端子部Ｔｓおよび／またはゲート端子部Ｔｇ（以下、「端子部Ｔ」と総称する）を例示する平面図および断面図である。
端子部Ｔは、ゲートメタル層Ｍ１内に形成された下部導電部ＧＲと、第２透明導電層Ｔ２内に形成された島状の上部導電部ＴＲとを有している。上部導電部ＴＲは、ゲート絶縁層５および層間絶縁層１１に下部導電部ＧＲの少なくとも一部を露出するように形成された端子部コンタクトホールＨｒ内で、下部導電部ＧＲと直接接している。ゲート端子部Ｔｇでは、下部導電部ＧＲは、ゲートバスラインＧＬの端部であってもよい。ソース端子部Ｔｓでは、下部導電部ＧＲは、例えば、上述したゲート接続配線の端部であってもよい。ゲート接続配線は、ソース−ゲート接続部Ｃｓｇを介してソースバスラインＳＬと接続されていてもよい。
＜アクティブマトリクス基板１００の製造方法＞
次に、図６および図７を参照しながら、本実施形態におけるアクティブマトリクス基板１００の製造方法の一例を説明する。
図６（ａ）〜図６（ｅ）は、アクティブマトリクス基板１００の製造方法を説明するための工程断面図であり、ゲートバスラインＧＬを形成する領域（ゲートバスライン形成領域）１０１、ソースバスラインＳＬを形成する領域（ソースバスライン形成領域）１０２、各画素の開口部（透光部）となる画素開口領域１０３、ＴＦＴ１０を形成するＴＦＴ形成領域１０４、および、ソース−ゲート接続部Ｃｓｇを形成するソース−ゲート接続部形成領域１０５を示す。図７は、アクティブマトリクス基板１００の製造プロセスの概略を示す。
（ＳＴＥＰ１：ゲートメタル層Ｍ１の形成（図６（ａ）））
基板１上に、例えばスパッタ法で、第１の導電膜（ゲート用導電膜）（厚さ：例えば５０ｎｍ以上５００ｎｍ以下）を形成する。次いで、第１のフォトマスクを用いた第１のフォトリソ工程と、ウェットエッチングまたはドライエッチング工程とにより、第１の導電膜のパターニングを行う。これにより、図６（ａ）に示すように、ゲートバスラインＧＬ、ＴＦＴのゲート電極ＧＥ、ゲート接続部ＧＣおよび下部導電部（不図示）を含むゲートメタル層Ｍ１を形成する。
基板１としては、透明で絶縁性を有する基板、例えばガラス基板、シリコン基板、耐熱性を有するプラスチック基板（樹脂基板）などを用いることができる。
第１の導電膜の材料は、特に限定されず、アルミニウム（Ａｌ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、クロム（Ｃｒ）、チタン（Ｔｉ）、銅（Ｃｕ）等の金属又はその合金、若しくはその金属窒化物を含む膜を適宜用いることができる。また、これら複数の膜を積層した積層膜を用いてもよい。ここでは、第１の導電膜として、基板１側からＴｉ層（厚さ：３０ｎｍ）、Ａｌ膜（厚さ：２００ｎｍ）およびＴｉＮ膜（厚さ：１００ｎｍ）をこの順で含む積層膜を用いる。
（ＳＴＥＰ２：ゲート絶縁層５および金属酸化物層ＯＳの形成、ソースメタル層Ｍ２の第１回目のパターニング（図６（ｂ）））
次に、基板１上に、ゲートメタル層Ｍ１を覆うように、ゲート絶縁層５を形成する。
ゲート絶縁層５は例えばＣＶＤ法で形成される。ゲート絶縁層５としては、酸化珪素（ＳｉＯｘ）層、窒化珪素（ＳｉＮｘ）層、酸化窒化珪素（ＳｉＯｘＮｙ；ｘ＞ｙ）層、窒化酸化珪素（ＳｉＮｘＯｙ；ｘ＞ｙ）層等を適宜用いることができる。ゲート絶縁層５は単層であってもよいし、積層構造を有していてもよい。例えば、基板側（下層）に、基板１からの不純物等の拡散防止のために窒化珪素（ＳｉＮｘ）層、窒化酸化珪素層等を形成し、その上の層（上層）に、絶縁性を確保するために酸化珪素（ＳｉＯ２）層、酸化窒化珪素層等を形成してもよい。ここでは、例えば厚さが３００ｎｍのＳｉＮｘ層を下層とし、例えば厚さが５０ｎｍのＳｉＯ２膜を上層とする積層構造を有するゲート絶縁層５を形成する。
なお、ＴＦＴの活性層として酸化物半導体層を用いる場合、ゲート絶縁層５の最上層（すなわち酸化物半導体層に接する層）は、酸素を含む層（例えばＳｉＯ２などの酸化物層）であることが好ましい。これにより、酸化物半導体層に酸素欠損が生じた場合に、酸化物層に含まれる酸素によって酸素欠損を回復することが可能となるので、酸化物半導体層の酸素欠損を効果的に低減できる。
この後、ゲート絶縁層５の上に酸化物半導体膜および第２の導電膜をこの順で形成する。
酸化物半導体膜は、例えばスパッタ法で形成され得る。酸化物半導体膜の厚さは、例えば３０ｎｍ以上２００ｎｍ以下であってもよい。ここでは、酸化物半導体膜として、Ｉｎ、ＧａおよびＺｎを含むＩｎ−Ｇａ−Ｚｎ−Ｏ系半導体膜（厚さ：５０ｎｍ）膜を形成する。
第２の導電膜は、例えばスパッタ法で形成され得る。第２の導電膜の材料は特に限定せず、アルミニウム（Ａｌ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、銅（Ｃｕ）、クロム（Ｃｒ）、チタン（Ｔｉ）等の金属又はその合金、若しくはその金属窒化物を含む膜を適宜用いることができる。ここでは、ソース用電極膜として、Ｔｉ層（厚さ：５０ｎｍ）、Ａｌ層（厚さ：１５０ｎｍ）およびＴｉ層（厚さ：５０ｎｍ）をこの順で形成し、積層膜を得る。
次いで、酸化物半導体膜および第２の導電膜のパターニングを行う。ここでは、まず、第２の導電膜を、第２のフォトマスクを用いた第２のフォトリソ工程およびドライエッチングでパターニングする。続いて、シュウ酸によるウェットエッチングで、酸化物半導体膜のパターニングを行う。
これにより、図６（ｂ）に示すように、ＴＦＴ形成領域１０４においては、第２の導電膜からＴＦＴのソース・ドレインとなる電極層８４と、酸化物半導体膜からＴＦＴの活性層となる酸化物半導体層７ｃとを形成する。酸化物半導体膜および第２の導電膜のパターニングは同じレジストマスクを用いて行うため、電極層８４および酸化物半導体層７ｃの側面は整合する。電極層８４は、ソースとドレインに分離されておらず、酸化物半導体層７ｃと同じ平面形状を有する。
ソースバスライン形成領域１０２においては、第２の導電膜からソースバスラインＳＬの下層となる仮ソースバスライン８２を形成し、酸化物半導体膜から第１の酸化物層７ａを形成する。第１の酸化物層７ａおよび仮ソースバスライン８２の側面は整合する。仮ソースバスライン８２および第１の酸化物層７ａの幅ｗｏ１は、所望のソースバスラインＳＬの幅よりも大きい。例えば、所望のソースバスラインＳＬの幅が４μｍの場合、幅ｗｏ１は７μｍとなるように設計されてもよい。
ソース−ゲート接続部形成領域１０５においては、第２の導電膜から仮ソース接続部８５を形成し、酸化物半導体膜から第２の酸化物層７ｂを形成する。仮ソース接続部８５および第２の酸化物層７ｂの側面は整合しており、仮ソース接続部８５および第２の酸化物層７ｂの幅は、所望のソース接続部の幅よりも大きい。
なお、その他の領域（画素開口領域１０３など）においては、酸化物半導体膜および第２の導電膜を除去してゲート絶縁層５を露出させる。
本工程により、酸化物半導体層７ｃ、第１の酸化物層７ａおよび第２の酸化物層７ｂを含む金属酸化物層ＯＳが得られる。また、仮ソースバスライン８２、電極層８４などを含む仮のソースメタル層が得られる。
（ＳＴＥＰ３：ソースメタル層Ｍ２の第２回目のパターニングおよび第１透明導電層Ｔ１の形成（図６（ｃ）））
次に、仮のソースメタル層（仮ソースバスライン８２および電極層８４など）を覆うように、第１の透明導電膜を形成する。第１の透明導電膜として、例えばＩＴＯ（インジウム・錫酸化物）膜（厚さ：５０ｎｍ〜１５０ｎｍ）、ＩＺＯ（インジウム・亜鉛酸化物）膜やＺｎＯ膜（酸化亜鉛膜）などを用いることができる。ここでは、透明導電膜として、スパッタ法でＩＴＯ膜（厚さ：６５ｎｍ）を形成する。
次いで、第１の透明導電膜および第２の導電膜のパターニングを行う。ここでは、まず、第３のフォトマスクを用いた第３のフォトリソ工程およびウェットエッチングにより、第１の透明導電膜のパターニングを行う。エッチング液として、例えばシュウ酸を用いることができる。続いて、ドライエッチングにより、第２の導電膜のパターニングを行う。
これにより、図６（ｃ）に示すように、第１の透明導電膜から画素電極ＰＥを得るとともに、第１の透明導電膜および第２の導電膜からソース電極ＳＥおよびドレイン電極ＤＥを形成して（ソース・ドレイン分離）ＴＦＴ１０を得る。また、第１の透明導電膜および第２の導電膜から、複数のソースバスラインＳＬ、およびソース接続部ＳＣを得る。
複数のソースバスラインＳＬ、ソース電極ＳＥ、ドレイン電極ＤＥおよびソース接続部ＳＣは、下層８と上層９とを含む積層構造を有する。第１の透明導電膜および第２の導電膜のパターニングは、同じレジストマスクを用いて行うため、積層構造における下層８および上層９の側面は整合し得る。
具体的には、ＴＦＴ形成領域１０４において、第１の透明導電膜から、ソース電極ＳＥおよびドレイン電極ＤＥの上層９を形成し、電極層８４から、ソース電極ＳＥおよびドレイン電極ＤＥの下層８を形成する。また、画素開口領域１０３においては、第１の透明導電膜から画素電極ＰＥを得る。
ソースバスライン形成領域１０２においては、第１の透明導電膜からソースバスラインＳＬの上層９を形成し、仮ソースバスライン８２からソースバスラインＳＬの下層８を形成する。ソースバスラインＳＬの上層９および下層８の幅は、第１の酸化物層７ａの幅よりも小さい。
ソース−ゲート接続部形成領域１０５においては、第１の透明導電膜からソース接続部ＳＣの上層９を形成し、仮ソース接続部８５からソース接続部ＳＣの下層８を形成する。ソース接続部ＳＣの下層８および上層９は、第２の酸化物層７ｂの上面からはみ出さないように配置される。ソース接続部ＳＣの下層８および上層９の幅ｗｓｃは、第２の酸化物層７ｂの幅ｗｏ２よりも小さい。すなわち、基板１の法線方向から見たとき、ソース接続部ＳＣの下層８および上層９は、第２の酸化物層７ｂの（上面の）内側に位置する。
本工程により、ソースバスラインＳＬなどの下層８を含むソースメタル層Ｍ２と、ソースバスラインＳＬなどの上層９および画素電極ＰＥを含む第１透明導電層Ｔ１が得られる。
（ＳＴＥＰ４：層間絶縁層１１の形成（図６（ｄ））
ＴＦＴ１０およびソースバスラインＳＬを覆うように、基板１全体に層間絶縁層１１を形成する。層間絶縁層１１として、例えば、酸化珪素（ＳｉＯｘ）膜、窒化珪素（ＳｉＮｘ）膜、酸化窒化珪素（ＳｉＯｘＮｙ；ｘ＞ｙ）膜、窒化酸化珪素（ＳｉＮｘＯｙ；ｘ＞ｙ）膜等の無機絶縁層を形成してもよい。無機絶縁層は、例えばＣＶＤ法で形成される。層間絶縁層１１の厚さは特に限定しないが、例えば３００ｎｍ以上１０００ｎｍ以下であってもよい。層間絶縁層１１は、有機絶縁層などの平坦化膜を含まなくてもよい。
この例では、層間絶縁層１１として、ＣＶＤ法により、酸化シリコン（ＳｉＯ２）層１１Ａを下層とし、窒化シリコン（ＳｉＮｘ）層１１Ｂを上層とする積層膜を形成する。層間絶縁層１１のうち、酸化物半導体層７ｃのチャネル領域と直接接する下層に、ＳｉＯ２層１１Ａなどの酸化物層を用いることで、酸化物半導体層７ｃの酸素欠損を低減でき、ＴＦＴ１０の特性の安定性を確保できる。また、上層にＳｉＮｘ層１１Ｂを用いることで、ピンホールを抑制し、かつ、層間絶縁層１１の厚膜化を実現できるので、画素電極ＰＥと後述する共通電極ＣＥとの間でリークの発生をより確実に低減できる。
続いて、第４のフォトマスクを用いた第４のフォトリソ工程およびドライエッチングにより、層間絶縁層１１およびゲート絶縁層５のパターニングを行う。
これにより、図６（ｄ）に示すように、層間絶縁層１１およびゲート絶縁層５に、ゲート接続部ＧＣの少なくとも一部、第２の酸化物層７ｂの少なくとも一部、およびソース接続部ＳＣの少なくとも一部を露出する単一の開口部（ＳＧコンタクトホールＨｃ）を形成してもよい。この場合、ＳＧ酸化物半導体膜である第２の酸化物層７ｂはエッチストップとして機能する。このため、ＳＧコンタクトホールＨｃの側面において、ゲート絶縁層５の側面と第２の酸化物層７ｂの側面とが整合する。
図示しないが、端子部形成領域においても、ゲートバスラインＧＬまたはゲート接続配線の一部を露出する開口部（端子部コンタクトホール）Ｈｒを形成する（図５参照）。
このパターニング工程では、各コンタクトホールＨｃ、Ｈｒの側面が順テーパを有し、なおかつ、露出させる電極・配線に対するオーバーエッチングを抑制できるように（電極・配線の表層がエッチングによって薄膜化（膜べり）されないように）エッチング時間などのエッチング条件を調整されることが好ましい。
（ＳＴＥＰ５：第２透明導電層Ｔ２の形成（図６（ｅ）））
次いで、層間絶縁層１１上およびＳＧコンタクトホールＨｃ内に、第２の透明導電膜を形成する。第２の透明導電膜の材料および厚さは、第１の透明導電膜と同様であってもよい。ここでは、スパッタ法でＩＴＯ膜（厚さ：６５ｎｍ）を形成する。
この後、第２の透明導電膜のパターニングを行う。これにより、図６（ｅ）に示すように、表示領域の略全体（ＴＦＴ形成領域１０４を除く）を覆う共通電極ＣＥを形成するとともに、ソース−ゲート接続部形成領域１０５に上部接続部ＴＣを形成する。共通電極ＣＥは、ＴＦＴ形成領域１０４において１つまたは複数のスリットを有する。上部接続部ＴＣは、ＳＧコンタクトホールＨｃ内でソース接続部ＳＣ、第２の酸化物層７ｂおよびゲート接続部ＧＣと直接接する。図示しないが、端子部形成領域にも、端子部コンタクトホールＨｒ内に下部導電部ＧＲと直接接する上部導電部ＴＲを形成する。
本工程では、共通電極ＣＥおよび上部接続部ＴＣを含む第２透明導電層Ｔ２が得られる。このようにして、アクティブマトリクス基板１００が製造される。
なお、ＳＴＥＰ４において、ソース−ゲート接続部形成領域１０５に単一のＳＧコンタクトホールＨｃを形成する代わりに、ゲート絶縁層５および層間絶縁層１１にゲート電極ＧＥの一部を露出する第１開口部ｈ１を形成するとともに、層間絶縁層１１に画素電極ＰＥの一部を露出する第２開口部ｈ２を形成してもよい（図３Ｂ参照）。この場合、ＳＴＥＰ５では、第１開口部ｈ１内でゲート接続部ＧＣと直接接し、第２開口部ｈ２内でソース接続部ＳＣと直接接する上部接続部ＴＣを形成する。
本実施形態のアクティブマトリクス基板１００に製造方法によると、従来よりもフォトマスクの使用枚数を大幅に減らすことができるので、製造コストおよび製造工程数を低減できる。例えば、従来、酸化物半導体ＴＦＴを有するアクティブマトリクス基板を製造する際に必要なフォトマスクは８枚であったが（特許文献１参照）、上記方法では５枚のフォトマスクで製造可能である。従って、生産性をより高めることが可能になる。
また、上記方法では、ソースバスラインＳＬは、ソースメタル層Ｍ２内の下層８と第１透明導電層Ｔ１内の上層９との積層構造を有する（冗長構造）。このため、製造プロセスにおいて、ダストや異物に起因するソースメタル層Ｍ２のパターニング不良によって、ソースバスラインＳＬの下層８に断線部分が生じた場合でも、下層８の断線部分を上層９で補償できるので、ソースバスラインＳＬの断線を抑制できる。本発明者が検討したところ、ソースバスラインＳＬに冗長構造を適用することで、冗長構造を有さない場合よりも、ソースバスラインＳＬの断線による不良率を１／３以下に低減することが可能である。
さらに、上記方法では、ソースメタル層Ｍ２のパターニングを２段階で行う。具体的には、第２のフォトリソ工程で、第２の導電膜の第１回目のパターニングを行うとともに酸化物半導体膜のパターニングを行い、第３のフォトリソ工程で、第１の透明導電膜のパターニングを行うとともに第２の導電膜の第２回目のパターニングを行う。このような２段階のパターニングを行うことで、ソースバスラインＳＬの下に、ソースバスラインＳＬよりも線幅の大きい第１の酸化物層７ａが形成される。これにより、ソースバスラインＳＬに対する層間絶縁層１１のカバレッジを向上できる。また、ソース−ゲート接続部Ｃｓｇでは、ＳＧコンタクトホールＨｃにおいて、第２の酸化物層７ｂの端部がソース接続部ＳＣの端部より内側に位置するので、上部接続部ＴＣのカバレッジを向上でき、上部接続部ＴＣの断切れを抑制できる。従って、歩留まりを向上できる。
なお、ＴＦＴの活性層として、アモルファスシリコン半導体層を用いた場合には、層間絶縁層１１のパターニング工程（ＳＴＥＰ４）において、層間絶縁層１１のドライエッチングを行う際に、アモルファスシリコン半導体層もエッチング（サイドエッチング）され、アモルファスシリコン半導体層の側面が、ソース接続部ＳＣの側面よりも後退してしまう可能性がある（逆テーパ形状）。開口部の側面が逆テーパ形状を有すると、上部接続部ＴＣのカバレッジは大幅に低下する。これに対し、第２の酸化物層７ｂはドライエッチングに対する高い耐性を有するので、層間絶縁層１１のエッチング工程で第２の酸化物層７ｂはエッチングされない。従って、本実施形態によると、フォトマスクの枚数を増やすことなく、ＳＧコンタクトホールＨｃの側面を階段状の順テーパ形状にできるので、上部接続部ＴＣのカバレッジを改善することが可能である。
さらに、アモルファスシリコン半導体層を用いる場合、ソースバスラインの下方にアモルファスシリコン半導体層が配置されていると、バックライト光（ＰＷＭ調光）によってアモルファスシリコン半導体が光励起を起こし、導体化する可能性がある。この結果、ソースメタル層Ｍ２−第２透明導電層Ｔ２間の容量が変化するので、パネル駆動周波数がＰＷＭ周波数と干渉し、特定周波数帯で画面にノイズ症状（ビートノイズ）が発生するという問題が生じ得る。本実施形態では、アモルファスシリコン半導体よりも光の影響を受けにくい酸化物半導体層７ｃを用いており、かつ、層間絶縁層１１に誘電率の低い酸化珪素層を用いることで容量変化を小さくできるので、ビートノイズの発生が抑制される。
＜変形例１＞
変形例１のアクティブマトリクス基板は、表示領域において、ソースバスラインＳＬが上層９のみから形成されている（すなわち下層８を含まない）透明配線である点で、アクティブマトリクス基板１００と異なる。
図８（ａ）〜図８（ｅ）は、変形例１のアクティブマトリクス基板２００の製造方法を説明するための工程断面図である。図８では、図６と同様の構成要素には同じ参照符号を付している。以下では、図６を参照して説明した工程と異なる点を主に説明する。
まず、図８（ａ）に示すように、ゲートメタル層Ｍ１を形成する。
次いで、図８（ｂ）に示すように、酸化物半導体膜および第２の導電膜を形成し、パターニングを行う。変形例１では、表示領域内のソースバスライン形成領域１０２において、酸化物半導体膜および第２の導電膜を除去する点で、図６（ｂ）に示す工程と異なる。
次に、図８（ｃ）に示すように、第１の透明導電膜を形成し、第１の透明導電膜および第２の導電膜のパターニングを行う。これにより、第２の導電膜から、ソース電極ＳＥの下層８、ドレイン電極ＤＥの下層８およびソース接続部ＳＣの下層８を形成するとともに、第１の透明導電膜からソースバスラインＳＬと、画素電極ＰＥと、ソース電極ＳＥの上層９と、ドレイン電極ＤＥの上層９と、ソース接続部ＳＣの上層９とを形成する。表示領域において、ソースバスラインＳＬは、第１の透明導電膜のみから形成される透明配線である。透明配線の基板１側には第１の酸化物層７ａは配置されていないので、透明配線はゲート絶縁層５の上面と接している。
この後、図８（ｄ）および図８（ｅ）に示すように、層間絶縁層１１および第２透明導電層Ｔ２を形成する。このようにして、アクティブマトリクス基板２００が製造される。
変形例１によると、表示領域内に透明なソースバスラインＳＬを形成するので、画素開口率を高めることが可能になる。また、ソースバスラインＳＬの下に酸化物半導体が配置されないので、前述したビートノイズをより効果的に低減できる。
図８に示すように、ソースバスラインＳＬは、非表示領域（例えばソース−ゲート接続部形成領域）では、第２の導電膜からなる下層８と第１の透明導電膜からなる上層９とを含む積層構造を有してもよい。これにより、回路抵抗を低く抑えつつ、画素開口率を高めることが可能になる。あるいは、ソースバスラインＳＬ全体（非表示領域に位置する部分も含む）が、第１の透明導電膜のみからなる単層構造を有してもよい。
＜変形例２＞
変形例２では、表示領域において、ソースバスラインＳＬの一部は単層構造を有し、ソースバスラインＳＬの他の部分は積層構造を有する点で、アクティブマトリクス基板１００と異なる。
図９（ａ）は、変形例２のソースバスラインＳＬの平面図、図９（ｂ）および（ｃ）は、それぞれ、ソースバスラインＳＬのＸＩ−ＸＩ’線、Ｘ−Ｘ’線に沿った断面図である。
ソースバスラインＳＬは、下層８および上層９を含む積層構造を有する第１ソース部分Ｌ１＿ＳＬと、上層９を含み、かつ、下層８を含まない第２ソース部分Ｌ２＿ＳＬとを有する。第２ソース部分Ｌ２＿ＳＬは、例えば、上層９のみからなる単層構造を有し、透明である。
第１ソース部分Ｌ１＿ＳＬは第１の酸化物層７ａ上に位置している。一方、第２ソース部分Ｌ２＿ＳＬの基板１側には第１の酸化物層７ａは配置されていない。第２ソース部分Ｌ２＿ＳＬは、例えばゲート絶縁層５の上面と接している。
この例では、第２ソース部分Ｌ２＿ＳＬは、基板１の法線方向から見たとき、ソースバスラインＳＬとゲートバスラインＧＬとが交差する交差領域に配置されており、第１ソース部分Ｌ１＿ＳＬは、表示領域における交差領域以外の領域（隣接する２つのゲートバスラインＧＬの間に位置する領域）に配置されている。ソースバスラインＳＬにおける非表示領域に位置する部分は、積層構造を有する第１ソース部分Ｌ１＿ＳＬであってもよい。
なお、本変形例では、ソースバスラインＳＬは第１ソース部分Ｌ１＿ＳＬおよび第２ソース部分Ｌ２＿ＳＬを含んでいればよく、その配置は図示する例に限定されない。ただし、ソースバスラインＳＬとゲートバスラインＧＬと交差領域に第２ソース部分Ｌ２＿ＳＬを配置することで、交差領域で生じる段差を低減できるメリットがある。
変形例２のアクティブマトリクス基板は、図６を参照しながら説明した工程によって形成される。ただし、ＳＴＥＰ２において、ソースバスライン形成領域１０２のうち第２ソース部分Ｌ２＿ＳＬを形成する領域では、酸化物半導体膜および第２の導電膜を除去し（変形例１の図８（ｂ）参照）、第１ソース部分Ｌ１＿ＳＬを形成する領域では、酸化物半導体膜および第２の導電膜から第１の酸化物層７ａおよび下層８を形成する。これにより、部分的に単層構造を有するソースバスラインＳＬが得られる。
＜変形例３＞
変形例３のアクティブマトリクス基板は、ソースバスラインＳＬの上層９が、下層８の上面および側面を覆うように配置されている点で、アクティブマトリクス基板１００と異なる。
図１０（ａ）〜図１０（ｅ）は、変形例３のアクティブマトリクス基板３００の製造方法を説明するための工程断面図である。図１０では、図６と同様の構成要素には同じ参照符号を付している。以下では、図６を参照して説明した工程と異なる点を主に説明する。
図１０（ａ）に示すように、ゲートメタル層Ｍ１を形成する。
次いで、図１０（ｂ）に示すように、酸化物半導体膜および第２の導電膜を形成し、パターニングを行う。
変形例３では、ソースバスライン形成領域１０２において、第１の酸化物層７ａおよびソースバスラインＳＬの下層８を形成する。第１の酸化物層７ａおよび下層８の幅ｗａは、最終的なソースバスラインの幅よりも小さい点で、図６（ｂ）に示す工程と異なる。
同様に、ソース−ゲート接続部形成領域１０５において、第２の酸化物層７ｂおよびソース接続部ＳＣの下層８を形成する。第２の酸化物層７ｂおよびソース接続部ＳＣの幅は、最終的なソース接続部ＳＣの幅よりも小さい。
次に、図１０（ｃ）に示すように、第１の透明導電膜を形成し、第１の透明導電膜および第２の導電膜のパターニングを行う。
ソースバスライン形成領域１０２において、第１の透明導電膜からソースバスラインＳＬの上層９を形成する。上層９は、ソースバスラインＳＬの下層８の上面および側面と第１の酸化物層７ａの側面とを覆うように形成される点で、図１０（ｃ）に示す工程と異なる。上層９の幅ｗｂは、下層８および第１の酸化物層７ａの幅ｗａよりも大きくなる。このようにして、上層９および下層８を含むソースバスラインＳＬを得る。
同様に、ソース−ゲート接続部形成領域１０５においては、第１の透明導電膜からソース接続部ＳＣの上層９を形成する。上層９は、ソース接続部ＳＣの下層８の上面および側面と第２の酸化物層７ｂの側面とを覆うように形成される。上層９の幅は、下層８および第２の酸化物層７ｂの幅よりも大きい。このようにして、上層９および下層８を含むソース接続部ＳＣを得る。
この後、図１０（ｄ）および図１０（ｅ）に示すように、層間絶縁層１１および第２透明導電層Ｔ２を形成する。
変形例３でも、冗長構造を有するソースバスラインＳＬが形成される。変形例３の構成によると、ソースバスラインＳＬの電気抵抗の増大を抑えつつ、下層８の幅ｗａを従来よりも小さくすることが可能になる。従って、画素開口率をより高くできる。
（実施形態２）
実施形態２のアクティブマトリクス基板は、例えばＶＡモードなどの縦電界駆動方式の液晶表示装置に使用されるアクティブマトリクス基板である。縦電界駆動方式の液晶表示装置では、通常、画素電極ＰＥはアクティブマトリクス基板に形成されるが、共通電極ＣＥは対向基板側に形成される。
ＶＡモードの液晶表示装置は、例えば特開２００４−０７８１５７号公報に開示されている。参考のため、特開２００４−０７８１５７号公報の開示内容の全てを本明細書に援用する。
図１１（ａ）は、本実施形態のアクティブマトリクス基板４００における各領域を例示する断面図である。図１１（ａ）では、ソースバスライン形成領域１０２、画素開口領域１０３、ＴＦＴ形成領域１０４およびソース−ゲート接続部形成領域１０５の断面構造を示している。以下では、実施形態１と異なる点を主に説明し、同様の構造については説明を適宜省略する。
画素領域Ｐは、基板１と、基板１に支持されたＴＦＴ２０と、下部補助容量電極Ｃ１と、画素電極ＰＥとを有している。下部補助容量電極Ｃ１は、ゲートメタル層Ｍ１内に形成されている。下部補助容量電極Ｃ１の位置、形状、大きさなどは適宜選択され得る。
ＴＦＴ２０は、ＴＦＴ１０と同様の構造を有するチャネルエッチ型のＴＦＴである。ＴＦＴ２０のソース電極ＳＥおよびドレイン電極ＤＥは、ソースメタル層Ｍ２内に形成された下層８と、第１透明導電層Ｔ１内に形成された上層９とを含む積層構造を有する。
ＴＦＴ２０は、層間絶縁層１１で覆われている。層間絶縁層１１は、例えば、無機絶縁層（パッシベーション膜）１２と、無機絶縁層１２上に配置された有機絶縁層１３とを含む。
画素電極ＰＥは、層間絶縁層１１上、および、層間絶縁層１１に形成された開口部（「画素開口部」または「画素コンタクトホール」と呼ぶ）ＣＨ内に配置され、画素コンタクトホールＣＨ内でドレイン電極ＤＥと接している。画素電極ＰＥは、画素領域Ｐ毎に分離されている。画素電極ＰＥには、画素領域Ｐごとに、画素分割のための１つまたは複数のスリット１５ｑが設けられていてもよい。
画素開口領域１０３には、ドレイン電極ＤＥの延長部（ドレイン延長部）ＤＬが配置されていてもよい。ドレイン延長部ＤＬは、ドレイン電極ＤＥと同様の積層構造を有している。また、ドレイン延長部ＤＬの基板１側には、ドレイン延長部ＤＬよりも幅の大きい第３の酸化物層７ｄが配置されている。第３の酸化物層７ｄは、酸化物半導体層７ｃと繋がって（一体的に形成されて）いてもよい。ドレイン延長部ＤＬは、ソースメタル層Ｍ２内に形成された補助容量電極（不図示）とドレイン電極ＤＥとを接続するために設けられている。
図１１（ｃ）に例示するように、ドレイン延長部ＤＬは、下層８および上層９を含む積層構造を有する第１ドレイン部分Ｌ１＿ＤＬと、上層９のみからなる透明な第２ドレイン部分Ｌ２＿ＤＬとを含んでいてもよい。この場合、第３の酸化物層７ｄは、第１のドレイン部分Ｌ１＿ＤＬとゲート絶縁層５との間に配置され、かつ、第２ドレイン部分Ｌ２＿ＤＬの基板１側には配置されない。同様に、ドレイン電極ＤＥも、第１ドレイン部分Ｌ１＿ＤＥおよび第２ドレイン部分Ｌ２＿ＤＥを含み、第１ドレイン部分Ｌ１＿ＤＥは第２ドレイン部分Ｌ２＿ＤＥよりもＴＦＴ２０のチャネル領域側に位置していてもよい。例えば、コンタクトホールＣＨ内で、画素電極ＰＥは、透明な第２ドレイン部分Ｌ２＿ＤＥ（透明な上層９のみ）と接していてもよい。ドレイン延長部ＤＬおよび／またはドレイン電極ＤＥの一部に透明な第２ドレイン部分Ｌ２＿ＤＬ、Ｌ２＿ＤＥを設けることで、画素開口率を向上できる。
ゲートバスラインＧＬ（不図示）、ソースバスラインＳＬおよびソース−ゲート接続部Ｃｓｇは、アクティブマトリクス基板１００と同様の構成を有するので説明を省略する。なお、本実施形態でも、図１１（ｂ）に例示するように、ソース−ゲート接続部Ｃｓｇにおいて、上部接続部ＴＣは、層間絶縁層１１上に乗り上げず、ＳＧコンタクトホールＨｃ内にのみ配置されていてもよい。
本実施形態の構造は、図１１に示す構造に限定されない。例えば、実施形態１の変形例１、２のように、ソースバスラインＳＬは積層構造を有する第１ソース部分と、第１の透明導電膜のみからなる単層構造を有する第２ソース部分とを含んでもよい。また、変形例３のように、ソースバスラインＳＬの上層９が、第１の酸化物層７ａの側面および下層８の上面および側面を覆っていてもよい。
＜アクティブマトリクス基板４００の製造方法＞
次に、図１２（ａ）〜図１２（ｅ）および図１３を参照しながら、本実施形態におけるアクティブマトリクス基板４００の製造方法の一例を説明する。以下では、実施形態１と同様の説明（各層の材料、厚さ、形成方法、加工方法など）を適宜省略する。
図１２（ａ）〜図１２（ｅ）は、アクティブマトリクス基板４００の製造方法を説明するための工程断面図であり、ソースバスライン形成領域１０２、画素開口領域１０３、ＴＦＴ形成領域１０４、およびソース−ゲート接続部形成領域１０５を示す。図１３は、アクティブマトリクス基板４００の製造プロセスの概略を示す。
（ＳＴＥＰ１：ゲートメタル層Ｍ１の形成（図１２（ａ）））
実施形態１（図６（ａ））と同様の方法で、基板１上に、第１の導電膜を形成し、第１のフォトマスクを用いた第１のフォトリソ工程により、第１の導電膜のパターニングを行う。これにより、ＴＦＴのゲート電極ＧＥ、ゲート接続部ＧＣ、下部補助容量電極Ｃ１、端子部の下部導電部（不図示）およびゲートバスラインＧＬを含むゲートメタル層Ｍ１を形成する。
（ＳＴＥＰ２：ゲート絶縁層５および金属酸化物層ＯＳの形成、ソースメタル層Ｍ２の第１回目のパターニング（図１２（ｂ）））
次に、ゲートメタル層Ｍ１を覆うように、ゲート絶縁層５を形成する。この後、ゲート絶縁層５の上に酸化物半導体膜および第２の導電膜をこの順で形成する。次いで、実施形態１（図６（ｂ））と同様に、第２のフォトマスクを用いた第２のフォトリソ工程により、仮ソースバスライン８２、仮のドレイン延長部８３、電極層８４などを含む仮のソースメタル層と、酸化物半導体層７ｃ、第１の酸化物層７ａ、第２の酸化物層７ｂおよび第３の酸化物層７ｄを含む金属酸化物層ＯＳとを得る。
（ＳＴＥＰ３：ソースメタル層Ｍ２の第２回目のパターニングおよび第１透明導電層Ｔ１の形成（図１２（ｃ）））
次いで、仮のソースメタル層（仮のソースバスライン８２および電極層８４など）を覆うように、第１の透明導電膜を形成する。次いで、第３のフォトマスクを用いた第３のフォトリソ工程で、第１の透明導電膜および第２の導電膜のパターニングを行う。これにより、図１２（ｃ）に示すように、ソース電極ＳＥおよびドレイン電極ＤＥを形成して（ソース・ドレイン分離）ＴＦＴ２０を得る。また、複数のソースバスラインＳＬ、ドレイン延長部ＤＬおよびソース接続部ＳＣを形成する。第１透明導電層Ｔ１内に画素電極を形成しない点、ドレイン延長部ＤＬを形成する点で、実施形態１のＳＴＥＰ３と異なる。
複数のソースバスラインＳＬ、ソース電極ＳＥ、ドレイン電極ＤＥ、ドレイン延長部ＤＬおよびソース接続部ＳＣは、下層８と上層９とを含む積層構造を有する。ドレイン延長部ＤＬの幅は、第３の酸化物層７ｄの幅よりも小さい。
本工程により、ソースバスラインＳＬなどの下層８を含むソースメタル層Ｍ２と、ソースバスラインＳＬなどの上層９を含む第１透明導電層Ｔ１が得られる。
（ＳＴＥＰ４：層間絶縁層１１の形成工程（図１２（ｄ））
ＴＦＴ１０およびソースバスラインＳＬを覆うように、基板１全体に層間絶縁層１１を形成する。ここでは、層間絶縁層１１は、無機絶縁層１２と、無機絶縁層１２上に配置された有機絶縁層１３とを含む積層構造を有する。無機絶縁層１２として、例えば、酸化珪素（ＳｉＯｘ）膜、窒化珪素（ＳｉＮｘ）膜、酸化窒化珪素（ＳｉＯｘＮｙ；ｘ＞ｙ）膜、窒化酸化珪素（ＳｉＮｘＯｙ；ｘ＞ｙ）膜等の無機絶縁層を形成してもよい。無機絶縁層１２は、例えばＣＶＤ法で形成される。有機絶縁層１３は、例えば、厚さが２０００ｎｍのポジ型の感光性樹脂膜であってもよい。有機絶縁層１３は、例えば塗布によって形成される。
次いで、第４のフォトマスクを用いた第４のフォトリソ工程により、有機絶縁層１３のパターニングを行った後、有機絶縁層１３をエッチングマスクとして無機絶縁層１２およびゲート絶縁層５のエッチングを行う。これにより、図１２（ｄ）に示すように、ＴＦＴ形成領域１０４において、層間絶縁層１１にドレイン電極ＤＥの一部を露出する画素コンタクトホールＣＨを形成し、ソース−ゲート接続部形成領域１０５に、ゲート接続部ＧＣの一部およびソース接続部ＳＣの一部を露出するＳＧコンタクトホールＨｃを形成する。このとき、酸化物半導体膜である第２の酸化物層７ｂはエッチストップとして機能するので、ＳＧコンタクトホールＨｃの側面において、ゲート絶縁層５の側面と第２の酸化物層７ｂの側面とは整合する。
（ＳＴＥＰ５：第２透明導電層Ｔ２の形成（図１２（ｅ））
次いで、層間絶縁層１１上、画素コンタクトホールＣＨ内およびＳＧコンタクトホールＨｃ内に、第２の透明導電膜を形成する。この後、第５のフォトマスクを用いて第５のフォトリソ工程およびウェットエッチングにより、第２の透明導電膜のパターニングを行う。これにより、各画素領域Ｐに画素電極ＰＥを形成し、ソース−ゲート接続部形成領域１０５に上部接続部ＴＣを形成する。画素電極ＰＥには、画素分割のためのスリット１５ｑを設けてもよい。このようにして、アクティブマトリクス基板４００が製造される。
本発明によるアクティブマトリクス基板は、上述したＦＦＳモード、ＶＡモードに限定されず、種々の表示モードの表示装置に適用できる。例えば、ＴＢＡ（Ｔｒａｎｓｖｅｒｓｅ Ｂｅｎｄ Ａｌｉｇｎｍｅｎｔ）モードにも適用可能である。ＴＢＡモードは、液晶材料としてポジ型液晶を用い、アクティブマトリクス基板に設けられた一対の電極を用いて、液晶を横電界により駆動させることで液晶分子の配向方位を規定する表示方式である。電圧無印加時は液晶が垂直配向であり、電圧印加時は液晶が面内で回転せずにベンド状の液晶配列を示す。ＴＢＡモードに適用する場合、実施形態１と同様のアクティブマトリクス基板を用いることが可能である。ただし、配向膜として垂直配向膜を用いる。ＴＢＡモードは、例えば国際公開第２０１１／０４００８０号などに開示されている。また、例えば特開２０１５−１４８６３８号公報には、対向基板側にも電極を形成し、縦電界および横電界を利用するＴＢＡモードも開示されている。参考のために、特開２０１５−１４８６３８号公報および国際公開第２０１１／０４００８０号の開示内容の全てを本明細書に援用する。
さらに、上記では液晶表示装置を例に説明したが、上記実施形態のアクティブマトリクス基板は、有機エレクトロルミネセンス（ＥＬ）表示装置、無機エレクトロルミネセンス表示装置、ＭＥＭＳ表示装置等の他の表示装置にも用いられ得る。表示装置は、アクティブマトリクス基板と、アクティブマトリクス基板と対向するように配置された対向基板と、アクティブマトリクス基板と対向基板との間に設けられた表示媒体層とを備えてもよい。表示媒体層は液晶層、有機ＥＬ層などであってもよい。
＜酸化物半導体について＞
酸化物半導体層７ｃに含まれる酸化物半導体は、アモルファス酸化物半導体であってもよいし、結晶質部分を有する結晶質酸化物半導体であってもよい。結晶質酸化物半導体としては、多結晶酸化物半導体、微結晶酸化物半導体、ｃ軸が層面に概ね垂直に配向した結晶質酸化物半導体などが挙げられる。
酸化物半導体層７ｃは、２層以上の積層構造を有していてもよい。酸化物半導体層７ｃが積層構造を有する場合には、酸化物半導体層７ｃは、非晶質酸化物半導体層と結晶質酸化物半導体層とを含んでいてもよい。あるいは、結晶構造の異なる複数の結晶質酸化物半導体層を含んでいてもよい。また、複数の非晶質酸化物半導体層を含んでいてもよい。酸化物半導体層７ｃが上層と下層とを含む２層構造を有する場合、上層に含まれる酸化物半導体のエネルギーギャップは、下層に含まれる酸化物半導体のエネルギーギャップよりも大きいことが好ましい。ただし、これらの層のエネルギーギャップの差が比較的小さい場合には、下層の酸化物半導体のエネルギーギャップが上層の酸化物半導体のエネルギーギャップよりも大きくてもよい。
非晶質酸化物半導体および上記の各結晶質酸化物半導体の材料、構造、成膜方法、積層構造を有する酸化物半導体層の構成などは、例えば特開２０１４−００７３９９号公報に記載されている。参考のために、特開２０１４−００７３９９号公報の開示内容の全てを本明細書に援用する。
酸化物半導体層７ｃは、例えば、Ｉｎ、ＧａおよびＺｎのうち少なくとも１種の金属元素を含んでもよい。本実施形態では、酸化物半導体層７ｃは、例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の半導体（例えば酸化インジウムガリウム亜鉛）を含む。ここで、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の半導体は、Ｉｎ（インジウム）、Ｇａ（ガリウム）、Ｚｎ（亜鉛）の三元系酸化物であって、Ｉｎ、ＧａおよびＺｎの割合（組成比）は特に限定されず、例えばＩｎ：Ｇａ：Ｚｎ＝２：２：１、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、Ｉｎ：Ｇａ：Ｚｎ＝１：１：２等を含む。このような酸化物半導体層７ｃは、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の半導体を含む酸化物半導体膜から形成され得る。
Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の半導体は、アモルファスでもよいし、結晶質でもよい。結晶質Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の半導体としては、ｃ軸が層面に概ね垂直に配向した結晶質Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の半導体が好ましい。
なお、結晶質Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の半導体の結晶構造は、例えば、上述した特開２０１４−００７３９９号公報、特開２０１２−１３４４７５号公報、特開２０１４−２０９７２７号公報などに開示されている。参考のために、特開２０１２−１３４４７５号公報および特開２０１４−２０９７２７号公報の開示内容の全てを本明細書に援用する。Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体層を有するＴＦＴは、高い移動度（ａ−ＳｉＴＦＴに比べ２０倍超）および低いリーク電流（ａ−ＳｉＴＦＴに比べ１００分の１未満）を有しているので、駆動ＴＦＴ（例えば、複数の画素を含む表示領域の周辺に、表示領域と同じ基板上に設けられる駆動回路に含まれるＴＦＴ）および画素ＴＦＴ（画素に設けられるＴＦＴ）として好適に用いられる。
酸化物半導体層７ｃは、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体の代わりに、他の酸化物半導体を含んでいてもよい。例えばＩｎ−Ｓｎ−Ｚｎ−Ｏ系半導体（例えばＩｎ２Ｏ３−ＳｎＯ２−ＺｎＯ；ＩｎＳｎＺｎＯ）を含んでもよい。Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系半導体は、Ｉｎ（インジウム）、Ｓｎ（スズ）およびＺｎ（亜鉛）の三元系酸化物である。あるいは、酸化物半導体層７ｃは、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系半導体、Ｉｎ−Ａｌ−Ｓｎ−Ｚｎ−Ｏ系半導体、Ｚｎ−Ｏ系半導体、Ｉｎ−Ｚｎ−Ｏ系半導体、Ｚｎ−Ｔｉ−Ｏ系半導体、Ｃｄ−Ｇｅ−Ｏ系半導体、Ｃｄ−Ｐｂ−Ｏ系半導体、ＣｄＯ（酸化カドミウム）、Ｍｇ−Ｚｎ−Ｏ系半導体、Ｉｎ−Ｇａ−Ｓｎ−Ｏ系半導体、Ｉｎ−Ｇａ−Ｏ系半導体、Ｚｒ−Ｉｎ−Ｚｎ−Ｏ系半導体、Ｈｆ−Ｉｎ−Ｚｎ−Ｏ系半導体、Ａｌ−Ｇａ−Ｚｎ−Ｏ系半導体、Ｇａ−Ｚｎ−Ｏ系半導体、Ｉｎ−Ｇａ−Ｚｎ−Ｓｎ−Ｏ系半導体などを含んでいてもよい。
本発明の実施形態のアクティブマトリクス基板は、液晶表示装置、有機エレクトロルミネセンス（ＥＬ）表示装置および無機エレクトロルミネセンス表示装置等の表示装置、イメージセンサー装置等の撮像装置、画像入力装置や指紋読み取り装置等の電子装置などに広く適用できる。
１ ：基板
５ ：ゲート絶縁層
７ａ ：第１の酸化物層
７ｂ ：第２の酸化物層
７ｃ ：酸化物半導体層
７ｄ ：第３の酸化物層
８ ：下層
９ ：上層
１１ ：層間絶縁層
１２ ：無機絶縁層
１３ ：有機絶縁層
１５ｐ ：開口部
１５ｑ、１５ｓ ：スリット
Ｃ１ ：下部補助容量電極
ＣＥ ：共通電極
ＣＨ ：画素コンタクトホール
Ｃｓｇ ：ソース−ゲート接続部
ＤＥ ：ドレイン電極
ＤＬ ：ドレイン延長部
ＤＲ ：表示領域
ＦＲ ：周辺領域（非表示領域）
ＧＣ ：ゲート接続部
ＧＥ ：ゲート電極
ＧＬ ：ゲートバスライン
ＧＲ ：下部導電部
Ｈｃ ：ＳＧコンタクトホール
Ｈｒ ：端子部コンタクトホール
Ｌ１＿ＳＬ ：第１ソース部分
Ｌ２＿ＳＬ ：第２ソース部分
Ｍ１ ：ゲートメタル層
Ｍ２ ：ソースメタル層
ＯＳ ：金属酸化物層
Ｐ ：画素領域
ＰＥ ：画素電極
ＳＣ ：ソース接続部
ＳＥ ：ソース電極
ＳＬ ：ソースバスライン
Ｔ、Ｔｇ、Ｔｓ ：端子部
Ｔ１ ：第１透明導電層
Ｔ２ ：第２透明導電層
ＴＣ ：上部接続部
８２ ：仮ソースバスライン
８３ ：仮ドレイン延長部
８４ ：電極層
８５ ：仮ソース接続部
１００、２００、３００、４００ ：アクティブマトリクス基板
１０１ ：ゲートバスライン形成領域
１０２ ：ソースバスライン形成領域
１０３ ：画素開口領域
１０４ ：ＴＦＴ形成領域
１０５ ：ソース−ゲート接続部形成領域

Claims (26)

  1. 複数の画素領域を含む表示領域と、前記表示領域以外の非表示領域とを有し、
    基板と、
    前記基板に支持された、第１方向に延びる複数のソースバスライン、および、前記第１方向と交差する第２方向に延びる複数のゲートバスラインと、
    前記複数の画素領域のそれぞれに配置された薄膜トランジスタと
    を備えたアクティブマトリクス基板であって、
    前記薄膜トランジスタは、ゲート電極と、前記ゲート電極上にゲート絶縁層を介して配置された酸化物半導体層と、前記酸化物半導体層の上に配置され、前記酸化物半導体層に電気的に接続されたソース電極およびドレイン電極とを有し、
    前記複数のゲートバスラインおよび前記ゲート電極は、第１の導電膜から形成され、
    前記複数のソースバスラインのそれぞれの少なくとも一部、前記ソース電極および前記ドレイン電極は、第２の導電膜から形成された下層と、第１の透明導電膜から形成された上層とを含む積層構造を有し、
    前記アクティブマトリクス基板は、
    前記複数の画素領域のそれぞれに配置され、かつ、前記第１の透明導電膜から形成された画素電極と、前記画素電極上に層間絶縁層を介して配置され、かつ、第２の透明導電膜から形成された共通電極とをさらに備えているか、または、前記複数の画素領域のそれぞれにおいて、前記薄膜トランジスタ上に層間絶縁層を介して配置された画素電極であって、第２の透明導電膜から形成された画素電極をさらに備えており、
    前記複数のソースバスラインと前記ゲート絶縁層との間には、前記酸化物半導体層と同じ酸化物半導体膜から形成された、前記第１方向に延びる複数の第１の酸化物層が配置されており、前記複数のソースバスラインのそれぞれは、前記複数の第１の酸化物層のうちの対応する１つの第１の酸化物層の上面に位置し、かつ、前記複数のソースバスラインのそれぞれの前記第２方向に沿った幅は、前記対応する１つの第１の酸化物層の前記第２方向に沿った幅よりも小さく、
    前記アクティブマトリクス基板は、前記非表示領域に配置された複数のソース−ゲート接続部をさらに備え、
    前記複数のソース−ゲート接続部のそれぞれは、
    前記第１の導電膜から形成されたゲート接続部と、
    前記積層構造を有するソース接続部と、
    前記ソース接続部と前記ゲート絶縁層との間に配置され、前記酸化物半導体膜から形成された第２の酸化物層と、
    前記第２の透明導電膜から形成され、かつ、前記ゲート接続部と前記ソース接続部とを接続する上部接続部と
    を有し、
    前記上部接続部は、前記層間絶縁層および前記ゲート絶縁層に形成された開口部内で、前記ゲート接続部、前記第２の酸化物層および前記ソース接続部と直接接しており、
    前記基板の法線方向から見たとき、前記開口部内において、前記第２の酸化物層の端部は前記ソース接続部の端部よりも内側に位置し、
    前記上部接続部は、前記開口部の内側のみに配置され、前記層間絶縁層の上面と接していない、アクティブマトリクス基板。
  2. 複数の画素領域を含む表示領域と、前記表示領域以外の非表示領域とを有し、
    基板と、
    前記基板に支持された、第１方向に延びる複数のソースバスライン、および、前記第１方向と交差する第２方向に延びる複数のゲートバスラインと、
    前記複数の画素領域のそれぞれに配置された薄膜トランジスタと
    を備えたアクティブマトリクス基板であって、
    前記薄膜トランジスタは、ゲート電極と、前記ゲート電極上にゲート絶縁層を介して配置された酸化物半導体層と、前記酸化物半導体層の上に配置され、前記酸化物半導体層に電気的に接続されたソース電極およびドレイン電極とを有し、
    前記複数のゲートバスラインおよび前記ゲート電極は、第１の導電膜から形成され、
    前記複数のソースバスラインのそれぞれの少なくとも一部、前記ソース電極および前記ドレイン電極は、第２の導電膜から形成された下層と、第１の透明導電膜から形成された上層とを含む積層構造を有し、
    前記アクティブマトリクス基板は、
    前記複数の画素領域のそれぞれに配置され、かつ、前記第１の透明導電膜から形成された画素電極と、前記画素電極上に層間絶縁層を介して配置され、かつ、第２の透明導電膜から形成された共通電極とをさらに備えているか、または、前記複数の画素領域のそれぞれにおいて、前記薄膜トランジスタ上に層間絶縁層を介して配置された画素電極であって、第２の透明導電膜から形成された画素電極をさらに備えており、
    前記複数のソースバスラインと前記ゲート絶縁層との間には、前記酸化物半導体層と同じ酸化物半導体膜から形成された、前記第１方向に延びる複数の第１の酸化物層が配置されており、前記複数のソースバスラインのそれぞれは、前記複数の第１の酸化物層のうちの対応する１つの第１の酸化物層の上面に位置し、かつ、前記複数のソースバスラインのそれぞれの前記第２方向に沿った幅は、前記対応する１つの第１の酸化物層の前記第２方向に沿った幅よりも小さく、
    前記複数のソースバスラインの少なくとも１つは、前記積層構造を有する第１ソース部分と、前記上層を含み、かつ、前記下層を含まない第２ソース部分とを含む、アクティブマトリクス基板。
  3. 複数の画素領域を含む表示領域と、前記表示領域以外の非表示領域とを有し、
    基板と、
    前記基板に支持された、第１方向に延びる複数のソースバスライン、および、前記第１方向と交差する第２方向に延びる複数のゲートバスラインと、
    前記複数の画素領域のそれぞれに配置された薄膜トランジスタと
    を備えたアクティブマトリクス基板であって、
    前記薄膜トランジスタは、ゲート電極と、前記ゲート電極上にゲート絶縁層を介して配置された酸化物半導体層と、前記酸化物半導体層の上に配置され、前記酸化物半導体層に電気的に接続されたソース電極およびドレイン電極とを有し、
    前記複数のゲートバスラインおよび前記ゲート電極は、第１の導電膜から形成され、
    前記複数のソースバスラインのそれぞれの少なくとも一部、前記ソース電極および前記ドレイン電極は、第２の導電膜から形成された下層と、第１の透明導電膜から形成された上層とを含む積層構造を有し、
    前記アクティブマトリクス基板は、
    前記複数の画素領域のそれぞれに配置され、かつ、前記第１の透明導電膜から形成された画素電極と、前記画素電極上に層間絶縁層を介して配置され、かつ、第２の透明導電膜から形成された共通電極とをさらに備えているか、または、前記複数の画素領域のそれぞれにおいて、前記薄膜トランジスタ上に層間絶縁層を介して配置された画素電極であって、第２の透明導電膜から形成された画素電極をさらに備えており、
    前記複数のソースバスラインと前記ゲート絶縁層との間には、前記酸化物半導体層と同じ酸化物半導体膜から形成された、前記第１方向に延びる複数の第１の酸化物層が配置されており、前記複数のソースバスラインのそれぞれは、前記複数の第１の酸化物層のうちの対応する１つの第１の酸化物層の上面に位置し、かつ、前記複数のソースバスラインのそれぞれの前記第２方向に沿った幅は、前記対応する１つの第１の酸化物層の前記第２方向に沿った幅よりも小さく、
    前記画素電極は前記第２の透明導電膜から形成され、かつ、前記層間絶縁層に形成された画素開口部内で前記ドレイン電極と接しており、
    前記ドレイン電極から延長された延長部をさらに有し、
    前記ドレイン電極および／または前記延長部は、前記積層構造を有する第１ドレイン部分と、前記上層を含み、かつ、前記下層を含まない第２ドレイン部分とを含む、アクティブマトリクス基板。
  4. 複数の画素領域を含む表示領域と、前記表示領域以外の非表示領域とを有し、
    基板と、
    前記基板に支持された、第１方向に延びる複数のソースバスライン、および、前記第１方向と交差する第２方向に延びる複数のゲートバスラインと、
    前記複数の画素領域のそれぞれに配置された薄膜トランジスタと
    を備えたアクティブマトリクス基板であって、
    前記薄膜トランジスタは、ゲート電極と、前記ゲート電極上にゲート絶縁層を介して配置された酸化物半導体層と、前記酸化物半導体層の上に配置され、前記酸化物半導体層に電気的に接続されたソース電極およびドレイン電極とを有し、
    前記複数のゲートバスラインおよび前記ゲート電極は、第１の導電膜から形成され、
    前記複数のソースバスラインのそれぞれの少なくとも一部、前記ソース電極および前記ドレイン電極は、第２の導電膜から形成された下層と、第１の透明導電膜から形成された上層とを含む積層構造を有し、
    前記アクティブマトリクス基板は、
    前記複数の画素領域のそれぞれに配置され、かつ、前記第１の透明導電膜から形成された画素電極と、前記画素電極上に層間絶縁層を介して配置され、かつ、第２の透明導電膜から形成された共通電極とをさらに備えているか、または、前記複数の画素領域のそれぞれにおいて、前記薄膜トランジスタ上に層間絶縁層を介して配置された画素電極であって、第２の透明導電膜から形成された画素電極をさらに備えており、
    前記複数のソースバスラインと前記ゲート絶縁層との間には、前記酸化物半導体層と同じ酸化物半導体膜から形成された、前記第１方向に延びる複数の第１の酸化物層が配置されており、前記複数のソースバスラインのそれぞれにおいて、前記下層は、前記複数の第１の酸化物層のうちの対応する１つの第１の酸化物層の上面に位置し、前記上層は、前記下層の上面および側面と前記対応する１つの第１の酸化物層の側面を覆い、かつ、前記ゲート絶縁層と接しており、
    前記アクティブマトリクス基板は、前記非表示領域に配置された複数のソース−ゲート接続部をさらに備え、
    前記複数のソース−ゲート接続部のそれぞれは、
    前記第１の導電膜から形成されたゲート接続部と、
    前記積層構造を有するソース接続部と、
    前記ソース接続部と前記ゲート絶縁層との間に配置され、前記酸化物半導体膜から形成された第２の酸化物層と、
    前記第２の透明導電膜から形成され、かつ、前記ゲート接続部と前記ソース接続部とを接続する上部接続部と
    を有し、
    前記上部接続部は、前記層間絶縁層および前記ゲート絶縁層に形成された開口部内で、前記ゲート接続部、前記第２の酸化物層および前記ソース接続部と直接接しており、
    前記基板の法線方向から見たとき、前記開口部内において、前記第２の酸化物層の端部は前記ソース接続部の端部よりも内側に位置し、
    前記上部接続部は、前記開口部の内側のみに配置され、前記層間絶縁層の上面と接していない、アクティブマトリクス基板。
  5. 複数の画素領域を含む表示領域と、前記表示領域以外の非表示領域とを有し、
    基板と、
    前記基板に支持された、第１方向に延びる複数のソースバスライン、および、前記第１方向と交差する第２方向に延びる複数のゲートバスラインと、
    前記複数の画素領域のそれぞれに配置された薄膜トランジスタと
    を備えたアクティブマトリクス基板であって、
    前記薄膜トランジスタは、ゲート電極と、前記ゲート電極上にゲート絶縁層を介して配置された酸化物半導体層と、前記酸化物半導体層の上に配置され、前記酸化物半導体層に電気的に接続されたソース電極およびドレイン電極とを有し、
    前記複数のゲートバスラインおよび前記ゲート電極は、第１の導電膜から形成され、
    前記複数のソースバスラインのそれぞれの少なくとも一部、前記ソース電極および前記ドレイン電極は、第２の導電膜から形成された下層と、第１の透明導電膜から形成された上層とを含む積層構造を有し、
    前記アクティブマトリクス基板は、
    前記複数の画素領域のそれぞれに配置され、かつ、前記第１の透明導電膜から形成された画素電極と、前記画素電極上に層間絶縁層を介して配置され、かつ、第２の透明導電膜から形成された共通電極とをさらに備えているか、または、前記複数の画素領域のそれぞれにおいて、前記薄膜トランジスタ上に層間絶縁層を介して配置された画素電極であって、第２の透明導電膜から形成された画素電極をさらに備えており、
    前記複数のソースバスラインと前記ゲート絶縁層との間には、前記酸化物半導体層と同じ酸化物半導体膜から形成された、前記第１方向に延びる複数の第１の酸化物層が配置されており、前記複数のソースバスラインのそれぞれにおいて、前記下層は、前記複数の第１の酸化物層のうちの対応する１つの第１の酸化物層の上面に位置し、前記上層は、前記下層の上面および側面と前記対応する１つの第１の酸化物層の側面を覆い、かつ、前記ゲート絶縁層と接しており、
    前記複数のソースバスラインの少なくとも１つは、前記積層構造を有する第１ソース部分と、前記上層を含み、かつ、前記下層を含まない第２ソース部分とを含む、アクティブマトリクス基板。
  6. 複数の画素領域を含む表示領域と、前記表示領域以外の非表示領域とを有し、
    基板と、
    前記基板に支持された、第１方向に延びる複数のソースバスライン、および、前記第１方向と交差する第２方向に延びる複数のゲートバスラインと、
    前記複数の画素領域のそれぞれに配置された薄膜トランジスタと
    を備えたアクティブマトリクス基板であって、
    前記薄膜トランジスタは、ゲート電極と、前記ゲート電極上にゲート絶縁層を介して配置された酸化物半導体層と、前記酸化物半導体層の上に配置され、前記酸化物半導体層に電気的に接続されたソース電極およびドレイン電極とを有し、
    前記複数のゲートバスラインおよび前記ゲート電極は、第１の導電膜から形成され、
    前記複数のソースバスラインのそれぞれの少なくとも一部、前記ソース電極および前記ドレイン電極は、第２の導電膜から形成された下層と、第１の透明導電膜から形成された上層とを含む積層構造を有し、
    前記アクティブマトリクス基板は、
    前記複数の画素領域のそれぞれに配置され、かつ、前記第１の透明導電膜から形成された画素電極と、前記画素電極上に層間絶縁層を介して配置され、かつ、第２の透明導電膜から形成された共通電極とをさらに備えているか、または、前記複数の画素領域のそれぞれにおいて、前記薄膜トランジスタ上に層間絶縁層を介して配置された画素電極であって、第２の透明導電膜から形成された画素電極をさらに備えており、
    前記複数のソースバスラインと前記ゲート絶縁層との間には、前記酸化物半導体層と同じ酸化物半導体膜から形成された、前記第１方向に延びる複数の第１の酸化物層が配置されており、前記複数のソースバスラインのそれぞれにおいて、前記下層は、前記複数の第１の酸化物層のうちの対応する１つの第１の酸化物層の上面に位置し、前記上層は、前記下層の上面および側面と前記対応する１つの第１の酸化物層の側面を覆い、かつ、前記ゲート絶縁層と接しており、
    前記画素電極は前記第２の透明導電膜から形成され、かつ、前記層間絶縁層に形成された画素開口部内で前記ドレイン電極と接しており、
    前記ドレイン電極から延長された延長部をさらに有し、
    前記ドレイン電極および／または前記延長部は、前記積層構造を有する第１ドレイン部分と、前記上層を含み、かつ、前記下層を含まない第２ドレイン部分とを含む、アクティブマトリクス基板。
  7. 複数の画素領域を含む表示領域と、前記表示領域以外の非表示領域とを有し、
    基板と、
    前記基板に支持された、第１方向に延びる複数のソースバスライン、および、前記第１方向と交差する第２方向に延びる複数のゲートバスラインと、
    前記複数の画素領域のそれぞれに配置された薄膜トランジスタと
    を備えたアクティブマトリクス基板であって、
    前記薄膜トランジスタは、ゲート電極と、前記ゲート電極上にゲート絶縁層を介して配置された酸化物半導体層と、前記酸化物半導体層の上に配置され、前記酸化物半導体層に電気的に接続されたソース電極およびドレイン電極とを有し、
    前記複数のゲートバスラインおよび前記ゲート電極は、第１の導電膜から形成され、
    前記複数のソースバスラインのそれぞれの少なくとも一部、前記ソース電極および前記ドレイン電極は、第２の導電膜から形成された下層と、第１の透明導電膜から形成された上層とを含む積層構造を有し、
    前記アクティブマトリクス基板は、
    前記複数の画素領域のそれぞれにおいて、前記薄膜トランジスタ上に層間絶縁層を介して配置された画素電極であって、前記第１の透明導電膜とは別層の第２の透明導電膜から形成された画素電極をさらに備えており、
    前記複数のソースバスラインと前記ゲート絶縁層との間には、前記酸化物半導体層と同じ酸化物半導体膜から形成された、前記第１方向に延びる複数の第１の酸化物層が配置されており、前記複数のソースバスラインのそれぞれにおいて、前記下層は、前記複数の第１の酸化物層のうちの対応する１つの第１の酸化物層の上面に位置し、前記上層は、前記下層の上面および側面と前記対応する１つの第１の酸化物層の側面を覆い、かつ、前記ゲート絶縁層と接している、アクティブマトリクス基板。
  8. 前記非表示領域に配置された複数のソース−ゲート接続部をさらに備え、
    前記複数のソース−ゲート接続部のそれぞれは、
    前記第１の導電膜から形成されたゲート接続部と、
    前記積層構造を有するソース接続部と、
    前記ソース接続部と前記ゲート絶縁層との間に配置され、前記酸化物半導体膜から形成された第２の酸化物層と、
    前記第２の透明導電膜から形成され、かつ、前記ゲート接続部と前記ソース接続部とを接続する上部接続部と
    を有し、
    前記上部接続部は、前記層間絶縁層および前記ゲート絶縁層に形成された開口部内で、前記ゲート接続部、前記第２の酸化物層および前記ソース接続部と直接接しており、
    前記基板の法線方向から見たとき、前記開口部内において、前記第２の酸化物層の端部は前記ソース接続部の端部よりも内側に位置する、請求項７に記載のアクティブマトリクス基板。
  9. 前記上部接続部は、前記開口部の内側のみに配置され、前記層間絶縁層の上面と接していない、請求項８に記載のアクティブマトリクス基板。
  10. 前記複数のソースバスラインの少なくとも１つは、前記積層構造を有する第１ソース部分と、前記上層を含み、かつ、前記下層を含まない第２ソース部分とを含む、請求項１、３、４、６から９のいずれかに記載のアクティブマトリクス基板。
  11. 前記第１ソース部分は前記非表示領域に位置し、前記第２ソース部分は前記表示領域に位置する、請求項２、５および１０のいずれかに記載のアクティブマトリクス基板。
  12. 前記複数のソースバスラインのそれぞれにおいて、前記第１ソース部分は、前記基板の法線方向から見たとき、前記複数のゲートバスラインのうちの隣接する２つの間に位置する領域に配置され、前記第２ソース部分は、前記複数のゲートバスラインと交差する領域に配置されている、請求項２、５および１０のいずれかに記載のアクティブマトリクス基板。
  13. 前記層間絶縁層は、前記酸化物半導体層のチャネル領域と接する酸化シリコン層と、前記酸化シリコン層上に配置された窒化シリコン層とを含む積層膜である、請求項１から１２のいずれかに記載のアクティブマトリクス基板。
  14. 前記酸化物半導体膜は、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体を含む、請求項１から１３のいずれかに記載のアクティブマトリクス基板。
  15. 前記Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体は結晶質部分を含む、請求項１４に記載のアクティブマトリクス基板。
  16. アクティブマトリクス基板の製造方法であって、前記アクティブマトリクス基板は、
    複数の画素領域を含む表示領域と、前記表示領域以外の非表示領域とを有し、
    基板と、
    前記基板に支持された、第１方向に延びる複数のソースバスライン、および、前記第１方向と交差する第２方向に延びる複数のゲートバスラインと、
    前記複数の画素領域のそれぞれに配置された薄膜トランジスタと
    を備え、
    前記薄膜トランジスタは、ゲート電極と、前記ゲート電極上にゲート絶縁層を介して配置された酸化物半導体層と、前記酸化物半導体層の上に配置され、前記酸化物半導体層に電気的に接続されたソース電極およびドレイン電極とを有し、
    前記複数のゲートバスラインおよび前記ゲート電極は、第１の導電膜から形成され、
    前記複数のソースバスラインのそれぞれの少なくとも一部、前記ソース電極および前記ドレイン電極は、第２の導電膜から形成された下層と、第１の透明導電膜から形成された上層とを含む積層構造を有し、
    前記アクティブマトリクス基板は、
    前記複数の画素領域のそれぞれに配置され、かつ、前記第１の透明導電膜から形成された画素電極と、前記画素電極上に層間絶縁層を介して配置され、かつ、第２の透明導電膜から形成された共通電極とをさらに備えているか、または、前記複数の画素領域のそれぞれにおいて、前記薄膜トランジスタ上に層間絶縁層を介して配置された画素電極であって、第２の透明導電膜から形成された画素電極をさらに備えており、
    前記複数のソースバスラインと前記ゲート絶縁層との間には、前記酸化物半導体層と同じ酸化物半導体膜から形成された、前記第１方向に延びる複数の第１の酸化物層が配置されており、前記複数のソースバスラインのそれぞれは、前記複数の第１の酸化物層のうちの対応する１つの第１の酸化物層の上面に位置し、かつ、前記複数のソースバスラインのそれぞれの前記第２方向に沿った幅は、前記対応する１つの第１の酸化物層の前記第２方向に沿った幅よりも小さく、
    前記アクティブマトリクス基板は、前記非表示領域に配置された複数のソース−ゲート接続部をさらに備え、
    前記複数のソース−ゲート接続部のそれぞれは、
    前記第１の導電膜から形成されたゲート接続部と、
    前記積層構造を有するソース接続部と、
    前記ソース接続部と前記ゲート絶縁層との間に配置され、前記酸化物半導体膜から形成された第２の酸化物層と、
    前記第２の透明導電膜から形成され、かつ、前記ゲート接続部と前記ソース接続部とを接続する上部接続部と
    を有し、
    前記上部接続部は、前記層間絶縁層および前記ゲート絶縁層に形成された開口部内で、前記ゲート接続部、前記第２の酸化物層および前記ソース接続部と直接接しており、
    前記基板の法線方向から見たとき、前記開口部内において、前記第２の酸化物層の端部は前記ソース接続部の端部よりも内側に位置しており、
    前記製造方法は、
    第１のフォトマスクを用いた第１のフォトリソ工程で前記第１の導電膜のパターニングを行い、
    第２のフォトマスクを用いた第２のフォトリソ工程で、前記第２の導電膜の１回目のパターニングと、前記酸化物半導体膜のパターニングを行い、
    第３のフォトマスクを用いた第３のフォトリソ工程で、前記第１の透明導電膜のパターニングと、前記第２の導電膜の２回目のパターニングを行い、
    第４のフォトマスクを用いた第４のフォトリソ工程で、前記第２の酸化物層をエッチストップとして前記層間絶縁層および前記ゲート絶縁層のパターニングを行い、
    第５のフォトマスクを用いた第５のフォトリソ工程で、前記第２の透明導電膜のパターニングを行う、アクティブマトリクス基板の製造方法。
  17. アクティブマトリクス基板の製造方法であって、前記アクティブマトリクス基板は、
    複数の画素領域を含む表示領域と、前記表示領域以外の非表示領域とを有し、
    基板と、
    前記基板に支持された、第１方向に延びる複数のソースバスライン、および、前記第１方向と交差する第２方向に延びる複数のゲートバスラインと、
    前記複数の画素領域のそれぞれに配置された薄膜トランジスタと
    を備えたアクティブマトリクス基板であって、
    前記薄膜トランジスタは、ゲート電極と、前記ゲート電極上にゲート絶縁層を介して配置された酸化物半導体層と、前記酸化物半導体層の上に配置され、前記酸化物半導体層に電気的に接続されたソース電極およびドレイン電極とを有し、
    前記複数のゲートバスラインおよび前記ゲート電極は、第１の導電膜から形成され、
    前記複数のソースバスラインのそれぞれの少なくとも一部、前記ソース電極および前記ドレイン電極は、第２の導電膜から形成された下層と、第１の透明導電膜から形成された上層とを含む積層構造を有し、
    前記アクティブマトリクス基板は、
    前記複数の画素領域のそれぞれに配置され、かつ、前記第１の透明導電膜から形成された画素電極と、前記画素電極上に層間絶縁層を介して配置され、かつ、第２の透明導電膜から形成された共通電極とをさらに備えているか、または、前記複数の画素領域のそれぞれにおいて、前記薄膜トランジスタ上に層間絶縁層を介して配置された画素電極であって、第２の透明導電膜から形成された画素電極をさらに備えており、
    前記複数のソースバスラインと前記ゲート絶縁層との間には、前記酸化物半導体層と同じ酸化物半導体膜から形成された、前記第１方向に延びる複数の第１の酸化物層が配置されており、前記複数のソースバスラインのそれぞれにおいて、前記下層は、前記複数の第１の酸化物層のうちの対応する１つの第１の酸化物層の上面に位置し、前記上層は、前記下層の上面および側面と前記対応する１つの第１の酸化物層の側面を覆い、かつ、前記ゲート絶縁層と接しており、
    前記アクティブマトリクス基板は、前記非表示領域に配置された複数のソース−ゲート接続部をさらに備え、
    前記複数のソース−ゲート接続部のそれぞれは、
    前記第１の導電膜から形成されたゲート接続部と、
    前記積層構造を有するソース接続部と、
    前記ソース接続部と前記ゲート絶縁層との間に配置され、前記酸化物半導体膜から形成された第２の酸化物層と、
    前記第２の透明導電膜から形成され、かつ、前記ゲート接続部と前記ソース接続部とを接続する上部接続部と
    を有し、
    前記上部接続部は、前記層間絶縁層および前記ゲート絶縁層に形成された開口部内で、前記ゲート接続部、前記第２の酸化物層および前記ソース接続部と直接接しており、
    前記基板の法線方向から見たとき、前記開口部内において、前記第２の酸化物層の端部は前記ソース接続部の端部よりも内側に位置しており、
    前記製造方法は、
    第１のフォトマスクを用いた第１のフォトリソ工程で前記第１の導電膜のパターニングを行い、
    第２のフォトマスクを用いた第２のフォトリソ工程で、前記第２の導電膜の１回目のパターニングと、前記酸化物半導体膜のパターニングを行い、
    第３のフォトマスクを用いた第３のフォトリソ工程で、前記第１の透明導電膜のパターニングと、前記第２の導電膜の２回目のパターニングを行い、
    第４のフォトマスクを用いた第４のフォトリソ工程で、前記第２の酸化物層をエッチストップとして前記層間絶縁層および前記ゲート絶縁層のパターニングを行い、
    第５のフォトマスクを用いた第５のフォトリソ工程で、前記第２の透明導電膜のパターニングを行う、アクティブマトリクス基板の製造方法。
  18. 複数の画素領域を含む表示領域と、前記表示領域以外の非表示領域とを有し、複数のソースバスラインおよび複数のゲートバスラインと、前記複数の画素領域のそれぞれに配置された薄膜トランジスタおよび画素電極と、共通電極と、前記非表示領域に配置されたソース−ゲート接続部とを備えるアクティブマトリクス基板の製造方法であって、
    （ａ）前記基板上に、第１の導電膜を形成し、前記第１の導電膜のパターニングを行うことで、前記複数のゲートバスラインと前記薄膜トランジスタのゲート電極とを含むゲートメタル層を形成し、次いで、前記ゲートメタル層を覆うゲート絶縁層を形成する工程と、
    （ｂ）前記ゲート絶縁層上に、酸化物半導体膜および第２の導電膜をこの順で形成した後、前記第２の導電膜および前記酸化物半導体膜のパターニングを行う工程であって、
    前記薄膜トランジスタを形成するトランジスタ形成領域においては、前記第２の導電膜から前記薄膜トランジスタのソース・ドレインとなる電極層と、前記酸化物半導体膜から前記薄膜トランジスタの活性層となる酸化物半導体層とを形成し、
    前記複数のソースバスラインを形成するソースバスライン形成領域においては、前記第２の導電膜から第１の幅を有する複数の仮ソースバスラインと、前記酸化物半導体膜から前記第１の幅を有する複数の第１の酸化物層とを形成する、工程と、
    （ｃ）前記複数の仮ソースバスラインおよび前記電極層を覆う第１の透明導電膜を形成した後、前記第１の透明導電膜、前記複数の仮ソースバスラインおよび前記電極層のパターニングを行い、前記薄膜トランジスタのソース電極およびドレイン電極を形成して前記薄膜トランジスタを得るとともに、前記画素電極および前記複数のソースバスラインを得る工程であって、前記複数のソースバスラインのそれぞれの少なくとも一部、前記ソース電極および前記ドレイン電極は下層と上層とを含む積層構造を有し、
    前記第１の透明導電膜から前記画素電極を形成し、
    前記トランジスタ形成領域において、前記第１の透明導電膜から、前記ソース電極の前記上層、前記ドレイン電極の前記上層を形成し、前記電極層から、前記ソース電極の前記下層および前記ドレイン電極の前記下層を形成し、
    前記ソースバスライン形成領域において、前記第１の透明導電膜から前記複数のソースバスラインの前記上層を形成し、前記複数の仮ソースバスラインから前記複数のソースバスラインの前記下層を形成し、前記複数のソースバスラインのそれぞれの前記下層は、前記第１の幅よりも小さい第２の幅を有する、工程と、
    （ｄ）前記薄膜トランジスタおよび前記複数のソースバスラインを覆う層間絶縁層を形成する工程と、
    （ｅ）前記層間絶縁層上に第２の透明導電膜を形成し、前記第２の透明導電膜のパターニングにより前記共通電極を形成する工程と
    を包含し、
    前記工程（ａ）では、前記ゲートメタル層は、前記ソース−ゲート接続部が形成されるソース−ゲート接続部形成領域に配置されたゲート接続部を含み、
    前記工程（ｂ）は、前記ソース−ゲート接続部形成領域において、前記第２の導電膜から仮ソース接続部を形成し、前記酸化物半導体膜から、前記仮ソース接続部の前記基板側に位置する第２の酸化物層を形成する工程を含み、
    前記工程（ｃ）は、前記ソース−ゲート接続部形成領域において、前記積層構造を有するソース接続部を形成する工程を含み、前記仮ソース接続部から前記ソース接続部の前記下層を形成し、前記第１の透明導電膜から前記ソース接続部の前記上層を形成し、前記基板の法線方向から見たとき、前記ソース接続部の前記下層および前記上層は、前記第２の酸化物層の内側に位置し、
    前記工程（ｄ）は、前記第２の酸化物層をエッチストップとして、前記層間絶縁層および前記ゲート絶縁層のパターニングを行い、前記ゲート接続部の少なくとも一部、前記第２の酸化物層の少なくとも一部、および前記ソース接続部の少なくとも一部を露出する開口部を形成する工程を含み、
    前記工程（ｅ）は、前記第２の透明導電膜のパターニングにより、前記開口部内で前記ソース接続部および前記ゲート接続部と直接接する上部接続部を形成する工程を含む、
    アクティブマトリクス基板の製造方法。
  19. 複数の画素領域を含む表示領域と、前記表示領域以外の非表示領域とを有し、複数のソースバスラインおよび複数のゲートバスラインと、前記複数の画素領域のそれぞれに配置された薄膜トランジスタおよび画素電極と、共通電極とを備えるアクティブマトリクス基板の製造方法であって、
    （ａ）前記基板上に、第１の導電膜を形成し、前記第１の導電膜のパターニングを行うことで、前記複数のゲートバスラインと前記薄膜トランジスタのゲート電極とを含むゲートメタル層を形成し、次いで、前記ゲートメタル層を覆うゲート絶縁層を形成する工程と、
    （ｂ）前記ゲート絶縁層上に、酸化物半導体膜および第２の導電膜をこの順で形成した後、前記第２の導電膜および前記酸化物半導体膜のパターニングを行う工程であって、
    前記薄膜トランジスタを形成するトランジスタ形成領域においては、前記第２の導電膜から前記薄膜トランジスタのソース・ドレインとなる電極層と、前記酸化物半導体膜から前記薄膜トランジスタの活性層となる酸化物半導体層とを形成し、
    前記複数のソースバスラインを形成するソースバスライン形成領域においては、前記第２の導電膜から第１の幅を有する複数の仮ソースバスラインと、前記酸化物半導体膜から前記第１の幅を有する複数の第１の酸化物層とを形成する、工程と、
    （ｃ）前記複数の仮ソースバスラインおよび前記電極層を覆う第１の透明導電膜を形成した後、前記第１の透明導電膜、前記複数の仮ソースバスラインおよび前記電極層のパターニングを行い、前記薄膜トランジスタのソース電極およびドレイン電極を形成して前記薄膜トランジスタを得るとともに、前記画素電極および前記複数のソースバスラインを得る工程であって、前記複数のソースバスラインのそれぞれの少なくとも一部、前記ソース電極および前記ドレイン電極は下層と上層とを含む積層構造を有し、
    前記第１の透明導電膜から前記画素電極を形成し、
    前記トランジスタ形成領域において、前記第１の透明導電膜から、前記ソース電極の前記上層、前記ドレイン電極の前記上層を形成し、前記電極層から、前記ソース電極の前記下層および前記ドレイン電極の前記下層を形成し、
    前記ソースバスライン形成領域において、前記第１の透明導電膜から前記複数のソースバスラインの前記上層を形成し、前記複数の仮ソースバスラインから前記複数のソースバスラインの前記下層を形成し、前記複数のソースバスラインのそれぞれの前記下層は、前記第１の幅よりも小さい第２の幅を有する、工程と、
    （ｄ）前記薄膜トランジスタおよび前記複数のソースバスラインを覆う層間絶縁層を形成する工程と、
    （ｅ）前記層間絶縁層上に第２の透明導電膜を形成し、前記第２の透明導電膜のパターニングにより前記共通電極を形成する工程と
    を包含し、
    前記複数のソースバスラインの少なくとも１つは、前記積層構造を有する第１ソース部分と、前記上層を含み、かつ、前記下層を含まない第２ソース部分とを含み、
    前記第２ソース部分が配置される領域には、前記複数の仮ソースバスラインおよび前記第１の酸化物層を形成しない、アクティブマトリクス基板の製造方法。
  20. 複数の画素領域を含む表示領域と、前記表示領域以外の非表示領域とを有し、複数のソースバスラインおよび複数のゲートバスラインと、前記複数の画素領域のそれぞれに配置された薄膜トランジスタおよび画素電極とを備えるアクティブマトリクス基板の製造方法であって、
    （ａ）前記基板上に、第１の導電膜を形成し、前記第１の導電膜のパターニングを行うことで、前記複数のゲートバスラインと前記薄膜トランジスタのゲート電極とを含むゲートメタル層を形成し、次いで、前記ゲートメタル層を覆うゲート絶縁層を形成する工程と、
    （ｂ）前記ゲート絶縁層上に、酸化物半導体膜および第２の導電膜をこの順で形成した後、前記第２の導電膜および前記酸化物半導体膜のパターニングを行う工程であって、
    前記薄膜トランジスタを形成するトランジスタ形成領域においては、前記第２の導電膜から前記薄膜トランジスタのソース・ドレインとなる電極層と、前記酸化物半導体膜から前記薄膜トランジスタの活性層となる酸化物半導体層とを形成し、
    前記複数のソースバスラインを形成するソースバスライン形成領域においては、前記第２の導電膜から第１の幅を有する複数の仮ソースバスラインと、前記酸化物半導体膜から前記第１の幅を有する複数の第１の酸化物層とを形成する、工程と、
    （ｃ）前記複数の仮ソースバスラインおよび前記電極層を覆う第１の透明導電膜を形成した後、前記第１の透明導電膜、前記複数の仮ソースバスラインおよび前記電極層のパターニングを行い、前記薄膜トランジスタのソース電極およびドレイン電極を形成して前記薄膜トランジスタを得るとともに、前記複数のソースバスラインを得る工程であって、前記複数のソースバスラインのそれぞれの少なくとも一部、前記ドレイン電極の少なくとも一部、および前記ソース電極は下層と上層とを含む積層構造を有し、
    前記トランジスタ形成領域において、前記第１の透明導電膜から、前記ソース電極の前記上層、前記ドレイン電極の前記上層を形成し、前記電極層から、前記ソース電極の前記下層および前記ドレイン電極の前記下層を形成し、
    前記ソースバスライン形成領域において、前記第１の透明導電膜から前記複数のソースバスラインの前記上層を形成し、前記複数の仮ソースバスラインから前記複数のソースバスラインの前記下層を形成し、前記複数のソースバスラインのそれぞれの前記下層は、前記第１の幅よりも小さい第２の幅を有する、工程と、
    （ｄ）前記薄膜トランジスタおよび前記複数のソースバスラインを覆う層間絶縁層を形成し、前記層間絶縁層に前記ドレイン電極の一部を露出する画素開口部を形成する工程と、
    （ｅ）前記層間絶縁層上および前記画素開口部内に第２の透明導電膜を形成し、前記第２の透明導電膜のパターニングにより、前記画素開口部内で前記ドレイン電極の前記一部と接する前記画素電極を形成する工程と
    を包含する、アクティブマトリクス基板の製造方法。
  21. 前記アクティブマトリクス基板は、前記非表示領域に配置されたソース−ゲート接続部をさらに備え、
    前記工程（ａ）では、前記ゲートメタル層は、前記ソース−ゲート接続部が形成されるソース−ゲート接続部形成領域に配置されたゲート接続部を含み、
    前記工程（ｂ）は、前記ソース−ゲート接続部形成領域において、前記第２の導電膜から仮ソース接続部を形成し、前記酸化物半導体膜から、前記仮ソース接続部の前記基板側に位置する第２の酸化物層を形成する工程を含み、
    前記工程（ｃ）は、前記ソース−ゲート接続部形成領域において、前記積層構造を有するソース接続部を形成する工程を含み、前記仮ソース接続部から前記ソース接続部の前記下層を形成し、前記第１の透明導電膜から前記ソース接続部の前記上層を形成し、前記基板の法線方向から見たとき、前記ソース接続部の前記下層および前記上層は、前記第２の酸化物層の内側に位置し、
    前記工程（ｄ）は、前記第２の酸化物層をエッチストップとして、前記層間絶縁層および前記ゲート絶縁層のパターニングを行い、前記ゲート接続部の少なくとも一部、前記第２の酸化物層の少なくとも一部、および前記ソース接続部の少なくとも一部を露出する開口部を形成する工程を含み、
    前記工程（ｅ）は、前記第２の透明導電膜のパターニングにより、前記開口部内で前記ソース接続部および前記ゲート接続部と直接接する上部接続部を形成する工程を含む、請求項２０に記載のアクティブマトリクス基板の製造方法。
  22. 前記複数のソースバスラインの少なくとも１つは、前記積層構造を有する第１ソース部分と、前記上層を含み、かつ、前記下層を含まない第２ソース部分とを含み、
    前記第２ソース部分が配置される領域には、前記複数の仮ソースバスラインおよび前記第１の酸化物層を形成しない、請求項１８、２０および２１のいずれかに記載のアクティブマトリクス基板の製造方法。
  23. 前記工程（ｂ）において、ドライエッチングで前記第２の導電膜のパターニングを行った後、シュウ酸を用いたウェットエッチングで前記酸化物半導体膜のパターニングを行う、請求項１８から２２のいずれかに記載のアクティブマトリクス基板の製造方法。
  24. 前記工程（ｃ）において、シュウ酸を用いたウェットエッチングで前記第１の透明導電膜のパターニングを行った後、ドライエッチングで前記複数の仮ソースバスラインおよび前記電極層のパターニングを行う、請求項１８から２３のいずれかに記載のアクティブマトリクス基板の製造方法。
  25. 前記酸化物半導体膜は、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体を含む、請求項１８から２４のいずれかに記載のアクティブマトリクス基板の製造方法。
  26. 前記Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体は結晶質部分を含む、請求項２５に記載のアクティブマトリクス基板の製造方法。
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