JP2012023260A - 表示装置 - Google Patents

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Abstract

【課題】画素部の薄膜トランジスタにおけるゲート・ソース間容量のばらつきを抑制することが可能な技術を提供する。
【解決手段】画素の領域毎に形成される画素電極PXと、画素電極を駆動する薄膜トランジスタとを備える表示装置において、薄膜トランジスタは、対角位置に形成される第1の角部B及び第2の角部Cと、前記第1の角部Bが形成される第1の辺と前記第2の角部Cが形成される第2の辺とを共有する第3の角部とを有し、ゲート絶縁膜を介して前記ゲート線GLに接続されるゲート電極と重畳して形成される半導体層ASと、前記ドレイン線DLからその一部が延在して形成され、前記第3の角部と重畳されるドレイン電極DTと、一端が前記第1の角部Bに重畳して形成され、他端が前記画素電極と接続される第1のソース電極ST1と、一端が前記第2の角部Cと重畳して形成され、他端が前記画素電極PXと接続される第2のソース電極ST2と、を有する。
【選択図】図5

Description

本発明は、表示装置に係わり、特に、画素毎に配置される薄膜トランジスタのゲート−ソース間容量のばらつきを抑制する技術に関する。
従来の液晶表示装置では、画素毎に薄膜トランジスタと画素電極と並列接続される保持容量(蓄積容量)とを形成し、該薄膜トランジスタをスイッチング素子として用い、薄膜トランジスタのオン期間から次のオン期間までのオフ期間(1フレーム期間)の電荷を保持容量で保持することによって、所望の階調電圧を画素電極に印加する構成となっている。
このような構成の液晶表示装置として、画素毎に2つの薄膜トランジスタを形成し、その形成位置が画素電極の角部を挟んで直交するように形成する技術が特許文献1に開示されている。この特許文献1に記載の技術では、従来の薄膜トランジスタの形成領域と同等の面積で2つの薄膜トランジスタを形成することを可能としている。
特開平5−241197号公報
携帯電話等の携帯情報端末に搭載される液晶表示装置では、高精細化と高画質化の要望により、画素数の増大と表示輝度の向上がなされている。特に、携帯情報端末等では、筐体の大きさが限られているので、画素数の増大に伴って、1つの画素の占める面積が小さくなっており、各画素の開口率及び透過率の向上が要望されている。このために、従来の液晶表示装置では、ドレイン線やゲート線等の細線化等で表示に寄与しない領域の面積を減少させることにより画素面積の減少を抑制しつつ、特許文献1に示すように、各画素領域に占める薄膜トランジスタ面積も縮小すると共に、各画素の透過領域における透過率を向上させている。透過率を向上させる技術として、画素電極が形成される領域の絶縁膜を薄膜化することが行われている。
IPS方式等の従来の液晶表示装置では、絶縁膜を介して重畳配置される画素電極と共通電極とにより保持容量を形成する構成となっている。このため、画素電極と共通電極との層間に形成される絶縁膜の薄膜化と画素面積の縮小により、保持容量の容量値が低下している。特に、飛び込み電圧(フィードスルー電圧)と保持容量との関係では、保持容量が小さくなる程、薄膜トランジスタのゲート・ソース間容量が相対的に大きくなり、飛び込み電圧に対する保持電圧の余裕度(マージン)が小さくなっており、透過率の向上のために絶縁膜をさらに薄膜化した場合には、飛び込み電圧に起因するフリッカが生じてしまい、表示品質が低下してしまうことが懸念されている。
薄膜トランジスタのゲート・ソース間容量は、半導体層とソース電極との重畳面積に比例するため、半導体層とソース電極との重畳面積を減少させることが考えられるが、薄膜トランジスタの駆動能力が低下してしまうと問題がある。また、半導体層とソース電極を形成する際の位置合わせ精度に起因する層間ずれにより、ゲート・ソース間容量にばらつきが生じることが知られている。このため、従来の液晶表示装置では、この層間ずれに伴うゲート・ソース間容量のばらつきを考慮して絶縁膜の薄膜化を行う必要があり、絶縁膜をさらに薄膜化し透過率を向上させるために、層間ずれに伴うゲート・ソース間容量のばらつきを抑えることが可能な技術が切望されている。
特許文献1に記載の液晶表示パネルでは、薄膜トランジスタの製造不良に伴う画素不良を改善することを目的としており、層間ずれに伴うゲート・ソース間容量と保持容量との関係や飛び込み電圧の影響は何ら考慮されておらず、その記載もない。
本発明はこれらの問題点に鑑みてなされたものであり、本発明の目的は、製造工程における薄膜トランジスタのゲート・ソース間容量のばらつきを抑制することが可能な技術を提供することにある。
前記課題を解決すべく、X方向に延在しY方向に並設されるドレイン線と、Y方向に延在しX方向に並設されるゲート線と、前記ドレイン線と前記ゲート線とに囲まれる画素の領域毎に形成される画素電極と、前記画素の領域毎に形成され、前記ゲート線からの走査信号に応じて前記ドレイン線からの映像信号を前記画素電極に供給する薄膜トランジスタとを備える表示装置であって、前記薄膜トランジスタは、対角位置に形成される第1の角部及び第2の角部と、前記第1の角部が形成される第1の辺と前記第2の角部が形成される第2の辺とを共有する第3の角部とを有し、ゲート絶縁膜を介して前記ゲート線に接続されるゲート電極と重畳して形成される半導体層と、前記ドレイン線からその一部が延在して形成され、前記半導体層の前記第3の角部と重畳されるドレイン電極と、一端が前記半導体層の前記第1の角部に重畳して形成され、他端が前記画素電極と接続される第1のソース電極と、一端が前記半導体層の前記第2の角部と重畳して形成され、他端が前記画素電極と接続される第2のソース電極と、を備える表示装置である。
本発明によれば、製造工程における薄膜トランジスタのゲート・ソース間容量のばらつきを抑制することができる。
本発明のその他の効果については、明細書全体の記載から明らかにされる。
本発明の実施形態1の表示装置である液晶表示装置の全体構成を説明するための図である。 本発明の実施形態1の液晶表示装置における1画素分の概略構成を説明するための上面図である。 図2に示すa−a’線での断面図である。 従来の実施形態1の液晶表示装置における薄膜トランジスタの詳細構成を説明するための図である。 本発明の実施形態1の液晶表示装置における薄膜トランジスタの詳細構成を説明するための図である。 本発明の実施形態2の表示装置である液晶表示装置の概略構成を説明するための図である。 本発明の実施形態3の表示装置である液晶表示装置の概略構成を説明するための図である。 本発明の実施形態4の表示装置である液晶表示装置の概略構成を説明するための図である。 本発明の実施形態5の表示装置である液晶表示装置における薄膜トランジスタの概略構成を説明するための図である。
以下、本発明が適用された実施形態について、図面を用いて説明する。ただし、以下の説明において、同一構成要素には同一符号を付し繰り返しの説明は省略する。また、図中に示すX、Y、ZはそれぞれX軸、Y軸及びZ軸を示す。
〈実施形態1〉
〈全体構成〉
図1は本発明の実施形態1の表示装置である液晶表示装置の全体構成を説明するための図であり、以下、図1に基づいて、実施形態1の表示装置の全体構成を説明する。ただし、以下の説明では、IPS(IPS−Lite)方式あるいは横電界方式と称される液晶表示装置に本願発明を適用した場合について説明するが、IPS−Pro方式の液晶表示装置やVA方式等を含むTN方式の液晶表示装置にも適用可能である。
図1に示すように、実施形態1の液晶表示装置は、画素電極等が形成される第1基板SUB1と、図示しないカラーフィルタやブラックマトリクスが形成され、第1基板SUB1に対向して配置される第2基板SUB2と、第1基板SUB1と第2基板SUB2とで挟持される図示しない液晶層とで構成される液晶表示パネルPNLを有し、該液晶表示パネルPNLの光源となる図示しないバックライトユニット(バックライト装置)とを組み合わせることにより、液晶表示装置が構成されている。第1基板SUB1と第2基板SUB2との固定及び液晶の封止は、第2基板の周辺部に環状に塗布されたシール材SLで固定され、液晶も封止される構成となっている。また、第2基板SUB2は、第1基板SUB1よりも小さな面積となっており、第1基板SUB1の図中下側の辺部を露出させるようになっている。この第1基板SUB1の辺部には、半導体チップで構成される駆動回路DRが搭載されている。この駆動回路DRは、後に詳述する表示領域ARにおける各画素を駆動する。なお、以下の説明では、液晶表示パネルPNLの説明においても、液晶表示装置と記す。
また、第1基板SUB1及び第2基板SUB2としては、例えば周知のガラス基板が基材として用いられるのが一般的であるが、ガラス基板に限定されることはなく、石英ガラスやプラスチック(樹脂)のような他の絶縁性基板であってもよい。例えば、石英ガラスを用いれば、プロセス温度を高くできるため、後述する薄膜トランジスタTFTのゲート絶縁膜を緻密化できるので、信頼性を向上することができる。一方、プラスチック(樹脂)基板を用いる場合には、軽量で、耐衝撃性に優れた液晶表示装置を提供できる。
また、実施形態1の液晶表示装置では、液晶が封入された領域の内で表示画素(以下、画素と略記する)の形成される領域が表示領域ARとなる。従って、液晶が封入されている領域内であっても、画素が形成されておらず表示に係わらない領域は表示領域ARとはならない。
実施形態1の液晶表示装置では第1基板SUB1の液晶側の面であって表示領域AR内には、図1中X方向に延在しY方向に並設される走査信号線(ゲート線)GLが形成されている。また、図1中Y方向に延在しX方向に並設される映像信号線(ドレイン線)DLが形成されている。ドレイン線DLとゲート線GLとで囲まれる矩形状の領域は画素が形成される領域を構成し、これにより、各画素は表示領域AR内においてマトリックス状に配置されている。各画素は、例えば図1中丸印Aの等価回路図A’に示すように、ゲート線GLからの走査信号によってオン/オフ駆動される2つの薄膜トランジスタTFT1、TFT2と、このオンされた薄膜トランジスタTFT1、TFT2を介してドレイン線DLからの映像信号が供給される画素電極PXと、少なくとも表示領域の全面に形成され、X方向の左右(第1基板SUB1の端部)の一端から、又は両側からコモン線CLを介して、映像信号の電位に対して基準となる電位を有する共通信号が供給される共通電極CTとを備えている。
画素電極PXと共通電極CTとの間には、第1基板SUB1の主面に平行な成分を有する電界が生じ、この電界によって液晶の分子を駆動させるようになっている。このような液晶表示装置は、いわゆる広視野角表示ができるものとして知られ、液晶への電界の印加の特異性から、IPS方式あるいは横電界方式と称される。また、このような構成の液晶表示装置において、液晶に電界が印加されていない場合に光透過率を最小(黒表示)とし、電界を印加することにより光透過率を向上させていくノーマリブラック表示形態で表示を行うようになっている。
各ドレイン線DL及び各ゲート線GLはその端部においてシール材SLを越えてそれぞれ延在され、外部システムからの映像信号に基づいて映像信号や走査信号等の駆動信号を生成する駆動回路DRに接続される。ただし、実施形態1の液晶表示装置では、駆動回路DRを半導体チップで形成し第1基板SUB1に搭載する構成としているが、映像信号を出力する映像信号駆動回路と走査信号を出力する走査信号駆動回路との何れか一方又はその両方の駆動回路をフレキシブルプリント基板FPCにテープキャリア方式やCOF(Chip On Film)方式で搭載し、第1基板SUB1に接続させる構成であってもよい。
なお、実施形態1の液晶表示装置では、少なくとも表示領域の全面に共通電極CTを形成する構成としたが、これに限定されることはなく、例えば、等価回路図A’に示すように、画素毎に独立して形成される共通電極CTにコモン線CLを介して共通信号を入力する構成であってもよい。
〈画素構成〉
図2は本発明の実施形態1の液晶表示装置における1画素分の概略構成を説明するための上面図であり、図3は図2に示すa−a’線での断面図である。以下、図2及び図3に基づいて、実施形態1の液晶表示装置における画素構造を説明する。ただし、説明を簡単にするために、図2及び図3には第1基板のみを示し、周知の配向膜等は省略する。また、各薄膜の形成は公知のフォトリソグラフィ技術により可能となるので、その形成方法の詳細な説明は省略する。また、薄膜トランジスタTFT1、TFT2は、いわゆる逆スタガ構造の薄膜トランジスタであり、そのバイアスの印加によってドレイン電極とソース電極が入れ替わるように駆動するが、本明細書中においては、便宜上、ドレイン線DLと接続される側をドレイン電極DT、画素電極PXと接続される側をソース電極ST1、ST2と記す。
図2に示すように、実施形態1の液晶表示装置では、X方向に延在しY方向に並設されるゲート線GLと、Y方向に延在しX方向に並設されるドレイン線DLとで囲まれる領域が画素領域となっている。この画素領域毎に、例えばITO(Indium-Tin-Oxide)等の透明導電材料からなる平板状の画素電極PXと、薄膜トランジスタTFT1、TFT2とが形成されている。また、実施形態1の液晶表示装置では、第1基板SUB1の液晶側の面(対向面)に、例えば、ITO等の透明導電材料からなる平面状の共通電極CTが形成されている。この共通電極CTは、後に詳述するように、表示領域AR内に面状に形成されており、各画素領域に対応した領域内には、Y方向に延在する開口部である複数のスリット(後述する図5のスリットSLT)が形成されている。この構成により、画素領域内において、画素電極PXと重畳する線状(櫛歯状)の電極を形成している。また、共通電極CTは、第1基板SUB1の辺部においてコモン線CLに重畳されて形成され、これによりコモン線CLと電気的に接続されている。また、ドレイン線DL(ドレイン電極DTを含む)及びゲート線GL(ゲート電極GTを含む)並びにソース電極ST1、ST2は、AL(アルミニウム)等の金属薄膜で形成されている。
また、実施形態1の薄膜トランジスタTFT1、TFT2は、当該画素に対応する駆動信号を供給するゲート線GLとドレイン線DLの近傍(図2中では画素領域の左下部)に形成される構成となっている。このとき、2つの薄膜トランジスタTFT1、TFT2は、ゲート電極GT及びドレイン電極DTが共通の構成となり、矩形状の半導体層ASの角部(第1の角部)に一方の薄膜トランジスタTFT1のソース電極ST1が形成されると共に、このソース電極ST1が形成される角部と対角に位置する角部(第2の角部)に他方の薄膜トランジスタTFT2のソース電極ST2が形成される構成となっている。このとき、残りの角部の内の一方の角部(第3の角部)に、薄膜トランジスタTFT1、TFT2のドレイン電極DTが形成されている。すなわち、実施形態1では、矩形状の半導体層ASの角部の内で、ドレイン電極DTが形成される角部に隣接する角部の一方の角部にはソース電極ST1が形成され、他方の角部にはソース電極ST2が形成されている。
このとき、実施形態1の液晶表示装置では、後に詳述するように、各薄膜トランジスタTFT1、TFT2のソース電極ST1、ST2の一部領域と、半導体層ASの一部領域とが重畳する構成とすることによって、半導体層ASとソース電極ST1、ST2との層間位置合わせで生じる位置合わせ誤差に伴う薄膜トランジスタTFT1、TFT2のゲート・ソース間容量のばらつきを抑制することを可能としている。
また、実施形態1の液晶表示装置では、薄膜トランジスタTFT1、TFT2の形成領域を除く画素領域に画素電極PXが形成されており、該薄膜トランジスタTFT1、TFT2の形成領域に隣接する画素電極PXの辺部に沿って接続部CNNが形成されている。この接続部CNNは、ソース電極ST1、ST2から延在する導電性の金属薄膜と画素電極PXの辺部とが重畳する領域である。すなわち、実施形態1の接続部CNNは、ソース電極ST1、ST2と同じ工程で形成される導電性の金属薄膜と、当該接続部CNNとされる領域にまで伸延される画素電極PXとの重畳領域からなり、ソース電極ST1、ST2と画素電極PXとを電気的に直接接続する構成となっている。このような構成とすることにより、薄膜トランジスタTFT1と薄膜トランジスタTFT2とを並列接続させ、2つの薄膜トランジスタTFT1、TFT2を介して入力される映像信号を効率よく画素電極PXに出力する構成としている。
また、実施形態1の液晶表示装置では、後に詳述するように、ソース電極ST1の延在部分とソース電極ST2の延在部分とがX方向に延在し、半導体層ASに重畳する方向が対向する方向となるように、ソース電極ST1とソース電極ST2とが形成されている。特に、Y方向に伸張されるドレイン線DLの一部が薄膜トランジスタTFT1、TFT2側に伸延してドレイン電極DTを形成しており、その伸延方向はソース電極ST1、ST2の延在方向と同様にX方向に伸延している。このような構成とすることにより、実施形態1の液晶表示装置では、薄膜トランジスタTFT1を構成するドレイン電極DTとソース電極ST1とが半導体層ASの上層で対向して配置されると共に、薄膜トランジスタTFT2を構成するドレイン電極DTとソース電極ST2とが半導体層ASの上層で対向して配置される構成としている。
さらには、実施形態1の液晶表示装置では、ゲート線GLから薄膜トランジスタTFT1、TFT2側に延在し、該延在部分がゲート電極GTとして半導体層ASと重畳されている。このとき、実施形態1の液晶表示装置では、半導体層ASよりもゲート電極GTが大きい構成となっており、ゲート電極GTの形成領域の上層側に該ゲート電極GTの領域よりも小さい領域を占める半導体層ASが形成されている。
このような構成となる実施形態1の液晶表示装置は、図3に示すように、第1基板SUB1の表面に薄膜トランジスタTFT1、TFT2を保護するための下地膜INが形成され、該下地膜INの上層にゲート線GL(ゲート電極GTを含む)が形成されている。なお、実施形態1の液晶表示装置では、後に詳述するように、共通電極CTが表示領域を覆うように形成されているが、駆動回路DRと共通電極CTを接続する配線(コモン線CL)は、例えばゲート線GLと同層に形成されている。
その上層には、ゲート線GLやコモン線CL等を被うようにして絶縁膜(ゲート絶縁膜)GIが形成されている。この絶縁膜GIは、薄膜トランジスタTFT1、TFT2の形成領域においては、該薄膜トランジスタTFT1、TFT2のゲート絶縁膜として機能するものであり、それに応じて膜厚等が設定されるようになっている。
絶縁膜GIの上面であって、ゲート線GLの一部と重畳する個所においては、例えばアモルファスシリコンからなる半導体層ASが形成されている。この半導体層ASは薄膜トランジスタTFT1、TFT2の半導体層である。また、この半導体層ASの形成時において、例えば、ドレイン信号線DLとゲート線GLとが交差する領域に、アモルファスシリコン層AS’を形成し、段差が少なく構成できるようにしている。なお、半導体層ASはアモルファスシリコンに限定されることはなく、低温ポリシリコンや微結晶シリコン等であってもよい。
また、実施形態1の液晶表示装置では、ドレイン線DLの一部がドレイン電極DTとして半導体層ASの上層にまで延在され、その一部領域が半導体層ASの角部と重畳されている。また、ドレイン線DL及びドレイン電極DTの形成の際に同時に形成されるソース電極ST1、ST2は、半導体層ASの隣接する角部にその一部領域が重畳されて形成され、その結果、図3に示すように、ソース電極ST2は半導体層AS上にてドレイン電極DTと対向して配置され、薄膜トランジスタTFT2を形成することとなる。同様にして、薄膜トランジスタTFT1においても、ソース電極ST1は半導体層AS上にてドレイン電極DTと対向して配置され、薄膜トランジスタTFT1を形成する。また、図3から明らかなように、半導体層ASの上層から延在するソース電極ST2は、その端部が画素電極PXと重畳される領域(接続部CNNの領域)にまで延在され、画素電極PXと重畳されて電気的に接続される。同様にして、半導体層ASの上層から延在するソース電極ST1の端部も画素電極PXと重畳され、電気的に接続される。このような構成とすることにより、並列接続される2つの薄膜トランジスタTFT1、TFT2を介してドレイン線DLを介して入力される映像信号を画素電極PXに供給する構成としている。
また、第1基板SUB1の表面すなわちドレイン線DL及びソース線SL及び画素電極PX等の上層には、薄膜トランジスタTFT1、TFT2及び画素電極PX等を被う絶縁膜からなる保護膜PASが形成されている。この保護膜PASは、薄膜トランジスタTFT1、TFT2及び画素電極PXと共通電極CTとの接触を防止している。また、実施形態1の液晶表示装置では、保護膜PASは容量素子の誘電体膜として機能しており、該保護膜PASを介してその上層に共通電極CTが形成されている。従って、保護膜PASは第1基板SUB1の液晶側の面の全面すなわち辺縁部に至る領域にまで延在して形成されている。この保護膜PASの上層に平面状の共通電極CTが形成されている。
〈薄膜トランジスタの詳細構成〉
次に、図4に従来の液晶表示装置における薄膜トランジスタ詳細構成を説明するための図、図5に本発明の実施形態1の液晶表示装置における薄膜トランジスタの詳細構成を説明するための図を示し、以下、図4及び図5に基づいて、実施形態1の薄膜トランジスタの詳細構成及びゲート・ソース間容量のばらつきを抑制する効果について詳細に説明する。
まず、図4に示すように、従来のIPS方式の液晶表示装置では、図4に示すように、ドレイン線DLとゲート線GLとに囲まれた領域が画素領域となり、この画素領域内にゲート線GLから伸延されたゲート電極GTと重畳するように、矩形状の半導体層ASが形成されている。該半導体層ASのゲート線GLに近い側の端部には、ドレイン線DLの一部が伸延して形成されるドレイン電極DTが重畳して形成されると共に、半導体層ASのゲート線GLから遠い側の端部には、ソース電極STの一端が形成され、当該ソース電極STの他端が接続部CNNを形成し画素電極と電気的に接続される構成となっている。この従来の薄膜トランジスタでは、点線枠Kで示すソース電極STと半導体層ASとの重畳面積が当該薄膜トランジスタのゲート・ソース間容量に比例する構成となっている。このため、層間ずれに伴う半導体層ASとソース電極STとの相対的な位置がY方向に変動してしまった場合、その重畳面積の変動に伴い薄膜トランジスタのゲート・ソース間容量が変動してしまう。
一方、図5に示すように、実施形態1の薄膜トランジスタTFT1、TFT2は、矩形状の半導体層ASの角部を含む領域にソース電極ST1、ST2とドレイン電極DTとが形成される構成となっている。特に、実施形態1の薄膜トランジスタTFT1、TFT2では、ソース電極ST1、ST2及びドレイン電極DTの半導体層AS側の形状も矩形状に形成されており、その先端部の一部領域が半導体層ASと重畳される構成となっている。すなわち、実施形態1の画素では、Y方向に伸延されるドレイン線DLとX方向に伸延されるゲート線GLとの交点近傍に薄膜トランジスタTFT1、TFT2が形成されている。このとき、Y方向に伸延されるドレイン線DLの一部が薄膜トランジスタTFT1、TFT2の形成方向すなわちX方向に延在してドレイン電極DTが形成されると共に、X方向に伸延されるゲート線GLの一部が薄膜トランジスタTFT1、TFT2の形成方向すなわちY方向に延在してゲート電極GTが形成される。
また、実施形態1の薄膜トランジスタTFT1、TFT2では、ゲート電極GTのX方向及びY方向の長さよりも小さい長さの辺部を有する半導体層ASが、絶縁膜(ゲート絶縁膜)GIを介して当該ゲート電極GTの上層に形成されている。このとき、ドレイン線DLから延在する矩形状のドレイン電極DTはその先端側に直角をなす2つの角部を有し、その端部の内で、一方の角部が半導体層ASの角部を含む領域で重畳され、他方の角部は半導体層ASと重畳されない構成となっている。一方、ドレイン電極DTの先端側の2つの角部はゲート電極GTと重畳される構成となっている。このような構成とすることによって、実施形態1の薄膜トランジスタTFT1、TFT2ではドレイン電極DTと異なる層に形成される半導体層ASを形成する際の位置合わせに伴う形成位置のずれにより、薄膜トランジスタTFT1、TFT2のドレイン領域として作用するドレイン電極DTと半導体層ASとの重畳領域の面積を可変させる構成としている。
また、実施形態1の薄膜トランジスタTFT1、TFT2では、ドレイン線DL及びドレイン電極DTと同層に形成されるソース電極ST1、ST2は、ドレイン電極DTが形成される角部に隣接する角部にそれぞれ形成される構成となっている。また、半導体層ASの対角に位置する角部にソース電極ST1、ST2が形成される構成となっている。すなわち、実施形態1の薄膜トランジスタTFT1と薄膜トランジスタTFT2とは並列接続される2つの薄膜トランジスタにより、画素電極PXに映像信号を書き込む構成となっている。このような構成とするために、実施形態1の薄膜トランジスタTFT1、TFT2では、薄膜トランジスタTFT1のソース電極ST1と薄膜トランジスタTFT2のソース電極ST2とを、当該ソース電極ST1、ST2と同層の導電性薄膜すなわち当該ソース電極ST1、ST2と共に形成する導電性薄膜で接続する構成としている。すなわち、実施形態1では、薄膜トランジスタTFT1、TFT2の形成領域と重畳しないように形成される画素電極PXの辺部と重畳するようにしてソース電極ST1とソース電極ST2とを接続する接続部CNNを設ける構成としている。このような構成とすることによって、ソース電極ST1、ST2等の上層に形成される透明導電膜からなる画素電極PXとソース電極ST1、ST2との電気的な接続も接続部CNNによって行う構成としている。
また、実施形態1の薄膜トランジスタTFT1、TFT2では、半導体層ASの対角に形成されるソース電極ST1、ST2の内で、ゲート線GLから遠い側の角部に形成される点線枠Bで示すソース電極ST1は、接続部CNNからY方向に伸延する第2の延在部となる矩形状の電極薄膜と、該第2の延在部からX方向に伸延する第1の延在部となる矩形状の電極薄膜とからなる、略L字状の電極形状となっている。このとき、ソース電極ST1においては、第2の延在部はゲート電極GT及び半導体層ASの何れにも重畳しない構成であり、第1の延在部のみがゲート電極GT及び半導体層ASと重畳されている。第1の延在部の先端側すなわち半導体層ASと重畳される側では、ドレイン電極DTに近い側の角部が半導体層ASの角部を含む領域と重畳して形成され、遠い側の角部は半導体層ASと重畳されず、ゲート電極GTのみに重畳される構成となっている。また、ソース電極ST2は接続部CNNからX方向に伸延する第3の延在部となる矩形状の電極薄膜からなり、その先端側すなわち半導体層ASと重畳される側では、ゲート線GLから遠い側の角部が半導体層ASの角部を含む領域と重畳して形成され、ゲート線GLに近い側の角部は半導体層ASと重畳されず、ゲート電極GTにのみ重畳される構成となっている。このとき、位置ずれがない場合における第1の延在部と第3の延在部とのY方向長さ(電極幅)は同じであり、さらには、ゲート電極GTとソース電極ST1、ST2との重畳長さ(重畳量)及び半導体層ASとの重畳量も同じ大きさとなるように形成されている。
このような構成とすることによって、実施形態1の薄膜トランジスタTFT1、TFT2では、後に詳述するように、半導体層ASとソース電極ST1、ST2との層間ずれに伴う位置ずれが発生した場合であっても、半導体層ASと重畳するソース電極ST1、ST2の面積が一定となる構成としている。すなわち、半導体層ASと重畳するソース電極ST1、ST2の面積の合計に影響される薄膜トランジスタTFT1、TFT2のゲート・ソース間容量を一定とする構成としている。さらには、ゲート電極GTと重畳するソース電極ST1とソース電極ST2との面積の合計を一定としている。これにより、合計面積の増減に伴うゲート・ソース間容量の変化を抑制する構成としている。
次に、図5中の点線枠Bの拡大図B’、及び点線枠Cの拡大図C’に基づいて、半導体層ASとソース電極ST1、ST2との間に層間ずれが生じた場合について説明する。ただし、半導体層ASとソース電極ST1、ST2との間の層間ずれは、各層間における相対的な位置ずれとなるので、以下の説明では、ソース電極ST1、ST2の形成位置を基準として、見かけ上、半導体層ASにのみ層間の位置ずれが生じた場合について説明する。
まず、層間の位置ずれが発生していない場合のソース電極ST1と半導体層ASとが重畳する領域の面積S1は、S1=Y1・X1(ただし、「・」は乗算を示す)となり、ソース電極ST2と半導体層ASとが重畳する領域の面積S2は、S2=Y2・X2となる。従って、当該画素電極PXを駆動する薄膜トランジスタTFT1、TFT2の合計の面積Sは、S=S1+S2=Y1・X1+Y2・X2となる。
次に、拡大図B’及び拡大図C’に示すように、ドレイン電極DT及びソース電極ST1、ST2に対して、半導体層ASが矢印で示すX方向にのみX0だけ位置ずれした場合について説明する。このとき、ソース電極ST1とソース電極ST2とは同じ工程で形成される同層の導電性薄膜で形成されているので、半導体層ASに対するソース電極ST1とソース電極ST2との位置ずれ量は同じずれ量となる。
従って、図5中に矢印で示す位置ずれ量X0のX方向への位置ずれのみが発生した場合は、ソース電極ST1と半導体層ASとが重畳する領域の面積S1’は、S1’=Y1・(X1−X0)となり、ソース電極ST2と半導体層ASとが重畳する領域の面積S2’は、S2’=Y2・(X2+X0)となる。従って、当該画素電極PXを駆動する薄膜トランジスタTFT1、TFT2の合計の面積S’は、S’=S1’+S2’=Y1・(X1−X0)+Y2・(X2+X0)=S−Y1・X0+Y2・X0となる。このとき、実施形態1の液晶表示装置では、Y1=Y2すなわちY方向の重畳長さは同じ値となるので、S’=Sとなり、X方向への位置ずれに伴うソース電極ST1、ST2と半導体層ASとの重畳領域の面積は位置ずれが生じた場合であっても同じ面積となる。その結果、薄膜トランジスタTFT1と薄膜トランジスタTFT2とのゲート・ソース間容量の合計は、X方向のみへの位置ずれが発生した場合であっても同じ容量となる。
同様にして、図5中に矢印で示すY方向のみに位置ずれ量Y0の位置ずれが発生した場合は、ソース電極ST1と半導体層ASとが重畳する領域の面積S1’は、S1’=(Y1−Y0)・X1となり、ソース電極ST2と半導体層ASとが重畳する領域の面積S2’は、S2’=(Y2+Y0)・X2となる。従って、当該画素電極PXを駆動する薄膜トランジスタTFT1、TFT2における半導体層ASとソース電極ST1、ST2との重畳面積の合計面積S’は、S’=S1’+S2’=(Y1−Y0)・X1+(Y2+Y0)・X2=S−Y0・X1+Y0・X2となる。このとき、実施形態1の液晶表示装置では、X1=X2となるので、S’=Sとなり、Y方向への位置ずれに伴うソース電極ST1、ST2と半導体層ASとの重畳領域の面積は、層間ずれに伴う位置ずれが生じた場合であっても同じ面積となる。その結果、薄膜トランジスタTFT1と薄膜トランジスタTFT2とのゲート・ソース間容量の合計は、Y方向のみへの位置ずれが発生した場合であっても同じ容量となり、合計容量は一定となる。
次に、図5中に矢印で示すように、ずれ量X0のX方向への位置ずれと、ずれ量Y0のY方向への位置ずれが共に発生した場合、すなわち図5中の斜め方向への位置ずれが発生した場合について説明する。この場合、ソース電極ST1と半導体層ASとが重畳する領域の面積S1’は、S1’=(Y1−Y0)・(X1−X0)となり、ソース電極ST2と半導体層ASとが重畳する領域の面積S2’は、S2’=(Y2+Y0)・(X2+X0)となる。従って、当該画素電極PXを駆動する薄膜トランジスタTFT1、TFT2の合計の面積S’は、S’=S1’+S2’=(Y1−Y0)・(X1−X0)+(Y2+Y0)・(X2−X0)=S+2・Y0・X0となる。このとき、Y0・X0<<Y1・X1及びY0・X0<<Y2・X2となるので、S’=Sとなり、Y方向及びX方向への位置ずれに伴うソース電極ST1、ST2と半導体層ASとの重畳領域の面積は位置ずれが生じた場合であっても同じ面積となる。その結果、薄膜トランジスタTFT1と薄膜トランジスタTFT2とのゲート・ソース間容量の合計は、Y方向及びX方向への位置ずれが発生した場合であっても同じ容量となり、その合計容量は一定となる。
このとき、ソース電極ST1、ST2はゲート電極GTとも絶縁膜GIを介して重畳されることとなるが、実施形態1の薄膜トランジスタTFT1、TFT2においては、ソース電極ST1の第1の延在部とソース電極ST2の第3の延在部との半導体層AS側の領域がゲート電極GTと重畳され、ソース電極ST1の第1の延在部とソース電極ST2の第3の延在部とのY方向長さ(電極幅)が同じ大きさで形成されている。従って、X方向へのずれが生じた場合であっても、ゲート電極GTとソース電極ST1、ST2との間に、X方向への層間ずれが生じた場合であっても、絶縁膜GIを介してゲート電極GTとソース電極ST1、ST2とが重畳されることに伴う寄生容量の合計を一定の容量に保持できる。このとき、ゲート電極GTとソース電極ST1、ST2との間のY方向への層間ずれについては、ゲート電極GTとソース電極ST1、ST2とはY方向では重畳状態に変化が生じないので、寄生容量に変化は生じることはない。
以上説明したように、実施形態1の表示装置における薄膜トランジスタは、ゲート絶縁膜を介してゲート電極と重畳配置され半導体層を有し、該半導体層が対角位置に形成される第1の角部及び第2の角部と、前記第1の角部が形成される第1の辺と前記第2の角部が形成される第2の辺とを共有する第3の角部とを有すると共に、ドレイン線からその一部が延在して形成され、第3の角部と重畳されるドレイン電極と、一端が第1の角部に重畳して形成され、他端が画素電極と接続される第1のソース電極と、一端が第2の角部と重畳して形成され、他端が画素電極と接続される第2のソース電極と、を備える構成となっているので、層間ずれにより半導体層と第1及び第2のソース電極との間に相対的な位置ずれが生じた場合であっても、2つの薄膜トランジスタの半導体層と第1及び第2のソース電極との重畳面積の合計を一定に保つことができ、製造工程における薄膜トランジスタのゲート・ソース間容量のばらつきを抑制することができる。従って、2つの薄膜トランジスタを合わせた特性を一定に保つことができ、層間ずれに伴う薄膜トランジスタの特性の変動を抑制することができる。その結果、透過率の向上のために絶縁膜をさらに薄膜化した場合であっても、飛び込み電圧に対する保持電圧の余裕度(マージン)を大きくすることが可能となり、飛び込み電圧に起因するフリッカ等の発生を大幅に抑制することができ、表示画質及び表示品質を向上させることが可能となる。
〈実施形態2〉
図6は本発明の実施形態2の表示装置である液晶表示装置の概略構成を説明するための図であり、特に、実施形態2の薄膜トランジスタの詳細構成を説明するための拡大図である。ただし、実施形態2の薄膜トランジスタを除く他の構成は、実施形態1の液晶表示装置と同様の構成である。従って、以下の説明では、薄膜トランジスタの構成について詳細に説明する。
図6から明らかなように、実施形態2の各画素においても、2つの薄膜トランジスタTFT1、TFT2を用いて画素電極PXに映像信号を供給する構成となっている。このとき、実施形態2の薄膜トランジスタTFT1と薄膜トランジスタTFT2は、実施形態1と同様に、ゲート線GLから画素電極PX方向に延在するゲート電極GTが形成され、該ゲート電極GTの上層に、図示しないゲート絶縁膜を介して矩形状の半導体ASが重畳して形成される構成となっている。このときの半導体層ASの形状も実施形態1と同様に、矩形状に形成されると共に、一方の対向する2辺がドレイン線DLの延在方向すなわちマトリクス状に配列される画素の第1の配列方向に一致する構成となっている。また、矩形状の半導体層ASの他方の対向する2辺はゲート線GLの延在方向すなわちマトリクス状に配列される画素の第2の配列方向に一致する構成となっている。
また、ドレイン線DLの一部が延在されて形成されるドレイン電極DTは、半導体層ASの角部の内、ドレイン線DLとゲート線GLとの交差領域に最も近い角部を含む領域に形成されている。すなわち、実施形態2のドレイン電極DTも実施形態1のドレイン電極DTと同様に、X方向に延在するドレイン電極の半導体層AS側の端辺の両端に位置する角部の内、一方の角部が半導体層ASの角部を含む領域と重畳するように、当該半導体層ASの上面側に形成され、他方の角部は半導体層ASと重畳されない構成となっている。
また、2つの薄膜トランジスタTFT1、TFT2のソース電極ST1、ST2も実施形態1と同様に、半導体層ASの対角に位置する角部にそれぞれ形成される構成となっている。このとき、2つの点線枠で示すように、実施形態2の薄膜トランジスタTFT1、TFT2では、薄膜トランジスタTFT1と薄膜トランジスタTFT2とはそれぞれ独立した構成すなわちソース電極ST1とソース電極ST2とを形成する導電性薄膜が同層の導電性薄膜で接続されない構成となっている。すなわち、薄膜トランジスタTFT1のソース電極ST1は、画素電極PXの下層側に形成される該画素電極PXと電気的に接続される接続部CNN1と、該接続部CNN1からドレイン線方向(Y方向)に伸張する第2の延在部と、該第2の延在部からゲート線GL方向(X方向)に伸張し半導体層ASの角部と重畳される第1の延在部からなっている。一方、薄膜トランジスタTFT2のソース電極ST2は、画素電極PXの下層側に形成される該画素電極PXと電気的に接続される接続部CNN2と、該接続部CNN2からゲート線GL方向(X方向)に伸張し半導体層ASの角部と重畳される第3の延在部からなっている。
このように、実施形態2の液晶表示装置においても、半導体層ASとドレイン電極DTとを共通に形成すると共に、ドレイン電極DTが形成される半導体層ASの角部を除く他の角部の内で、対角をなす一対の角部の一方にソース電極ST1が形成され、他方の角部にソース電極ST2が形成される構成となっているので、実施形態1と同様の効果を得ることができる。
このとき、2つの薄膜トランジスタTFT1、TFT2のソース電極ST1、ST2は、画素電極PXを形成する光透過性を有する導電性薄膜であるITO薄膜を介して電気的に接続される。このとき、ソース電極ST1、ST2を形成する金属薄膜よりも画素電極PXは単位面積当たりの電気抵抗が大きくなるので、2つの薄膜トランジスタTFT1、TFT2がそれぞれ独立して画素電極PXに映像信号を供給する構成となる。
〈実施形態3〉
図7は本発明の実施形態3の表示装置である液晶表示装置の概略構成を説明するための図であり、特に、実施形態3の薄膜トランジスタ及び画素電極の詳細構成を説明するための拡大図である。ただし、実施形態3の液晶表示装置では、画素電極PX1、PX2を除く他の構成は、実施形態2の液晶表示装置と同様の構成である。従って、以下の説明では、画素電極PX1、PX2の構成について詳細に説明する。
図7から明らかなように、実施形態3の液晶表示装置では、ドレイン線DLとゲート線GLで囲まれる1つの画素領域が2つの領域D、Eに分割される構成となっており、領域Dには画素電極PX1が形成され、領域Eには画素電極PX2が形成されている。このとき、実施形態3では、薄膜トランジスタTFT1のソース電極ST1が画素電極PX1の下層側に形成される該画素電極PX1と電気的に接続される接続部CNN1と、該接続部CNN1からドレイン線方向(Y方向)に伸張する第2の延在部と、該第1の延在部からゲート線GL方向(X方向)に伸張し半導体層ASの角部と重畳される第1の延在部からなり、画素電極PX1に映像信号を供給する構成となっている。
一方、薄膜トランジスタTFT2のソース電極ST2は、画素電極PX2の下層側に形成される該画素電極PX2と電気的に接続される接続部CNN2と、該接続部CNN2からゲート線GL方向(X方向)に伸張し半導体層ASの角部と重畳される第3の延在部からなり、画素電極PX1に映像信号を供給する構成となっている。
このように、実施形態3の液晶表示装置においても、薄膜トランジスタTFT1と薄膜トランジスタTFT2は、実施形態1、2と同様に、ゲート線GLから画素電極PX方向に延在するゲート電極GTが形成され、該ゲート電極GTの上層に図示しないゲート絶縁膜を介して矩形状の半導体ASが形成される構成となっている。このときの半導体層ASの形状も実施形態1、2と同様に、矩形状に形成されると共に、その内の一方の対向する2辺がドレイン線DLの延在方向すなわちマトリクス状に配列される画素の第1の配列方向に一致する構成となっている。また、矩形状の半導体層ASの他方の対向する2辺はゲート線GLの延在方向すなわちマトリクス状に配列される画素の第2の配列方向に一致する構成となっているので、実施形態1、2と同様の効果を得ることができる。
〈実施形態4〉
図8は本発明の実施形態4の表示装置である液晶表示装置の概略構成を説明するための図であり、特に、実施形態4の薄膜トランジスタの詳細構成を説明するための拡大図である。ただし、実施形態4の液晶表示装置は、薄膜トランジスタTFT1、TFT2の構成及び画素電極PXの構成を除く他の構成は、実施形態2の液晶表示装置と同様の構成である。従って、以下の説明では、薄膜トランジスタTFT1、TFT2の構成及び画素電極PXの構成について詳細に説明する。
図8から明らかなように、実施形態4の液晶表示装置における2つの薄膜トランジスタTFT1、TFT2においても、実施形態1〜3の薄膜トランジスタTFT1、TFT2と同様に、1つのゲート電極GTと、半導体層ASと、ドレイン電極DTと、2つのソース電極ST1、ST2とから構成されている。このとき、ドレイン電極DT及びソース電極ST1、ST2の何れもが形成(差入)されない半導体層ASの角部を取り除き、この取り除いた角部にゲート電極GTとソース電極ST1、ST2との層間ずれを補正するための導電性薄膜を形成する構成となっている。すなわち、実施形態4の薄膜トランジスタTFT1、TFT2では、直交する3つの角部が隣接配置される5角形の半導体層ASを有する構成となっており、特に、実施形態4の薄膜トランジスタTFT1、TFT2においては、3つの直交する角部の内で2つの角部がドレイン線DLの延在方向に沿って配置されると共に、2つの角部がゲート線GLの延在方向に沿って配置される構成となっている。特に、ドレイン線DLの延在方向に沿って配置される角部の内で、ドレイン線DLとゲート線GLとの交点近傍に配置される角部にはドレイン電極DTが重畳して形成される構成となっており、遠い側に配置される角部にはソース電極ST1が重畳して形成される構成となっている。また、ゲート線GLの延在方向に沿って配置される角部の内で、ドレイン線DLとゲート線GLとの交点近傍に配置される角部すなわちドレイン電極DTが重畳して形成される角部は薄膜トランジスタTFT2と共通の構成となっており、遠い側に配置される角部にはソース電極ST2が重畳して形成される構成となっている。このような構成とすることにより、実施形態4の薄膜トランジスタTFT1、TFT2においても実施形態1〜3と同様の効果を得ることを可能としている。
また、実施形態4の薄膜トランジスタTFT1、TFT2では、ドレイン電極DTがドレイン線DLとゲート線GLとの交点近傍に配置される角部からソース電極ST1とソース電極ST2との間に延在され、該角部と対向する辺部にまで至る構成となっている。このような構成とすることにより、ドレイン電極DTと半導体層ASとの重畳面積を大きくすることが可能となり、薄膜トランジスタTFT1、TFT2の駆動性能を向上することを可能としている。
さらには、実施形態4の薄膜トランジスタTFT1では、実施形態1と同様に、ソース電極ST1が画素電極PX1の下層側に形成される該画素電極PX1と電気的に接続される接続部CNN1と、該接続部CNN1からドレイン線方向(Y方向)に伸張する第2の延在部と、該第1の延在部からゲート線GL方向(X方向)に伸張し半導体層ASの角部と重畳される第1の延在部からなり、画素電極PX1に映像信号を供給する構成となっている。
一方、薄膜トランジスタTFT2のソース電極ST2は、ドレイン線DLの延在方向(Y方向)に伸張する第4の延在部と、第4の延在部からゲート線GL方向(X方向)に伸張し半導体層ASの角部と重畳される第5の延在部とからなり、第4の延在部の一部領域において画素電極PXから延在される延在部が重畳されて電気的に接続される接続部CNN2が形成され、画素電極PXに映像信号を供給する構成となっている。このとき、実施形態4のゲート電極GTは、ソース電極ST1の第1の延在部の全ての領域が重畳されると共に、第2の延在部の一部領域も重畳される構成となっている。さらには、ゲート電極GTは、画素電極PXから延在されるソース電極ST2の接続部CNN2及び画素電極PXの形成領域を避ける構成となっている。すなわち、実施形態4のゲート電極GTにおいては、ゲート線GLの一部領域が画素電極PXの形成方向(Y軸方向)に突出されてゲート電極GTを形成すると共に、その突出領域内に当該ゲート電極GTが形成されない凹状の領域が形成される構成となっている。特に、実施形態4のゲート電極GTにおいては、凹状領域の開口部(開口側)がソース電極ST2の第4の延在部の延在方向と直交する方向となっており、該凹状領域すなわちゲート電極GTの形成されない領域に接続部CNN2が形成され、画素電極PXからの延在部とソース電極ST2の第4の延在部とを電気的に接続している。このとき、ソース電極ST2の第4の延在部の一端側はゲート電極GTの凹状領域を超えてY方向に伸延され、ゲート電極GTと再び重畳される構成である。また、ソース電極ST2の第4の延在部の他端側はゲート電極GTを超えてY方向に伸延され、その端部は当該ゲート電極GTと重畳されない構成となっている。さらには、実施形態4の薄膜トランジスタでは、ソース電極ST1の第2の延在部のX方向幅とソース電極ST2の第4の延在部のX方向幅とが同じ配線幅となるように形成されている。
このような構成とすることにより、ソース電極ST2の第4の延在部とゲート電極GTとが重畳する領域では、図8中に点線Hで示すように、矩形状の第2の延在部と矩形状のゲート配線GLとが直交する構成としている。この構成により、ゲート線GL(ゲート電極GTを含む)とソース電極ST2との間にX方向及びY方向の相対的な位置ずれ生じた場合であっても、ソース電極ST2の第4の延在部とゲート電極GTとの重畳面積を一定に保持する構成としている。その結果、ゲート線GL(ゲート電極GTを含む)とソース電極ST2との間にX方向及びY方向の相対的な位置ずれ生じた場合であっても、当該ゲート線GL(ゲート電極GTを含む)とソース電極ST2とが図示しない絶縁膜(ゲート絶縁膜)を介して重畳されることに伴う寄生容量を一定の容量値とすることができる。
また、実施形態4の薄膜トランジスタTFT1、TFT2では、図8中に点線枠Gで示すように、ソース電極ST2の第4の延在部の一端側がゲート電極GTの一部と重畳する領域を設ける構成とすると共に、このソース電極ST2の第4の延在部の配線幅(X方向幅)がソース電極ST1の第1の延在部の配線幅(X方向幅)と同じ構成となっている。よって、ゲート電極GTとソース電極ST1、ST2との間にY方向の相対的な位置ずれとして、例えば、ゲート電極GTが図8中の下方にずれてしまった場合、図8中に点線枠Fで示すソース電極ST1の第2の延在部とゲート電極GTとが重畳する領域では、ソース電極ST1の第1の延在部とゲート電極GTとの重畳面積が減少することとなる。一方、図8中に点線枠Gで示すソース電極ST2の第4の延在部とゲート電極GTとが重畳する領域では、ソース電極ST2の第4の延在部とゲート電極GTとの重畳面積が増大することとなる。このとき、実施形態4では、ソース電極ST1の延在部とソース電極ST2の延在部との配線幅が一致する構成となっているので、ゲート電極GTの下方へのずれに伴うソース電極ST1の第1の延在部とゲート電極GTとの重畳面積の減少分と、ソース電極ST2の第4の延在部とゲート電極GTとの重畳面積の増加分とが一致することとなる。その結果、ソース電極ST1の第1の延在部とゲート電極GTとの重畳面積と、ソース電極ST2の第4の延在部とゲート電極GTとの重畳面積との合計の重畳面積は変化しないこととなる。従って、ソース電極ST1、ST2とゲート電極GTとが重畳配置されることによる薄膜トランジスタTFT1、TFT2のゲート・ソース間の寄生容量を一定に保持することが可能となり、ゲート電極GT(ゲート線を含む)とソース電極ST1、ST2との層間合わせばらつきに伴う表示品質の低下を大幅に抑制することができる。
なお、実施形態4の液晶表示装置では、1つの画素領域に1つの画素電極を形成する構成としたが、例えば、実施形態3に示すように、薄膜トランジスタTFT1に対応する画素電極PX1と、薄膜トランジスタTFT2に対応する画素電極PX2とを形成する構成であってもよい。
〈実施形態5〉
図9は本発明の実施形態5の表示装置である液晶表示装置における薄膜トランジスタの概略構成を説明するための拡大図であり、薄膜トランジスタTFT1のソース電極ST1の構成を除く他の構成は実施形態1の液晶表示装置と同様である。
図9から明らかなように、実施形態5の薄膜トランジスタTFT1のソース電極ST1は、薄膜トランジスタTFT2のソース電極ST2と同様に、画素電極PXの辺部に沿って形成される接続部CNNからドレイン線DLの延在方向(Y方向)に第1の延在部が伸張し、該第1の延在部の端部の一方の角部が、半導体層ASの角部と重畳されてソース領域を形成する構成となっている。
このように、実施形態5の薄膜トランジスタTFT1、TFT2においても、ソース電極ST1を形成する第1の延在部とソース電極ST2を形成する第3の延在部とが、これらと同一の工程で形成される接続部CNNとなる同層の導電性薄膜で接続され、ソース電極ST1、ST2が形成される構成となっている。
このような構成とすることにより、実施形態4の薄膜トランジスタTFT1、TFT2においても、半導体層ASとソース電極ST1、ST2とを形成する際の層間合わせずれが発生した場合であっても、実施形態1と同様の効果を得ることができる。また、実施形態5の薄膜トランジスタTFT1では、接続部CNNから第1の延在部が伸張する構成となっているので、薄膜トランジスタTFT1、TFT2の形成領域を小さくすることができるという格別の効果を得られる。
なお、本実施形態5においては、接続部CNNを介して薄膜トランジスタTFT1と薄膜トランジスタTFT2とを並列接続させる構成としたが、実施形態2と同様に、薄膜トランジスタTFT1に対応する第1の接続部と、薄膜トランジスタTFT2に対応する第2の接続部とをそれぞれ形成する構成であってもよい。
以上、本発明者によってなされた発明を、前記発明の実施形態に基づき具体的に説明したが、本発明は、前記発明の実施形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能である。
PNL……液晶表示パネル、SUB1……第1基板、SUB2……第2基板
SL……シール材、DR……駆動回路、FPC……フレキシブルプリント基板
AR……表示領域、DL……ドレイン線、GL……ゲート線、CT……共通電極
TFT1,2……薄膜トランジスタ、CL……コモン線、GT……ゲート電極
DT……ドレイン電極、AS……半導体層、ST1,2……ソース電極
AS’……アモルファスシリコン、IN……下地膜、SLT……スリット
GI……絶縁膜(ゲート絶縁膜)、PAS……保護膜
CNN,CNN1,CNN2……接続部、PX,PX1,PX2……画素電極

Claims (6)

  1. X方向に延在しY方向に並設されるドレイン線と、Y方向に延在しX方向に並設されるゲート線と、前記ドレイン線と前記ゲート線とに囲まれる画素の領域毎に形成される画素電極と、前記画素の領域毎に形成され、前記ゲート線からの走査信号に応じて前記ドレイン線からの映像信号を前記画素電極に供給する薄膜トランジスタとを備える表示装置であって、
    前記薄膜トランジスタは、対角位置に形成される第1の角部及び第2の角部と、前記第1の角部が形成される第1の辺と前記第2の角部が形成される第2の辺とを共有する第3の角部とを有し、ゲート絶縁膜を介して前記ゲート線に接続されるゲート電極と重畳して形成される半導体層と、
    前記ドレイン線からその一部が延在して形成され、前記半導体層の前記第3の角部と重畳されるドレイン電極と、
    一端が前記半導体層の前記第1の角部に重畳して形成され、他端が前記画素電極と接続される第1のソース電極と、
    一端が前記半導体層の前記第2の角部と重畳して形成され、他端が前記画素電極と接続される第2のソース電極と、を備えることを特徴とする表示装置。
  2. 前記第1及び第2のソース電極は一端側に2つ以上の角部を有し、前記第1及び第2のソース電極のそれぞれの1つの角部のみが前記半導体層の第1及び第2の角部と重畳されることを特徴とする請求項1に記載の表示装置。
  3. 前記第1及び第2のソース電極は、前記半導体層と重畳される一端側が前記ゲート電極と重畳されると共に、前記ゲート電極と重畳される領域における電極幅が同じ電極幅で形成されていることを特徴とする請求項1又は2に記載の表示装置。
  4. 前記第1のソース電極の他端と前記第2のソース電極の他端は、当該第1及び第2のソース電極と同層に形成される導電性薄膜で電気的に接続されていることを特徴とする請求項1乃至3の内の何れかに記載の表示装置。
  5. 前記画素電極は、前記第1のソース電極と電気的に接続される第1の画素電極と、前記第2のソース電極と電気的に接続される第2の画素電極とからなることを特徴とする請求項1乃至3の内の何れかに記載の表示装置。
  6. 前記第1のソース電極は、一端側が前記半導体層と重畳され、前記ゲート線方向に伸延する第1の延在部と、前記第1の延在部の他端側から前記ドレイン線方向に伸延し、他端側が前記画素電極に接続される第2の延在部からなり、
    前記第2のソース電極は、一端側が前記半導体層と重畳され、前記ゲート線方向に延在し他端側が前記画素電極に接続されることを特徴とする請求項1乃至5の内の何れかに記載の表示装置。
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