JP5620211B2 - 液晶表示装置 - Google Patents

Description

本発明は、液晶表示装置に係わり、特に、画素電極とドレイン線とが同層に形成される液晶表示装置に関する。

ＩＰＳ（In-Plane Switching）方式又は横電界方式と称される液晶表示装置は、絶縁膜を介して対向配置される画素電極と共通電極とが同一の平面基板上に形成される構成となっている。このＩＰＳ方式の液晶表示装置では、画素電極と共通電極との間に平面基板の主面に平行な成分を有する電界を生じさせ、この電界により液晶の分子を駆動させる構成となっており、広視野角表示ができるとして知られている。特に、最も液晶層に近い側に共通電極が形成されるいわゆるＣ−ｔｏｐ型のＩＰＳ方式の液晶表示装置では、透明導電膜で形成される平板状の画素電極の液晶側に、複数のスリットの形成される透明電極が絶縁膜を介して形成されており、この構成により平板状の画素電極と重畳する線状（櫛歯）電極を形成している。

このような構成からなる液晶表示装置として、例えば、特許文献１に記載の液晶表示装置がある。この特許文献１に記載の液晶表示装置では、隣接画素間で共通電極のスリットが直線状の連続部を有しており、画素境界に対して対称として視角依存性を軽減した液晶表示装置が開示されている。

また、特許文献２には、走査方向の１ラインごとに２本のゲート線を配置し、各表示ラインにおいて２個の画素ごとに１本のドレイン線を配置した液晶表示装置が開示されている。

特開２００８−２７６１７２号公報 特開平５−２６５０４５号公報

従来の液晶表示装置は、映像信号が入力される複数本のドレイン線と、走査信号が入力される複数本のゲート線とが交差するようにしてガラス基板上に形成されている。この隣接するドレイン線とゲート線とで囲まれる領域が画素の領域であり、この画素領域毎にそれぞれ画素電極が形成される構成となっている。

また、ドレイン線と画素電極とが同層に形成されるＣ−ｔｏｐ型のＩＰＳ方式の液晶表示装置がある。このような構成からなる液晶表示装置は、ガラス基板の表面にゲート電極及びゲート線が形成され、薄膜トランジスタのゲート絶縁膜として機能する絶縁膜がガラス基板の上面を被うようにして形成されている。この絶縁膜の表面には、ドレイン線と画素電極とがそれぞれ形成されている。ドレイン線及び画素電極は、基板上面を被うように形成される無機材料の層間絶縁膜で被われており、該層間絶縁膜の表面に共通電極となる透明導電膜が形成されている。

このような構成からなる液晶表示装置に、特許文献１に記載の技術を適用した場合、Ｒ（赤色）、Ｇ（緑色）、Ｂ（青色）の各画素間では、ドレイン線と共通電極とが有機材料の層間絶縁膜に比較して非常に薄い無機材料の絶縁膜を介して重畳することとなる。このために、ドレイン線と共通電極との間の電界によって液晶が駆動されて光漏れが生じ、コントラストが低下してしまうということが懸念される。また、各画素間にブラックマトリクス等の遮蔽膜を形成することにより、ドレイン線と共通電極との重畳領域からの光漏れを防止することが可能となるが、開口率を向上できないことが懸念される。

一方、この構成の液晶表示装置に、特許文献２に記載の技術を適用した場合、図６に示すように、２つの画素ＰＸＬ毎にドレイン線ＤＬを形成することができる。その結果、図７に示す図６のＥ−Ｅ’線での断面図に示すように、ドレイン線ＤＬと共通電極ＣＴとが重畳する領域を２画素毎に減少させることが可能となる。しかしながら、ドレイン線ＤＬと共通電極ＣＴとが重畳する領域、すなわち２画素毎にブラックマトリクスＢＭ等の遮蔽膜を形成することにより、重畳領域からの光漏れを防止することが可能となるが、開口率を大きく向上させることが困難である。さらには、隣接して配置されるＲＧＢの３つの画素の内で、遮光膜を介することなく隣接する画素と、遮光膜を介して隣接する画素とが周期的に配列されることとなり、表示むらが生じることが懸念される。

本発明はこれらの問題点に鑑みてなされたものであり、本発明の目的は、ドレイン線と画素電極とが同層に形成されるＩＰＳ方式の液晶表示装置の開口率を向上させることが可能な技術を提供することにある。

（１）前記課題を解決すべく、映像信号が入力される複数のドレイン線と、前記ドレイン線と交差して形成され、走査信号が入力される複数のゲート線と、前記ドレイン線と同層に形成される画素電極と、前記ゲート線と前記ドレイン線とに接続され、前記走査信号に同期して前記映像信号を前記画素電極に供給する薄膜トランジスタと、を有し、前記画素電極と前記薄膜トランジスタとを備える画素が、前記ドレイン線及び前記ゲート線の延在方向に沿ってマトリクス状に配置される液晶表示装置であって、
前記ゲート線は、走査方向の１ライン毎に２つの異なる走査タイミングの前記走査信号を出力する第１及び第２のゲート線からなり、
前記第１及び第２のゲート線と前記ドレイン線とに囲まれる領域に、赤色（Ｒ）、緑色（Ｇ）、及び青色（Ｂ）の３つの画素が並設されてなるカラー表示用の単位画素が形成され、前記単位画素毎に、赤色（Ｒ）、緑色（Ｇ）、及び青色（Ｂ）の前記３つの画素がマトリクス状に配置され、
前記ドレイン線は、前記単位画素毎に前記３つの画素の内の２つの画素に接続される第１のドレイン線と、
前記走査方向のラインの奇数番目においては、前記単位画素毎に前記３つの画素の内の２つの画素に接続され、前記走査方向のラインの偶数番目においては、前記単位画素毎に前記３つの画素の内の１つの画素に接続されると共に隣接する単位画素毎に前記３つの画素の内の１つの画素に接続される第２のドレイン線と、
前記走査方向のラインの奇数番目においては、前記単位画素毎に前記３つの画素の内の１つの画素に接続されると共に隣接する単位画素毎に前記３つの画素の内の１つの画素に接続され、前記走査方向のラインの偶数番目においては、前記単位画素毎に前記３つの画素の内の２つの画素に接続される第３のドレイン線と、からなり、
前記第１及び第２のゲート線と前記第１及び第２のドレイン線とに囲まれる領域、及び前記第１及び第２のゲート線と前記第２及び第３のドレイン線とに囲まれる領域に、前記赤色（Ｒ）、緑色（Ｇ）、及び青色（Ｂ）の３つの画素が並設される前記単位画素が形成される液晶表示装置である。

本発明によれば、ドレイン線と画素電極とが同層に形成されるＩＰＳ方式の液晶表示装置の開口率をさらに向上させることができる。

本発明のその他の効果については、明細書全体の記載から明らかにされる。

本発明の実施形態１の液晶表示装置の全体構成を説明するための図である。 本発明の実施形態１の液晶表示装置における画素構成を説明するための平面図である。 図２のＣ−Ｃ’線での断面図であり、実施形態１の薄膜トランジスタの詳細構成を説明するための図である。 図２のＤ−Ｄ’線での断面図であり、実施形態１の単位画素の領域の詳細構成を説明するための図である。 本発明の実施形態２の液晶表示装置における画素構成を説明するための平面図である。 従来の液晶表示装置における画素構成を説明するための平面図である。 図６のＥ−Ｅ’線での断面図である。

以下、本発明が適用された実施形態について、図面を用いて説明する。ただし、以下の説明において、同一構成要素には同一符号を付し繰り返しの説明は省略する。

〈実施形態１〉
〈全体構成〉
図１は本発明の実施形態１の液晶表示装置の全体構成を説明するための図であり、以下、図１に基づいて、実施形態１の表示装置の全体構成を説明する。ただし、図１に示すＸ，ＹはそれぞれＸ軸、Ｙ軸を示す。また、以下の説明では、ドレイン線とゲート線とで囲まれる領域毎に、Ｒ（赤色）、Ｇ（緑色）、Ｂ（青色）の画素がこの順番で並設される場合について説明するが、各色の画素の順番は他の順番であってもよい。さらには、薄膜トランジスタＴＦＴは、いわゆる逆スタガ構造の薄膜トランジスタであり、そのバイアスの印加によってドレイン電極とソース電極が入れ替わるように駆動するが、本明細書中においては、便宜上、ドレイン線ＤＬ１〜ＤＬ３と接続される側をドレイン電極ＤＴ、画素電極ＰＸと接続される側をソース電極ＳＴと記す。

図１に示すように、実施形態１の液晶表示装置は、画素電極ＰＸ及び薄膜トランジスタＴＦＴ等が形成される第１基板（ＴＦＴ基板）ＳＵＢ１と、該第１基板ＳＵＢ１に対向して配置され、Ｒ（赤色）、Ｇ（緑色）、及びＢ（青色）のカラーフィルタが形成される第２基板（対向基板）ＳＵＢ２と、第１基板ＳＵＢ１と第２基板ＳＵＢ２とで挟持される図示しない液晶層とで構成される液晶表示パネルＰＮＬを有し、該液晶表示パネルＰＮＬの光源となる図示しないバックライトユニット（バックライト装置）とを組み合わせることにより、液晶表示装置が構成されている。第１基板ＳＵＢ１と第２基板ＳＵＢ２との固定及び液晶の封止は、第２基板の周辺部に環状に塗布されたシール材ＳＬで固定され、液晶も封止される構成となっている。また、第２基板ＳＵＢ２は、第１基板ＳＵＢ１よりも小さな面積となっており、第１基板ＳＵＢ１の図中下側の辺部を露出させるようになっている。この第１基板ＳＵＢ１の辺部には、半導体チップで構成される駆動回路ＤＲが搭載されている。この駆動回路ＤＲは、表示領域ＡＲに配置される各画素を駆動する。ただし、第１基板ＳＵＢ１及び第２基板ＳＵＢ２としては、例えば周知のガラス基板が基材として用いられるのが一般的であるが、ガラス基板に限定されることはなく、石英ガラスやプラスチック（樹脂）のような他の絶縁性基板であってもよい。また、実施形態１の液晶表示装置では、液晶が封入された領域の内で表示画素（以下、画素と略記する）の形成される領域が表示領域ＡＲとなる。従って、液晶が封入されている領域内であっても、画素が形成されておらず表示に係わらない領域は表示領域ＡＲとはならない。なお、以下の説明では、液晶表示パネルＰＮＬの説明においても、液晶表示装置と記すことがある。

実施形態１の液晶表示装置では、第１基板ＳＵＢ１の液晶側の面であって表示領域ＡＲ内には、１つの走査ライン毎に２本ずつの走査信号線（ゲート線）ＧＬが形成され、図１中Ｘ方向に延在しＹ方向に並設されている。このとき、同一の走査ラインの２本のゲート線ＧＬには、駆動回路ＤＲからそれぞれ異なるタイミングの走査信号が供給される構成となっている。特に、本願発明の液晶表示装置では、後に詳述するように、同一の走査ラインの２本のゲート線ＧＬとの間に、当該走査ラインの画素が形成される構成となっている。すなわち、画素に近接して配置されるゲート線から各画素に走査信号が供給される構成となっている。

また、表示領域ＡＲ内には、図１中Ｙ方向に延在しＸ方向に並設され、駆動回路からの映像信号（階調信号）が供給される映像信号線（ドレイン線）ＤＬ１〜ＤＬ３が形成されている。このとき、実施形態１の液晶表示装置では、後に詳述するように、Ｘ方向に並設されるドレイン線ＤＬ１〜ＤＬ３は、Ｒの画素、Ｇの画素、及びＢの画素の３色の画素からなるカラー表示用の単位画素毎に形成されている。このような構成とすることにより、ドレイン線ＤＬ１〜ＤＬ３とゲート線ＧＬ１，ＧＬ２とで囲まれる領域がＲＧＢのカラー表示用の単位画素の領域を構成し、単位画素が表示領域ＡＲ内においてマトリックス状に配置される構成となっている。

各ドレイン線ＤＬ１〜ＤＬ３及び各ゲート線ＧＬ１，ＧＬ２はその端部においてシール材ＳＬを越えてそれぞれ延在され、外部システムからフレキシブルプリント基板ＦＰＣを介して入力される入力信号に基づいて、映像信号や走査信号等の駆動信号を生成する駆動回路ＤＲに接続される。ただし、実施形態１の液晶表示装置では、駆動回路ＤＲを半導体チップで形成し第１基板ＳＵＢ１に搭載する構成としているが、映像信号を出力する映像信号駆動回路と走査信号を出力する走査信号駆動回路との何れか一方又はその両方の駆動回路をフレキシブルプリント基板ＦＰＣにテープキャリア方式やＣＯＦ（Chip On Film）方式で搭載し、第１基板ＳＵＢ１に接続させる構成であってもよい。

単位画素を形成する各画素は、例えば図１中丸印Ａの等価回路図Ａ’に示すように、ゲート線ＧＬ１，ＧＬ２からの走査信号によってオン／オフ駆動される薄膜トランジスタＴＦＴと、このオンされた薄膜トランジスタＴＦＴを介してドレイン線ＤＬ１，ＤＬ２からの映像信号が供給される画素電極ＰＸと、少なくとも表示領域ＡＲの全面に形成され、Ｘ方向の左右（第１基板ＳＵＢ１の端部）の一端から、又は両側からコモン線ＣＬを介して、映像信号の電位に対して基準となる電位を有する共通信号が供給される共通電極ＣＴとを備えている。

すなわち、Ｒ（赤色）、Ｇ（緑色）、及びＢ（青色）のカラー表示用の３つの画素からなる単位画素は、Ｒに対応する画素電極ＰＸ（Ｒ）と、該画素電極ＰＸ（Ｒ）に映像信号を供給する薄膜トランジスタＴＦＴ（Ｒ）と、Ｇに対応する画素電極ＰＸ（Ｇ）と、該画素電極ＰＸ（Ｇ）に映像信号を供給する薄膜トランジスタＴＦＴ（Ｇ）と、Ｂに対応する画素電極ＰＸ（Ｂ）と、該画素電極ＰＸ（Ｂ）に映像信号を供給する薄膜トランジスタＴＦＴ（Ｒ）とを備える構成となっている。

このとき、等価回路図Ａ’では、薄膜トランジスタＴＦＴ（Ｒ），ＴＦＴ（Ｂ）のゲート電極はゲート線ＧＬ１に接続され、薄膜トランジスタＴＦＴ（Ｇ）のゲート電極はゲート線ＧＬ２に接続される構成となっている。また、薄膜トランジスタＴＦＴ（Ｒ），ＴＦＴ（Ｇ）のドレイン電極はドレイン線ＤＬ１に接続され、薄膜トランジスタＴＦＴ（Ｂ）のドレイン電極はドレイン線ＤＬ２に接続される構成となっている。この構成からなる単位画素では、例えば、ゲート線ＧＬ１，ＧＬ２には薄膜トランジスタＴＦＴのオン期間が異なる走査信号が入力され、ゲート線ＧＬ２の走査線信号に同期してドレイン線ＤＬ２にＧの画素に対応した映像信号が入力される。また、ゲート線ＧＬ１の走査線信号に同期してドレイン線ＤＬ１，ＤＬ２にＲ，Ｂの画素に対応した映像信号が入力される構成とすることにより、２本のドレイン線ＤＬ１、ＤＬ２により、３つの画素に映像信号を供給する構成としている。

このように、実施形態１の液晶表示装置では、単位画素を構成する３つの画素に、２本のドレイン線ＤＬ１，ＤＬ２で映像信号を供給すると共に、２本のゲート線ＧＬ１，ＧＬ２を介して各薄膜トランジスタＴＦＴのオン／オフを制御することにより、単位画素を形成するＲＧＢの画素の配置方向に並設されるドレイン線ＤＬ１〜ＤＬ３の本数を減少させる構成としている。

なお、実施形態１の液晶表示装置では、少なくとも表示領域ＡＲの全面に共通電極ＣＴを形成する構成としたが、これに限定されることはなく、例えば、画素毎に独立して形成される共通電極ＣＴに対して、コモン線ＣＬを介して共通信号を入力する構成であってもよい。また、実施形態１の液晶表示装置では、画素電極ＰＸと共通電極ＣＴとの間には、第１基板ＳＵＢ１の主面に平行な成分を有する電界が生じ、この電界によって液晶の分子を駆動させるようになっている。このような液晶表示装置は、いわゆる広視野角表示ができるものとして知られ、液晶への電界の印加の特異性から、ＩＰＳ方式あるいは横電界方式と称される。また、このような構成の液晶表示装置において、液晶に電界が印加されていない場合に光透過率を最小（黒表示）とし、電界を印加することにより光透過率を向上させていくノーマリブラック表示形態で表示を行うようになっている。

〈画素構成〉
図２は本発明の実施形態１の液晶表示装置における画素構成を説明するための平面図であり、特に、第１基板ＳＵＢ１の平面図である。ただし、図２においては、共通電極は明示せずに該共通電極に形成されるスリットＳＬＴのみを図示する。また、図２に示す単位画素は、上段が走査ラインの奇数行であり、下段が走査ラインの偶数行の場合について説明するが、その逆であってもよい。さらには、以下の説明において、各薄膜層は周知のフォトリソグラフィー技術で形成可能となるので、その形成方法等の詳細は省略する。なお、Ｙ１，Ｙ２はＹ軸に平行な矢印であり、Ｘ１，Ｘ２はＸ軸に平行な矢印を示し、以下の説明において、Ｙ１，Ｙ２方向及びＸ１，Ｘ２方向の特定が不要な場合には、単にＹ方向及びＸ方向と記す。

図２に示すように、実施形態１の液晶表示装置では、Ｘ方向に延在しＹ方向に並設され、同一の走査ラインの画素に異なるタイミングの走査信号を供給する２つのゲート線ＧＬ１，ＧＬ２を備えている。このとき、２つのゲート線ＧＬ１，ＧＬ２との間の領域が該ゲート線の並設方向すなわちＹ方向に対する画素の形成領域となり、この領域内に単位画素が形成される。従って、Ｙ方向に隣接する単位画素との間には、１つ前の走査ラインのゲート線ＧＬ２と、当該走査ラインのゲート線ＧＬ１との２本のゲート線ＧＬ１，ＧＬ２が近接して形成されている。

また、Ｙ方向に延在しＸ方向に並設され、２つのゲート線ＧＬ１，ＧＬ２からの走査信号に同期して映像信号を出力する３つのドレイン線ＤＬ１〜ＤＬ３を備えている。このとき、各ドレイン線ＤＬ１〜ＤＬ３は走査ライン毎にＸ１方向とＸ２方向とに屈曲してＹ方向に延在する構成となっている。従って、Ｙ方向に形成される３つのドレイン線ＤＬ１〜ＤＬ３の内の何れか２つのドレイン線に囲まれる領域が当該ドレイン線の並設方向すなわちＸ方向に対する画素の形成領域となり、この領域内に単位画素が形成される。このとき、実施形態１の３つのドレイン線ＤＬ１〜ＤＬ３はこの順番で順次並設される構成となっており、特に、ドレイン線ＤＬ１はＹ方向に伸延される領域では、他の２つのドレイン線ＤＬ２，ＤＬ３の内の何れか一方のドレイン線と近接して配置される構成となっている。

このように形成される画素の形成領域内には、近接して配置される点線で示すＲ（赤色）の画素ＰＸＬ（Ｒ）と、Ｇ（緑色）の画素ＰＸＬ（Ｇ）と、Ｂ（青色）の画素ＰＸ（Ｂ）からなるカラー表示用の単位画素が形成され、各画素間にはドレイン線ＤＬ１〜ＤＬ３が形成されない構成となっている。すなわち、長辺側がＹ方向に沿って形成される長方形（面状）の画素電極ＰＸが３つ連続してドレイン線ＤＬ１〜ＤＬ３の間にＸ方向に並設される構成となっている。

各画素電極ＰＸは、図示しない絶縁膜を介して透明導電膜で形成される共通電極ＣＴと重畳しており、該共通電極ＣＴにはＹ方向と交差する開口部である複数のスリットＳＬＴが形成され、線状（櫛歯状）の電極を形成している。このとき、複数のスリットＳＬＴは、Ｙ１側とＹ２側との２つの領域において形成角度（Ｙ方向に対する傾斜角度）が異なる角度となるように形成され、画素内における線状電極部分の傾斜角度を異なる角度としている。

このような構成とすることにより、視角依存性を緩和させている。さらには、複数のスリットＳＬＴは、単位画素を構成する３つの画素にわたって連続して形成され、３つの画素の真ん中の画素がＧ（緑色）の画素となっている。このような構成とすることにより、Ｇの画素に生じる異常ドメインを低減させることにより、輝度を向上させる構成としている。

すなわち、実施形態１の単位画素では、透明導電膜を単位画素の領域内に面状に形成した後に、バックライト光の通過する部分である開口領域にＹ方向と交差する複数のスリットＳＬＴが形成されている。このような構成とすることにより、単位画素内において、３つの画素電極と重畳する線状の電極である共通電極ＣＴを形成している。また、１つの単位画素の領域内において、Ｙ１側とＹ２側との２つの領域を設け、２つの領域でスリットＳＬＴの形成角度（Ｙ方向に対する傾斜角度）が異なる角度となるように形成することにより、単位画素内における線状電極部分の傾斜角度を異なる角度としている。

この単位画素の構成を形成するために、実施形態１の液晶表示装置では、単位画素に形成される３つの画素ＰＸＬ（Ｒ），ＰＸＬ（Ｇ），ＰＸＬ（Ｂ）に対して、それぞれ異なる接続となる３本のドレイン線ＤＬ１〜ＤＬ３と、２本のゲート線ＧＬ１，ＧＬ２とを有する構成となっている。また、同層に形成されるドレイン線ＤＬ１〜ＤＬ３、ドレイン電極ＤＴ、ソース電極、及び画素電極ＰＸＬ（Ｒ），ＰＸＬ（Ｇ），ＰＸＬ（Ｂ）がそれぞれ交差しないために、走査ライン（走査行）の奇数番目と偶数番目とにおいて、単位画素がＸ方向に１／２ピッチずれた構成となっている。

以下、図２に基づいて、ドレイン線ＤＬ１〜ＤＬ３及びゲート線ＧＬ１，ＧＬ２と、単位画素を形成する３つの画素ＰＸＬ（Ｒ），ＰＸＬ（Ｇ），ＰＸＬ（Ｂ）との構成について、詳細に説明する。

前述するように、実施形態１の液晶表示装置では、隣接するカラー表示用の単位画素との間に、Ｘ方向に並設される１本又は２本のドレイン線ＤＬ１〜ＤＬ３と、Ｙ方向に並設される２本のゲート線ＧＬ１，ＧＬ２とが形成される構成となっている。このとき、実施形態１の液晶表示装置においては、単位画素のＹ２側（図中上側）に形成される第２のゲート線ＧＬ１と、単位画素のＹ１側（図中下側）に形成される第１のゲート線ＧＬ２とが、１つの走査ラインに形成される単位画素（ＲＧＢの画素）に対応する構成となっている。すなわち、本願発明では、隣接するカラー表示用の単位画素との間にＹ方向に並設される２本のゲート線ＧＬ１，ＧＬ２は、それぞれ単位画素（ＲＧＢの画素）に近い画素の薄膜トランジスタＴＦＴに接続される構成となっている。

一方、ドレイン線ＤＬ１〜ＤＬ３においては、単位画素に沿ってＹ方向に伸延する第１の伸延部と、Ｘ方向に伸延する第２の伸延部とからなり、該第２の伸延部は単位画素間に隣接配置される２本のゲート線ＧＬ１，ＧＬ２の間に形成されている。このような構成とすることにより、例えば、奇数ラインに隣接する単位画素間に近接する２本のドレイン線ＤＬ１，ＤＬ２の場合には、単位画素間にドレイン線ＤＬ１，ＤＬ２の第１の伸延部によりそれぞれＹ１方向に延在される。この後に、奇数ラインと偶数ラインとの間においては、ドレイン線ＤＬ１の第１の伸延部は第２の伸延部に接続されてＸ１方向に延在される。一方、ドレイン線ＤＬ２の第１の伸延部は第２の伸延部に接続され、Ｘ２方向に延在される。このとき、実施形態１の液晶表示装置は、奇数ラインと偶数ラインとにおいて、単位画素の形成位置がＸ方向にずれた構成となっているので、同層に形成されるドレイン線ＤＬ１の第２の延在部とドレイン線ＤＬ２の第２の延在部とを交差させることなく、同一の直線状に形成することが可能となり、奇数ラインと偶数ラインと画素間隔を狭くすることを可能としている。その結果、単位画素の開口率を向上させることができ、液晶表示パネルＰＮＬのコントラストを向上できる。

Ｘ１方向に延在したドレイン線ＤＬ１は、第２の伸延部が偶数ラインの第１の伸延部に接続され、近接されるドレイン線ＤＬ３の第１の伸延部と共にＹ１方向に延在される。この後に、ドレイン線ＤＬ１の第１の伸延部は第２の伸延部に接続され、Ｘ２方向に延在される。一方、Ｘ２方向に延在したドレイン線ＤＬ２は、第２の伸延部が偶数ラインの第１の伸延部に接続され、Ｙ１方向に延在される。この後に、ドレイン線ＤＬ２の第１の伸延部は第２の伸延部に接続され、Ｘ１方向に延在される。このような構成とすることにより、各ドレイン線ＤＬ１〜ＤＬ３は走査ライン毎にＸ１方向とＸ２方向とに屈曲してＹ方向に延在する構成となっている。

また、このような構成とすることにより、ドレイン線ＤＬの第２の伸延部から延在する延在部分をドレイン電極ＤＴとする薄膜トランジスタＴＦＴを各画素のＸ方向側に形成することを可能とすると共に、ドレイン線ＤＬと同一の工程で同層に形成される薄膜トランジスタＴＦＴのソース電極ＳＴと当該ドレイン線ＤＬとが交差しない構成としている。

以上に説明した構成からなる実施形態１のドレイン線ＤＬ１〜ＤＬ３の内で、ドレイン線（第１のドレイン線）ＤＬ１は、奇数行及び偶数行の走査ラインの何れにおいても、同一の単位画素内の２つの画素の薄膜トランジスタＴＦＴに接続されるドレイン線である。ドレイン線（第２のドレイン線）ＤＬ２は、奇数行目の走査ラインでは同一の単位画素内の２つの画素の薄膜トランジスタＴＦＴに接続され、偶数行目の走査ラインでは同一の単位画素内の１つの画素の薄膜トランジスタＴＦＴに接続されるドレイン線である。ドレイン線（第３のドレイン線）ＤＬ３は、奇数行目の走査ラインでは同一の単位画素内の１つの画素の薄膜トランジスタＴＦＴに接続され、偶数行目の走査ラインでは同一の単位画素内の２つの画素の薄膜トランジスタＴＦＴに接続されるドレイン線である。

この構成を可能とするために、Ｘ方向に隣接する単位画素との間の領域では、ドレイン線ＤＬ１は奇数行及び偶数行の走査ラインの何れにおいても、他のドレイン線であるドレイン線ＤＬ，ＤＬ３の何れか一方と共に配置される構成となる。すなわち、奇数行目の走査ラインでは、ドレイン線ＤＬ１はドレイン線ＤＬ２と共に隣接する単位画素との間に形成され、偶数行目の走査ラインでは、ドレイン線ＤＬ１はドレイン線ＤＬ３と共に隣接する単位画素との間に形成される。また、ドレイン線ＤＬ２は、奇数行目の走査ラインでは、他のドレイン線ＤＬであるドレイン線ＤＬ１と共に隣接する単位画素との間に形成され、偶数行目の走査ラインでは、ドレイン線ＤＬ２のみが隣接する単位画素との間に形成される。さらには、ドレイン線ＤＬ３は、奇数行目の走査ラインでは、ドレイン線ＤＬ２のみが隣接する単位画素との間に形成され、偶数行目の走査ラインでは、他のドレイン線ＤＬであるドレイン線ＤＬ１と共に隣接する単位画素との間に形成される。

〈薄膜トランジスタの構成〉
図３は図２のＣ−Ｃ’線での断面図であり、実施形態１の薄膜トランジスタの形成領域の断面図である。ただし、共通電極ＣＴの上面を被うようして第１基板ＳＵＢ１の上面に形成される配向膜は省略する。また、液晶層及び該液晶層を介して対向配置される第２基板も省略する。

図３に示すように、実施形態１の薄膜トランジスタＴＦＴの形成領域では、第１基板ＳＵＢ１の上面形成されるゲート線ＧＬの一部が図２中のＹ１，Ｙ２方向に拡大されてゲート電極ＧＴを形成する構成となっている。このゲート線ＧＬ及びゲート電極ＧＴの上層には、これらを被うようにして第１基板ＳＵＢ１の全面に形成される絶縁膜ＧＩが形成されている。ただし、該絶縁膜ＧＩは、半導体領域すなわち薄膜トランジスタＴＦＴの形成領域においては、当該薄膜トランジスタＴＦＴのゲート絶縁膜として機能するものであり、それに応じて膜厚等が設定されている。

絶縁膜ＧＩの上面であって、ゲート電極ＧＴの領域と重畳する個所においては、アモルファスシリコンからなる半導体層ＡＳが形成されている。この半導体層ＡＳは薄膜トランジスタＴＦＴの半導体層である。なお、半導体層ＡＳはアモルファスシリコンに限定されることはなく、低温ポリシリコンや微結晶シリコンであってもよい。

絶縁膜ＧＩの表面にはドレイン線ＤＬが形成され、該ドレイン線から伸張されるドレイン電極ＤＴの端部が半導体層ＡＳの上面まで伸張され、該半導体層ＡＳと重畳される構成となっている。また、ドレイン線ＤＬ及びドレイン電極ＤＴの形成の際に同時に形成されるソース電極ＳＴは、一端が半導体層ＡＳ上にてドレイン電極ＤＴと対向し、他端が半導体層ＡＳ上から画素電極ＰＸの側に延在されている。

絶縁膜ＧＩの上層には、例えば、ＩＴＯ等の透明導電材料からなる平板状の画素電極ＰＸが形成されている。この画素電極ＰＸはドレイン電極ＤＴ（ドレイン線ＤＬを含む）やソース電極ＳＴ等の形成工程の後の工程で形成される。このとき、画素電極ＰＸの図２中のＹ１側の端部（薄膜トランジスタＴＦＴに近い側の端部）の一部がソース電極ＳＴの他端側の上面に重畳して形成され、ソース電極ＳＴと画素電極ＰＸ１とが電気的に接続される構成となる。

ドレイン電極ＤＴ及びソース電極ＳＴ並びに画素電極ＰＸ等の上層、すなわち第１基板ＳＵＢ１の表面には、薄膜トランジスタＴＦＴを被う絶縁膜からなる周知の保護膜ＰＡＳが形成されている。この保護膜ＰＡＳは、薄膜トランジスタＴＦＴと図示しない液晶との直接の接触を回避させるために設けられるようになっている。また、保護膜ＰＡＳは第１基板ＳＵＢ１の液晶側の面の全面すなわち辺縁部に至る領域にまで延在して形成されている。

この保護膜ＰＡＳの上層には共通電極ＣＴが形成されており、該共通電極ＣＴと画素電極ＰＸとの間に形成される保護膜ＰＡＳは、蓄積容量の誘電体膜としても機能する構成となっている。このとき、実施形態１の共通電極ＣＴは、例えばＩＴＯ等からなる透明導電膜を表示領域ＡＲ内に面状に形成した後に、単位画素のバックライト光の通過領域に対応する部分にＹ方向と交差する複数のスリットＳＬＴが形成される構成となっている。このスリットＳＬＴにより、画素電極ＰＸと重畳する線状（櫛歯状）の電極を形成している。また、共通電極ＣＴの上層には、図示しない配向膜が形成されている。

〈単位画素の詳細構成〉
図４は図２のＤ−Ｄ’線での断面図であり、実施形態１の単位画素の領域の詳細構成を説明するための図である。ただし、液晶表示パネルＰＮＬの裏面（第１基板の図中下側面）及び液晶表示パネルＰＮＬの表面（第２基板の図中上側）に形成される偏光膜等は省略する。

図４に示すように、本願発明の液晶表示装置における画素ＰＸが形成される領域では、第１基板ＳＵＢ１の表面（液晶側面、対向面）には絶縁膜ＧＩが形成され、該絶縁膜ＧＩの上面（液晶層ＬＣ側）にドレイン線ＤＬ１〜ＤＬ３及び画素電極ＰＸ（Ｒ），ＰＸ（Ｇ），ＰＸ（Ｂ）が同層に形成される。このとき、前述するように、ＲＧＢの各画素が近接して形成される構成となっているので、単位画素を介して隣接するドレイン線ＤＬ１，ＤＬ２の間には、Ｒの画素ＰＸＬ（Ｒ）に構成する画素電極ＰＸ（Ｒ）と、Ｇの画素ＰＸＬ（Ｇ）を構成する画素電極ＰＸ（Ｇ）と、Ｂの画素ＰＸＬ（Ｂ）を構成する画素電極ＰＸ（Ｂ）とがこの順番で近接して形成されている。すなわち、１つの単位画素を形成する３つの画素電極ＰＸ（Ｒ），ＰＸ（Ｇ），ＰＸ（Ｂ）の間には、ドレイン線ＤＬ１〜ＤＬ３を含む導電性薄膜が同層に形成されない構成となっている。

画素電極ＰＸ（Ｒ）のＤ側（図中左側）にドレイン線ＤＬ１が形成され、画素電極ＰＸ（Ｂ）のＤ’側（図中右側）にドレイン線ＤＬ２が形成されている。画素電極ＰＸ（Ｒ），ＰＸ（Ｇ），ＰＸ（Ｂ）及びドレイン線ＤＬ１〜ＤＬ３の上層には、第１基板ＳＵＢ１の全面を被うようにして保護膜ＰＡＳが形成されている。この保護膜ＰＡＳの上層には共通電極ＣＴが形成されている。ただし、図４はスリットＳＬＴに沿った断面図すなわち共通電極ＣＴを形成する導電性薄膜の開口部に沿った断面図となるので、共通電極ＣＴはドレイン線ＤＬ１〜ＤＬ３と重畳する領域のみに形成されている。この共通電極ＣＴの上層には第１基板ＳＵＢ１の全面を被うようして配向膜ＯＬＩが形成されている。

一方、液晶層ＬＣを介して第１基板ＳＵＢ１に対向配置される第２基板ＳＵＢ２の表面（液晶側面、対向面）には、ドレイン線ＤＬ１〜ＤＬ３の形成位置に対応した領域を遮光する遮光膜であるブラックマトリクスＢＭが形成されている。このとき、実施形態１の液晶表示装置では、隣接する単位画素間に２本のドレイン線ＤＬ１，ＤＬ３が並設して配置される領域と、隣接する単位画素間に１本のドレイン線ＤＬ２が配置される領域とが交互に並ぶように形成されている。従って、ブラックマトリクスＢＭの短手方向の幅も広い幅のブラックマトリクスＢＭと、狭い幅のブラックマトリクスＢＭとが交互に配置される構成となっている。このとき、実施形態１の液晶表示装置では、単位画素内で隣接する３つの画素ＰＸとの間にはブラックマトリクスＢＭを設けない構成となっている。このような構成とすることにより、単位画素内の開口率を向上させ、液晶表示パネルＰＮＬのコントラストを向上させる構成としている。

また、ブラックマトリクスＢＭの上層には、Ｒ（赤色）のカラーフィルタＣＦ（Ｒ）、Ｇ（緑色）のカラーフィルタＣＦ（Ｇ）、及びＢ（青色）のカラーフィルタＣＦ（Ｂ）がそれぞれ隣接して形成されている。このとき、各カラーフィルタＣＦ（Ｒ），ＣＦ（Ｇ），ＣＦ（Ｂ）は、ＲＧＢの画素ＰＸＬ（Ｒ），ＰＸＬ（Ｇ），ＰＸＬ（Ｂ）を形成する３つの画素電極ＰＸ（Ｒ），ＰＸ（Ｇ），ＰＸ（Ｂ）に対応する位置に形成されている。また、ブラックマトリクスＢＭと隣接する２つのカラーフィルタＣＦ（Ｒ）、ＣＦ（Ｂ）は、その端部がブラックマトリクスＢＭの上層に重ねて形成され、ブラックマトリクスＢＭを介して隣接される図示しないカラーフィルタＣＦによって、ブラックマトリクスＢＭの表面を被う構成となっている。カラーフィルタＣＦの上層には第２基板ＳＵＢ２の全面を被うようにしてオーバーコート層ＯＣが形成され、カラーフィルタＣＦの形成による基板表面の凹凸を平坦化する構成となっている。このオーバーコート層ＯＣの上面には、第２基板ＳＵＢ２を被うようして配向膜ＯＬＩが形成されている。

この構成により、ＲＧＢの画素ＰＸＬ（Ｒ），ＰＸＬ（Ｇ），ＰＸＬ（Ｂ）を形成し、ＲＧＢに対応した画素電極ＰＸ（Ｒ），ＰＸ（Ｇ），ＰＸ（Ｂ）と供給電極ＣＴとの電界に応じた画像表示を行う。

以上説明したように、実施形態１の液晶表示装置では、ゲート線ＧＬ１及びゲート線ＧＬ２とドレイン線ＤＬ１〜ＤＬ３とを有する構成となっており、ゲート線ＧＬ１，ＧＬ２とドレイン線ＤＬ１，ＤＬ２、又はゲート線ＧＬ１，ＧＬ２とドレイン線ＤＬ２，ＤＬ３に囲まれる領域に、赤色（Ｒ）、緑色（Ｇ）、及び青色（Ｂ）の３つの画素が並設されてなるカラー表示用の単位画素が形成される構成となっているので、ドレイン線数を減少させることができる。従って、表示領域内に占める配線領域の割合を減少させることができ、各画素の開口率を向上させることができる。さらには、ドレイン線と重畳する領域に形成されるブラックマトリクスも減少させることができ、さらに各画素の開口率を向上させることができる。その結果、液晶表示装置のコントラストを大きく向上できる。さらには、ＲＧＢの単位画素毎に表示領域内にＲＧＢの画素を形成することができるので、画素の配列に起因する表示むら等の発生を防止できるという格別の効果を得ることができる。

〈実施形態２〉
図５は本発明の実施形態２の液晶表示装置における画素構成を説明するための平面図であり、特に、第１基板ＳＵＢ１の平面図である。ただし、図２の構成は、ドレイン線ＤＬ４，ＤＬ５の構成、及び該ドレイン線ＤＬ４，ＤＬ５に接続される薄膜トランジスタの順番を除く他の構成は実施形態１と同様の構成となる。従って、以下の説明では、ドレイン線ＤＬ，ＤＬ５について詳細に説明する。

図５に示すように、実施形態２の液晶表示装置においても、各ドレイン線（第４のドレイン線）ＤＬ４及びドレイン線（第５のドレイン線）ＤＬ５は、走査ライン毎にＸ１方向とＸ２方向とに屈曲して、Ｙ方向に延在する構成となっている。このとき、ドレイン線ＤＬ４，ＤＬ５はＹ方向に伸延する部分では、２本のドレイン線ＤＬ４，ＤＬ５が近接して配置される構成となっている。従って、ゲート線ＧＬ１，ＧＬ２とドレイン線ＤＬ４，ＤＬ５とに囲まれる領域が画素の形成領域となり、近接して配置される点線で示すＲ（赤色）の画素ＰＸＬ（Ｒ）と、Ｇ（緑色）の画素ＰＸＬ（Ｇ）と、Ｂ（青色）の画素ＰＸ（Ｂ）からなるカラー表示用の単位画素が形成され、各画素間にはドレイン線ＤＬ４，ＤＬ５が形成されない構成となっている。

このとき、同層に形成されるドレイン線ＤＬ４，ＤＬ５、ドレイン電極ＤＴ、ソース電極、及び画素電極ＰＸＬ（Ｒ），ＰＸＬ（Ｇ），ＰＸＬ（Ｂ）がそれぞれ交差しないために、走査ライン（走査行）の奇数番目と偶数番目とにおいて、単位画素がＸ方向に１／２ピッチずれた構成となっている。

次に、図５に基づいて、ドレイン線ＤＬ４，ＤＬ５及びゲート線ＧＬ１，ＧＬ２と、単位画素を形成する３つの画素ＰＸＬ（Ｒ），ＰＸＬ（Ｇ），ＰＸＬ（Ｂ）との構成について、詳細に説明する。

実施形態２のドレイン線ＤＬ４，ＤＬ５においても、単位画素に沿ってＹ方向に伸延する第１の伸延部と、Ｘ方向に伸延する第２の伸延部とからなり、該第２の伸延部は単位画素間に隣接配置される２本のゲート線ＧＬ１，ＧＬ２の間に形成されている。このような構成とすることにより、隣接する単位画素間に近接して配置される２本のドレイン線ＤＬ４，ＤＬ５は、第１の伸延部によりそれぞれＹ１方向に延在される。この後に、奇数ラインと偶数ラインとの間においては、ドレイン線ＤＬ４の第１の伸延部は第２の伸延部に接続されてＸ１方向に延在される。一方、ドレイン線ＤＬ５の第１の伸延部は第２の伸延部に接続され、Ｘ２方向に延在される。このとき、単位画素の形成位置がＸ方向にずれた構成となっているので、同層に形成されるドレイン線ＤＬ４の第２の延在部とドレイン線ＤＬ５の第２の延在部とを交差させることなく、同一の直線状に形成することが可能となり、奇数ラインと偶数ラインと画素間隔を狭くすることを可能としている。

Ｘ１方向に延在したドレイン線ＤＬ４は、第２の伸延部が次の走査ラインの第１の伸延部に接続され、隣接する画素のドレイン線ＤＬ５の第１の伸延部と共にＹ１方向に延在される。この後に、ドレイン線ＤＬ４の第１の伸延部は第２の伸延部に接続され、Ｘ２方向に延在される。

一方、Ｘ２方向に延在したドレイン線ＤＬ５は、第２の伸延部が次のラインの第１の伸延部に接続され、Ｙ１方向に延在される。この後に、ドレイン線ＤＬ４の第１の伸延部は第２の伸延部に接続され、Ｘ１方向に延在される。このような構成とすることにより、各ドレイン線ＤＬ４，ＤＬ５は走査ライン毎にＸ１方向とＸ２方向とに屈曲してＹ方向に延在する構成となっている。

また、実施形態２のドレイン線ＤＬ４は、奇数行目の走査ラインでは同一の単位画素内の２つの画素の薄膜トランジスタＴＦＴに接続され、偶数行目の走査ラインでは同一の単位画素内の１つの画素の薄膜トランジスタＴＦＴに接続される構成となっている。また、ドレイン線ＤＬ５は、奇数行目の走査ラインでは同一の単位画素内の１つの画素の薄膜トランジスタＴＦＴに接続され、偶数行目の走査ラインでは同一の単位画素内の２つの画素の薄膜トランジスタＴＦＴに接続される構成となっている。

このように実施形態２の液晶表示においても、ゲート線ＧＬ１，ＧＬ２とドレイン線ＤＬ４，ＤＬ５に囲まれる領域に、赤色（Ｒ）、緑色（Ｇ）、及び青色（Ｂ）の３つの画素が並設されてなるカラー表示用の単位画素が形成される構成となっているので、ドレイン線を減少させることができる。従って、前述する実施形態１と同様の効果を得ることができる。

以上、本発明者によってなされた発明を、前記発明の実施形態に基づき具体的に説明したが、本発明は、前記発明の実施形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能である。

ＰＮＬ……液晶表示パネル、ＦＰＣ……フレキシブルプリント基板、ＡＲ……表示領域
ＣＴ……共通電極、ＰＸ……画素電極、ＧＬ１，ＧＬ２……ゲート線、ＳＬ……シール材
ＴＦＴ……薄膜トランジスタ、ＣＬ……コモン線、ＤＬ，ＤＬ１〜ＤＬ５……ドレイン線
ＳＵＢ１……第１基板、ＳＵＢ２……第２基板、ＤＲ……駆動回路、ＡＳ……半導体層
ＣＦ……カラーフィルタ、ＳＴ……ソース電極、ＳＬＴ……スリット、ＰＡＳ……保護膜
ＧＩ……絶縁膜、ＯＣ……オーバーコート層、ＯＬＩ……配向膜、ＬＣ……液晶層

Claims (5)

1. 映像信号が入力される複数のドレイン線と、前記ドレイン線と交差して形成され、走査信号が入力される複数のゲート線と、前記ドレイン線と同層に形成される画素電極と、前記ゲート線と前記ドレイン線とに接続され、前記走査信号に同期して前記映像信号を前記画素電極に供給する薄膜トランジスタと、を有し、前記画素電極と前記薄膜トランジスタとを備える画素が、前記ドレイン線及び前記ゲート線の延在方向に沿ってマトリクス状に配置される液晶表示装置であって、
   前記ゲート線は、走査方向の１ライン毎に２つの異なる走査タイミングの前記走査信号を出力する第１及び第２のゲート線からなり、
   前記第１及び第２のゲート線と前記ドレイン線とに囲まれる領域に、赤色（Ｒ）、緑色（Ｇ）、及び青色（Ｂ）の３つの画素が並設されてなるカラー表示用の単位画素が形成され、前記単位画素毎に、赤色（Ｒ）、緑色（Ｇ）、及び青色（Ｂ）の前記３つの画素がマトリクス状に配置され、
   前記ドレイン線は、前記単位画素毎に前記３つの画素の内の２つの画素に接続される第１のドレイン線と、
   前記走査方向のラインの奇数番目においては、前記単位画素毎に前記３つの画素の内の２つの画素に接続され、前記走査方向のラインの偶数番目においては、前記単位画素毎に前記３つの画素の内の１つの画素に接続されると共に隣接する単位画素毎に前記３つの画素の内の１つの画素に接続される第２のドレイン線と、
   前記走査方向のラインの奇数番目においては、前記単位画素毎に前記３つの画素の内の１つの画素に接続されると共に隣接する単位画素毎に前記３つの画素の内の１つの画素に接続され、前記走査方向のラインの偶数番目においては、前記単位画素毎に前記３つの画素の内の２つの画素に接続される第３のドレイン線と、からなり、
   前記第１及び第２のゲート線と前記第１及び第２のドレイン線とに囲まれる領域、及び前記第１及び第２のゲート線と前記第２及び第３のドレイン線とに囲まれる領域に、前記赤色（Ｒ）、緑色（Ｇ）、及び青色（Ｂ）の３つの画素が並設される前記単位画素が形成されることを特徴とする液晶表示装置。
2. 前記第１〜３のドレイン線に接続される、前記単位画素における３つの画素の内の２つの画素を形成するそれぞれの薄膜トランジスタの内で、一方の薄膜トランジスタは前記第１のゲート線が配置される側に形成され、他方の薄膜トランジスタは、前記第２のゲート線が配置される側に形成されることを特徴とする請求項１に記載の液晶表示装置。
3. 前記走査方向の１ライン毎に、前記第１〜第３のドレイン線が屈曲して形成されることを特徴とする請求項１又は２に記載の液晶表示装置。
4. 前記単位画素の領域は、前記走査方向のライン毎に、前記ゲート線の延在方向に単位画素の領域の幅の１／２ずれて形成されることを特徴とする請求項１乃至３の内の何れかに記載の液晶表示装置。
5. 走査方向に隣接する前記単位画素の領域の間に、前記第１及び第２のゲート線がそれぞれ形成されることを特徴とする請求項１乃至４の内の何れかに記載の液晶表示装置。

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