JP2016105121A - カラーフィルタ基板及び表示装置 - Google Patents

Abstract

【課題】高精細化が可能なカラーフィルタ基板及び表示装置を得る。【解決手段】一実施形態のカラーフィルタ基板は、絶縁基板、第１乃至第５信号線、第１乃至第３スイッチング素子、第１乃至第３画素電極、カラーフィルタ層、絶縁層を備える。第１画素電極は第１信号線、第２信号線、第４信号線及び第５信号線に囲われた第１領域にて第１信号線の側に形成され、第２画素電極は第１領域にて第２信号線の側に形成される。第３画素電極は、第１乃至第４信号線に囲われ第１領域と隣り合う第２領域に形成される。カラーフィルタ層は、各画素電極と絶縁基板との間に設けられる。絶縁層は、第１乃至第３開口部を有する。このようなカラーフィルタ基板において、各画素電極は、それぞれ、各開口部を通じて各スイッチング素子と電気的に接続され、第１開口部は第１信号線の側に形成され、第２開口部は第２信号線の側に形成される。【選択図】 図５

Description

本発明の実施形態は、カラーフィルタ基板及び表示装置に関する。

例えば液晶表示装置のように、互いに対向する一対の基板を有する表示装置においては、一方の基板にスイッチング素子や画素電極を形成し、他方の基板にカラーフィルタを形成する構成が広く採用されている。
このような表示装置において、一方の基板と他方の基板との合わせずれが生じると、画素電極とカラーフィルタとの位置がずれて隣り合う画素同士の混色を生じたり、本来は平面視で重なる配線及び遮光層などの不透明な要素の位置がずれて開口率が低下したりし得る。

また、近年では、表示装置により表示される画像の画質向上の観点から、表示装置の一層の高精細化が求められている。高精細な表示装置を得るためには、画素幅を小さくする必要があるが、このような画素においては画素電極とカラーフィルタとの位置ずれによる影響が増大し得る。

特開平１１−２４０６１号公報

本発明が解決しようとする課題は、高精細化が可能なカラーフィルタ基板及び表示装置を得ることである。

一実施形態に係るカラーフィルタ基板は、絶縁基板と、第１乃至第５信号線と、第１乃至第３スイッチング素子と、第１乃至第３画素電極と、カラーフィルタ層と、絶縁層と、を備えている。第１信号線及び第２信号線は、第１方向に並び、第１信号が供給される。第２乃至第３信号線は、第１方向と交わる第２方向に並び、第１信号とは異なる信号である第２信号が供給され、第１信号線及び第２信号線とそれぞれ交差する。第１画素電極は、第１信号線、第２信号線、第４信号線、及び第５信号線に囲われた第１領域において第１信号線の側に形成される。第２画素電極は、第１領域において第２信号線の側に形成される。第３画素電極は、第１信号線、第２信号線、第３信号線、及び第４信号線に囲われ、第１領域と第２方向に隣り合う第２領域に形成される。カラーフィルタ層は、第１画素電極、第２画素電極、及び第３画素電極と絶縁基板との間に設けられる。絶縁層は、カラーフィルタ層を覆うとともに、絶縁層を貫通する第１開口部、第２開口部、及び第３開口部を有する。このようなカラーフィルタ基板において、第１画素電極は第１開口部を通じて第１スイッチング素子と電気的に接続され、第２画素電極は第２開口部を通じて第２スイッチング素子と電気的に接続され、第３画素電極は第３開口部を通じて第３スイッチング素子と電気的に接続され、第１開口部は第１信号線の側に形成され、第２開口部は第２信号線の側に形成される。

また、一実施形態に係る表示装置は、上記カラーフィルタ基板と同様の構成を有する第１基板と、第１基板に対向する第２基板と、を備える。

図１は、第１実施形態に係る液晶表示装置の外観の一例を模式的に示す図である。 図２は、上記液晶表示装置の表示パネルが備える第１基板を模式的に示す図である。 図３は、上記表示パネルの表示エリアにおける画素配列の一例を示す図である。 図４は、上記表示パネルの概略的な等価回路の一例を示す図である。 図５は、上記表示エリアに配列される画素に適用可能な構造の一例を示す平面図である。 図６は、図５における６Ａ−６Ｂ線に沿う上記表示パネルの断面を模式的に示す図である。 図７は、図５における７Ａ−７Ｂ線に沿う上記表示パネルの断面を模式的に示す図である。 図８は、図５に示した画素に配置されるカラーフィルタの形状の一例を模式的に示す平面図である。 図９は、図８におけるカラーフィルタ及び接続孔を示す図である。 図１０は、図７に示した遮光層と他の要素との位置関係を示す平面図である。 図１１は、本実施形態との比較例を説明するための図である。 図１２は、図１１に示した画素に配置されるカラーフィルタを示す図である。 図１３は、画素電極とカラーフィルタとが異なる基板に設けられた表示パネルの断面を示す図である。 図１４は、図１３の例よりも画素幅が小さい高精細な画素を想定した図である。 図１５は、画素電極とカラーフィルタとが同じ基板に設けられたＣＯＡ方式の表示パネルの断面を示す図である。 図１６は、第２実施形態に係る表示装置の画素に適用可能な構造の一例を示す平面図である。 図１７は、図１６におけるカラーフィルタ及び接続孔を示す図である。 図１８は、第３実施形態に係る表示装置の画素に適用可能な構造の一例を示す平面図である。 図１９は、図１８に示した画素に配置されるカラーフィルタの形状の一例を模式的に示す平面図である。 図２０は、図１９におけるカラーフィルタ及び接続孔を示す図である。 図２１は、遮光層と他の要素との位置関係を示す平面図である。 図２２は、液晶層における配向乱れを説明するための図である。 図２３は、第４実施形態に係る表示装置の画素に適用可能な構造の一例を示す平面図である。 図２４は、図２３における２４Ａ−２４Ｂ線に沿う表示パネルの断面を模式的に示す図である。 図２５は、図２３における２５Ａ−２５Ｂ線に沿う表示パネルの断面を模式的に示す図である。 図２６は、第３実施形態の変形例を説明するための図である。

いくつかの実施形態について、図面を参照しながら説明する。
なお、開示はあくまで一例に過ぎず、当業者において、発明の主旨を保っての適宜変更について容易に想到し得るものについては、当然に本発明の範囲に含有される。また、図面は、説明をより明確にするため、実際の態様に比べて、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。各図において、連続して配置される同一又は類似の要素については符号を省略することがある。また、本明細書と各図において、既出の図に関して前述したものと同一又は類似した機能を発揮する構成要素には同一の参照符号を付し、重複する詳細な説明を省略することがある。

各実施形態においては、表示装置の一例として、液晶表示装置を開示する。この液晶表示装置は、例えば、スマートフォン、タブレット端末、携帯電話端末、パーソナルコンピュータ、テレビ受像装置、車載装置、ゲーム機器等の種々の装置に用いることができる。なお、各実施形態にて開示する主要な構成は、有機エレクトロルミネッセンス表示素子等を有する自発光型の表示装置、電気泳動素子等を有する電子ペーパ型の表示装置、ＭＥＭＳ（Micro Electro Mechanical Systems）を応用した表示装置、或いはエレクトロクロミズムを応用した表示装置などにも適用可能である。

（第１実施形態）
第１実施形態について説明する。図１は、第１実施形態に係る液晶表示装置ＤＳＰの外観の一例を模式的に示す図である。液晶表示装置ＤＳＰは、表示パネルＰＮＬと、バックライトＢＬと、を備えている。
表示パネルＰＮＬは、第１基板ＳＵ１と、第２基板ＳＵ２と、第１基板ＳＵ１及び第２基板ＳＵ２の間に保持された液晶層（後述する液晶層ＬＱ）と、を備えている。また、表示パネルＰＮＬは、画像を表示するための表示エリアＤＡを有している。図１の例において、この表示エリアＤＡは、第１方向Ｄ１に沿う長辺と、第１方向Ｄ１に直交する第２方向Ｄ２に沿う短辺とを有する長方形状である。但し、表示エリアＤＡの形状はこのような長方形状に限られない。

第１基板ＳＵ１は、外部接続用の端子が配列された接続部ＣＮを備えている。この接続部ＣＮには、例えばフレキシブル配線基板が接続され、このフレキシブル配線基板を介して液晶表示装置ＤＳＰと電子機器のコントロールボードなどの外部モジュールとが電気的に接続される。

バックライトＢＬは、第１基板ＳＵ１の背面側（第２基板ＳＵ２との対向面の反対側）に配置され、表示エリアＤＡと対向している。このようなバックライトＢＬとしては、種々の形態が適用可能である。一例として、バックライトＢＬは、第１基板ＳＵ１と対向する導光板と、この導光板の端部に沿って配置された複数の発光ダイオード（ＬＥＤ）などの光源と、を備えている。

図２は、第１基板ＳＵ１の第２基板ＳＵ２との対向面を模式的に示す図である。第１基板ＳＵ１は、表示エリアＤＡと重複しない周辺領域に上記の接続部ＣＮと、駆動回路ＰＣ１，ＰＣ２，ＰＣ３と、を備えている。図２の例においては、駆動回路ＰＣ１，ＰＣ２がそれぞれ表示エリアＤＡの長辺に沿って配置され、駆動回路ＰＣ３が表示エリアＤＡの短辺に沿って配置されている。

表示エリアＤＡには、多数の画素が形成されている。図３は、画素配列の一例を示す図である。なお、画素は、表示エリアＤＡにおけるカラー画像を表示するための最小単位である。この図においては、２種類の画素ＰＸ（ＰＸ１，ＰＸ２）を示している。画素ＰＸ１，ＰＸ２は、第１色に対応する副画素ＰＸＧ１と、第２色に対応する副画素ＰＸＲ１と、第３色に対応する副画素ＰＸＢと、第４色に対応する副画素ＰＸＧ２と、第５色に対応する副画素ＰＸＲ２と、第６色に対応する副画素ＰＸＷと、を含んでいる。本実施形態では、一例として、第１色及び第４色が緑色であり、第２色及び第５色が赤色であり、第３色が青色であり、第６色が白色である場合を想定する。但し、画素ＰＸ１，ＰＸ２は、緑色、赤色、青色、白色以外の色に対応する副画素を含んでいても良いし、緑色、赤色、青色の３色以外の他色に対応する副画素によって構成されていても良い。また、表示エリアＤＡには１種類の画素ＰＸのみが配列されても良いし、３種類以上の画素ＰＸが配列されていても良い。

画素ＰＸ１は、第１方向Ｄ１に沿って連続して配置されている。同様に、画素ＰＸ２は、第１方向Ｄ１に沿って連続して配置されている。第１方向Ｄ１に並ぶ画素ＰＸ１の列と、第１方向Ｄ１に並ぶ画素ＰＸ２の列は、第２方向Ｄ２に沿って交互に繰り返している。

画素ＰＸ１，ＰＸ２において、副画素ＰＸＧ１，ＰＸＲ１は第１方向Ｄ１に隣り合い、同様に、副画素ＰＸＧ２，ＰＸＲ２は第１方向Ｄ１に隣り合う。画素ＰＸ１において、副画素ＰＸＧ１，ＰＸＲ１は副画素ＰＸＢと隣り合い、副画素ＰＸＧ２，ＰＸＲ２は副画素ＰＸＷと隣り合う。一方、画素ＰＸ２において、副画素ＰＸＧ１，ＰＸＲ１は副画素ＰＸＷと隣り合い、副画素ＰＸＧ２，ＰＸＲ２は副画素ＰＸＢと隣り合う。

図３の例では、画素ＰＸ１，ＰＸ２のいずれにおいても、副画素ＰＸＧ１，ＰＸＧ２，ＰＸＲ１，ＰＸＲ２が第１面積を有しており、副画素ＰＸＢ，ＰＸＷが第１面積よりも大きい第２面積を有している。例えば、第２面積は第１面積の約２倍である。
副画素ＰＸＧ１，ＰＸＧ２，ＰＸＲ１，ＰＸＲ２，ＰＸＢ，ＰＸＷの形状は特に限定されるものではないが、視覚特性及び画素の配列密度の観点から四角形又はこれに近似する形状（言い換えれば、実質的に四角形）であることが好ましく、平行四辺形或いはこれに近い形状（言い換えれば、実質的に平行四辺形）であればなお好ましい。また、副画素ＰＸＧ１，ＰＸＧ２，ＰＸＲ１，ＰＸＲ２，ＰＸＢ，ＰＸＷの第２方向Ｄ２における幅は実質的に同一の関係（例えば、互いの長さ比が０．８倍から１．２倍の範囲に収まる）である。さらに、副画素ＰＸＢ，ＰＸＷの第１方向Ｄ１における幅は副画素ＰＸＧ１，ＰＸＧ２，ＰＸＲ１，ＰＸＲ２の第１方向Ｄ１における幅よりも長い関係にあり、図３の例においては約２倍である。

人間の網膜上において、青色に対応する錐体細胞は緑色及び赤色に対応する錐体細胞よりも数が少ないため、人間の視覚は青色に対する解像度が緑色及び赤色に比べて低い。図３に示す画素ＰＸ１，ＰＸ２は、このような人間の視覚の特徴を利用している。すなわち、青色の副画素ＰＸＢ及び一般的に青味を帯びる白色の副画素ＰＸＷのサイズを赤色の副画素ＰＸＲ１，ＰＸＲ２及び緑色の副画素ＰＸＧ１，ＰＸＧ２よりも大きくし、且つその数を少なくしたことで、実効的な解像度を落とすことなく画素ＰＸ１，ＰＸ２の面積を向上させることが可能となる。

図４は、表示パネルＰＮＬの概略的な等価回路の一例を示す図である。表示パネルＰＮＬは、第１方向Ｄ１に沿って並ぶ第１信号が供給される第１信号線と、第２方向Ｄ２に沿って並ぶ第２信号が供給される第２信号線とを備えている。第１信号及び第２信号は画素に映像を表示させるための信号であり、一般的には一方がゲート信号（走査信号）であり、他方がソース信号（画像信号）である。図４においては、第１信号線としての複数のゲート配線Ｇと、第２信号線としての複数のソース配線Ｓと、を備えている。例えば、第１方向Ｄ１におけるいずれかの端部から数えて奇数番目のゲート配線Ｇは駆動回路ＰＣ１に接続され、偶数番目のゲート配線Ｇは駆動回路ＰＣ２に接続されている。各ソース配線Ｓは、駆動回路ＰＣ３に接続されている。

図４においては、画素ＰＸ１の等価回路を示している。この画素ＰＸ１において、副画素ＰＸＧ１は、ゲート配線Ｇ１及びソース配線Ｓ２と電気的に接続されたスイッチング素子ＳＷＧ１と、このスイッチング素子ＳＷＧ１と電気的に接続された画素電極ＰＥＧ１と、を備えている。副画素ＰＸＲ１は、ゲート配線Ｇ２及びソース配線Ｓ１と電気的に接続されたスイッチング素子ＳＷＲ１と、このスイッチング素子ＳＷＲ１と電気的に接続された画素電極ＰＥＲ１と、を備えている。副画素ＰＸＧ２は、ゲート配線Ｇ２及びソース配線Ｓ２と電気的に接続されたスイッチング素子ＳＷＧ２と、このスイッチング素子ＳＷＧ２と電気的に接続された画素電極ＰＥＧ２と、を備えている。副画素ＰＸＲ２は、ゲート配線Ｇ３及びソース配線Ｓ１と電気的に接続されたスイッチング素子ＳＷＲ２と、このスイッチング素子ＳＷＲ２と電気的に接続された画素電極ＰＥＲ２と、を備えている。副画素ＰＸＢは、ゲート配線Ｇ２及びソース配線Ｓ３と電気的に接続されたスイッチング素子ＳＷＢと、このスイッチング素子ＳＷＢと電気的に接続された画素電極ＰＥＢと、を備えている。副画素ＰＸＷは、ゲート配線Ｇ３及びソース配線Ｓ３と電気的に接続されたスイッチング素子ＳＷＷと、このスイッチング素子ＳＷＷと電気的に接続された画素電極ＰＥＷと、を備えている。但し、各副画素のスイッチング素子ＳＷ（ＳＷＧ１，ＳＷＧ２，ＳＷＲ１，ＳＷＲ２，ＳＷＢ，ＳＷＷ）とゲート配線Ｇ及びソース配線Ｓとの接続関係は、図４に示すものに限られない。なお、スイッチング素子とは抵抗等の電気的特性が切り替わる素子のことを示し、代表例は電界効果トランジスタに代表されるトランジスタである（図４においては電界効果トランジスタである）。

例えば、各画素電極ＰＥ（ＰＥＧ１，ＰＥＧ２，ＰＥＲ１，ＰＥＲ２，ＰＥＢ，ＰＥＷ）は、共通電極ＣＥと対向している。共通電極ＣＥは、例えば複数の画素ＰＸに亘って設けられ、コモン電圧を供給する給電部ＶＳと電気的に接続されている。
駆動回路ＰＣ１，ＰＣ２は、各ゲート配線Ｇに対して走査信号を順次供給する。駆動回路ＰＣ３は、各ソース配線Ｓに対して画像信号を選択的に供給する。スイッチング素子ＳＷに走査信号及び画像信号の双方が入力されると、このスイッチング素子ＳＷに接続された画素電極ＰＥと共通電極ＣＥとの間に電界が生じ、この電界によって第１基板ＳＵ１及び第２基板ＳＵ２の間に保持された液晶層ＬＱの液晶分子の配向が変わる。

画素ＰＸ２の等価回路は、副画素ＰＸＢと副画素ＰＸＷの位置が入れ替わる点を除き、画素ＰＸ１と同様である。
以上のような構成の液晶表示装置ＤＳＰは、バックライトＢＬから表示パネルＰＮＬに入射する光を画素ＰＸごとに選択的に透過させて画像を表示エリアＤＡに表示する、いわゆる透過型の液晶表示装置に相当する。但し、液晶表示装置ＤＳＰは、外部から第２基板ＳＵ２に入射する光を利用して画像を表示する反射型の液晶表示装置であっても良いし、透過型及び反射型の双方の機能を備えた液晶表示装置であっても良い。

図５は、画素ＰＸ１，ＰＸ２に適用可能な構造の一例を示す平面図である。この図においては、画素ＰＸ１に含まれる副画素ＰＸＧ１，ＰＸＧ２，ＰＸＲ１，ＰＸＲ２，ＰＸＢ，ＰＸＷと、この画素ＰＸ１に隣り合う画素ＰＸ２に含まれる副画素ＰＸＧ１，ＰＸＧ２，ＰＸＲ１，ＰＸＲ２と、を示している。

図５の例においては、３本のゲート配線Ｇ（Ｇ１，Ｇ２，Ｇ３）と、これらゲート配線Ｇと交差する６本のソース配線Ｓ（Ｓ１，Ｓ２，Ｓ３，Ｓ４，Ｓ５，Ｓ６）と、を示している。ゲート配線Ｇ１，Ｇ２，Ｇ３は、第２方向Ｄ２に沿って直線状に延び、第１方向Ｄ１に沿って等間隔で並んでいる。ソース配線Ｓ１，Ｓ２，Ｓ３，Ｓ４，Ｓ５，Ｓ６は、ゲート配線Ｇ１とゲート配線Ｇ２との間においては第１方向Ｄ１に対して時計回りに鋭角で傾いて互いに平行かつ直線状に延び、ゲート配線Ｇ２とゲート配線Ｇ３との間においては第１方向Ｄ１に対して時計回りに鈍角で傾いて互いに平行かつ直線状に延びている。これらのソース配線Ｓ１，Ｓ２，Ｓ３，Ｓ４，Ｓ５，Ｓ６は、第２方向Ｄ２に沿って並んでいる。さらに、ソース配線Ｓ２とソース配線Ｓ３、ソース配線Ｓ５とソース配線Ｓ６は、第２方向Ｄ２において、副画素を介さずに隣り合って配置されている。一方で、ソース配線Ｓ１とソース配線Ｓ２、ソース配線Ｓ３とソース配線Ｓ４は、第２方向Ｄ２において、副画素を介して隣り合って配置されている。

画素ＰＸ１に含まれる副画素ＰＸＧ１の画素電極ＰＥＧ１及び副画素ＰＸＲ１の画素電極ＰＥＲ１は、ゲート配線Ｇ１，Ｇ２及びソース配線Ｓ１，Ｓ２に囲われた領域Ａ１に配置されている。画素ＰＸ１に含まれる副画素ＰＸＢの画素電極ＰＥＢは、ゲート配線Ｇ１，Ｇ２及びソース配線Ｓ３，Ｓ４に囲われた領域Ａ２に配置されている。画素ＰＸ１に含まれる副画素ＰＸＧ２の画素電極ＰＥＧ２及び副画素ＰＸＲ２の画素電極ＰＥＲ２は、ゲート配線Ｇ２，Ｇ３及びソース配線Ｓ１，Ｓ２に囲われた領域Ａ３に配置されている。画素ＰＸ１に含まれる副画素ＰＸＷの画素電極ＰＥＷは、ゲート配線Ｇ２，Ｇ３及びソース配線Ｓ３，Ｓ４に囲われた領域Ａ４に配置されている。領域Ａ１と領域Ａ２は第２方向Ｄ２に隣り合い、領域Ａ１と領域Ａ３は第１方向Ｄ１に隣り合い、領域Ａ２と領域Ａ４は第１方向Ｄ１に隣り合い、領域Ａ３と領域Ａ４は第２方向Ｄ２に隣り合う。また、画素電極ＰＥＧ１，ＰＥＲ１は第１方向Ｄ１に隣り合い、画素電極ＰＥＧ１及びＰＥＲ１と画素電極ＰＥＢとは第２方向Ｄ２に隣り合い、画素電極ＰＥＧ２，ＰＥＲ２は第１方向Ｄ１に隣り合い、画素電極ＰＥＧ２及びＰＥＲ２と画素電極ＰＥＷとは第２方向Ｄ２に隣り合う。

なお、領域Ａ１はゲート配線Ｇ１，Ｇ２及びソース配線Ｓ１，Ｓ３に囲われた領域と、領域Ａ２はゲート配線Ｇ１，Ｇ２及びソース配線Ｓ２，Ｓ４に囲われた領域と、領域Ａ３はゲート配線Ｇ２，Ｇ３及びソース配線Ｓ１，Ｓ３に囲われた領域と、領域Ａ４はゲート配線Ｇ２，Ｇ３及びソース配線Ｓ２，Ｓ４に囲われた領域と、それぞれ定義することもできる。

領域Ａ１において、画素電極ＰＥＧ１はゲート配線Ｇ１の側（ゲート配線Ｇ１の近傍）に位置し、画素電極ＰＥＲ１はゲート配線Ｇ２の側（ゲート配線Ｇ２の近傍）に位置している。領域Ａ３において、画素電極ＰＥＧ２はゲート配線Ｇ２の側（ゲート配線Ｇ２の近傍）に位置し、画素電極ＰＥＲ２はゲート配線Ｇ３の側（ゲート配線Ｇ３の近傍）に位置している。

画素ＰＸ２においても、画素ＰＸ１と同様に、画素電極ＰＥＧ１，ＰＥＧ２，ＰＥＲ１，ＰＥＲ２，ＰＥＢ，ＰＥＷが領域Ａ１〜Ａ４に配置されている。詳細については、画素ＰＸ１と実質的に同様であるので省略する。

図５の例において、画素電極ＰＥＧ１，ＰＥＧ２，ＰＥＲ１，ＰＥＲ２，ＰＥＢ，ＰＥＷは、いずれもスリットＳＬ１と、このスリットＳＬ１を介して屈曲しながら帯状に延びる２本の櫛歯電極ＰＥａと、を有している。櫛歯電極ＰＥａは、全体として、第１方向Ｄ１及び第２方向Ｄ２のそれぞれに対して傾いた方向に延びている。なお、画素電極は、一方向に延在した一本の電極であっても良い。

スイッチング素子ＳＷＧ１，ＳＷＧ２，ＳＷＲ１，ＳＷＲ２，ＳＷＢ，ＳＷＷは、いずれも半導体層ＳＣを備えている。
画素ＰＸ１において、スイッチング素子ＳＷＧ１の半導体層ＳＣは、一端が接続電極ＣＡＬ及び接続孔ＣＨＡ１を介して画素電極ＰＥＧ１と電気的に接続されるとともに他端が接続孔ＣＨＢ１を介してソース配線Ｓ２と電気的に接続されている。

スイッチング素子ＳＷＲ１の半導体層ＳＣも、上述のスイッチングＳＷＧ１の半導体層ＳＣと同様である。この場合、接続孔ＣＨＡ１は接続孔ＣＨＡ２に、接続孔ＣＨＢ１は接続孔ＣＨＢ２に、画素電極ＰＥＧ１は画素電極ＰＥＲ１に、ソース電極Ｓ２はソース電極Ｓ１に対応している。

スイッチング素子ＳＷＢの半導体層ＳＣも、上述のスイッチングＳＷＧ１の半導体層ＳＣと同様である。この場合、接続孔ＣＨＡ１は接続孔ＣＨＡ３に、接続孔ＣＨＢ１は接続孔ＣＨＢ３に、画素電極ＰＥＧ１は画素電極ＰＥＢに、ソース電極Ｓ２はソース電極Ｓ３に対応している。

スイッチング素子ＳＷＧ２の半導体層ＳＣも、上述のスイッチングＳＷＧ１の半導体層ＳＣと同様である。この場合、接続孔ＣＨＡ１は接続孔ＣＨＡ４に、接続孔ＣＨＢ１は接続孔ＣＨＢ４に、画素電極ＰＥＧ１は画素電極ＰＥＧ２に対応している。

スイッチング素子ＳＷＲ２の半導体層ＳＣも、上述のスイッチングＳＷＧ１の半導体層ＳＣと同様である。この場合、接続孔ＣＨＡ１は接続孔ＣＨＡ５に、接続孔ＣＨＢ１は接続孔ＣＨＢ５に、画素電極ＰＥＧ１は画素電極ＰＥＲ２に、ソース電極Ｓ２はソース電極Ｓ１に対応している。

スイッチング素子ＳＷＷの半導体層ＳＣも、上述のスイッチングＳＷＧ１の半導体層ＳＣと同様である。この場合、接続孔ＣＨＡ１は接続孔ＣＨＡ６に、接続孔ＣＨＢ１は接続孔ＣＨＢ６に、画素電極ＰＥＧ１は画素電極ＰＥＷに、ソース電極Ｓ２はソース電極Ｓ３に対応している。

また、それぞれの対応する領域内において、接続孔ＣＨＡ１はゲート配線Ｇ１の側（ゲート配線Ｇ１の近傍）に形成され、接続孔ＣＨＡ２、ＣＨＡ３及びＣＨＡ４はゲート配線Ｇ２の側（ゲート配線Ｇ２の近傍）に形成され、接続孔ＣＨＡ５及びＣＨＡ６はゲート配線Ｇ３の側（ゲート配線Ｇ３の近傍）に形成されている。

さらに、ゲート配線Ｇ１，Ｇ２の間において、接続孔ＣＨＢ１はソース配線Ｓ２と重なる位置に形成され、接続孔ＣＨＢ２はソース配線Ｓ１と重なる位置に形成され、接続孔ＣＨＢ３はソース配線Ｓ３と重なる位置に形成されている。一方、ゲート配線Ｇ２，Ｇ３の間において、接続孔ＣＨＢ４はソース配線Ｓ２と重なる位置に形成され、接続孔ＣＨＢ５はソース配線Ｓ１と重なる位置に形成され、接続孔ＣＨＢ６はソース配線Ｓ３と重なる位置に形成されている。

画素ＰＸ２の構成は、画素ＰＸ１と概ね同様であるので説明を省略する。

画素ＰＸ２の接続孔ＣＨＡ１及び接続電極ＣＡＬは領域Ａ１においてゲート配線Ｇ１の側（ゲート配線Ｇ１の近傍）に形成され、画素ＰＸ２の接続孔ＣＨＢ１はゲート配線Ｇ１，Ｇ２の間においてソース配線Ｓ５と重なる位置に形成されている。接続孔ＣＨＡ２及び接続電極ＣＡＬは領域Ａ１においてゲート配線Ｇ２の側（ゲート配線Ｇ２の近傍）に形成され、画素ＰＸ２の接続孔ＣＨＢ２はゲート配線Ｇ１，Ｇ２の間においてソース配線Ｓ４と重なる位置に形成されている。画素ＰＸ２の接続孔ＣＨＡ４及び接続電極ＣＡＬは領域Ａ３においてゲート配線Ｇ２の側（ゲート配線Ｇ２の近傍）に形成され、画素ＰＸ２の接続孔ＣＨＢ４はゲート配線Ｇ２，Ｇ３の間においてソース配線Ｓ５と重なる位置に形成されている。画素ＰＸ２の接続孔ＣＨＡ５及び接続電極ＣＡＬは領域Ａ３においてゲート配線Ｇ３の側（ゲート配線Ｇ３の近傍）に形成され、画素ＰＸ２の接続孔ＣＨＢ５はゲート配線Ｇ２，Ｇ３の間においてソース配線Ｓ４と重なる位置に形成されている。

図６は、図５における６Ａ−６Ｂ線に沿う表示パネルＰＮＬの断面を模式的に示す図である。第１基板ＳＵ１は、ガラス基板や樹脂基板などの第１絶縁基板ＩＳＵ１を備えている。第２基板ＳＵ２と対向する第１絶縁基板ＩＳＵ１の第１面Ｆ１１は、第１アンダーコート層ＵＣ１によって覆われ、この第１アンダーコート層ＵＣ１は、第２アンダーコート層ＵＣ２によって覆われている。第１アンダーコート層ＵＣ１及び第２アンダーコート層ＵＣ２は、例えば、シリコン酸化物（ＳｉＯ）やシリコン酸窒化物（ＳｉＯＮ）などによって形成されている。第１絶縁基板ＩＳＵ１の第１面Ｆ１１の反対側に位置する第２面Ｆ１２には第１偏光板ＰＬ１が配置されている。

第２アンダーコート層ＵＣ２は、第１絶縁層ＩＬ１によって覆われ、この第１絶縁層ＩＬ１は、第２絶縁層ＩＬ２によって覆われている。第１絶縁層ＩＬ１及び第２絶縁層ＩＬ２は、例えば、シリコン酸化物（ＳｉＯ）やシリコン窒化物（ＳｉＮｘ）などによって形成されている。

第２絶縁層ＩＬ２の液晶層ＬＱ側の面にはソース配線Ｓ（Ｓ１，Ｓ２）が形成されている。ソース配線Ｓは、カラーフィルタ層ＣＦＬによって覆われている。カラーフィルタ層ＣＦＬは、第２絶縁層ＩＬ２も覆っている。カラーフィルタ層ＣＦＬは、第３絶縁層ＩＬ３によって覆われている。図６の例においてはカラーフィルタ層ＣＦＬを単一の層として表しているが、図８を用いて後述するように、カラーフィルタ層ＣＦＬは複数の島状のカラーフィルタを含んでいる。

第３絶縁層ＩＬ３の液晶層ＬＱ側の面には、共通電極ＣＥが形成されている。この共通電極ＣＥは、例えば窒化珪素である第４絶縁層ＩＬ４によって覆われている。第４絶縁層ＩＬ４の液晶層ＬＱ側の面には、画素電極ＰＥ（ＰＥＧ１）が形成されている。すなわち、図６の例において、画素電極ＰＥ及び共通電極ＣＥは第４絶縁層ＩＬ４を介して対向している。画素電極ＰＥ及び第４絶縁層ＩＬ４は、液晶層ＬＱと接する第１配向膜ＡＬ１によって覆われている。

画素電極ＰＥ及び共通電極ＣＥは、例えば、インジウム・ティン・オキサイド（ＩＴＯ）などの透明な導電材料によって形成されている。

一方、第２基板ＳＵ２は、ガラス基板や樹脂基板などの第２絶縁基板ＩＳＵ２を備えている。第１基板ＳＵ１と対向する第２絶縁基板ＩＳＵ２の第１面Ｆ２１は、オーバーコート層ＯＣによって覆われている。このオーバーコート層ＯＣは、液晶層ＬＱと接する第２配向膜ＡＬ２によって覆われている。第２絶縁基板ＩＳＵ２の第１面Ｆ２１の反対側に位置する第２面Ｆ２２には第２偏光板ＰＬ２が配置されている。

第１配向膜ＡＬ１及び第２配向膜ＡＬ２は、液晶層ＬＱに含まれる液晶分子を配向させるものである。これらは、例えば、ポリイミド系の有機高分子で形成されており、ラビング法による配向処理が施されている。或いは、第１配向膜ＡＬ１及び第２配向膜ＡＬ２を、光反応性を有するポリイミド系の有機高分子などで形成し、偏光紫外光の照射による配向処理を施すこともできる。この場合においては、第１配向膜ＡＬ１及び第２配向膜ＡＬ２表面の凹凸の配向処理への影響を防止或いは緩和することができる。液晶分子の初期配向状態は、例えばホモジニアス配向である。

画素電極ＰＥ及び共通電極ＣＥの間に電圧が印加されると、基板主面（第１方向Ｄ１及び第２方向Ｄ２と平行な平面）と平行な成分を含むフリンジ電界ＥＦが生じる。このフリンジ電界ＥＦにより、液晶層ＬＱの液晶分子は、基板主面と平行な面内で回転する。なお、本実施形態は横電界方式の一種であるフリンジ電界ＥＦが生じるような画素電極ＰＥ及び共通電極ＣＥを配置しているが、これに限定されるものではない。本発明には縦電界方式、斜め電界方式も適用可能であり、画素電極ＰＥ及び共通電極ＣＥは求める電界に対応して適宜配置すればよい。

なお、図６においては副画素ＰＸＧ１に着目して表示パネルＰＮＬの断面構造を説明したが、他の副画素ＰＸＧ２，ＰＸＲ１，ＰＸＲ２，ＰＸＢ，ＰＸＷにおける画素電極ＰＥＧ２，ＰＥＲ１，ＰＥＲ２，ＰＥＢ，ＰＥＷなどについても、副画素ＰＸＧ１と同様の構造及び作用を有する。

図７は、図５における７Ａ−７Ｂ線に沿う表示パネルＰＮＬの断面を模式的に示す図である。スイッチング素子ＳＷ（ＳＷＲ１）の半導体層ＳＣは、第２アンダーコート層ＵＣ２の液晶層ＬＱ側の面に形成されている。半導体層ＳＣは、例えばポリシリコンによって形成されている。例えば、第１絶縁基板ＩＳＵ１と第１アンダーコート層ＵＣ１との間、或いは第１アンダーコート層ＵＣ１と第２アンダーコート層ＵＣ２との間に半導体層ＳＣと対向する遮光層を設け、バックライトＢＬから半導体層ＳＣへの光の入射を防いでも良い。

図７の例において、接続孔ＣＨＢ（ＣＨＢ２）は、第１絶縁層ＩＬ１及び第２絶縁層ＩＬ２を貫通している。ソース配線Ｓ（Ｓ１）は、接続孔ＣＨＢを通じて半導体層ＳＣに接触している。
接続電極ＣＡＬは、接続孔ＣＨＣを通じて半導体層ＳＣに接触している。この接続孔ＣＨＣは、第１絶縁層ＩＬ１及び第２絶縁層ＩＬ２にそれぞれ設けられた貫通孔により構成されている。接続電極ＣＡＬは、ソース配線Ｓと同層に形成されている。接続電極ＣＡＬ及びソース配線Ｓは、例えば、アルミニウム或いはアルミニウム合金を２層のチタン或いはチタン合金で挟んだ３層構造である。

ゲート配線Ｇ（Ｇ２）は、第１絶縁層ＩＬ１の液晶層ＬＱ側の面に形成され、第２絶縁層ＩＬ２によって覆われている。ゲート配線Ｇは、例えば、モリブデンタングステン（ＭｏＷ）合金によって形成されている。
図５及び図７などにおいては、スイッチング素子ＳＷの一例として、いわゆるトップゲート型かつダブルゲート型の薄膜トランジスタを示しているが、スイッチング素子ＳＷはこの種の薄膜トランジスタに限られない。例えば、スイッチング素子ＳＷは、シングルゲート型の薄膜トランジスタや、ボトムゲート型の薄膜トランジスタであっても良い。

画素電極ＰＥ（ＰＥＲ１）は、接続孔ＣＨＡ（ＣＨＡ２）を通じて接続電極ＣＡＬに接触している。図７の例において、接続孔ＣＨＡは、カラーフィルタ層ＣＦＬ、第３絶縁層ＩＬ３、第４絶縁層ＩＬ４、及び共通電極ＣＥを貫通している。

接続孔ＣＨＡ（図７においてはＣＨＡ２）の断面においては、第４絶縁層ＩＬ４に設けられた孔部の周縁が接続孔ＣＨＡの最も中心側に位置し、その外側に第３絶縁層ＩＬ３の孔部の周縁が位置し、さらにその外側に共通電極ＣＥの孔部の周縁と、カラーフィルタ層ＣＦＬにおける間隙の縁部が位置している。接続孔ＣＨＡにおいて、第４絶縁層ＩＬ４は画素電極ＰＥに覆われている。接続孔ＣＨＡの断面をこのように構成すると、カラーフィルタ層ＣＦＬが接続孔ＣＨＡにおいて画素電極ＰＥ、第４絶縁層ＩＬ４、及び第３絶縁層ＩＬ３で被覆されるため、カラーフィルタ層ＣＦＬに不純物が含有される場合であっても、この不純物の液晶層ＬＱへの移動を効果的に防ぐことができる。

一例として、カラーフィルタ層ＣＦＬの間隙の幅は第２絶縁層ＩＬ２側の底部において約８μmかつ液晶層ＬＱ側の頂部において約１０μmであり、第３絶縁層ＩＬ３の孔部の径は第２絶縁層ＩＬ２側の底部において約４μmかつ液晶層ＬＱ側の頂部において約６μmであり、第４絶縁層ＩＬ４の孔部の径は約３μmである。

第２絶縁基板ＩＳＵ２の第１面Ｆ２１には、接続孔ＣＨＡ及びゲート配線Ｇに対向する遮光層ＢＭが形成されている。この遮光層ＢＭは、オーバーコート層ＯＣによって覆われている。
なお、図７においては副画素ＰＸＲ１に着目して表示パネルＰＮＬの断面構造を説明したが、他の副画素ＰＸＧ１，ＰＸＧ２，ＰＸＲ２，ＰＸＢ，ＰＸＷにおける画素電極ＰＥＧ１，ＰＥＧ２，ＰＥＲ２，ＰＥＢ，ＰＥＷ、スイッチング素子ＳＷＧ１，ＳＷＧ２，ＳＷＲ２，ＳＷＢ，ＳＷＷ、接続孔ＣＨＡ１，ＣＨＡ３〜ＣＨＡ６、及び、接続孔ＣＨＢ１，ＣＨＢ３〜ＣＨＢ６などについても、副画素ＰＸＲ１と同様の構造及び作用を有する。

接続孔ＣＨＡ１，ＣＨＡ２，ＣＨＡ３，ＣＨＡ４，ＣＨＡ５，及びＣＨＡ６は、それぞれ、第３絶縁層ＩＬ３に形成された貫通孔である第１開口部、第２開口部、第３開口部、第４開口部、第５開口部、及び第６開口部の一例である。
図６及び図７に示したように、本実施形態においては、カラーフィルタ層ＣＦＬが第１基板ＳＵ１に設けられている。すなわち、液晶表示装置ＤＳＰはＣＯＡ（Color filter On Array）方式であり、第１基板ＳＵ１はスイッチング素子ＳＷ及びカラーフィルタ層ＣＦＬの双方を備えたカラーフィルタ基板である。

カラーフィルタ層ＣＦＬは、異なる色に対応する複数のカラーフィルタを含んでいる。図８は、図５に示した画素ＰＸ１，ＰＸ２に配置されるカラーフィルタＣＦ（ＣＦＧ１，ＣＦＧ２，ＣＦＲ１，ＣＦＲ２，ＣＦＢ，ＣＦＷ）の形状の一例を模式的に示す平面図である。

なお、この図に示すカラーフィルタＣＦＧ１は画素電極ＰＥＧ１と対向し、カラーフィルタＣＦＧ２は画素電極ＰＥＧ２と対向し、カラーフィルタＣＦＲ１は画素電極ＰＥＲ１と対向し、カラーフィルタＣＦＲ２は画素電極ＰＥＲ２と対向し、カラーフィルタＣＦＢは画素電極ＰＥＢと対向し、カラーフィルタＣＦＷは画素電極ＰＥＷと対向している。

カラーフィルタＣＦＧ１，ＣＦＧ２は、例えば、緑色の顔料によって着色された有機樹脂材料によって形成されている。カラーフィルタＣＦＲ１，ＣＦＲ２は、例えば、赤色の顔料によって着色された有機樹脂材料によって形成されている。カラーフィルタＣＦＢは、例えば、青色の顔料によって着色された有機樹脂材料によって形成されている。カラーフィルタＣＦＷは、例えば、着色されていない実質的に無色の有機樹脂材料によって形成されている。例えば、カラーフィルタＣＦＧ１，ＣＦＧ２，ＣＦＲ１，ＣＦＲ２，ＣＦＢ，ＣＦＷの厚さはいずれも等しい。なお、副画素ＰＸＷにおいてカラーフィルタＣＦＷを設けない構成を採用することもできる。但し、この場合においては、第３絶縁層ＩＬ３によってカラーフィルタ層ＣＦＬが十分に平坦化されずに、副画素ＰＸＷにおける液晶層ＬＱの厚さが増大し、副画素ＰＸＷの表示色が黄色味を帯びる場合がある。すなわち、カラーフィルタＣＦＷを設けることで、副画素ＰＸＷの液晶層ＬＱの厚さを他の副画素と同一に保ち、表示色の着色を防ぐ効果が得られる。

カラーフィルタＣＦＧ１，ＣＦＲ１は、領域Ａ１に配置されている。画素ＰＸ１において、カラーフィルタＣＦＧ１の第１方向Ｄ１における一方の端部は接続孔ＣＨＡ１の近傍を除きゲート配線Ｇ１と重なり、他方の端部は領域Ａ１の第１方向Ｄ１における中心付近に位置している。また、このカラーフィルタＣＦＧ１の第２方向Ｄ２における一方の端部はソース配線Ｓ１と重なり、他方の端部はソース配線Ｓ３と重なっている。画素ＰＸ１において、カラーフィルタＣＦＲ１の第１方向Ｄ１における一方の端部は接続孔ＣＨＡ２の近傍を除きゲート配線Ｇ２と重なり、他方の端部は領域Ａ１の第１方向Ｄ１における中心付近に位置している。また、カラーフィルタＣＦＲ１の第２方向Ｄ２における一方の端部は、ソース配線Ｓ１と重なり、他方の端部はソース配線Ｓ３と重なっている。

カラーフィルタＣＦＢは、領域Ａ２に配置されている。画素ＰＸ１において、カラーフィルタＣＦＢの第１方向Ｄ１における一方の端部はゲート配線Ｇ１と重なり、他方の端部は接続孔ＣＨＡ３の近傍を除きゲート配線Ｇ２と重なっている。また、このカラーフィルタＣＦＢの第２方向Ｄ２における一方の端部はソース配線Ｓ２と重なり、他方の端部はソース配線Ｓ４と重なっている。

カラーフィルタＣＦＧ２，ＣＦＲ２は、領域Ａ３に配置されている。画素ＰＸ１において、カラーフィルタＣＦＧ２の第１方向Ｄ１における一方の端部は接続孔ＣＨＡ４の近傍を除きゲート配線Ｇ２と重なり、他方の端部は領域Ａ３の第１方向Ｄ１における中心付近に位置している。また、このカラーフィルタＣＦＧ２の第２方向Ｄ２における一方の端部はソース配線Ｓ１と重なり、他方の端部はソース配線Ｓ３と重なっている。画素ＰＸ１において、カラーフィルタＣＦＲ２の第１方向Ｄ１における一方の端部は接続孔ＣＨＡ５の近傍を除きゲート配線Ｇ３と重なり、他方の端部は領域Ａ３の第１方向Ｄ１における中心付近に位置している。また、このカラーフィルタＣＦＲ２の第２方向Ｄ２における一方の端部はソース配線Ｓ１と重なり、他方の端部はソース配線Ｓ３と重なっている。

カラーフィルタＣＦＷは、領域Ａ４に配置されている。画素ＰＸ１において、カラーフィルタＣＦＷの第１方向Ｄ１における一方の端部はゲート配線Ｇ２と重なり、他方の端部は接続孔ＣＨＡ６の近傍を除きゲート配線Ｇ３と重なっている。また、このカラーフィルタＣＦＷの第２方向Ｄ２における一方の端部はソース配線Ｓ２と重なり、他方の端部はソース配線Ｓ４と重なっている。

図８の例においては、カラーフィルタＣＦＧ１，ＣＦＲ１が領域Ａ１の第１方向Ｄ１における中心付近（副画素ＰＸＧ１，ＰＸＲ１の境界付近）で重なり、カラーフィルタＣＦＧ２，ＣＦＲ２が領域Ａ３の第１方向Ｄ１における中心付近（副画素ＰＸＧ２，ＰＸＲ２の境界付近）で重なっている。また、カラーフィルタＣＦＧ１，ＣＦＲ１とカラーフィルタＣＦＢがソース配線Ｓ２，Ｓ３の近傍で重なり、カラーフィルタＣＦＧ２，ＣＦＲ２とカラーフィルタＣＦＷがソース配線Ｓ２，Ｓ３の近傍で重なっている。

また、接続孔ＣＨＡの中心と、接続孔ＣＨＡを介して隣り合うカラーフィルタＣＦの端部との距離は可能な限り等しくすることが好ましい。図８においては、例えば、接続孔ＣＨＡ２の中心とカラーフィルタＣＦＲ１の端部との距離と、接続孔ＣＨＡ２の中心とカラーフィルタＣＦＧ２の端部との距離は可能な限り等しくすることが好ましい。

画素ＰＸ２のカラーフィルタについては、画素ＰＸ１のカラーフィルタと実質的に同様であるので、説明を省略する。

図８の例においては、画素ＰＸ１のカラーフィルタＣＦＢと画素ＰＸ２のカラーフィルタＣＦＧ１，ＣＦＲ１がソース配線Ｓ４の近傍で重なり、画素ＰＸ１のカラーフィルタＣＦＷと画素ＰＸ２のカラーフィルタＣＦＧ２，ＣＦＲ２がソース配線Ｓ４の近傍で重なっている。

図９は、図８におけるカラーフィルタＣＦＧ１，ＣＦＧ２，ＣＦＲ１，ＣＦＲ２，ＣＦＢ，ＣＦＷ及び接続孔ＣＨＡ１〜ＣＨＡ６を示す図である。カラーフィルタＣＦＧ１，ＣＦＧ２，ＣＦＲ１，ＣＦＲ２，ＣＦＢ，ＣＦＷは、いずれも島状に形成されており、同一色のものが接していない。
図９の例では、カラーフィルタＣＦＢ，ＣＦＷの面積が、カラーフィルタＣＦＧ１の面積、カラーフィルタＣＦＧ２の面積、カラーフィルタＣＦＲ１の面積、及び、カラーフィルタＣＦＲ２の面積のいずれよりも大きい。

カラーフィルタＣＦＧ１，ＣＦＧ２，ＣＦＲ１，ＣＦＲ２，ＣＦＢ，ＣＦＷは、いずれも対応する各々の領域Ａ１〜Ａ４に類似した形状を有している。図８においては、角が丸められた平行四辺形に類似した形状において、接続孔ＣＨＡに対応する位置を窪ませた形状を有している。
具体的には、カラーフィルタＣＦＧ１は窪み部ＨＧ１を有し、カラーフィルタＣＦＧ２は窪み部ＨＧ２を有し、カラーフィルタＣＦＲ１は窪み部ＨＲ１を有し、カラーフィルタＣＦＲ２は窪み部ＨＲ２を有し、カラーフィルタＣＦＢは窪み部ＨＢを有し、カラーフィルタＣＦＷは窪み部ＨＷを有している。

そして、接続孔ＣＨＡ１は窪み部ＨＧ１に形成され、接続孔ＣＨＡ２は窪み部ＨＲ１に形成され、接続孔ＣＨＡ３は窪み部ＨＢに形成され、接続孔ＣＨＡ４は窪み部ＨＧ２に形成され、接続孔ＣＨＡ５は窪み部ＨＲ２に形成され、接続孔ＣＨＡ６は窪み部ＨＷに形成されている。
このように、接続孔ＣＨＡ１〜ＣＨＡ６は、カラーフィルタＣＦＧ１，ＣＦＧ２，ＣＦＲ１，ＣＦＲ２，ＣＦＢ，ＣＦＷのいずれとも平面視で重複しない位置に設けられている。

図１０は、図７に示した遮光層ＢＭと、ゲート配線Ｇ（Ｇ１〜Ｇ３）、ソース配線Ｓ（Ｓ１〜Ｓ６）、接続孔ＣＨＡ１〜ＣＨＡ６、及び接続電極ＣＡＬなどとの位置関係を示す平面図である。

遮光層ＢＭは、ゲート配線Ｇのそれぞれに対して設けられ、ゲート配線Ｇとともに第２方向Ｄ２に沿って延びている。これらの遮光層ＢＭは、ゲート配線Ｇ、接続孔ＣＨＡ１〜ＣＨＡ６、及び接続電極ＣＡＬと平面視で重なっている。
これらの遮光層ＢＭにより、第２基板ＳＵ２の側からの光のゲート配線Ｇ及び接続電極ＣＡＬなどによる反射を防ぎ、表示画像の画質を向上させることができる。なお、図１０の例においては、ソース配線Ｓが遮光層ＢＭから露出している。しかしながら、図８に示したように、ソース配線Ｓの近傍でカラーフィルタＣＦＧ１，ＣＦＧ２，ＣＦＲ１，ＣＦＲ２，ＣＦＢを重畳させることにより、ソース配線Ｓによる光の反射を和らげることができる。なお、ソース配線Ｓに反射を防止するための手段を講じても良い。例えば、導電性を有し且つ反射率の低いＴｉＮ（チタンナイトライド）などの材料からなる反射防止膜をソース配線Ｓの第２基板ＳＵ２の側の表面に形成することで、ソース配線Ｓによる光の反射を防ぐことができる。一例として、このようなＴｉＮの膜の厚さは、４０nm程度である。

図１０の例においては、ゲート配線Ｇ２と重なる位置にスペーサＳＯＡが設けられている。このスペーサＳＯＡは、液晶層ＬＱに位置し、液晶層ＬＱの層厚を維持する機能を有している。スペーサＳＯＡは、第１基板ＳＵ１或いは第２基板ＳＵ２に設けられている。一例として、スペーサＳＯＡの高さは約４μmであり、直径は約６μmである。このようなスペーサＳＯＡは、表示パネルＰＮＬの各位置において、ゲート配線Ｇと重なる位置に多数設けられている。

スペーサＳＯＡの周囲において、遮光層ＢＭは、スペーサＳＯＡを中心として所定半径の範囲と重なるように拡大した拡大部ＥＴを有している。この拡大部ＥＴにより、スペーサＳＯＡの周辺における液晶分子の配向乱れに起因した光漏れを防止することができる。さらに、スペーサＳＯＡの周囲においては、第１基板ＳＵ１と第２基板ＳＵ２とが位置ずれし互いに擦れて配向乱れが生じることがあるが、このような配向乱れに起因した光漏れも拡大部ＥＴによって防ぐことができる。

続いて、本実施形態から得られる効果の一例について説明する。
図１１は、本実施形態との比較例を説明するための図であって、第１方向Ｄ１に配列された画素ＰＸａを示している。この画素ＰＸａは、赤色に対応する副画素ＰＸＲａ、緑色に対応する副画素ＰＸＧａ、及び、青色に対応する副画素ＰＸＢａを含んでおり、これら副画素ＰＸＲａ，ＰＸＧａ，ＰＸＢａは第２方向Ｄ２に沿って並んでいる。

図１２は、図１１に示した画素ＰＸａに配置されるカラーフィルタを示す図である。第１方向Ｄ１に沿って並ぶ副画素ＰＸＲａに対応して連続したカラーフィルタＣＦＲａが配置され、第１方向Ｄ１に沿って並ぶ副画素ＰＸＧａに対応して連続したカラーフィルタＣＦＧａが配置され、第１方向Ｄ１に沿って並ぶ副画素ＰＸＢａに対応して連続したカラーフィルタＣＦＢａが配置されている。

ここで、副画素ＰＸＲａ，ＰＸＧａ，ＰＸＢａ及び本実施形態に係る液晶表示装置ＤＳＰの副画素ＰＸＧ１，ＰＸＧ２，ＰＸＲ１，ＰＸＲ２，ＰＸＢ，ＰＸＷが同一の精細度で形成される場合を想定する。この場合、図１１に示す画素ＰＸａは第２方向Ｄ２に３つの副画素を含むのに対し、図３などに示した画素ＰＸ１，ＰＸ２は第２方向Ｄ２に２つの副画素のみを含むため、画素ＰＸａの第２方向Ｄ２における幅は画素ＰＸ１，ＰＸ２の第２方向Ｄ２における幅の約１.５倍の長さとなる。

すなわち、本実施形態によれば、画素を高精細化した場合であっても、比較的大きな画素幅を確保することができる。これにより、例えば、以下に説明するように隣り合う画素同士の混色防止が可能となる。
混色は、画素にある色を表示させた際に、その表示色の色相の極角依存性が左右非対称となる現象である。混色の程度が悪い場合には、例えば、赤色を表示させた画素を表示面の法線方向から見た際には赤色に見えるが、高極角の領域から見た際には緑色に見えることもあり得る。このような混色は、例えば、表示パネルの主面の法線方向に対して傾いて表示パネルに入射した光が、互いに整合しないカラーフィルタと画素領域とを通過することで生じる。

図１３は、画素電極とカラーフィルタとが異なる基板に設けられた表示パネルの断面を示す図である。第１基板ＳＵ１ａに画素電極ＰＥＲａ，ＰＥＧａ，ＰＥＢａが設けられ、この第１基板ＳＵ１ａと液晶層ＬＱａを介して対向する第２基板ＳＵ２ａに画素電極ＰＥＲａに対応するカラーフィルタＣＦＲａと、画素電極ＰＥＧａに対応するカラーフィルタＣＦＧａと、画素電極ＰＥＢａに対向するカラーフィルタＣＦＢａと、が設けられている。また、第１基板ＳＵ１ａには副画素の境界に位置する遮光層ＢＭａが設けられ、第２基板ＳＵ２ａにも副画素の境界に位置する遮光層ＢＭｂが設けられている。図１３の例においては、カラーフィルタＣＦＧａと画素電極ＰＥＧａとが本来の位置から僅かにずれて貼り合わされた状態を示している。

ここで、画素電極ＰＥＧａ及びカラーフィルタＣＦＧａに対応する緑色の副画素を点灯させる場合を想定する。バックライトから第１基板ＳＵ１ａに斜めに入射する光の一部（実線矢印）は、遮光層ＢＭａの間及びカラーフィルタＣＦＧａを通って緑色を表示する。これに対し、バックライトから第１基板ＳＵ１ａに斜めに入射する光の一部（破線矢印）は、遮光層ＢＭａの間を通った後、隣の画素のカラーフィルタＣＦＢａを通って青色を表示する。これにより混色が生じる。つまり、画素電極が形成された基板と、カラーフィルタが形成された基板とが異なっている場合、貼り合せの位置ずれによる混色が生じやすい傾向にある。よって、画素電極とカラーフィルタは同一の基板に形成されていることが好ましい。これによって、第１基板ＳＵ１と第２基板ＳＵ２との間で生じた貼り合せ誤差による、表示特性低下の度合いを抑えることができる。

図１４は、図１３の例よりも画素幅が小さい高精細な画素を想定した図である。この場合、遮光層ＢＭａの間を通る光のうち、カラーフィルタＣＦＢを通る光の割合が相対的に大きくなるため、混色の程度が悪化する。
図１５は、本実施形態と同じく画素電極とカラーフィルタとが同じ基板に設けられたＣＯＡ方式の表示パネルの断面を示す図である。すなわち、第１基板ＳＵ１ａに画素電極ＰＥＲａ，ＰＥＧａ，ＰＥＢａと、カラーフィルタＣＦＲａ，ＣＦＧａ，ＣＦＢａとが設けられている。

一般に、異なる基板の位置合わせ精度は例えば２.５μm程度と大きく、これに対して同一基板に形成される２つの層の位置合わせ精度は例えば１.０μm程度と極めて小さい。したがって、図１５の例においては、第１基板ＳＵ１ａと第２基板ＳＵ２ａとがずれて貼り合わされた場合であっても、画素電極ＰＥＲａ，ＰＥＧａ，ＰＥＢａと、カラーフィルタＣＦＲａ，ＣＦＧａ，ＣＦＢａとの位置ずれが殆ど生じない。また、図１３及び図１４の例においては、画素電極ＰＥＲａ，ＰＥＧａ，ＰＥＢａと、カラーフィルタＣＦＲａ，ＣＦＧａ，ＣＦＢａとの間に液晶層ＬＱａが介在しているが、図１５の例においては液晶層ＬＱａが介在していないために、これら画素電極とカラーフィルタに位置ずれが生じたとしても、図１３及び図１４において破線矢印で示したような光の不整合が生じにくい。これらの効果は、本実施形態の構成においても得られる。

また、ＣＯＡ方式を採用した本実施形態における表示パネルＰＮＬは、開口率の面でも有利である。すなわち、ＣＯＡ方式を採用したことにより上述のように混色が生じにくいため、第２基板ＳＵ２に配置される遮光層ＢＭの面積を小さく抑えることができる。また、上述のようにソース配線Ｓの表面に反射防止膜を形成したり、着色されたカラーフィルタの端部同士を重ね合せたりすることで、ソース配線Ｓと重なる遮光層を設ける必要がなくなる。開口率の向上により、液晶表示装置ＤＳＰの輝度も向上させることができる。また、明るい環境下で液晶表示装置ＤＳＰを使用した際のコントラスト比低下を低減することができる。

さらに、上述したように、図３などに示した画素構成においては、解像度を落とすことなく開口率を向上させることができる。
このように、本実施形態によれば、混色を防止し且つ開口率を向上させた高精細な液晶表示装置ＤＳＰ及びこの液晶表示装置ＤＳＰに用いられるカラーフィルタ基板を得ることができる。

一般に、カラーフィルタは、その層厚が例えば１.５μm程度と厚く、且つ光吸収性を有するために加工性に劣る。したがって、カラーフィルタ層ＣＦＬに含まれるカラーフィルタＣＦＧ１，ＣＦＧ２，ＣＦＲ１，ＣＦＲ２，ＣＦＢ，ＣＦＷに接続孔ＣＨＡ１〜ＣＨＡ６に対応する孔を設ける場合、小さな径でこれらを形成することは困難である。さらに、カラーフィルタがネガレジストから成る場合、フォトリソグラフ工程において接続孔に対応する孔部となる部分を露光部が取り囲むことになり、孔部となる部分に何れかの方向から光が回り込めばこの部分においても重合反応が生じ得る。この場合、エッチング後に形成される接続孔に残渣が生じて、当該接続孔を通じた電気的な接続が阻害される恐れがある。

これに対し、本実施形態においては、カラーフィルタＣＦＧ１，ＣＦＧ２，ＣＦＲ１，ＣＦＲ２，ＣＦＢ，ＣＦＷに接続孔ＣＨＡ１〜ＣＨＡ６に対応する孔を設けないので、これらカラーフィルタの加工性による影響が少ない。
第３絶縁層ＩＬ３は、透明な有機膜であり、この第３絶縁層ＩＬ３の元となるポジレジストは溶剤を含んでいるため塗布直後にある程度の流動性を有する。そのため、第３絶縁層ＩＬ３は、カラーフィルタが直下に存在する位置において厚くなり、存在しない位置において薄くなる。但し、十分にこのような平坦化作用を発揮できずに、カラーフィルタが直下に無い部分において凹部を生じることがある。このような凹部の近傍においては、接続電極ＣＡＬと、第３絶縁層ＩＬ３の液晶層ＬＱ側の面に形成される共通電極ＣＥとの間の距離が減少して、寄生容量が増大する可能性がある。この点、本実施形態においては、図９に示したようにカラーフィルタＣＦＧ１，ＣＦＧ２，ＣＦＲ１，ＣＦＲ２，ＣＦＢ，ＣＦＷに窪み部ＨＧ１，ＨＧ２，ＨＲ１，ＨＲ２，ＨＢ，ＨＷを設け、これら窪み部の位置に接続孔ＣＨＡ１〜ＣＨＡ６を形成している。したがって、上記凹部の面積が小さくなり、寄生容量の増大を防ぐことができる。

また、接続孔ＣＨＡ１がゲート配線Ｇ１の側に形成されるとともに接続孔ＣＨＡ２がゲート配線Ｇ２の側に形成されているので、領域Ａ１において画素電極ＰＥＧ１，ＰＥＲ１の配置スペースを大きく確保することができる。同様に、接続孔ＣＨＡ４がゲート配線Ｇ２の側に形成されるとともに接続孔ＣＨＡ５がゲート配線Ｇ３の側に形成されているので、領域Ａ３において画素電極ＰＥＧ２，ＰＥＲ２の配置スペースを大きく確保することができる。これらにより、遮光層ＢＭの幅を狭め、開口率を高めることができる。

（第２実施形態）
第２実施形態について説明する。第１実施形態と同一の構成及び作用については説明を省略する。
図１６は、本実施形態に係る液晶表示装置ＤＳＰの画素ＰＸ１，ＰＸ２に適用可能な構造の一例を示す平面図である。この図においては、図８と同じく、画素ＰＸ１の副画素ＰＸＧ１，ＰＸＧ２，ＰＸＲ１，ＰＸＲ２，ＰＸＢ，ＰＸＷ、及び、画素ＰＸ２の副画素ＰＸＧ１，ＰＸＧ２，ＰＸＲ１，ＰＸＲ２に対応する構成を示している。

本実施形態においては、カラーフィルタＣＦＧ１がゲート配線Ｇ１と重ならず、カラーフィルタＣＦＲ１がゲート配線Ｇ２と重ならず、カラーフィルタＣＦＧ２がゲート配線Ｇ２と重ならず、カラーフィルタＣＦＲ２がゲート配線Ｇ３と重ならず、カラーフィルタＣＦＢがゲート配線Ｇ２と重ならず、カラーフィルタＣＦＷがゲート配線Ｇ３と重ならない。

図１７は、図１６におけるカラーフィルタＣＦＧ１，ＣＦＧ２，ＣＦＲ１，ＣＦＲ２，ＣＦＢ，ＣＦＷ及び接続孔ＣＨＡ１〜ＣＨＡ６を示す図である。カラーフィルタＣＦＧ１，ＣＦＧ２，ＣＦＲ１，ＣＦＲ２，ＣＦＢ，ＣＦＷは、図９に示した窪み部ＨＧ１，ＨＧ２，ＨＲ１，ＨＲ２，ＨＢ，ＨＷを有しておらず、単純な平行四辺形に近い形状である。また、接続孔ＣＨＡ１〜ＣＨＡ６の位置は第１実施形態と同様である。
このような形状のカラーフィルタＣＦＧ１，ＣＦＧ２，ＣＦＲ１，ＣＦＲ２，ＣＦＢ，ＣＦＷは、窪み部ＨＧ１，ＨＧ２，ＨＲ１，ＨＲ２，ＨＢ，ＨＷを有する場合に比べて、容易に形成することができる。

（第３実施形態）
第３実施形態について説明する。第１及び第２実施形態と同一の構成及び作用については説明を省略する。
図１８は、本実施形態に係る液晶表示装置ＤＳＰの画素ＰＸ１，ＰＸ２に適用可能な構造の一例を示す平面図である。この図においては、図５と同じく、画素ＰＸ１の副画素ＰＸＧ１，ＰＸＧ２，ＰＸＲ１，ＰＸＲ２，ＰＸＢ，ＰＸＷ、及び、画素ＰＸ２の副画素ＰＸＧ１，ＰＸＧ２，ＰＸＲ１，ＰＸＲ２に対応する構成を示している。以下、図５に示した構造との相違点を主に説明する。

図１８の例においては、画素ＰＸ１，ＰＸ２のいずれにおいても、接続孔ＣＨＡ１がゲート配線Ｇ１を挟んで領域Ａ１の反対側かつソース配線Ｓ２の側（ソース配線Ｓ２の近傍）に形成され、接続孔ＣＨＡ４がゲート配線Ｇ２を挟んで領域Ａ３の反対側（すなわち領域Ａ１）かつソース配線Ｓ２の側（ソース配線Ｓ２の近傍）に形成されている。また、接続孔ＣＨＡ１，ＣＨＡ４に対応する接続電極ＣＡＬも、接続孔ＣＨＡ１，ＣＨＡ４と同様の位置に形成されている。

さらに、図１８の例においては、画素ＰＸ１，ＰＸ２のいずれにおいても、接続孔ＣＨＢ１がゲート配線Ｇ１，Ｇ２の間ではなくゲート配線Ｇ１を挟んでその反対側の位置に形成され、接続孔ＣＨＢ４がゲート配線Ｇ２，Ｇ３の間ではなくゲート配線Ｇ２を挟んでその反対側の位置（すなわちゲート配線Ｇ１，Ｇ２の間）に形成されている。スイッチング素子ＳＷＧ１の半導体層ＳＣは、接続孔ＣＨＡ１と接続孔ＣＨＢ１の間で延び、ゲート配線Ｇ１と２回交差している。スイッチング素子ＳＷＧ２の半導体層ＳＣは、接続孔ＣＨＡ４と接続孔ＣＨＢ４の間で延び、ゲート配線Ｇ２と２回交差している。

画素電極ＰＥＧ１は、ゲート配線Ｇ１と交差して接続孔ＣＨＡ１に向けて延びる突出部ＰＪ１を有している。画素電極ＰＥＲ１は、接続孔ＣＨＡ４を避けて配置されるとともに、接続孔ＣＨＡ２に向けて延びる突出部ＰＪ２を有している。画素電極ＰＥＧ２は、ゲート配線Ｇ２と交差して接続孔ＣＨＡ４に向けて延びる突出部ＰＪ３を有している。画素電極ＰＥＲ２は、接続孔ＣＨＡ５を避けて配置されるとともに、接続孔ＣＨＡ５に向けて延びる突出部ＰＪ４を有している。

このように接続孔ＣＨＡ１，ＣＨＡ４の位置を変更した本実施形態においては、画素ＰＸ１の接続孔ＣＨＡ２，ＣＨＡ３，ＣＨＡ４及び画素ＰＸ２の接続孔ＣＨＡ２，ＣＨＡ４が第２方向Ｄ２に沿って直線状に並んでいる。画素ＰＸ１，ＰＸ２以外の画素も同様の構成である。したがって、隣り合う２本のゲート配線Ｇの間において、各副画素の接続孔ＣＨＡは、一方のゲート配線Ｇの近傍で第２方向Ｄ２に沿って実質的に直線状に並ぶ。
なお、画素ＰＸ１の接続孔ＣＨＡ２，ＣＨＡ３，ＣＨＡ４及び画素ＰＸ２の接続孔ＣＨＡ２，ＣＨＡ４などは、必ずしも完全な直線状に並んでいなくても、実質的に直線状に並んでいれば良い。ここで、「実質的に直線状に並ぶ」の一例としては、接続孔の配列方向（図１８で言えば第２方向Ｄ２）において接続孔同士の重心がずれているが、接続孔同士は重なっている形態を含む。つまり、画素ＰＸ１の接続孔ＣＨＡ２，ＣＨＡ３，ＣＨＡ４及び画素ＰＸ２の接続孔ＣＨＡ２，ＣＨＡ４などの第１方向Ｄ１における位置が僅かにずれている場合などが含まれる。接続孔の部分は画像に寄与しない部分であるので、遮光層ＢＭやカラーフィルタの重畳部などで覆うと好ましいが、本実施形態の接続孔の配置によれば覆うべき領域を狭めることができる。

図１８の例においては、領域Ａ１，Ａ３において接続電極ＣＡＬが第２方向Ｄ２に並ぶ。そこで、２つの接続電極ＣＡＬを並べることが可能となるように、ソース配線Ｓ１〜Ｓ６の形状を工夫している。
すなわち、ソース配線Ｓ１，Ｓ４については、ゲート配線Ｇ２と交わる位置の近傍で第１方向Ｄ１に沿って直線状に延びる第１部分の長さを、ゲート配線Ｇ１，Ｇ３と交わる位置の近傍で第１方向Ｄ１に沿って直線状に延びる第２部分の長さよりも長くしている。反対に、２本で並走するソース配線Ｓ２，Ｓ３及びソース配線Ｓ５，Ｓ６については、ゲート配線Ｇ２と交わる位置の近傍で第１方向Ｄ１に沿って直線状に延びる第１部分の長さを、ゲート配線Ｇ１，Ｇ３と交わる位置の近傍で第１方向Ｄ１に沿って直線状に延びる第２部分の長さよりも短くしている。

このようなソース配線Ｓ１〜Ｓ６の形状であれば、ゲート配線Ｇ１〜Ｇ３の上において、ソース配線Ｓ１，Ｓ２の間隔及びソース配線Ｓ４，Ｓ５の間隔が、ソース配線Ｓ３，Ｓ４の間隔よりも大きくなる。したがって、接続電極ＣＡＬを第２方向Ｄ２に２つ並べて配置するスペースを確保できる。

このようなソース配線Ｓ１〜Ｓ６の場合、領域Ａ２やＡ４の画素電極ＰＥＢ，ＰＥＷのように、一方のソース配線の端部近傍から、他方のソース配線の端部近傍へ延びる複数の延出部（櫛歯電極であれば櫛に相当する部分）の長さを異ならせても良い。これによって、ソース配線の形状に合わせた良好な画素電極を形成することができる。

図１９は、図１８に示した画素ＰＸ１，ＰＸ２に配置されるカラーフィルタＣＦＧ１，ＣＦＧ２，ＣＦＲ１，ＣＦＲ２，ＣＦＢ，ＣＦＷの形状の一例を模式的に示す平面図である。この図の例において、画素ＰＸ１のカラーフィルタＣＦＧ１，ＣＦＧ２，ＣＦＲ１，ＣＦＲ２，ＣＦＢ，ＣＦＷ及び画素ＰＸ２のカラーフィルタＣＦＧ１，ＣＦＧ２，ＣＦＲ１，ＣＦＲ２の第２方向Ｄ２における端部は、ソース配線Ｓ１〜Ｓ６に沿う形状を有している。

図２０は、図１９におけるカラーフィルタＣＦＧ１，ＣＦＧ２，ＣＦＲ１，ＣＦＲ２，ＣＦＢ，ＣＦＷ及び接続孔ＣＨＡ１〜ＣＨＡ６を示す図である。この図に示すカラーフィルタＣＦＧ１，ＣＦＧ２，ＣＦＲ１，ＣＦＲ２，ＣＦＢ，ＣＦＷは、いずれも図１７に示したものと同じく、窪み部ＨＧ１，ＨＧ２，ＨＲ１，ＨＲ２，ＨＢ，ＨＷを有していない単純な形状であるため、加工が容易である。

この場合において、領域Ａ１においては、接続孔が集中しているゲート配線Ｇ２側のカラーフィルタＣＦ（図１９においてはカラーフィルタＣＦＲ１）を、ゲート配線Ｇ１側のカラーフィルタＣＦ（図１９にいてはカラーフィルタＣＦＧ１）よりも小さくしても良い。領域Ａ３においてもゲート配線Ｇ３側のカラーフィルタを小さくしても良い。その際に、色の明るさ及び人間の網膜感度を考慮して、大きくするカラーフィルタは緑色が好ましく、小さくするカラーフィルタは赤色が好ましい。

画素ＰＸ１のカラーフィルタ層ＣＦＬにおいて、カラーフィルタＣＦＲ１，ＣＦＢとカラーフィルタＣＦＧ２，ＣＦＷとの間には、第２方向Ｄ２に沿って直線状に延びる空間ＳＰ１が形成され、この空間ＳＰ１に接続孔ＣＨＡ２，ＣＨＡ３，ＣＨＡ４が並んでいる。空間ＳＰ１は、画素ＰＸ２さらにはその先に配置された画素ＰＸへと繋がっている。

なお、カラーフィルタＣＦＧ１の側で画素ＰＸ１，ＰＸ２と第１方向Ｄ１に隣り合う画素との間に空間ＳＰ２が形成され、この空間に画素ＰＸ１，ＰＸ２の接続孔ＣＨＡ１が配置されている。空間ＳＰ２には、当該隣り合う画素の接続孔（例えば接続孔ＣＨＡ５，ＣＨＡ６）も配置される。

また、カラーフィルタＣＦＲ２の側で画素ＰＸ１，ＰＸ２と第１方向Ｄ１に隣り合う画素との間に空間ＳＰ３が形成され、この空間に画素ＰＸ１，ＰＸ２の接続孔ＣＨＡ５，ＣＨＡ６が配置されている。空間ＳＰ２には、当該隣り合う画素の接続孔（例えば接続孔ＣＨＡ１）も配置される。

図２１は、遮光層ＢＭと、ゲート配線Ｇ（Ｇ１〜Ｇ３）、ソース配線Ｓ（Ｓ１〜Ｓ６）、接続孔ＣＨＡ１〜ＣＨＡ６、及び接続電極ＣＡＬなどとの位置関係を示す平面図である。この図に示すように、接続孔ＣＨＡ１〜ＣＨＡ６及び接続電極ＣＡＬを直線状に配置したことで、各ゲート配線Ｇ１〜Ｇ３と重なる遮光層ＢＭの第１方向Ｄ１における幅を狭めることができる。したがって、開口率を向上させることができる。この際に、平面視において、接続孔の配列方向（図２１で言えば第２方向Ｄ２）でスペーサＳＯＡは隣り合う接続孔同士と重なっていると、遮光層ＢＭをより小さく形成できる。

特にスペーサＳＯＡがある場合、遮光層ＢＭを大きく形成しなければならず、各画素の面積を低下させてしまうが、本実施形態の接続孔の配置であえば過度に遮光膜ＢＭが大きくなることを防止できる。

また、接続孔ＣＨＡ１〜ＣＨＡ６を直線状に配置したことにより、カラーフィルタＣＦＧ１，ＣＦＧ２，ＣＦＲ１，ＣＦＲ２，ＣＦＢ，ＣＦＷが単純な形状となり、且つこれらカラーフィルタを接続孔ＣＨＡ１〜ＣＨＡ６の近くまで配置することができる。これにより、接続孔ＣＨＡ１〜ＣＨＡ６近傍での第３絶縁層ＩＬ３の厚さを増大させ、共通電極ＣＥと接続電極ＣＡＬとの間の寄生容量を低減することができる。

（第４実施形態）
第４実施形態について説明する。第１乃至第３実施形態と同一の構成及び作用については説明を省略する。
第１乃至第３実施形態においては、図６及び図７に示したように、画素電極ＰＥが共通電極ＣＥよりも液晶層ＬＱの側に位置する構造を開示した。この場合、接続孔ＣＨＡ１〜ＣＨＡ６は、第４絶縁層ＩＬ４及び共通電極ＣＥを貫通するように設ける必要がある。そのため、接続孔ＣＨＡ１〜ＣＨＡ６の構造が複雑となり、且つ接続孔ＣＨＡ１〜ＣＨＡ６が大面積となる。

また、画素電極ＰＥＧ１，ＰＥＧ２，ＰＥＲ１，ＰＥＲ２が第３実施形態において開示したように突出部ＰＪ１〜ＰＪ４を有する場合には、液晶層ＬＱに配向乱れが生じることがある。図２２は、この配向乱れを説明するための図であり、突出部ＰＪ２を有する画素電極ＰＥＲ１と、突出部ＰＪ３を有するＰＥＧ２とを示している。突出部ＰＪ２，ＰＪ３により、画素電極ＰＥＲ１，ＰＥＧ２の間は入り組んだ形状となる。画素電極ＰＥＲ１，ＰＥＧ２の電位が互いに異なる場合、これらの間に電界が生じる。図２２においては、この電界における電気力線の方向を実線矢印にて示すとともに、液晶層ＬＱに含まれる液晶分子ＬＭを模式的に示している。この液晶分子ＬＭは、例えば長尺方向に初期配向されている。

画素電極ＰＥＲ１，ＰＥＧ２の間の電気力線には液晶分子ＬＭの初期配向方向と平行でないものが存在するため、画素電極ＰＥＲ１，ＰＥＧ２の境界近傍で配向乱れが生じ得る。特に、画素電極ＰＥＲ１，ＰＥＧ２の電位差が大きい場合には、配向乱れも大きくなる。画素電極ＰＥＲ１，ＰＥＧ２の境界近傍は、遮光層ＢＭにより覆われた領域であるものの、配向乱れの程度が大きいと遮光層ＢＭとの非対向領域にまで影響が及ぶことがある。その際には、画像の表示が乱れるとともに、存続期間の短い残像となって観察され得る。

本実施形態においては、これらを解決するための構造を開示する。図２３は、本実施形態に係る液晶表示装置ＤＳＰの画素ＰＸ１，ＰＸ２に適用可能な構造の一例を示す平面図である。この図においては、図１８と同じく、画素ＰＸ１の副画素ＰＸＧ１，ＰＸＧ２，ＰＸＲ１，ＰＸＲ２，ＰＸＢ，ＰＸＷ、及び、画素ＰＸ２の副画素ＰＸＧ１，ＰＸＧ２，ＰＸＲ１，ＰＸＲ２に対応する構成を示している。以下、図１８に示した構造との相違点を主に説明する。

図２３は、共通電極ＣＥが画素電極ＰＥＧよりも液晶層に近い、いわゆるコモントップの実施形態である。本実施形態において、図１８とは異なり、画素電極ＰＥＧ１，ＰＥＧ２，ＰＥＲ１，ＰＥＲ２，ＰＥＢ，ＰＥＷは、スリットＳＬ１を有していない。一方で、共通電極ＣＥは、領域Ａ１〜Ａ４にそれぞれ２本のスリットＳＬ２を有している。但し、共通電極ＣＥは、領域Ａ１〜Ａ４にそれぞれスリットＳＬ２を１本のみ有していても良いし、３本以上有していても良い。スリットＳＬ２は、全体として、第１方向Ｄ１及び第２方向Ｄ２のそれぞれに対して傾いた方向に延びている。

共通電極ＣＥは、ゲート配線Ｇ１〜Ｇ３、ソース配線Ｓ１〜Ｓ６、各半導体層ＳＣ、各接続電極ＣＡＬ、接続孔ＣＨＡ１〜ＣＨＡ６、接続孔ＣＨＢ１〜ＣＨＢ６、及び、突出部ＰＪ１〜ＰＪ４などと重なっている。
領域Ａ１のスリットＳＬ２は画素電極ＰＥＧ１，ＰＥＲ１と重なり、領域Ａ２のスリットＳＬ２は画素電極ＰＥＢと重なり、領域Ａ３のスリットＳＬ２は画素電極ＰＥＧ２，ＰＥＲ２と重なり、領域Ａ４のスリットＳＬ２は画素電極ＰＥＷと重なっている。

図２４は、図２３における２４Ａ−２４Ｂ線に沿う表示パネルＰＮＬの断面を模式的に示す図である。本実施形態においては、第３絶縁層ＩＬ３の液晶層ＬＱ側の面に画素電極ＰＥ（ＰＥＧ１）が形成され、画素電極ＰＥ及び第３絶縁層ＩＬ３の一部が第４絶縁層ＩＬ４によって覆われ、第４絶縁層ＩＬ４の液晶層ＬＱ側の面に共通電極ＣＥが形成され、共通電極ＣＥ及び第４絶縁層ＩＬ４の一部が第１配向膜ＡＬ１によって覆われている。このような構造であっても、画素電極ＰＥ及び共通電極ＣＥの間に電圧が印加されると基板主面と平行な成分を含むフリンジ電界ＥＦが生じる。このフリンジ電界ＥＦにより、液晶層ＬＱの液晶分子は、基板主面と平行な面内で回転する。

図２４においては副画素ＰＸＧ１に着目して表示パネルＰＮＬの断面構造を示したが、他の副画素ＰＸＧ２，ＰＸＲ１，ＰＸＲ２，ＰＸＢ，ＰＸＷにおける画素電極ＰＥＧ２，ＰＥＲ１，ＰＥＲ２，ＰＥＢ，ＰＥＷなどについても、副画素ＰＸＧ１と同様の構造及び作用を有する。

図２５は、図２３における２５Ａ−２５Ｂ線に沿う表示パネルＰＮＬの断面を模式的に示す図である。本実施形態においては画素電極ＰＥ（ＰＥＲ１）が第４絶縁層ＩＬ４及び共通電極ＣＥよりも接続電極ＣＡＬの側に位置するため、接続孔ＣＨＡ２は第４絶縁層ＩＬ４及び共通電極ＣＥを貫通していない。

図２５においては副画素ＰＸＲ１に着目して表示パネルＰＮＬの断面構造を示したが、他の副画素ＰＸＧ１，ＰＸＧ２，ＰＸＲ２，ＰＸＢ，ＰＸＷにおける画素電極ＰＥＧ１，ＰＥＧ２，ＰＥＲ２，ＰＥＢ，ＰＥＷ、スイッチング素子ＳＷＧ１，ＳＷＧ２，ＳＷＲ２，ＳＷＢ，ＳＷＷ、接続孔ＣＨＡ１，ＣＨＡ３〜ＣＨＡ６、及び、接続孔ＣＨＢ１，ＣＨＡ３〜ＣＨＢ６などについても、副画素ＰＸＲ１と同様の構造を有する。

本実施形態においては画素電極ＰＥＧ１，ＰＥＧ２，ＰＥＲ１，ＰＥＲ２，ＰＥＢ，ＰＥＷと各副画素ＰＸＧ１，ＰＸＧ２，ＰＸＲ１，ＰＸＲ２，ＰＸＢ，ＰＸＷの接続電極ＣＡＬとの間に介在する層数を減らすことができるため、接続孔ＣＨＡ１〜ＣＨＡ６の構造が単純になるとともに、接続孔ＣＨＡ１〜ＣＨＡ６のサイズを小さくして画素ＰＸの開口率を向上させることが可能となる。

また、画素電極ＰＥＲ１，ＰＥＧ２のようにゲート配線Ｇを挟んで第１方向Ｄ１に沿って並ぶ画素電極の間の空間が共通電極ＣＥと重なるため、この空間において画素電極間に生じる電界が共通電極ＣＥによって遮蔽される。したがって、図２２を用いて説明した配向乱れを低減することができる。

（変形例）
各実施形態にて開示した構成は、種々の態様に変形することができる。
例えば、各実施形態においては、接続孔ＣＨＡ１〜ＣＨＡ６が第３絶縁層ＩＬ３に形成された個別の貫通孔をそれぞれ含むものとして説明した。しかしながら、第３絶縁層ＩＬ３に形成された１つの貫通孔を、接続孔ＣＨＡ１〜ＣＨＡ６の少なくとも２つが共用しても良い。

図２６は、当該変形例を第３実施形態の構造に適用した場合を説明するための図であって、カラーフィルタＣＦＧ１，ＣＦＧ２，ＣＦＲ１，ＣＦＲ２，ＣＦＢ，ＣＦＷを平面的に示している。カラーフィルタＣＦＧ１，ＣＦＧ２，ＣＦＲ１，ＣＦＲ２，ＣＦＢ，ＣＦＷは、図２０の場合と同様の位置関係で配置されている。

図２６の例において、第３絶縁層ＩＬ３は、空間ＳＰ１と重なる位置に溝部ＧＲ１を有し、空間ＳＰ２と重なる位置に溝部ＧＲ２を有し、空間ＳＰ３と重なる位置に溝部ＧＲ３を有している。溝部ＧＲ１〜ＧＲ３は、いずれも第２方向Ｄ２に沿って直線状に延びる貫通孔である。

図２６においては、副画素ＰＸＧ１の画素電極ＰＥＧ１と接続電極ＣＡＬとが接触する位置ＰＳ１、副画素ＰＸＲ１の画素電極ＰＥＲ１と接続電極ＣＡＬとが接触する位置ＰＳ２、副画素ＰＸＢの画素電極ＰＥＢと接続電極ＣＡＬとが接触する位置ＰＳ３、副画素ＰＸＧ２の画素電極ＰＥＧ２と接続電極ＣＡＬとが接触する位置ＰＳ４、副画素ＰＸＲ２の画素電極ＰＥＲ２と接続電極ＣＡＬとが接触する位置ＰＳ５、副画素ＰＸＷの画素電極ＰＥＷと接続電極ＣＡＬとが接触する位置ＰＳ６を破線円にて示している。

位置ＰＳ１は溝部ＧＲ２に位置し、位置ＰＳ２，ＰＳ３，ＰＳ４は溝部ＧＲ１に位置し、位置ＰＳ５，ＰＳ６は溝部ＧＲ３に位置している。これらの位置ＰＳ１〜ＰＳ６は、例えば、画素電極ＰＥＧ１，ＰＥＧ２，ＰＥＲ１，ＰＥＲ２，ＰＥＢ，ＰＥＷと各副画素ＰＸＧ１，ＰＸＧ２，ＰＸＲ１，ＰＸＲ２，ＰＸＢ，ＰＸＷの接続電極ＣＡＬとの接続のために第４絶縁層ＩＬ４に設けられた貫通孔の位置に対応している。

このように、画素電極ＰＥＧ１，ＰＥＧ２，ＰＥＲ１，ＰＥＲ２，ＰＥＢ，ＰＥＷは、貫通孔ＧＲ１〜ＧＲ３を通じて各副画素ＰＸＧ１，ＰＸＧ２，ＰＸＲ１，ＰＸＲ２，ＰＸＢ，ＰＸＷの接続電極ＣＡＬとそれぞれ電気的に接続されている。すなわち、図２６の例においては、溝部ＧＲ２が接続孔ＣＨＡ１の一部として第３絶縁層ＩＬ３に形成される第１開口部としての役割を担い、溝部ＧＲ１が接続孔ＣＨＡ２，ＣＨＡ３，ＣＨＡ４の一部として第３絶縁層ＩＬ３に形成される第２開口部、第３開口部、第４開口部としての役割を担い、溝部ＧＲ３が接続孔ＣＨＡ５，ＣＨＡ６の一部として第３絶縁層ＩＬ３に形成される第５開口部、第６開口部としての役割を担う。

他の観点からいうと、図２６の例においては、第２方向Ｄ２に沿って並ぶ各画素ＰＸ１，ＰＸ２の第１開口部が互いに連通し、これら画素ＰＸ１，ＰＸ２の第２開口部、第３開口部、及び第４開口部が互いに連通し、これら画素ＰＸ１，ＰＸ２の第５開口部及び第６開口部が互いに連通している。
このような構造であれば、第３絶縁層ＩＬ３に各接続孔ＣＨＡ１〜ＣＨＡ６に対応する開口部をそれぞれ設ける場合に比べて、第３絶縁層ＩＬ３の加工が容易となる。また、溝部ＧＲ１〜ＧＲ３のような直線状の開口は、安定して形成することができる。

なお、第３絶縁層ＩＬ３の溝部は、例えば接続孔ＣＨＡ２，ＣＨＡ４のように、近接する複数の接続孔ＣＨＡに対応する第３絶縁層ＩＬ３の開口部を連通するに止めた大きさであっても良い。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

ＤＳＰ…液晶表示装置、ＰＮＬ…表示パネル、ＢＬ…バックライト、ＤＡ…表示エリア、Ｄ１…第１方向、Ｄ２…第２方向、Ｇ…ゲート配線、Ｓ…ソース配線、ＳＷ…スイッチング素子、ＰＥ…画素電極、ＣＥ…共通電極、Ａ１〜Ａ４…領域、ＳＣ…半導体層、ＣＡＬ…接続電極、ＣＦＬ…カラーフィルタ層、ＣＦ…カラーフィルタ、ＣＨＡ…接続孔、ＢＭ…遮光層、ＳＯＡ…スペーサ、ＳＵ１…第１基板、ＳＵ２…第２基板

Claims (13)

1. 絶縁基板と、
   第１方向に並び、第１信号が供給される第１信号線及び第２信号線と、
   前記第１方向と交わる第２方向に並び、前記第１信号とは異なる信号である第２信号が供給され、前記第１信号線及び前記第２信号線とそれぞれ交差する第３信号線、第４信号線、及び第５信号線と、
   第１スイッチング素子、第２スイッチング素子、及び第３スイッチング素子と、
   前記第１信号線、前記第２信号線、前記第４信号線、及び前記第５信号線に囲われた第１領域において前記第１信号線の側に形成された第１画素電極と、
   前記第１領域において前記第２信号線の側に形成された第２画素電極と、
   前記第１信号線、前記第２信号線、前記第３信号線、及び前記第４信号線に囲われ、前記第１領域と前記第２方向に隣り合う第２領域に形成された第３画素電極と、
   前記第１画素電極、前記第２画素電極、及び前記第３画素電極と前記絶縁基板との間に設けられたカラーフィルタを含むカラーフィルタ層と、
   前記カラーフィルタ層を覆う絶縁層と、
   を備え、
   前記絶縁層は、前記絶縁層を貫通する第１開口部、第２開口部、及び第３開口部を有し、
   前記第１画素電極は前記第１開口部を通じて前記第１スイッチング素子と電気的に接続され、前記第２画素電極は前記第２開口部を通じて前記第２スイッチング素子と電気的に接続され、前記第３画素電極は前記第３開口部を通じて前記第３スイッチング素子と電気的に接続され、
   前記第１開口部は前記第１信号線の側に形成され、前記第２開口部は前記第２信号線の側に形成された、
   カラーフィルタ基板。
2. 前記カラーフィルタ層に含まれるカラーフィルタは、前記第１開口部、前記第２開口部、及び前記第３開口部と平面視において重畳しない、
   請求項１に記載のカラーフィルタ基板。
3. 前記第１信号線及び前記第２信号線とともに前記第１方向に並び、前記第３信号線、前記第４信号線、及び前記第５信号線と交差する第６信号線と、
   前記第２信号線、前記第４信号線、前記第５信号線、及び前記第６信号線に囲われるとともに前記第１領域と前記第１方向に隣り合う第３領域において、前記第２信号線の側に形成された第４画素電極と、
   前記第３領域において前記第６信号線の側に形成された第５画素電極と、
   第４スイッチング素子及び第５スイッチング素子と、
   をさらに備え、
   前記絶縁層は、前記絶縁層を貫通する第４開口部及び第５開口部をさらに有し、
   前記第４画素電極は前記第４開口部を通じて前記第４スイッチング素子と電気的に接続され、前記第５画素電極は前記第５開口部を通じて前記第５スイッチング素子と電気的に接続され、
   前記第４開口部は、前記第２信号線の側に形成されている、
   請求項１又は２に記載のカラーフィルタ基板。
4. 前記第２開口部及び前記第４開口部は、前記第１領域に形成されている、
   請求項３に記載のカラーフィルタ基板。
5. 前記第２開口部、前記第３開口部、及び前記第４開口部は、実質的に直線状に並んでいる、
   請求項３又は４に記載のカラーフィルタ基板。
6. 前記第２開口部、前記第３開口部、及び前記第４開口部は、互いに連通している、
   請求項５に記載のカラーフィルタ基板。
7. 前記第３開口部は、前記第２信号線の側に形成されている、
   請求項５又は６に記載のカラーフィルタ基板。
8. 前記第３画素電極は、前記第１画素電極及び前記第２画素電極と前記第２方向に隣り合っている、
   請求項１乃至７のうちいずれか１項に記載のカラーフィルタ基板。
9. 前記カラーフィルタ層は、前記第１画素電極に対向する第１色の第１カラーフィルタと、前記第２画素電極に対向する第２色の第２カラーフィルタと、前記第３画素電極に対向する第３色の第３カラーフィルタと、前記第４画素電極に対向する第４色の第４カラーフィルタと、前記第５画素電極と対向する第５色の第５カラーフィルタと、を含み、
   前記第１色及び前記第４色は緑色であり、前記第２色及び前記第５色は赤色であり、前記第３色は青色であり、
   前記第１カラーフィルタと前記第４カラーフィルタの面積は、前記第２カラーフィルタと前記第５カラーフィルタの面積よりも大きい、
   請求項６に記載のカラーフィルタ基板。
10. 前記第１画素電極、前記第２画素電極、及び前記第３画素電極を覆う第２絶縁層と、
    前記第２絶縁層を挟んで前記第１画素電極、前記第２画素電極、及び前記第３画素電極と対向する共通電極と、
    をさらに備える、請求項１乃至９のうちいずれか１項に記載のカラーフィルタ基板。
11. 第１基板と、前記第１基板に対向する第２基板と、を備える表示装置であって、
    前記第１基板は、
    絶縁基板と、
    第１方向に並び、第１信号が供給される第１信号線及び第２信号線と、
    前記第１方向と交わる第２方向に並び、前記第１信号とは異なる第２信号が供給される前記第１信号線及び前記第２信号線とそれぞれ交差する第３信号線、第４信号線、及び第５信号線と、
    第１スイッチング素子、第２スイッチング素子、及び第３スイッチング素子と、
    前記第１信号線、前記第２信号線、前記第４信号線、及び前記第５信号線に囲われた第１領域において前記第１信号線の側に形成された第１画素電極と、
    前記第１領域において前記第２信号線の側に形成された第２画素電極と、
    前記第１信号線、前記第２信号線、前記第３信号線、及び前記第４信号線に囲われ、前記第１領域と前記第２方向に隣り合う第２領域に形成された第３画素電極と、
    前記第１画素電極、前記第２画素電極、及び前記第３画素電極と前記絶縁基板との間に設けられたカラーフィルタを含むカラーフィルタ層と、
    前記カラーフィルタ層を覆う絶縁層と、
    を備え、
    前記絶縁層は、前記絶縁層を貫通する第１開口部、第２開口部、及び第３開口部を有し、
    前記第１画素電極は前記第１開口部を通じて前記第１スイッチング素子と電気的に接続され、前記第２画素電極は前記第２開口部を通じて前記第２スイッチング素子と電気的に接続され、前記第３画素電極は前記第３開口部を通じて前記第３スイッチング素子と電気的に接続され、
    前記第１開口部は前記第１信号線の側に形成され、前記第２開口部は前記第２信号線の側に形成された、
    表示装置。
12. 前記第１信号線及び前記第２信号線とともに前記第１方向に並び、前記第３信号線、前記第４信号線、及び前記第５信号線と交差する第６信号線と、
    前記第２信号線、前記第４信号線、前記第５信号線、及び前記第６信号線に囲われるとともに前記第１領域と前記第１方向に隣り合う第３領域において、前記第２信号線の側に形成された第４画素電極と、
    前記第３領域において前記第６信号線の側に形成された第５画素電極と、
    第４スイッチング素子及び第５スイッチング素子と、
    をさらに備え、
    前記絶縁層は、前記絶縁層を貫通する第４開口部及び第５開口部を有し、
    前記第４画素電極は前記第４開口部を通じて前記第４スイッチング素子と電気的に接続され、前記第５画素電極は前記第５開口部を通じて前記第５スイッチング素子と電気的に接続され、
    前記第４開口部は、前記第２信号線の側に形成されている、
    請求項１１に記載の表示装置。
13. 前記第１基板及び前記第２基板の間において前記第２信号線と重畳する位置に設けられたスペーサと、
    前記スペーサ、前記第２開口部、前記第３開口部、及び前記第４開口部と重畳する遮光層と、
    をさらに備える、請求項１２に記載の表示装置。

Images