WO2019167490A1 - 表示装置 - Google Patents

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WO2019167490A1
WO2019167490A1 PCT/JP2019/002354 JP2019002354W WO2019167490A1 WO 2019167490 A1 WO2019167490 A1 WO 2019167490A1 JP 2019002354 W JP2019002354 W JP 2019002354W WO 2019167490 A1 WO2019167490 A1 WO 2019167490A1
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WO
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insulating layer
inorganic film
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pedestal
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伊東　理
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株式会社ジャパンディスプレイ
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    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78633—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device with a light shield

Definitions

  • Embodiments of the present invention relate to a display device.
  • the display device includes a signal line to which a video signal is supplied, a pixel electrode disposed in the pixel, and a switching element interposed between the signal line and the pixel electrode.
  • the switching element includes a semiconductor layer electrically connected to each of the signal line and the pixel electrode.
  • the pixel electrode may be formed of a transparent conductive material such as ITO (indium tin oxide).
  • ITO indium tin oxide
  • an object of the present disclosure is to provide a display device capable of high definition.
  • a display device includes a semiconductor layer, a scanning line facing the semiconductor layer, to which a scanning signal is supplied, a first insulating layer provided above the semiconductor layer, and the first insulating layer A signal line that is electrically connected to the semiconductor layer through a first contact hole that passes through the first insulating layer and is supplied with a video signal; a pedestal that contacts the semiconductor layer through a second contact hole that passes through the first insulating layer; A second insulating layer provided above the pedestal; and a pixel electrode connected to the pedestal through a third contact hole penetrating the second insulating layer. Further, the signal line and the pedestal are provided in different layers.
  • FIG. 1 is a perspective view showing an example of the appearance of the liquid crystal display device according to the first embodiment.
  • FIG. 2 is a perspective view schematically showing an example of the first substrate in the first embodiment.
  • FIG. 3 is a plan view schematically showing an example of the sub-pixel in the first embodiment.
  • FIG. 4 is a schematic cross-sectional view of the display panel taken along line IV-IV in FIG.
  • FIG. 5 is a schematic cross-sectional view of the display panel taken along line VV in FIG.
  • FIG. 6A is a schematic cross-sectional view showing the manufacturing process of the first substrate in the first embodiment.
  • FIG. 6B is a schematic cross-sectional view showing a manufacturing process subsequent to FIG. 6A.
  • FIG. 6C is a schematic cross-sectional view showing a manufacturing process subsequent to FIG. 6B.
  • FIG. 6D is a schematic cross-sectional view showing a manufacturing process subsequent to FIG. 6C.
  • FIG. 6E is a schematic cross-sectional view showing a manufacturing process subsequent to FIG. 6D.
  • FIG. 6F is a schematic cross-sectional view showing a manufacturing process subsequent to FIG. 6E.
  • FIG. 7 is a schematic cross-sectional view of a display panel according to a comparative example.
  • FIG. 8 is a schematic plan view of elements included in the display panel according to the comparative example.
  • FIG. 9 is a schematic plan view of elements included in the display panel according to the first embodiment.
  • FIG. 10 is a schematic cross-sectional view of a display panel included in the display device according to the second embodiment.
  • FIG. 11A is a schematic cross-sectional view showing the manufacturing process of the first substrate in the second embodiment.
  • FIG. 11B is a schematic cross-sectional view showing a manufacturing process subsequent to FIG. 11A.
  • FIG. 11C is a schematic cross-sectional view showing a manufacturing process subsequent to FIG. 11B.
  • FIG. 11D is a schematic cross-sectional view showing a manufacturing process subsequent to FIG. 11C.
  • FIG. 11E is a schematic cross-sectional view showing a manufacturing process subsequent to FIG. 11D.
  • FIG. 11F is a schematic cross-sectional view illustrating the manufacturing process subsequent to FIG. 11E.
  • FIG. 11A is a schematic cross-sectional view showing the manufacturing process of the first substrate in the second embodiment.
  • FIG. 11B is a schematic cross-sectional view showing a manufacturing process subsequent to FIG. 11A.
  • FIG. 11C is
  • FIG. 12A is a schematic plan view showing a manufacturing process of the first substrate in the second embodiment.
  • FIG. 12B is a schematic plan view showing the manufacturing process subsequent to FIG. 12A.
  • FIG. 12C is a schematic plan view showing the manufacturing process subsequent to FIG. 12B.
  • FIG. 13 is a schematic cross-sectional view of a display panel included in the display device according to the third embodiment.
  • FIG. 14A is a schematic cross-sectional view illustrating the manufacturing process of the first substrate in the third embodiment.
  • FIG. 14B is a schematic cross-sectional view showing the manufacturing process subsequent to FIG. 14A.
  • FIG. 14C is a schematic cross-sectional view showing a manufacturing process subsequent to FIG. 14B.
  • FIG. 14D is a schematic cross-sectional view showing the manufacturing process subsequent to FIG. 14C.
  • FIG. 14E is a schematic sectional view showing the manufacturing process subsequent to FIG. 14D.
  • FIG. 14F is a schematic cross-sectional view showing a manufacturing process subsequent to FIG. 14E.
  • FIG. 14G is a schematic cross-sectional view showing the manufacturing process following FIG. 14F.
  • FIG. 14H is a schematic cross-sectional view showing a manufacturing process subsequent to FIG. 14G.
  • FIG. 15 is a schematic cross-sectional view of a display panel included in the display device according to the fourth embodiment.
  • FIG. 16 is a schematic cross-sectional view of a display panel included in the display device according to the fifth embodiment.
  • FIG. 17 is a schematic cross-sectional view of the display panel at a position different from that in FIG.
  • FIG. 18 is a schematic cross-sectional view of a display panel included in the display device according to the sixth embodiment.
  • a transmissive liquid crystal display device is disclosed as an example of the display device.
  • This liquid crystal display device can be used for various devices such as a Virtual Reality (VR) viewer, a smartphone, a tablet terminal, a mobile phone terminal, a personal computer, a television receiver, an in-vehicle device, a game machine, and a monitor for a digital camera. it can.
  • VR Virtual Reality
  • each embodiment does not prevent application of the individual technical ideas disclosed in each embodiment to other types of display devices.
  • at least a part of the configuration disclosed in each embodiment includes a reflective liquid crystal display device, a self-luminous display device including an organic electroluminescence element, an electronic paper display device including an electrophoretic element, and a Micro-Electro.
  • the present invention can also be applied to a display device using a mechanical system (MEMS) or a display device using electrochromism.
  • MEMS mechanical system
  • electrochromism electrochromism.
  • FIG. 1 is a perspective view showing an example of an appearance of a liquid crystal display device DSP (hereinafter referred to as a display device DSP) according to the first embodiment.
  • a display device DSP liquid crystal display device
  • the X direction, the Y direction, and the Z direction are, for example, directions that intersect perpendicularly to each other, but may intersect at an angle other than perpendicular.
  • the direction indicated by the arrow in the Z direction may be referred to as up or up, and the opposite direction may be referred to as down or down.
  • the display device DSP includes a display panel PNL, a lighting device BL, and a first polarizing plate PL1.
  • the display panel PNL, the illumination device BL, and the first polarizing plate PL1 are stacked in the Z direction. Note that a second polarizing plate PL2 described later is disposed between the display panel PNL and the illumination device BL.
  • the display panel PNL includes a first substrate SU1, a second substrate SU2, and a liquid crystal layer (a liquid crystal layer LC which will be described later) disposed between the first substrate SU1 and the second substrate SU2.
  • the first substrate SU1 includes a connection part CN.
  • the connection part CN includes a terminal for connecting a signal supply source such as a flexible circuit board or an IC chip.
  • the illumination device BL includes a light guide plate facing the first substrate SU1, a light source such as a plurality of light emitting diodes (LEDs) disposed along an end of the light guide plate, and between the light guide plate and the display panel PNL. And an optical sheet such as a prism sheet or a diffusion sheet.
  • a light guide plate facing the first substrate SU1 a light source such as a plurality of light emitting diodes (LEDs) disposed along an end of the light guide plate, and between the light guide plate and the display panel PNL.
  • an optical sheet such as a prism sheet or a diffusion sheet.
  • the configuration of the illumination device BL is not limited to this example.
  • FIG. 2 is a perspective view schematically showing an example of the first substrate SU1.
  • the first substrate SU1 includes a display area DA and a pair of drive circuits PC disposed outside the display area DA.
  • the display area DA includes a large number of pixels PX arranged in the X direction and the Y direction.
  • the pixel PX includes a plurality of subpixels SP that display red, green, and blue, for example.
  • the pixel PX may include a sub-pixel SP that displays other colors such as white.
  • the drive circuit PC supplies a signal (scanning signal described later) for driving the subpixel SP.
  • FIG. 3 is a plan view schematically showing an example of the sub-pixel SP.
  • the first substrate SU1 includes a plurality of scanning lines G and a plurality of signal lines S.
  • the plurality of scanning lines G extend in the X direction and are arranged in the Y direction.
  • the plurality of signal lines S extend in the Y direction and are arranged in the X direction.
  • the first substrate SU1 includes a pixel electrode EL1 provided for each subpixel SP, a switching element SW, and a base MB.
  • the pixel electrode EL1 has a linearly extending shape, but may have such a linearly extending shape or a comb-like shape including a plurality of slits.
  • Switching element SW includes a semiconductor layer SC.
  • the semiconductor layer SC can be formed of, for example, polysilicon, but is not limited to this example.
  • the semiconductor layer SC extends while being bent and intersects the scanning line G once.
  • the semiconductor layer SC may intersect the scanning line G twice.
  • the base MB overlaps the pixel electrode EL1 and the semiconductor layer SC in plan view.
  • the pedestal MB has a rectangular shape, but is not limited to this example.
  • the signal line S is electrically connected to the semiconductor layer SC through the first contact hole CH1.
  • the pedestal MB is electrically connected to the semiconductor layer SC through the second contact hole CH2.
  • the pixel electrode EL1 is electrically connected to the pedestal MB through the third contact hole CH3.
  • FIG. 4 is a schematic cross-sectional view of the display panel PNL along the line IV-IV in FIG.
  • FIG. 5 is a schematic cross-sectional view of the display panel PNL along the line VV in FIG.
  • the first substrate SU1 includes a first base material B1, undercoat layers UC1 and UC2, insulating layers IL1 to IL6, an alignment film AL1, a light shielding layer LS, and a semiconductor layer. SC, scanning line G, signal line S, pixel electrode EL1, and common electrode EL2 are provided.
  • the light shielding layer LS is provided on the upper surface of the first base material B1.
  • the undercoat layer UC1 covers the light shielding layer LS and the upper surface of the first base material B1.
  • the undercoat layer UC2 covers the undercoat layer UC1.
  • the semiconductor layer SC is provided on the undercoat layer UC2 and faces the scanning line G. Further, the region of the semiconductor layer SC that faces the scanning line G faces the light shielding layer LS.
  • the insulating layer IL1 covers the semiconductor layer SC and the undercoat layer UC2.
  • the scanning line G is provided on the insulating layer IL1.
  • the insulating layer IL2 covers the scanning line G and the insulating layer IL1.
  • the insulating layer IL3 covers the insulating layer IL2.
  • the signal line S is provided on the insulating layer IL3.
  • the insulating layer IL4 covers the signal line S and the insulating layer IL3.
  • the base MB is provided on the insulating layer IL4.
  • the insulating layer IL5 covers the base MB and the insulating layer IL4.
  • the common electrode EL2 is provided on the insulating layer IL5 and extends over the plurality of subpixels SP.
  • the insulating layer IL6 covers the common electrode EL2 and the insulating layer IL5.
  • the pixel electrode EL1 is provided on the insulating layer IL6.
  • the alignment film AL1 covers the pixel electrode EL1 and the insulating layer IL6.
  • the second substrate SU2 includes a second base material B2, a black matrix BM (light shielding layer), a color filter layer CF, an overcoat layer OC, and an alignment film AL2. ing.
  • the black matrix BM is provided on the lower surface of the second base material B2, and faces the scanning lines G and the signal lines S.
  • the color filter layer CF covers the lower surfaces of the black matrix BM and the second base material B2.
  • the color filter layer CF includes a plurality of color filters of colors corresponding to the subpixels SP.
  • the black matrix BM may be provided below the color filter layer CF.
  • the overcoat layer OC covers the color filter layer CF.
  • the alignment film AL2 covers the overcoat layer OC.
  • the liquid crystal layer LC described above is disposed between the alignment film AL1 and the alignment film AL2.
  • the liquid crystal layer LC has a positive or negative dielectric anisotropy.
  • the first polarizing plate PL1 is disposed on the upper surface of the second base material B2.
  • the second polarizing plate PL2 is disposed on the lower surface of the first base material B1.
  • the absorption axes of the first polarizing plate PL1 and the second polarizing plate PL2 are orthogonal to each other.
  • the first base material B1 and the second base material B2 can be made of, for example, borosilicate glass having a thickness of about 0.2 mm, but may be made of resin such as polyimide.
  • the alignment films AL1 and AL2 are, for example, polyimide films subjected to photo-alignment processing, but may be polyimide films subjected to rubbing alignment processing.
  • the undercoat layer UC1 is, for example, a silicon oxide film
  • the undercoat layer UC2 is, for example, a silicon nitride film.
  • the insulating layers IL1 and IL2 are, for example, silicon oxide films.
  • the insulating layers IL3, IL4, and IL6 are, for example, silicon nitride films.
  • the insulating layer IL5 is, for example, a positive organic insulating film.
  • the overcoat layer OC is, for example, a non-photosensitive organic film.
  • Each color filter included in the color filter layer CF is, for example, a negative resist containing a pigment of each color.
  • the black matrix BM is a negative resist containing, for example, a black pigment.
  • the pixel electrode EL1 and the common electrode EL2 can be formed of a transparent conductive material such as ITO (indium tin oxide).
  • the scanning line G and the light shielding layer LS are made of, for example, molybdenum tungsten alloy.
  • the semiconductor layer SC is, for example, polysilicon obtained by polycrystallizing amorphous silicon by laser annealing.
  • the signal line S has a three-layer structure in which, for example, titanium, aluminum, and titanium are sequentially laminated.
  • the pedestal MB has a single layer structure made of titanium, for example, but may have a multilayer structure.
  • the thickness of the base MB is smaller than the thickness of the signal line S.
  • the thickness of the base MB is not more than half the thickness of the signal line S.
  • the thickness of the base MB is not less than 0.1 ⁇ m and not more than 0.2 ⁇ m.
  • the thickness of the signal line S is larger than the thickness of the scanning line G, but the present invention is not limited to this example.
  • each element can be formed with various materials, without being limited to the material of each element of 1st board
  • the first contact hole CH1 penetrates the insulating layers IL1 to IL3.
  • the second contact hole CH2 penetrates the insulating layers IL1 to IL4.
  • the third contact hole CH3 penetrates the insulating layers IL5 and IL6.
  • the signal line S is in contact with the semiconductor layer SC through the first contact hole CH1.
  • the pedestal MB is in contact with the semiconductor layer SC through the second contact hole CH2.
  • the pixel electrode EL1 is in contact with the base MB through the third contact hole CH3.
  • the signal line S is electrically connected to the semiconductor layer SC through the first contact hole CH1 penetrating the first insulating layer (insulating layers IL1 to IL3), and the pedestal MB is connected to the first MB.
  • the semiconductor layer SC is electrically connected through the second contact hole CH2 that penetrates the insulating layer, and the pixel electrode EL1 is electrically connected to the pedestal MB through the third contact hole CH3 that penetrates the second insulating layer (insulating layers IL5 and IL6). It is connected to the.
  • the first substrate SU1 includes a third insulating layer (insulating layer IL4) provided between the first insulating layer and the second insulating layer, and the second contact hole CH2 is provided in the first insulating layer.
  • insulating layer IL4 insulating layer
  • the second contact hole CH2 is provided in the first insulating layer.
  • At least a part of the signal line S (a part outside the first contact hole CH1) is located between the first insulating layer and the third insulating layer
  • the base MB is at least a part (of the second contact hole CH2).
  • the outer portion is located between the third insulating layer and the second insulating layer. That is, in the present embodiment, the signal line S and the base MB are provided in different layers.
  • a transparent conductive material such as ITO has low adhesion to the semiconductor layer SC, poor conduction may occur if the pixel electrode EL1 and the semiconductor layer SC are directly connected.
  • a metal pedestal MB is interposed between the pixel electrode EL1 and the semiconductor layer SC. Since the adhesion between the pixel electrode EL1 and the pedestal MB and the adhesion between the pedestal MB and the semiconductor layer SC are all good, the above-described conduction failure can be suppressed.
  • a common voltage is applied to the common electrode EL2.
  • the scanning signal is supplied to the scanning line G and the video signal is supplied to the signal line S, the video signal is applied to the pixel electrode EL1 through the semiconductor layer SC and the base MB.
  • a fringe electric field EF is generated based on a potential difference between the pixel electrode EL1 and the common electrode EL2. This fringe electric field EF acts on the liquid crystal layer LC to rotate the liquid crystal molecules contained in the liquid crystal layer LC from the initial alignment direction.
  • the display device DSP may be in a normally black mode in which the sub-pixel SP to which the fringe electric field EF has acted is bright display, or in a normally white mode in which the sub-pixel SP to which the fringe electric field EF has acted is dark display. May be.
  • the structure of the display panel PNL is not limited to the examples shown in FIGS.
  • the pixel electrode EL1 and the common electrode EL2 may be disposed in the same layer, or the common electrode EL2 may be disposed between the liquid crystal layer LC and the pixel electrode EL1.
  • the display panel PNL may be in a mode using a vertical electric field parallel to the Z direction instead of the fringe electric field EF.
  • the common electrode EL2 is disposed on the second substrate SU2.
  • various modes can be applied to the display panel PNL.
  • 6A to 6F are schematic cross-sectional views showing the manufacturing process of the first substrate SU1.
  • undercoat layers UC1 and UC2, insulating layers IL1 to IL3, a light shielding layer LS, a semiconductor layer SC, and a scanning line G are formed on the first base material B1.
  • FIG. 6B a first contact hole CH1 penetrating the insulating layers IL1 to IL3 is formed.
  • a part of the semiconductor layer SC is exposed through the first contact hole CH1.
  • the signal line S is formed so as to pass through the first contact hole CH1. Thereby, the signal line S contacts the semiconductor layer SC through the first contact hole CH1.
  • FIG. 6D an insulating layer IL4 covering the signal line S and the insulating layer IL3 is formed.
  • a second contact hole CH2 penetrating the insulating layers IL1 to IL4 is formed. In this state, a part of the semiconductor layer SC is exposed through the second contact hole CH2.
  • a base MB is formed so as to cover the second contact hole CH2.
  • the pedestal MB contacts the semiconductor layer SC through the second contact hole CH2.
  • the insulating layer IL5, the common electrode EL2, the insulating layer IL6, the pixel electrode EL1, and the alignment film AL1 are sequentially formed, and the first substrate SU1 shown in FIG. 4 is completed.
  • the signal line S and the base MB that respectively function as the source electrode and the drain electrode of the switching element SW including the semiconductor layer SC are formed in different layers and with different materials in different manufacturing processes.
  • FIG. 7 is a schematic cross-sectional view of a display panel XPNL according to a comparative example with the present embodiment.
  • the display panel XPNL is different from the display panel PNL according to the present embodiment shown in FIG. 4 in that the pedestal MB is provided in the same layer as the signal line S and does not include the insulating layer IL4.
  • the base MB is formed of the same material in the same manufacturing process as the signal line S. Therefore, in the display panel XPNL, the thickness of the base MB is the same as the thickness of the signal line S.
  • FIG. 8 is a schematic plan view of the signal line S, the pedestal MB, the first contact hole CH1, and the second contact hole CH2 provided in the display panel XPNL.
  • the distance D1 between the adjacent signal lines S.
  • the signal line S and the pedestal MB are formed in the same layer, in order to prevent a short circuit between the signal line S and the pedestal MB, a sufficient distance D2 must be secured between them.
  • the distance D2 is made extremely small and the subpixel SP is made high definition, extremely high processing accuracy is required, and there is a limit to improving the definition.
  • the thickness of the signal line S is increased.
  • the thickness of the base MB is also increased, and it is more difficult to improve the processing accuracy.
  • FIG. 9 is a schematic plan view of the signal line S, the base MB, the first contact hole CH1, and the second contact hole CH2 provided in the display panel PNL according to the present embodiment.
  • the signal line S and the pedestal MB are formed in different layers, both are not short-circuited even if the distance D2 is reduced. Further, even when the thickness of the signal line S is increased, the processing accuracy as high as that of the comparative example is not required.
  • the distance D1 between the adjacent signal lines S and the distance D3 between the adjacent pedestals MB are factors that determine the definition of the sub-pixel SP.
  • the diameter of the second contact hole CH2 is 2.0 ⁇ m
  • the width of the base MB in the X direction is 3.0 ⁇ m so as to cover the entire second contact hole CH2.
  • the width of the signal line S in the X direction is 1.5 ⁇ m and the distance D2 is as small as 1.5 ⁇ m
  • the width of the subpixel SP in the X direction is 7.5 ⁇ m. This corresponds to a high definition of 1100 ppi or higher.
  • the pedestal MB is formed in a different layer from the signal line S, so that the subpixel SP can be made high definition. Further, even if the signal line S is thickened, the effect of high definition can be obtained, so that signal delay in the signal line S can also be suppressed. Furthermore, since the pedestal MB is thinner than the signal line S, unevenness due to the pedestal MB is less likely to occur.
  • FIG. 10 is a schematic cross-sectional view of a display panel PNL included in the display device DSP according to the present embodiment.
  • the display panel PNL shown in FIG. 10 is different from the display panel PNL shown in FIG. 4 in that it further includes a wiring connection layer SE and an insulating layer IL7 (fourth insulating layer) and does not include the insulating layer IL4.
  • the wiring connection layer SE can be formed in the same layer as the pedestal MB, using the same material as the pedestal MB.
  • the wiring connection layer SE has, for example, a single layer structure made of titanium, but is not limited to this example.
  • the wiring connection layer SE covers the first contact hole CH1, and is electrically connected to the semiconductor layer SC through the first contact hole CH1.
  • the thickness of the wiring connection layer SE and the base MB is smaller than the thickness of the signal line S.
  • the thickness of the wiring connection layer SE and the base MB is not more than half of the thickness of the signal line S.
  • the thickness of the wiring connection layer SE and the base MB is not less than 0.1 ⁇ m and not more than 0.2 ⁇ m.
  • the insulating layer IL7 is provided between the insulating layers IL3 and IL5 and covers the base MB and the insulating layer IL3.
  • the insulating layer IL7 also covers a part of the wiring connection layer SE.
  • the first contact hole CH1 penetrates the insulating layer IL7 in addition to the insulating layers IL2 and IL3.
  • the signal line S is provided on the insulating layer IL7 and is in contact with the wiring connection layer SE in the first contact hole CH1. Thus, the signal line S and the semiconductor layer SC are electrically connected through the first contact hole CH1 and the wiring connection layer SE.
  • the third contact hole CH3 penetrates the insulating layer IL7 in addition to the insulating layer IL5.
  • the pixel electrode EL1 is electrically connected to the pedestal MB through the third contact hole CH3.
  • 11A to 11F are schematic cross-sectional views showing the manufacturing process of the first substrate SU1.
  • 12A to 12C are schematic plan views showing the manufacturing process of the first substrate SU1.
  • undercoat layers UC1 and UC2, insulating layers IL1 to IL3, light shielding layer LS, semiconductor layer SC, and scanning line G are formed on first base material B1.
  • a first contact hole CH1 and a second contact hole CH2 penetrating the insulating layers IL1 to IL3 are formed.
  • the first contact hole CH1 and the second contact hole CH2 can be simultaneously formed by the same process.
  • a wiring layer SE and a base MB are formed by patterning a titanium film formed entirely on the insulating layer IL3.
  • the wiring connection layer SE is in contact with the semiconductor layer SC through the first contact hole CH1, and the base MB is in contact with the semiconductor layer SC through the second contact hole CH2.
  • the wiring connection layer SE and the base MB are displaced in the Y direction.
  • the area of the wiring connection layer SE is smaller than the area of the base MB, but is not limited to this example.
  • FIG. 11D an insulating layer IL7 that covers the insulating layer IL3, the wiring connection layer SE, and the base MB is formed.
  • FIG. 11E by opening the insulating layer IL7 above the wiring connection layer SE, the first contact hole CH1 penetrating the insulating layers IL1 to IL3, IL7 is completed, and the signal line S is formed. As shown in FIG. 12B, the signal line S is formed so as to pass through the wiring connection layer SE.
  • an insulating layer IL5, a common electrode EL2, and an insulating layer IL6 are sequentially formed above the insulating layer IL7 and the signal line S, and a third contact hole CH3 penetrating the insulating layers IL5 to IL7 is formed. .
  • the pixel electrode EL1 is formed as shown in FIG. 12C, and the alignment film AL1 is further formed, whereby the first substrate SU1 shown in FIG. 10 is completed.
  • the wiring connection layer SE and the pedestal MB are both island-shaped as shown in FIGS. 12A to 12C, and their positions in the Y direction are shifted. Therefore, even if the distance D3 (see FIG. 12C) between the bases MB adjacent in the X direction and the distance D4 (see also FIG. 12C) between the wiring connection layers SE adjacent in the X direction are reduced, the wiring connection is achieved.
  • the layer SE and the pedestal MB are not short-circuited.
  • the positional accuracy of both can be improved compared to the case where they are formed by separate processes. This facilitates the design of the high-definition subpixel SP.
  • the diameters of the first contact hole CH1 and the second contact hole CH2 are 2.0 ⁇ m.
  • the width in the X direction of the wiring connection layer SE is set to 3.0 ⁇ m so as to cover the entire first contact hole CH1, and the width in the X direction of the base MB is covered over the entire second contact hole CH2. It is set to 3.0 ⁇ m so that it can be made. If the distances D3 and D4 are both set to 3.0 ⁇ m, the repetition period of the wiring connection layer SE and the repetition period of the base MB are both 6.0 ⁇ m. In this case, the width of the subpixel SP in the X direction is 6.0 ⁇ m. This corresponds to a high definition of 1400 ppi or higher.
  • the width in the X direction of the wiring connection layer SE and the base MB is not limited to the above example, and can be appropriately determined within a range of 2.0 ⁇ m to 3.0 ⁇ m, for example.
  • FIG. 13 is a schematic cross-sectional view of a display panel PNL provided in the display device DSP according to the present embodiment.
  • the display panel PNL shown in FIG. 13 is different from the display panel PNL shown in FIG. 4 in that the signal line S is formed in the groove GR provided in the insulating layer IL3 and is thin.
  • the first contact hole CH1 is provided from the bottom surface of the trench GR to the upper surface of the semiconductor layer SC.
  • the signal line S is formed of copper or an alloy containing copper and has a single layer structure.
  • the upper surface of the signal line S is a plane connected to the upper surface of the insulating layer IL3 around the trench GR.
  • the upper surface of the signal line S may be positioned above the upper surface of the insulating layer IL3 around the groove GR, or may be positioned lower than the upper surface of the insulating layer IL3.
  • the thickness of the signal line S is slightly larger than the thickness of the pedestal MB, but the thickness of the signal line S may be equal to or less than the thickness of the pedestal MB.
  • 14A to 14H are schematic cross-sectional views showing the manufacturing process of the first substrate SU1.
  • undercoat layers UC1 and UC2, insulating layers IL1 to IL3, a light shielding layer LS, a semiconductor layer SC, and a scanning line G are formed on the first base material B1.
  • a groove GR is formed on the upper surface of the insulating layer IL3.
  • the groove GR has the same planar shape as the signal line S.
  • Such a groove GR can be formed by partially reducing the thickness of the insulating layer IL3, for example, by patterning using a halftone mask.
  • a first contact hole CH1 is formed at a position overlapping with the groove GR.
  • a continuous copper film SX is formed on the insulating layer IL3 and inside the first contact hole CH1.
  • the signal line S is formed by mechanically scraping the copper film SX outside the groove GR, for example.
  • the signal line S is formed by the damascene method, but the signal line S may be formed by another method.
  • FIG. 14F an insulating layer IL4 that covers the signal line S and the insulating layer IL3 is formed.
  • FIG. 14G a second contact hole CH2 penetrating the insulating layers IL1 to IL4 is formed.
  • FIG. 14H a base MB is formed so as to cover the second contact hole CH2. The pedestal MB contacts the semiconductor layer SC through the second contact hole CH2. Thereafter, the insulating layer IL5, the common electrode EL2, the insulating layer IL6, the pixel electrode EL1, and the alignment film AL1 are sequentially formed, and the first substrate SU1 shown in FIG. 13 is completed.
  • Copper has a resistance of about 60% compared to aluminum. Furthermore, since copper is thermally stable, it is not necessary to form titanium films on the upper and lower sides. Therefore, in this embodiment, even if the thickness of the signal line S is reduced to half or less than that in each of the above embodiments, the above signal delay can be suitably suppressed.
  • the unevenness of the insulating layer IL4 above the signal line S is suppressed.
  • the insulating layer IL4 protrudes above the signal line S.
  • the pedestal MB is disposed between the protruding portions caused by the signal lines S adjacent in the X direction.
  • the signal line S and the pedestal MB can be arranged closer to each other, and the subpixel SP can be further refined. It becomes possible to do.
  • FIG. 15 is a schematic cross-sectional view of a display panel PNL provided in the display device DSP according to the present embodiment.
  • the basic configuration of the display device DSP according to this embodiment is the same as that of the example of FIG. 10, but the signal line S is formed of copper or an alloy containing copper.
  • the signal line S in this embodiment has a smaller thickness than the example of FIG. In FIG. 15, the thickness of the signal line S is slightly larger than the thickness of the wiring connection layer SE and the base MB, but the thickness of the signal line S is less than the thickness of the wiring connection layer SE and the base MB. Good.
  • the manufacturing process of the first substrate SU1 is the same as that described with reference to FIGS. 11A to 11F.
  • the first contact hole CH1 and the second contact hole CH2 are formed simultaneously. Therefore, if an attempt is made to provide a groove for the damascene method, the first contact hole CH1 is excessively etched. This is the same even if the order of forming the trench and the first contact hole CH1 is reversed. Therefore, the signal line S can be formed by wet etching, for example.
  • the thickness of the signal line S can be reduced. Therefore, similarly to the third embodiment, the signal line S and the base MB are arranged closer to each other, and the subpixel SP can be made high definition.
  • FIG. 16 is a schematic cross-sectional view of a display panel PNL included in the display device DSP according to the present embodiment.
  • FIG. 17 is a schematic cross-sectional view of the display panel PNL at a position different from that in FIG.
  • the display panel PNL shown in FIGS. 16 and 17 is different from the display panel PNL shown in FIGS. 4 and 5 in that it further includes an insulating layer IL8 (fifth insulating layer) and an electrode connection layer EC.
  • the insulating layer IL8 is provided between the insulating layers IL4 and IL5 and covers the base MB and the insulating layer IL4.
  • the insulating layer IL8 is, for example, a positive type organic insulating film, but is not limited to this example.
  • the electrode connection layer EC is provided on the insulating layer IL8, and is electrically connected to the base MB through a fourth contact hole CH4 that penetrates the insulating layer IL8.
  • the electrode connection layer EC and the insulating layer IL8 are covered with an insulating layer IL5.
  • the pixel electrode EL1 is electrically connected to the electrode connection layer EC through the third contact hole CH3.
  • the electrode connection layer EC can be formed of a transparent conductive material such as ITO.
  • a contact hole that penetrates an insulating layer has a larger dimensional difference between the top and the bottom as the insulating layer is thicker. Therefore, when the insulating layer is thick, if the bottom area of the sufficient contact hole is to be secured, the top area also increases. In other words, by reducing the thickness of the insulating layer, the top area of the contact hole can be reduced, which is advantageous for high definition.
  • the space between the common electrode EL2 and the base MB is divided into two insulating layers IL5 and IL8.
  • the pixel electrode EL1 and the pedestal MB are connected through two contact holes CH3 and CH4 that penetrate these two insulating layers IL5 and IL8, respectively.
  • the thickness of the insulating layer IL5 in each of the above-described embodiments is approximately the same as the total thickness of the insulating layers IL5 and IL6 in the present embodiment
  • the thickness of the insulating layer IL5 is the structure of the present embodiment.
  • the third contact hole CH3 can be made smaller by the reduced amount.
  • the alignment film AL1 Since the third contact hole CH3 is close to the liquid crystal layer LC, the alignment film AL1 has irregularities according to its shape, and the film thickness of the alignment film AL1 becomes unstable.
  • the third contact hole CH3 since the third contact hole CH3 can be made small, unevenness generated in the alignment film AL1 can be suppressed, and the film thickness of the alignment film AL1 is also stabilized. Thereby, the orientation of the liquid crystal molecules in the vicinity of the third contact hole CH3 is stabilized, and the size of the sub-pixel SP can be reduced.
  • the thickness of the insulating layer IL8 is preferably 2 ⁇ m or less, and more preferably 1 ⁇ m or less. If the width of the electrode connection layer EC is, for example, 2/3 or more of the width of the subpixel SP (interval in the X direction of the signal line S), the electrode connection layer EC is electrically insulated from the pixel electrode EL1 while insulating the adjacent electrode connection layers EC. A sufficient area for the connection.
  • FIG. 18 is a schematic cross-sectional view of a display panel PNL provided in the display device DSP according to the present embodiment.
  • the display panel PNL shown in FIG. 18 is different from the display panel PNL shown in FIG. 16 in that the second substrate SU2 does not include the color filter layer CF and the first substrate SU1 includes the color filter layer CF instead of the insulating layer IL8. Is different.
  • an insulating layer IL1 (first inorganic film), an insulating layer IL2 (second inorganic film), an insulating layer IL3 (third inorganic film), an insulating layer IL4 (fourth inorganic film), a color filter layer CF, insulating layer IL5 (organic film), insulating layer IL6 (fifth inorganic film), and alignment film AL1 are arranged in this order in the Z direction (first direction).
  • the signal line S has a first contact portion CP1 in contact with the semiconductor layer SC.
  • the pedestal MB has a second contact portion CP2 in contact with the semiconductor layer SC.
  • the pixel electrode EL1 has a third contact portion CP3 in contact with the electrode connection layer EC.
  • the electrode connection layer EC has a fourth contact portion CP4 in contact with the base MB.
  • the first contact portion CP1 is in contact with the semiconductor layer SC through the first contact hole CH1.
  • the second contact portion CP2 is in contact with the semiconductor layer SC through the second contact hole CH2.
  • the third contact portion CP3 is in contact with the electrode connection layer EC through the third contact hole CH3.
  • the fourth contact portion CP4 is in contact with the base MB through the fourth contact hole CH4.
  • the third contact hole CH3 includes a through hole TH that penetrates the insulating layer IL5 in the Z direction.
  • the third contact portion CP3 is located inside the through hole TH.
  • the through hole TH overlaps the second contact hole CH2 in the Z direction.
  • the fourth contact hole CH4 does not overlap the second contact hole CH2 and the third contact hole CH3 in the Z direction.
  • the insulating layer IL4 has a first surface F1 and a second surface F2 facing the first surface F1 in the Z direction.
  • the first surface F1 is in contact with the signal line S and the insulating layer IL3.
  • the second surface F2 is in contact with the base MB and the color filter layer CF.
  • the fourth contact hole CH4 can be formed by forming the color filters of the respective colors included in the color filter layer CF without gaps and then performing dry etching on the color filter layer CF.
  • a gap region in which any color filter is not provided may be provided in at least a part above the base MB.
  • the electrode connection layer EC is electrically connected to the base MB through the gap region.
  • the gap region may have a shape extending in the X direction or the Y direction across the plurality of subpixels SP.
  • the color filter layer CF has a plurality of gap regions arranged in stripes.
  • the difference between the mask dimension and the completed dimension when processing the color filter of each color may be, for example, 0.5 ⁇ m or less, and more preferably 0.2 ⁇ m or less.
  • non-matching light Since the non-matching light displays a color different from the color that is originally intended to be displayed, it may cause a color mixture of adjacent sub-pixels. In a region observed from a direction inclined with respect to the substrate normal direction, this color mixture is likely to occur.
  • a convex lens is arranged between the display panel and the user's eyes in order to widen the viewing angle, and the curvature of the convex lens increases as the required viewing angle increases.
  • the region closer to the edge of the visual field is observed, the light that has passed through the display panel from an oblique direction is observed, so that color mixing can occur remarkably.
  • the higher the definition of the subpixel the more likely color mixing occurs.
  • the display panel PNL in this embodiment is a so-called COA (Color Filter on Array) system in which the color filter layer CF is provided on the first substrate SU1 (array substrate).
  • COA Color Filter on Array
  • the position of the color filter layer CF and the subpixel SP does not shift. And the like, and it is difficult for non-matching light to be generated. Therefore, color mixing can be suppressed. Furthermore, even when the subpixel SP is made high definition, color mixing is unlikely to occur, so that extremely good display quality can be realized.
  • DSP ... display device PNL ... display panel, SU1 ... first substrate, SU2 ... second substrate, LC ... liquid crystal layer, EL1 ... pixel electrode, EL2 ... common electrode, S ... signal line, G ... scan line, SC ... semiconductor Layer, MB ... pedestal, IL1-IL8 ... insulating layer, CH1 ... first contact hole, CH2 ... second contact hole, CH3 ... third contact hole, CH4 ... fourth contact hole, CF ... color filter layer, GR ... groove , SE: wiring connection layer, EC: electrode connection layer.

Abstract

一実施形態に係る表示装置は、半導体層と、前記半導体層に対向し、走査信号が供給される走査線と、前記半導体層の上方に設けられた第１絶縁層と、前記第１絶縁層を貫通する第１コンタクトホールを通じて前記半導体層と電気的に接続され、映像信号が供給される信号線と、前記第１絶縁層を貫通する第２コンタクトホールを通じて前記半導体層と接触する台座と、前記台座の上方に設けられた第２絶縁層と、前記第２絶縁層を貫通する第３コンタクトホールを通じて前記台座と接続された画素電極と、を備えている。さらに、前記信号線と前記台座とは、互いに異なる層に設けられている。

Description

表示装置
　本発明の実施形態は、表示装置に関する。
　表示装置は、映像信号が供給される信号線と、画素に配置された画素電極と、信号線と画素電極の間に介在するスイッチング素子とを備えている。スイッチング素子は、信号線および画素電極の各々と電気的に接続された半導体層を備えている。
　画素電極は、例えばＩＴＯ（インジウム・ティン・オキサイド）のような透明導電材料で形成されることがある。この場合、半導体層と透明導電材料の密着性が低いために、半導体層と画素電極とを直接接続することが困難である。そこで、従来の表示装置においては、信号線と同じ材料で同時にパターニングすることにより形成された金属製の台座を半導体層と画素電極の間に介在させ、両者を間接的に接続させている。
特開平７－１３１８０号公報
　近年、表示装置の高精細化や動画表示能の改善に関する要求が増大している。動画表示能は、例えば駆動周波数を高めることで改善されるが、この場合には映像信号の遅延を防ぐために信号線を十分に厚くする必要がある。そうすると、信号線と台座の元となる層を微細にパターニングしなければならないが、これには製造技術上の困難が伴う。したがって、表示装置を十分に高精細化することができない。
　そこで、本開示は、高精細化が可能な表示装置を提供することを目的の一つとする。
一実施形態に係る表示装置は、半導体層と、前記半導体層に対向し、走査信号が供給される走査線と、前記半導体層の上方に設けられた第１絶縁層と、前記第１絶縁層を貫通する第１コンタクトホールを通じて前記半導体層と電気的に接続され、映像信号が供給される信号線と、前記第１絶縁層を貫通する第２コンタクトホールを通じて前記半導体層と接触する台座と、前記台座の上方に設けられた第２絶縁層と、前記第２絶縁層を貫通する第３コンタクトホールを通じて前記台座と接続された画素電極と、を備えている。さらに、前記信号線と前記台座とは、互いに異なる層に設けられている。
図１は、第１実施形態に係る液晶表示装置の外観の一例を示す斜視図である。 図２は、第１実施形態における第１基板の一例を概略的に示す斜視図である。 図３は、第１実施形態における副画素の一例を概略的に示す平面図である。 図４は、図３におけるＩＶ－ＩＶ線に沿う表示パネルの概略的な断面図である。 図５は、図３におけるＶ－Ｖ線に沿う表示パネルの概略的な断面図である。 図６Ａは、第１実施形態における第１基板の製造プロセスを示す概略的な断面図である。 図６Ｂは、図６Ａに続く製造プロセスを示す概略的な断面図である。 図６Ｃは、図６Ｂに続く製造プロセスを示す概略的な断面図である。 図６Ｄは、図６Ｃに続く製造プロセスを示す概略的な断面図である。 図６Ｅは、図６Ｄに続く製造プロセスを示す概略的な断面図である。 図６Ｆは、図６Ｅに続く製造プロセスを示す概略的な断面図である。 図７は、比較例に係る表示パネルの概略的な断面図である。 図８は、比較例に係る表示パネルが備える要素の概略的な平面図である。 図９は、第１実施形態に係る表示パネルが備える要素の概略的な平面図である。 図１０は、第２実施形態に係る表示装置が備える表示パネルの概略的な断面図である。 図１１Ａは、第２実施形態における第１基板の製造プロセスを示す概略的な断面図である。 図１１Ｂは、図１１Ａに続く製造プロセスを示す概略的な断面図である。 図１１Ｃは、図１１Ｂに続く製造プロセスを示す概略的な断面図である。 図１１Ｄは、図１１Ｃに続く製造プロセスを示す概略的な断面図である。 図１１Ｅは、図１１Ｄに続く製造プロセスを示す概略的な断面図である。 図１１Ｆは、図１１Ｅに続く製造プロセスを示す概略的な断面図である。 図１２Ａは、第２実施形態における第１基板の製造プロセスを示す概略的な平面図である。 図１２Ｂは、図１２Ａに続く製造プロセスを示す概略的な平面図である。 図１２Ｃは、図１２Ｂに続く製造プロセスを示す概略的な平面図である。 図１３は、第３実施形態に係る表示装置が備える表示パネルの概略的な断面図である。 図１４Ａは、第３実施形態における第１基板の製造プロセスを示す概略的な断面図である。 図１４Ｂは、図１４Ａに続く製造プロセスを示す概略的な断面図である。 図１４Ｃは、図１４Ｂに続く製造プロセスを示す概略的な断面図である。 図１４Ｄは、図１４Ｃに続く製造プロセスを示す概略的な断面図である。 図１４Ｅは、図１４Ｄに続く製造プロセスを示す概略的な断面図である。 図１４Ｆは、図１４Ｅに続く製造プロセスを示す概略的な断面図である。 図１４Ｇは、図１４Ｆに続く製造プロセスを示す概略的な断面図である。 図１４Ｈは、図１４Ｇに続く製造プロセスを示す概略的な断面図である。 図１５は、第４実施形態に係る表示装置が備える表示パネルの概略的な断面図である。 図１６は、第５実施形態に係る表示装置が備える表示パネルの概略的な断面図である。 図１７は、図１６とは異なる位置における表示パネルの概略的な断面図である。 図１８は、第６実施形態に係る表示装置が備える表示パネルの概略的な断面図である。
　いくつかの実施形態について、図面を参照しながら説明する。なお、開示はあくまで一例に過ぎず、当業者において、発明の主旨を保っての適宜変更について容易に想到し得るものについては、当然に本発明の範囲に含有されるものである。また、図面は、説明をより明確にするため、実際の態様に比べて、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。また、本明細書と各図において、既出の図に関して前述したものと同一又は類似した機能を発揮する構成要素には同一の参照符号を付し、重複する詳細な説明を適宜省略することがある。
　各実施形態においては、表示装置の一例として、透過型の液晶表示装置を開示する。この液晶表示装置は、例えば、Virtual Reality（ＶＲ）ビュアー、スマートフォン、タブレット端末、携帯電話端末、パーソナルコンピュータ、テレビ受像装置、車載装置、ゲーム機器、デジタルカメラ用モニタ等の種々の装置に用いることができる。
　なお、各実施形態は、他種の表示装置に対する、各実施形態にて開示される個々の技術的思想の適用を妨げるものではない。例えば、各実施形態にて開示する構成の少なくとも一部は、反射型の液晶表示装置、有機エレクトロルミネッセンス素子を備える自発光型の表示装置、電気泳動素子を有する電子ペーパ型の表示装置、Micro Electro Mechanical System（ＭＥＭＳ）を応用した表示装置、或いはエレクトロクロミズムを応用した表示装置等にも適用可能である。
　［第１実施形態］　
　図１は、第１実施形態に係る液晶表示装置ＤＳＰ（以下、表示装置ＤＳＰと呼ぶ）の外観の一例を示す斜視図である。以下の説明においては、図示したようにＸ方向、Ｙ方向およびＺ方向を定義する。Ｘ方向、Ｙ方向およびＺ方向は、例えば互いに垂直に交わる方向であるが、垂直以外の角度で交わってもよい。Ｚ方向の矢印が示す方向を上または上方と呼び、その反対方向を下または下方と呼ぶことがある。
　表示装置ＤＳＰは、表示パネルＰＮＬと、照明装置ＢＬと、第１偏光板ＰＬ１とを備えている。これら表示パネルＰＮＬ、照明装置ＢＬおよび第１偏光板ＰＬ１は、Ｚ方向に積層されている。なお、表示パネルＰＮＬおよび照明装置ＢＬの間には、後述する第２偏光板ＰＬ２が配置されている。
　表示パネルＰＮＬは、第１基板ＳＵ１と、第２基板ＳＵ２と、第１基板ＳＵ１および第２基板ＳＵ２の間に配置された液晶層（後述する液晶層ＬＣ）とを備えている。第１基板ＳＵ１は、接続部ＣＮを備えている。接続部ＣＮは、フレキシブル回路基板やＩＣチップなどの信号供給源を接続するための端子を含む。
　例えば、照明装置ＢＬは、第１基板ＳＵ１と対向する導光板と、この導光板の端部に沿って配置された複数の発光ダイオード（ＬＥＤ）などの光源と、導光板と表示パネルＰＮＬの間に配置されたプリズムシートや拡散シートなどの光学シートとを備えている。ただし、照明装置ＢＬの構成はこの例に限定されない。
　図２は、第１基板ＳＵ１の一例を概略的に示す斜視図である。第１基板ＳＵ１は、表示領域ＤＡと、表示領域ＤＡの外側に配置された一対の駆動回路ＰＣとを備えている。表示領域ＤＡは、Ｘ方向およびＹ方向に配列された多数の画素ＰＸを含む。画素ＰＸは、例えば赤、緑、青を表示する複数の副画素ＳＰを含む。画素ＰＸは、白などの他の色を表示する副画素ＳＰを含んでもよい。駆動回路ＰＣは、副画素ＳＰを駆動するための信号（後述の走査信号）を供給する。
　図３は、副画素ＳＰの一例を概略的に示す平面図である。第１基板ＳＵ１は、複数の走査線Ｇと、複数の信号線Ｓとを備えている。複数の走査線Ｇは、Ｘ方向に延びるとともにＹ方向に並んでいる。複数の信号線Ｓは、Ｙ方向に延びるとともにＸ方向に並んでいる。
　この図の例においては、隣り合う２本の走査線Ｇと、隣り合う２本の信号線Ｓとで区画された領域が１つの副画素ＳＰに相当する。第１基板ＳＵ１は、各副画素ＳＰに対して設けられた画素電極ＥＬ１と、スイッチング素子ＳＷと、台座ＭＢとを備えている。図示した例において、画素電極ＥＬ１は線状に延びる形状であるが、このような線状に延びる形状あるいはスリットを複数含んだ櫛歯状であってもよい。
　スイッチング素子ＳＷは、半導体層ＳＣを含む。半導体層ＳＣは、例えばポリシリコンで形成することができるが、この例に限定されない。半導体層ＳＣは、屈曲しながら延びて走査線Ｇと１回交差している。半導体層ＳＣは、走査線Ｇと２回交差してもよい。
　台座ＭＢは、画素電極ＥＬ１および半導体層ＳＣと平面視において重畳している。図示した例において、台座ＭＢは矩形状であるが、この例に限定されない。
　信号線Ｓは、第１コンタクトホールＣＨ１を通じて半導体層ＳＣと電気的に接続されている。台座ＭＢは、第２コンタクトホールＣＨ２を通じて半導体層ＳＣと電気的に接続されている。画素電極ＥＬ１は、第３コンタクトホールＣＨ３を通じて台座ＭＢと電気的に接続されている。
　図４は、図３におけるＩＶ－ＩＶ線に沿う表示パネルＰＮＬの概略的な断面図である。図５は、図３におけるＶ－Ｖ線に沿う表示パネルＰＮＬの概略的な断面図である。図４および図５に示すように、第１基板ＳＵ１は、第１基材Ｂ１と、アンダーコート層ＵＣ１，ＵＣ２と、絶縁層ＩＬ１～ＩＬ６と、配向膜ＡＬ１と、遮光層ＬＳと、半導体層ＳＣと、走査線Ｇと、信号線Ｓと、画素電極ＥＬ１と、共通電極ＥＬ２とを備えている。
　遮光層ＬＳは、第１基材Ｂ１の上面に設けられている。アンダーコート層ＵＣ１は、遮光層ＬＳおよび第１基材Ｂ１の上面を覆っている。アンダーコート層ＵＣ２は、アンダーコート層ＵＣ１を覆っている。半導体層ＳＣは、アンダーコート層ＵＣ２の上に設けられ、走査線Ｇと対向している。さらに、半導体層ＳＣの走査線Ｇと対向する領域は、遮光層ＬＳと対向している。絶縁層ＩＬ１は、半導体層ＳＣおよびアンダーコート層ＵＣ２を覆っている。走査線Ｇは、絶縁層ＩＬ１の上に設けられている。絶縁層ＩＬ２は、走査線Ｇおよび絶縁層ＩＬ１を覆っている。絶縁層ＩＬ３は、絶縁層ＩＬ２を覆っている。
　信号線Ｓは、絶縁層ＩＬ３の上に設けられている。絶縁層ＩＬ４は、信号線Ｓおよび絶縁層ＩＬ３を覆っている。台座ＭＢは、絶縁層ＩＬ４の上に設けられている。絶縁層ＩＬ５は、台座ＭＢおよび絶縁層ＩＬ４を覆っている。共通電極ＥＬ２は、絶縁層ＩＬ５の上に設けられており、複数の副画素ＳＰにわたって延在している。絶縁層ＩＬ６は、共通電極ＥＬ２および絶縁層ＩＬ５を覆っている。画素電極ＥＬ１は、絶縁層ＩＬ６の上に設けられている。配向膜ＡＬ１は、画素電極ＥＬ１および絶縁層ＩＬ６を覆っている。
　図４および図５に示すように、第２基板ＳＵ２は、第２基材Ｂ２と、ブラックマトリクスＢＭ（遮光層）と、カラーフィルタ層ＣＦと、オーバーコート層ＯＣと、配向膜ＡＬ２とを備えている。ブラックマトリクスＢＭは、第２基材Ｂ２の下面に設けられ、走査線Ｇおよび信号線Ｓと対向している。カラーフィルタ層ＣＦは、ブラックマトリクスＢＭおよび第２基材Ｂ２の下面を覆っている。カラーフィルタ層ＣＦは、副画素ＳＰに対応した色の複数のカラーフィルタを備えている。ブラックマトリクスＢＭは、カラーフィルタ層ＣＦの下方に設けられてもよい。オーバーコート層ＯＣは、カラーフィルタ層ＣＦを覆っている。配向膜ＡＬ２は、オーバーコート層ＯＣを覆っている。
　配向膜ＡＬ１と配向膜ＡＬ２の間に上述の液晶層ＬＣが配置されている。液晶層ＬＣは、正または負の誘電率異方性を有している。第１偏光板ＰＬ１は、第２基材Ｂ２の上面に配置されている。第２偏光板ＰＬ２は、第１基材Ｂ１の下面に配置されている。第１偏光板ＰＬ１と第２偏光板ＰＬ２の吸収軸は、互いに直交している。
　第１基材Ｂ１および第２基材Ｂ２は、例えば厚さが０．２ｍｍ程度のホウケイサンガラス製とすることができるが、ポリイミドのような樹脂製であってもよい。配向膜ＡＬ１，ＡＬ２は、例えば光配向処理が施されたポリイミド膜であるが、ラビング配向処理が施されたポリイミド膜であってもよい。アンダーコート層ＵＣ１は例えば酸化珪素膜であり、アンダーコート層ＵＣ２は例えば窒化珪素膜である。絶縁層ＩＬ１，ＩＬ２は、例えば酸化珪素膜である。絶縁層ＩＬ３，ＩＬ４，ＩＬ６は、例えば窒化珪素膜である。絶縁層ＩＬ５は、例えばポジ型の有機絶縁膜である。オーバーコート層ＯＣは、例えば非感光性の有機膜である。カラーフィルタ層ＣＦに含まれる各色のカラーフィルタは、例えば各色の顔料を含むネガ型のレジストである。ブラックマトリクスＢＭは、例えば黒色顔料を含むネガ型のレジストである。
　画素電極ＥＬ１および共通電極ＥＬ２は、例えばＩＴＯ（インジウム・ティン・オキサイド）のような透明導電材料で形成することができる。走査線Ｇおよび遮光層ＬＳは、例えばモリブデンタングステン合金製である。半導体層ＳＣは、例えばアモルファスシリコンをレーザーアニール法で多結晶化したポリシリコンである。
　信号線Ｓは、例えばチタン、アルミニウム、チタンを順に積層した３層構造である。台座ＭＢは、例えばチタン製の単層構造であるが、多層構造であってもよい。台座ＭＢの厚さは、信号線Ｓの厚さよりも小さい。一例として、台座ＭＢの厚さは、信号線Ｓの厚さの半分以下である。また、一例として、台座ＭＢの厚さは、０．１μｍ以上かつ０．２μｍ以下である。図４においては、信号線Ｓの厚さが走査線Ｇの厚さよりも大きいが、この例に限られない。
　なお、以上例示した第１基板ＳＵ１および第２基板ＳＵ２の各要素の材料に限定されることなく、各要素は種々の材料で形成することができる。
　第１コンタクトホールＣＨ１は、絶縁層ＩＬ１～ＩＬ３を貫通している。第２コンタクトホールＣＨ２は、絶縁層ＩＬ１～ＩＬ４を貫通している。第３コンタクトホールＣＨ３は、絶縁層ＩＬ５，ＩＬ６を貫通している。信号線Ｓは、第１コンタクトホールＣＨ１を通じて半導体層ＳＣに接触している。台座ＭＢは、第２コンタクトホールＣＨ２を通じて半導体層ＳＣに接触している。画素電極ＥＬ１は、第３コンタクトホールＣＨ３を通じて台座ＭＢに接触している。
　このように、本実施形態においては、信号線Ｓが第１絶縁層（絶縁層ＩＬ１～ＩＬ３）を貫通する第１コンタクトホールＣＨ１を通じて半導体層ＳＣと電気的に接続され、台座ＭＢが上記第１絶縁層を貫通する第２コンタクトホールＣＨ２を通じて半導体層ＳＣと電気的に接続され、画素電極ＥＬ１が第２絶縁層（絶縁層ＩＬ５，ＩＬ６）を貫通する第３コンタクトホールＣＨ３を通じて台座ＭＢと電気的に接続されている。さらに、第１基板ＳＵ１は、上記第１絶縁層と上記第２絶縁層の間に設けられた第３絶縁層（絶縁層ＩＬ４）を備えており、第２コンタクトホールＣＨ２は上記第１絶縁層に加えて上記第３絶縁層を貫通している。信号線Ｓは、少なくとも一部（第１コンタクトホールＣＨ１の外の部分）が上記第１絶縁層と上記第３絶縁層の間に位置し、台座ＭＢは少なくとも一部（第２コンタクトホールＣＨ２の外の部分）が上記第３絶縁層と上記第２絶縁層の間に位置している。すなわち、本実施形態においては、信号線Ｓと台座ＭＢが互いに異なる層に設けられている。
　ＩＴＯ等の透明導電材料は半導体層ＳＣとの密着性が低いため、画素電極ＥＬ１と半導体層ＳＣを直接接続する構造であると導通不良が生じ得る。これに対し、本実施形態では画素電極ＥＬ１と半導体層ＳＣの間に金属製の台座ＭＢが介在している。画素電極ＥＬ１と台座ＭＢの密着性、および、台座ＭＢと半導体層ＳＣの密着性はいずれも良好であるため、上記導通不良を抑制することができる。
　共通電極ＥＬ２には、共通電圧が印加される。走査線Ｇに走査信号が供給され、信号線Ｓに映像信号が供給されると、この映像信号が半導体層ＳＣおよび台座ＭＢを介して画素電極ＥＬ１に印加される。図５に示すように、画素電極ＥＬ１と共通電極ＥＬ２の間の電位差に基づいてフリンジ電界ＥＦが生じる。このフリンジ電界ＥＦが液晶層ＬＣに作用し、液晶層ＬＣに含まれる液晶分子を初期配向方向から回転させる。表示装置ＤＳＰは、フリンジ電界ＥＦが作用した副画素ＳＰが明表示となるノーマリブラックモードであってもよいし、フリンジ電界ＥＦが作用した副画素ＳＰが暗表示となるノーマリホワイトモードであってもよい。
　表示パネルＰＮＬの構造は、図４および図５に示した例に限られない。例えば、画素電極ＥＬ１と共通電極ＥＬ２が同じ層に配置されてもよいし、液晶層ＬＣと画素電極ＥＬ１の間に共通電極ＥＬ２が配置されてもよい。また、表示パネルＰＮＬは、フリンジ電界ＥＦではなく、Ｚ方向と平行な縦電界を利用するモードであってもよい。この場合において、共通電極ＥＬ２は、第２基板ＳＵ２に配置される。その他にも、種々のモードを表示パネルＰＮＬに適用できる。
　ここで、第１基板ＳＵ１の製造プロセスの一例について説明する。図６Ａ～図６Ｆは、第１基板ＳＵ１の製造プロセスを示す概略的な断面図である。図６Ａにおいては、第１基材Ｂ１にアンダーコート層ＵＣ１，ＵＣ２、絶縁層ＩＬ１～ＩＬ３、遮光層ＬＳ、半導体層ＳＣおよび走査線Ｇが形成されている。
　図６Ｂにおいては、絶縁層ＩＬ１～ＩＬ３を貫通する第１コンタクトホールＣＨ１が形成されている。この状態においては、半導体層ＳＣの一部が第１コンタクトホールＣＨ１を通じて露出する。図６Ｃにおいては、第１コンタクトホールＣＨ１を通過するように信号線Ｓが形成されている。これにより、信号線Ｓは、第１コンタクトホールＣＨ１を通じて半導体層ＳＣに接触する。
　図６Ｄにおいては、信号線Ｓおよび絶縁層ＩＬ３を覆う絶縁層ＩＬ４が形成されている。図６Ｅにおいては、絶縁層ＩＬ１～ＩＬ４を貫通する第２コンタクトホールＣＨ２が形成されている。この状態においては、半導体層ＳＣの一部が第２コンタクトホールＣＨ２を通じて露出する。
　図６Ｆにおいては、第２コンタクトホールＣＨ２を覆うように台座ＭＢが形成されている。台座ＭＢは、第２コンタクトホールＣＨ２を通じて半導体層ＳＣに接触する。その後、絶縁層ＩＬ５、共通電極ＥＬ２、絶縁層ＩＬ６、画素電極ＥＬ１および配向膜ＡＬ１が順に形成され、図４に示した第１基板ＳＵ１が完成する。
　このように、本実施形態においては、半導体層ＳＣを含むスイッチング素子ＳＷのソース電極およびドレイン電極としてそれぞれ機能する信号線Ｓと台座ＭＢが、異なる製造プロセスで、異なる層に、異なる材料で形成される。
　ここで、本実施形態の効果について以下に説明する。図７は、本実施形態との比較例に係る表示パネルＸＰＮＬの概略的な断面図である。表示パネルＸＰＮＬは、台座ＭＢが信号線Ｓと同じ層に設けられており、かつ絶縁層ＩＬ４を備えていない点で図４に示した本実施形態に係る表示パネルＰＮＬと相違する。台座ＭＢは、信号線Ｓと同じ製造プロセスで同じ材料により形成されている。したがって、表示パネルＸＰＮＬにおいては、台座ＭＢの厚さが信号線Ｓの厚さと同じである。
　図８は、表示パネルＸＰＮＬが備える信号線Ｓ、台座ＭＢ、第１コンタクトホールＣＨ１および第２コンタクトホールＣＨ２の概略的な平面図である。高精細な副画素ＳＰを実現するためには、隣り合う信号線Ｓの間の距離Ｄ１を小さくする必要がある。しかしながら、この比較例においては、信号線Ｓと台座ＭＢが同じ層に形成されているため、信号線Ｓと台座ＭＢの短絡を防ぐために両者の間に十分な距離Ｄ２を確保しなければならない。この距離Ｄ２を極小さくして副画素ＳＰを高精細化する場合には、極めて高い加工精度が必要となり、精細度の向上には限界がある。
　さらに、信号線Ｓにおける信号遅延を防ぐためには、信号線Ｓの厚さを大きくする必要がある。特に、ＶＲビュアーのような電子機器においては、駆動周波数を上げて動画表示能を高めることがあり、この場合には信号遅延の抑制に対する要求が大きい。比較例においては、信号線Ｓの厚さを大きくすると台座ＭＢの厚さも大きくなり、これらの加工精度の向上がより困難である。
　図９は、本実施形態に係る表示パネルＰＮＬが備える信号線Ｓ、台座ＭＢ、第１コンタクトホールＣＨ１および第２コンタクトホールＣＨ２の概略的な平面図である。本実施形態においては、信号線Ｓと台座ＭＢが異なる層に形成されているため、距離Ｄ２を小さくしても両者が短絡することはない。また、信号線Ｓの厚さを大きくする場合であっても、比較例ほど高い加工精度は要求されない。
　本実施形態の場合は、隣り合う信号線Ｓの間の距離Ｄ１と、隣り合う台座ＭＢの間の距離Ｄ３とが副画素ＳＰの精細度を決定する要因となる。一例として、第２コンタクトホールＣＨ２の直径を２．０μｍとし、台座ＭＢのＸ方向における幅を第２コンタクトホールＣＨ２の全体を覆うことができるように３．０μｍとする。さらに、信号線ＳのＸ方向における幅を１．５μｍとし、距離Ｄ２を１．５μｍと極小さい値にすると、副画素ＳＰのＸ方向における幅は７．５μｍになる。これは、１１００ｐｐｉ以上の高い精細度に相当する。
　このように、本実施形態においては、台座ＭＢを信号線Ｓと異なる層に形成したことで、副画素ＳＰを高精細化することができる。さらに、信号線Ｓを厚くしてもこの高精細化の効果を得ることができるので、信号線Ｓにおける信号遅延も抑制することが可能である。さらに、台座ＭＢが信号線Ｓよりも薄いために、台座ＭＢに起因した凹凸が生じにくい。
　［第２実施形態］　
　第２実施形態について以下に説明する。特に言及しない構成に対しては、第１実施形態と同様の構成を適用できる。
　図１０は、本実施形態に係る表示装置ＤＳＰが備える表示パネルＰＮＬの概略的な断面図である。図１０に示す表示パネルＰＮＬは、配線接続層ＳＥおよび絶縁層ＩＬ７（第４絶縁層）をさらに備え、かつ絶縁層ＩＬ４を備えていない点で、図４に示す表示パネルＰＮＬと異なる。
　例えば、配線接続層ＳＥは、台座ＭＢと同じ層に、台座ＭＢと同じ材料で形成することができる。配線接続層ＳＥは、例えばチタン製の単層構造であるが、この例に限られない。配線接続層ＳＥは、第１コンタクトホールＣＨ１を覆っており、第１コンタクトホールＣＨ１を通じて半導体層ＳＣと電気的に接続されている。
　配線接続層ＳＥおよび台座ＭＢの厚さは、信号線Ｓの厚さよりも小さい。一例として、配線接続層ＳＥおよび台座ＭＢの厚さは、信号線Ｓの厚さの半分以下である。また、一例として、配線接続層ＳＥおよび台座ＭＢの厚さは、０．１μｍ以上かつ０．２μｍ以下である。
　絶縁層ＩＬ７は、絶縁層ＩＬ３，ＩＬ５の間に設けられており、台座ＭＢおよび絶縁層ＩＬ３を覆っている。絶縁層ＩＬ７は、配線接続層ＳＥの一部も覆っている。第１コンタクトホールＣＨ１は、絶縁層ＩＬ２，ＩＬ３に加え、絶縁層ＩＬ７を貫通している。信号線Ｓは、絶縁層ＩＬ７の上に設けられ、第１コンタクトホールＣＨ１において配線接続層ＳＥに接触している。このように、信号線Ｓと半導体層ＳＣは、第１コンタクトホールＣＨ１を通じて、かつ配線接続層ＳＥを介して電気的に接続される。
　第３コンタクトホールＣＨ３は、絶縁層ＩＬ５に加え、絶縁層ＩＬ７を貫通している。画素電極ＥＬ１は、第３コンタクトホールＣＨ３を通じて台座ＭＢと電気的に接続されている。
　ここで、本実施形態における第１基板ＳＵ１の製造プロセスの一例について説明する。図１１Ａ～図１１Ｆは、第１基板ＳＵ１の製造プロセスを示す概略的な断面図である。図１２Ａ～図１２Ｃは、第１基板ＳＵ１の製造プロセスを示す概略的な平面図である。
　図１１Ａにおいては、第１基材Ｂ１にアンダーコート層ＵＣ１，ＵＣ２、絶縁層ＩＬ１～ＩＬ３、遮光層ＬＳ、半導体層ＳＣおよび走査線Ｇが形成されている。図１１Ｂにおいては、絶縁層ＩＬ１～ＩＬ３を貫通する第１コンタクトホールＣＨ１および第２コンタクトホールＣＨ２が形成されている。これら第１コンタクトホールＣＨ１および第２コンタクトホールＣＨ２は、同じプロセスで同時に形成することができる。
　図１１Ｃにおいては、例えば絶縁層ＩＬ３の上に全体的に形成されたチタン膜をパターニングすることにより、配線接続層ＳＥと台座ＭＢが形成されている。配線接続層ＳＥは第１コンタクトホールＣＨ１を通じて半導体層ＳＣに接触し、台座ＭＢは第２コンタクトホールＣＨ２を通じて半導体層ＳＣに接触する。例えば、図１２Ａに示すように、配線接続層ＳＥと台座ＭＢは、Ｙ方向における位置がずれている。配線接続層ＳＥの面積は台座ＭＢの面積より小さいが、この例に限られない。
　図１１Ｄにおいては、絶縁層ＩＬ３、配線接続層ＳＥおよび台座ＭＢを覆う絶縁層ＩＬ７が形成されている。図１１Ｅにおいては、配線接続層ＳＥの上方で絶縁層ＩＬ７を開口させることにより、絶縁層ＩＬ１～ＩＬ３，ＩＬ７を貫通する第１コンタクトホールＣＨ１が完成し、かつ信号線Ｓが形成されている。図１２Ｂに示すように、信号線Ｓは、配線接続層ＳＥを通過するように形成されている。
　図１１Ｆにおいては、絶縁層ＩＬ７および信号線Ｓの上方に絶縁層ＩＬ５、共通電極ＥＬ２および絶縁層ＩＬ６が順に形成され、かつ絶縁層ＩＬ５～ＩＬ７を貫通する第３コンタクトホールＣＨ３が形成されている。その後、図１２Ｃに示すように画素電極ＥＬ１を形成し、さらに配向膜ＡＬ１を形成することで、図１０に示した第１基板ＳＵ１が完成する。
　配線接続層ＳＥおよび台座ＭＢは、いずれも図１２Ａ～１２Ｃに示すように島状であり、かつＹ方向における位置がずれている。したがって、Ｘ方向に隣り合う台座ＭＢの間の距離Ｄ３（図１２Ｃ参照）、および、Ｘ方向に隣り合う配線接続層ＳＥの間の距離Ｄ４（同じく図１２Ｃ参照）を小さくしても、配線接続層ＳＥと台座ＭＢが短絡することはない。
　さらに、本実施形態においては、第１コンタクトホールＣＨ１と第２コンタクトホールＣＨ２とを同時に形成するので、両者を別々のプロセスで形成する場合に比べて、両者の位置精度を向上できる。これにより、高精細な副画素ＳＰの設計が容易となる。
　一例として、第１コンタクトホールＣＨ１および第２コンタクトホールＣＨ２の直径を２．０μｍとする。さらに、配線接続層ＳＥのＸ方向における幅を第１コンタクトホールＣＨ１の全体を覆うことができるように３．０μｍとし、台座ＭＢのＸ方向における幅を第２コンタクトホールＣＨ２の全体を覆うことができるように３．０μｍとする。距離Ｄ３，Ｄ４をいずれも３．０μｍとすれば、配線接続層ＳＥの繰り返し周期および台座ＭＢの繰り返し周期は、いずれも６．０μｍとなる。この場合、副画素ＳＰのＸ方向における幅は、６．０μｍになる。これは、１４００ｐｐｉ以上の高い精細度に相当する。
　なお、配線接続層ＳＥおよび台座ＭＢのＸ方向における幅は、上記した例に限られず、例えば２．０μｍ以上かつ３．０μｍ以下の範囲で適宜に定め得る。
　［第３実施形態］　
　第３実施形態について以下に説明する。特に言及しない構成に対しては、上述の各実施形態と同様の構成を適用できる。
　図１３は、本実施形態に係る表示装置ＤＳＰが備える表示パネルＰＮＬの概略的な断面図である。図１３に示す表示パネルＰＮＬは、信号線Ｓが絶縁層ＩＬ３に設けられた溝ＧＲに形成され、かつ薄くなっている点で、図４に示す表示パネルＰＮＬと異なる。
　第１コンタクトホールＣＨ１は、溝ＧＲの底面から半導体層ＳＣの上面にわたって設けられている。信号線Ｓは、銅または銅を含む合金で形成されており、単層構造である。例えば、第１コンタクトホールＣＨ１の位置を除き、信号線Ｓの上面は、溝ＧＲの周囲における絶縁層ＩＬ３の上面と繋がる平面である。ただし、信号線Ｓの上面は、溝ＧＲの周囲における絶縁層ＩＬ３の上面より上方に位置してもよいし、絶縁層ＩＬ３の上面より下方に位置してもよい。図１３においては、信号線Ｓの厚さが台座ＭＢの厚さよりも僅かに大きいが、信号線Ｓの厚さが台座ＭＢの厚さ以下であってもよい。
　ここで、本実施形態における第１基板ＳＵ１の製造プロセスの一例について説明する。図１４Ａ～図１４Ｈは、第１基板ＳＵ１の製造プロセスを示す概略的な断面図である。図１４Ａにおいては、第１基材Ｂ１にアンダーコート層ＵＣ１，ＵＣ２、絶縁層ＩＬ１～ＩＬ３、遮光層ＬＳ、半導体層ＳＣおよび走査線Ｇが形成されている。
　図１４Ｂにおいては、絶縁層ＩＬ３の上面に溝ＧＲが形成されている。溝ＧＲは、信号線Ｓと同様の平面形状を有している。このような溝ＧＲは、例えばハーフトーンマスクを利用したパターニングにより、絶縁層ＩＬ３の厚さを部分的に小さくすることで形成できる。
　図１４Ｃにおいては、溝ＧＲと重畳する位置に第１コンタクトホールＣＨ１が形成されている。図１４Ｄにおいては、絶縁層ＩＬ３の上および第１コンタクトホールＣＨ１の内部に連続的な銅膜ＳＸが形成されている。
　図１４Ｅにおいては、溝ＧＲの外の銅膜ＳＸを例えば機械的に削り取ることで、信号線Ｓが形成されている。このように、本実施形態においては、信号線Ｓをダマシン法により形成しているが、他の方法で信号線Ｓを形成してもよい。
　図１４Ｆにおいては、信号線Ｓおよび絶縁層ＩＬ３を覆う絶縁層ＩＬ４が形成されている。図１４Ｇにおいては、絶縁層ＩＬ１～ＩＬ４を貫通する第２コンタクトホールＣＨ２が形成されている。図１４Ｈにおいては、第２コンタクトホールＣＨ２を覆うように台座ＭＢが形成されている。台座ＭＢは、第２コンタクトホールＣＨ２を通じて半導体層ＳＣに接触する。その後、絶縁層ＩＬ５、共通電極ＥＬ２、絶縁層ＩＬ６、画素電極ＥＬ１および配向膜ＡＬ１が順に形成され、図１３に示した第１基板ＳＵ１が完成する。
　銅は、アルミニウムに比べて抵抗が６割程度である。さらに、銅は、熱的に安定しているため、上下にチタン膜を形成する必要がない。したがって、本実施形態においては、信号線Ｓの厚さを上述の各実施形態に比べて半分以下にしたとしても、上述の信号遅延を好適に抑制できる。
　図１３に示したように信号線Ｓを溝ＧＲに形成した場合、信号線Ｓの上方における絶縁層ＩＬ４の凹凸が抑制される。例えば図４に示した例においては、信号線Ｓの上方で絶縁層ＩＬ４が突出している。この場合、台座ＭＢは、Ｘ方向に隣り合う信号線Ｓに起因した突出部分の間に配置されることになる。一方で、図１３に示したように信号線Ｓの上方で絶縁層ＩＬ４が平坦であれば、信号線Ｓと台座ＭＢをより近接して配置することができ、副画素ＳＰをより高精細化することが可能となる。
　［第４実施形態］　
　第４実施形態について以下に説明する。特に言及しない構成に対しては、上述の各実施形態と同様の構成を適用できる。
　図１５は、本実施形態に係る表示装置ＤＳＰが備える表示パネルＰＮＬの概略的な断面図である。本実施形態に係る表示装置ＤＳＰは、基本的な構成は図１０の例と同様であるが、信号線Ｓを銅または銅を含む合金にて形成している。
　上述の通り銅は低抵抗であるため、本実施形態における信号線Ｓは図１０の例と比べて厚さが小さい。図１５においては、信号線Ｓの厚さが配線接続層ＳＥおよび台座ＭＢの厚さよりも僅かに大きいが、信号線Ｓの厚さが配線接続層ＳＥおよび台座ＭＢの厚さ以下であってもよい。
　第１基板ＳＵ１の製造プロセスは、図１１Ａ～１１Ｆを用いて説明したものと同様である。本実施形態では、第１コンタクトホールＣＨ１と第２コンタクトホールＣＨ２を同時に形成する。したがって、ダマシン法のための溝を設けようとすると、第１コンタクトホールＣＨ１が過度にエッチングされてしまう。溝と第１コンタクトホールＣＨ１の形成順を逆にしても同様である。そこで、信号線Ｓは、例えばウェットエッチングにより形成することができる。
　本実施形態の構成であっても、信号線Ｓの厚さを低減できる。したがって、第３実施形態と同様に信号線Ｓと台座ＭＢをより近接して配置し、副画素ＳＰを高精細化することが可能となる。
　［第５実施形態］　
　第５実施形態について以下に説明する。特に言及しない構成に対しては、上述の各実施形態と同様の構成を適用できる。
　図１６は、本実施形態に係る表示装置ＤＳＰが備える表示パネルＰＮＬの概略的な断面図である。図１７は、図１６とは異なる位置における表示パネルＰＮＬの概略的な断面図である。図１６および図１７に示す表示パネルＰＮＬは、絶縁層ＩＬ８（第５絶縁層）と、電極接続層ＥＣとをさらに備える点で、図４および図５に示す表示パネルＰＮＬと異なる。
　絶縁層ＩＬ８は、絶縁層ＩＬ４，ＩＬ５の間に設けられており、台座ＭＢおよび絶縁層ＩＬ４を覆っている。絶縁層ＩＬ８は、例えばポジ型の有機絶縁膜であるが、この例に限られない。電極接続層ＥＣは、絶縁層ＩＬ８の上に設けられ、絶縁層ＩＬ８を貫通する第４コンタクトホールＣＨ４を通じて台座ＭＢと電気的に接続されている。電極接続層ＥＣおよび絶縁層ＩＬ８は、絶縁層ＩＬ５で覆われている。画素電極ＥＬ１は、第３コンタクトホールＣＨ３を通じて電極接続層ＥＣと電気的に接続されている。電極接続層ＥＣは、例えばＩＴＯなどの透明導電材料で形成することができる。
　一般に、絶縁層を貫通するコンタクトホールは、絶縁層が厚いほど頂部と底部の寸法差が大きくなる。したがって、絶縁層が厚い場合、十分なコンタクトホールの底部面積を確保しようとすると、頂部面積も増大する。つまりは、絶縁層を薄くすることでコンタクトホールの頂部面積を小さくでき、高精細化に有利である。
　図１６に示した構造においては、共通電極ＥＬ２と台座ＭＢの間が２つの絶縁層ＩＬ５，ＩＬ８に分割されている。そして、これら２つの絶縁層ＩＬ５，ＩＬ８をそれぞれ貫通する２つのコンタクトホールＣＨ３，ＣＨ４を通じて、画素電極ＥＬ１と台座ＭＢが接続されている。例えば上述の各実施形態における絶縁層ＩＬ５の厚さが、本実施形態における絶縁層ＩＬ５，ＩＬ６の合計の厚さと同程度である場合、本実施形態の構造であれば絶縁層ＩＬ５の厚さが低減している分だけ第３コンタクトホールＣＨ３を小さくできる。
　第３コンタクトホールＣＨ３は、液晶層ＬＣに近いため、その形状に応じて配向膜ＡＬ１に凹凸が生じ、配向膜ＡＬ１の膜厚が不安定となる。本実施形態においては、第３コンタクトホールＣＨ３を小さくできるので、配向膜ＡＬ１に生じる凹凸を抑制することができ、配向膜ＡＬ１の膜厚も安定する。これにより、第３コンタクトホールＣＨ３の近傍における液晶分子の配向が安定するとともに、副画素ＳＰのサイズを小さくすることができる。
　一例として、絶縁層ＩＬ８の厚さは２μｍ以下であると好ましく、１μｍ以下であるとより好ましい。電極接続層ＥＣの幅は、例えば副画素ＳＰの幅（信号線ＳのＸ方向における間隔）の２／３以上とすれば、隣接する電極接続層ＥＣ同士を絶縁しつつ、画素電極ＥＬ１と電気的に接続するための十分な面積が得られる。
　［第６実施形態］　
　第６実施形態について以下に説明する。特に言及しない構成に対しては、上述の各実施形態と同様の構成を適用できる。
　図１８は、本実施形態に係る表示装置ＤＳＰが備える表示パネルＰＮＬの概略的な断面図である。図１８に示す表示パネルＰＮＬは、第２基板ＳＵ２がカラーフィルタ層ＣＦを備えず、第１基板ＳＵ１が絶縁層ＩＬ８に代えてカラーフィルタ層ＣＦを備える点で、図１６に示す表示パネルＰＮＬと相違する。
　図１８の例においては、絶縁層ＩＬ１（第１無機膜）、絶縁層ＩＬ２（第２無機膜）、絶縁層ＩＬ３（第３無機膜）、絶縁層ＩＬ４（第４無機膜）、カラーフィルタ層ＣＦ、絶縁層ＩＬ５（有機膜）、絶縁層ＩＬ６（第５無機膜）および配向膜ＡＬ１がこの順序でＺ方向（第１方向）に並んでいる。
　信号線Ｓは、半導体層ＳＣと接する第１コンタクト部ＣＰ１を有している。台座ＭＢは、半導体層ＳＣと接する第２コンタクト部ＣＰ２を有している。画素電極ＥＬ１は、電極接続層ＥＣと接する第３コンタクト部ＣＰ３を有している。電極接続層ＥＣは、台座ＭＢと接する第４コンタクト部ＣＰ４を有している。
　第１コンタクト部ＣＰ１は、第１コンタクトホールＣＨ１を通じて半導体層ＳＣと接している。第２コンタクト部ＣＰ２は、第２コンタクトホールＣＨ２を通じて半導体層ＳＣと接している。第３コンタクト部ＣＰ３は、第３コンタクトホールＣＨ３を通じて電極接続層ＥＣと接している。第４コンタクト部ＣＰ４は、第４コンタクトホールＣＨ４を通じて台座ＭＢと接している。
　第３コンタクトホールＣＨ３は、Ｚ方向に絶縁層ＩＬ５を貫通するスルーホールＴＨを含む。第３コンタクト部ＣＰ３は、スルーホールＴＨの内側に位置している。図１８の例において、スルーホールＴＨは、第２コンタクトホールＣＨ２とＺ方向において重なっている。さらに、第４コンタクトホールＣＨ４は、第２コンタクトホールＣＨ２および第３コンタクトホールＣＨ３とＺ方向において重なっていない。
　絶縁層ＩＬ４は、第１面Ｆ１と、Ｚ方向において第１面Ｆ１に対向する第２面Ｆ２とを有している。第１面Ｆ１は、信号線Ｓおよび絶縁層ＩＬ３に接している。第２面Ｆ２は、台座ＭＢおよびカラーフィルタ層ＣＦに接している。
　例えば、第４コンタクトホールＣＨ４は、カラーフィルタ層ＣＦに含まれる各色のカラーフィルタを隙間なく形成した後に、カラーフィルタ層ＣＦに対してドライエッチングを施すことにより形成することができる。他の例として、カラーフィルタ層ＣＦに含まれる各色のカラーフィルタを形成する際に、台座ＭＢの上方の少なくとも一部にいずれのカラーフィルタも設けられていない隙間領域を設けてもよい。この場合、隙間領域を通じて電極接続層ＥＣが台座ＭＢと電気的に接続される。隙間領域は、例えば複数の副画素ＳＰにわたってＸ方向またはＹ方向に延びる形状としてもよい。この場合、カラーフィルタ層ＣＦは、ストライプ状に並ぶ複数の隙間領域を有することとなる。このようなカラーフィルタ層ＣＦを実現する場合、各色のカラーフィルタを加工する際のマスク寸法と完成寸法の差を例えば０．５μｍ以下とすればよく、０．２μｍ以下とすればより好ましい。
　液晶表示装置においては、照明装置から発せられて副画素を通過する光が、この副画素に対応するカラーフィルタを通過しない場合がある。以下、このような光を非整合光と呼ぶ。非整合光は、本来表示しようとしている色とは異なる色を表示してしまうので、隣り合う副画素の混色を生じ得る。基板法線方向に対して傾いた方向から観察される領域においては、この混色が生じやすい。
　例えばＶＲビュアーでは、視野角を広げるために表示パネルとユーザの目との間に凸レンズが配置され、求められる視野角が大きいほど凸レンズの曲率が大きくなる。この場合、視野の端に近い領域ほど表示パネルを斜めから通過した光を観察することになるので、混色が顕著に生じ得る。また、副画素を高精細化するほど混色が生じやすい。
　本実施形態における表示パネルＰＮＬは、カラーフィルタ層ＣＦが第１基板ＳＵ１（アレイ基板）に設けられた、いわゆるＣＯＡ（Color Filter on Array）方式である。ＣＯＡ方式においては、カラーフィルタ層ＣＦと画素電極ＥＬ１とが近いことや、第１基板ＳＵ１と第２基板ＳＵ２の貼り合わせに誤差があってもカラーフィルタ層ＣＦと副画素ＳＰの位置がずれないことなどの利点があり、これらによって非整合光が生じにくい。したがって、混色を抑制することができる。さらに、副画素ＳＰを高精細化した場合であっても混色が生じにくいことから、極めて良好な表示品位を実現することができる。
　以上、本発明の実施形態として説明した表示装置を基にして、当業者が適宜設計変更して実施し得る全ての表示装置も、本発明の要旨を包含する限り、本発明の範囲に属する。　
　本発明の思想の範疇において、当業者であれば、各種の変形例に想到し得るものであり、それら変形例についても本発明の範囲に属するものと解される。例えば、上述の各実施形態に対して、当業者が適宜、構成要素の追加、削除、若しくは設計変更を行ったもの、又は、工程の追加、省略若しくは条件変更を行ったものも、本発明の要旨を備えている限り、本発明の範囲に含まれる。　
　また、各実施形態において述べた態様によりもたらされる他の作用効果について、本明細書の記載から明らかなもの、又は当業者において適宜想到し得るものについては、当然に本発明によりもたらされるものと解される。
　ＤＳＰ…表示装置、ＰＮＬ…表示パネル、ＳＵ１…第１基板、ＳＵ２…第２基板、ＬＣ…液晶層、ＥＬ１…画素電極、ＥＬ２…共通電極、Ｓ…信号線、Ｇ…走査線、ＳＣ…半導体層、ＭＢ…台座、ＩＬ１～ＩＬ８…絶縁層、ＣＨ１…第１コンタクトホール、ＣＨ２…第２コンタクトホール、ＣＨ３…第３コンタクトホール、ＣＨ４…第４コンタクトホール、ＣＦ…カラーフィルタ層、ＧＲ…溝、ＳＥ…配線接続層、ＥＣ…電極接続層。

Claims (17)

  1. 　半導体層と、
    　前記半導体層に対向し、走査信号が供給される走査線と、
    　前記半導体層の上方に設けられた第１絶縁層と、
    　前記第１絶縁層を貫通する第１コンタクトホールを通じて前記半導体層と電気的に接続され、映像信号が供給される信号線と、
    　前記第１絶縁層を貫通する第２コンタクトホールを通じて前記半導体層と接触する台座と、
    　前記台座の上方に設けられた第２絶縁層と、
    　前記第２絶縁層を貫通する第３コンタクトホールを通じて前記台座と接続された画素電極と、
    　を備え、
    　前記信号線と前記台座とは、互いに異なる層に設けられている、
    　表示装置。
  2. 　前記台座の厚さは、前記信号線の厚さよりも小さい、
    　請求項１に記載の表示装置。
  3. 　前記第１絶縁層と前記第２絶縁層の間に設けられた第３絶縁層をさらに備え、
    　前記信号線は、少なくとも一部が前記第１絶縁層と前記第３絶縁層の間に位置し、
    　前記台座は、少なくとも一部が前記第３絶縁層と前記第２絶縁層の間に位置する、
    　請求項２に記載の表示装置。
  4. 　前記台座と同じ層に設けられた配線接続層をさらに備え、
    　前記配線接続層は、前記第１コンタクトホールを通じて前記半導体層と接触し、
    　前記信号線は、前記配線接続層を介して前記半導体層と電気的に接続されている、
    　請求項２に記載の表示装置。
  5. 　前記第１絶縁層と前記第２絶縁層の間に設けられた第４絶縁層をさらに備え、
    　前記信号線は、少なくとも一部が前記第４絶縁層と前記第２絶縁層の間に位置し、
    　前記台座は、少なくとも一部が前記第１絶縁層と前記第４絶縁層の間に位置する、
    　請求項４に記載の表示装置。
  6. 　前記信号線は、銅を含み、
    　前記第１絶縁層は、前記信号線に沿う溝を有し、
    　前記信号線は、前記溝に設けられている、
    　請求項１に記載の表示装置。
  7. 　前記第１絶縁層と前記第２絶縁層の間に設けられた第５絶縁層と、
    　前記第５絶縁層と前記第２絶縁層の間に少なくとも一部が位置する電極接続層と、
    　をさらに備え、
    　前記画素電極は、前記第３コンタクトホールを通じて前記電極接続層と電気的に接続され、
    　前記電極接続層は、前記第５絶縁層を貫通する第４コンタクトホールを通じて前記台座と電気的に接続されている、
    　請求項２に記載の表示装置。
  8. 　前記第１絶縁層と前記第２絶縁層の間に位置するカラーフィルタ層をさらに備える、
    　請求項２に記載の表示装置。
  9. 　前記カラーフィルタ層と前記第２絶縁層の間に少なくとも一部が位置する電極接続層をさらに備え、
    　前記電極接続層は、前記カラーフィルタ層を貫通する第４コンタクトホールを通じて前記台座と電気的に接続されている、
    　請求項８に記載の表示装置。
  10. 　前記半導体層、前記走査線、前記第１絶縁層、前記信号線、前記台座、前記第２絶縁層、および前記画素電極を備える第１基板と、
    　前記第１基板と対向する第２基板と、
    　前記第１基板と前記第２基板の間に配置された液晶層と、
    　を備える請求項２に記載の表示装置。
  11. 　第１基板と、前記第１基板と第１方向に対向する第２基板と、前記第１方向において前記第１基板と前記第２基板の間に配置された液晶層と、を備え、
    　前記第１基板は、
    　第１基材と、第１無機膜と、第２無機膜と、第３無機膜と、第４無機膜と、カラーフィルタ層と、半導体層と、映像信号が供給される信号線と、金属製の台座と、を有し、
    　前記第１無機膜、前記第２無機膜、前記第３無機膜、前記第４無機膜、前記カラーフィルタ層は、前記第１方向においてこの順序で並び、
    　前記半導体層は、前記第１方向において前記第１基材と前記第１無機膜との間にあり、
    　前記信号線は、前記半導体層と接する第１コンタクト部を有し、前記第１コンタクト部は、前記第１無機膜、前記第２無機膜および前記第３無機膜を貫通する第１コンタクトホールを通じて前記半導体層と接し、
    　前記台座は、前記半導体層と接する第２コンタクト部を有し、前記第２コンタクト部は、前記第１無機膜、前記第２無機膜、前記第３無機膜および前記第４無機膜を貫通する第２コンタクトホールを通じて前記半導体層と接し、
    　前記第４無機膜は、第１面と、前記第１面に前記第１方向に対向する第２面とを有し、前記第１面は、前記信号線に接し、前記第２面は、前記台座に接し、
    　前記第１コンタクト部の前記第１方向における厚さは、前記第２コンタクト部の前記第１方向における厚さよりも大きい、
    　液晶表示装置。
  12. 　前記第１基板はさらに、画素電極と、前記画素電極と前記台座とを接続する電極接続層と、を有し、
    　前記電極接続層は、透明導電材料である、
    　請求項１１に記載の液晶表示装置。
  13. 　前記第１基板はさらに、有機膜と、第５無機膜と、配向膜と、を備え、
    　前記有機膜、前記第５無機膜、および前記配向膜は、前記第１方向において前記カラーフィルタ層から前記液晶層に向けてこの順序で並び、
    　前記画素電極は、前記第１方向において前記カラーフィルタ層と前記配向膜との間にあり、
    　前記電極接続層は、前記第１方向において前記第４無機膜と前記有機膜との間にあり、
    　前記画素電極は、前記電極接続層と接する第３コンタクト部を有し、前記第３コンタクト部は、前記第５無機膜を貫通する第３コンタクトホールを通じて前記電極接続層と接し、
    　前記電極接続層は、前記台座と接する第４コンタクト部を有し、前記第４コンタクト部は、前記カラーフィルタ層を貫通する第４コンタクトホールを通じて前記台座と接し、
    　前記画素電極の前記第３コンタクト部は、前記有機膜に形成されたスルーホールの内側に位置する、
    　請求項１２に記載の液晶表示装置。
  14. 　前記スルーホールは、前記第２コンタクトホールと前記第１方向おいて重なり、
    　前記第４コンタクトホールは、前記第２コンタクトホールと前記第１方向において重ならない、
    　請求項１３に記載の液晶表示装置。
  15. 　前記第１基板はさらに、前記第１方向において前記有機膜と前記第５無機膜との間に位置する共通電極を有し、
    　前記画素電極、前記共通電極、および前記電極接続層は、透明導電材料である、
    　請求項１３に記載の液晶表示装置。
  16. 　前記第４無機膜の前記第２面は、前記カラーフィルタ層に接し、前記第４無機膜の前記第１面は、前記第３無機膜に接する、
    　請求項１１に記載の液晶表示装置。
  17. 　前記第３無機膜、前記第４無機膜、および前記第５無機膜は、窒化珪素膜であり、
    　前記第１無機膜および前記第２無機膜は、酸化珪素膜である、
    　請求項１６に記載の液晶表示装置。
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