JPH06132530A - 薄膜トランジスタマトリクス - Google Patents
薄膜トランジスタマトリクスInfo
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- JPH06132530A JPH06132530A JP28117892A JP28117892A JPH06132530A JP H06132530 A JPH06132530 A JP H06132530A JP 28117892 A JP28117892 A JP 28117892A JP 28117892 A JP28117892 A JP 28117892A JP H06132530 A JPH06132530 A JP H06132530A
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Abstract
(57)【要約】
【目的】 薄膜トランジスタマトリクスを構成する薄膜
トランジスタのパターン構造に関し、パターンの重ね合
わせ精度を向上することを目的とする。 【構成】 ゲート電極２と、ゲート電極２の上部にゲー
ト電極２に沿って形成されるチャネル領域４と、チャネ
ル領域４を挟んで設けられるドレイン領域6D及びソース
領域6Sとを有してマトリクス状に配置された薄膜トラン
ジスタ、前記ゲート電極２が接続されるゲートバスライ
ン12、前記ドレイン領域6Dが接続されるドレインバスラ
イン11、前記ソース領域6Sに接続する画素電極８を備
え、該薄膜トランジスタのゲート電極２が少なくとも直
角に交叉する２方向に沿って延在し、ゲート電極２の上
部にゲート電極２に沿って形成されるチャネル領域４の
少なくとも該直角に交叉する２方向に沿って延在する部
分のそれぞれを挟んでドレイン領域6Dおよびソース領域
6Sが設けられてなるように構成する。
トランジスタのパターン構造に関し、パターンの重ね合
わせ精度を向上することを目的とする。 【構成】 ゲート電極２と、ゲート電極２の上部にゲー
ト電極２に沿って形成されるチャネル領域４と、チャネ
ル領域４を挟んで設けられるドレイン領域6D及びソース
領域6Sとを有してマトリクス状に配置された薄膜トラン
ジスタ、前記ゲート電極２が接続されるゲートバスライ
ン12、前記ドレイン領域6Dが接続されるドレインバスラ
イン11、前記ソース領域6Sに接続する画素電極８を備
え、該薄膜トランジスタのゲート電極２が少なくとも直
角に交叉する２方向に沿って延在し、ゲート電極２の上
部にゲート電極２に沿って形成されるチャネル領域４の
少なくとも該直角に交叉する２方向に沿って延在する部
分のそれぞれを挟んでドレイン領域6Dおよびソース領域
6Sが設けられてなるように構成する。
Description
【０００１】
【産業上の利用分野】本発明は、薄膜トランジスタマト
リクスに係り、特に液晶ディスプレイ等に用いられる薄
膜トランジスタマトリクスを構成する薄膜トランジスタ
のパターン構造に関する。
リクスに係り、特に液晶ディスプレイ等に用いられる薄
膜トランジスタマトリクスを構成する薄膜トランジスタ
のパターン構造に関する。
【０００２】近年、駆動素子に薄膜トランジスタを用い
た液晶ディスプレイにおいて大画面で且つ高精細化の要
求が強く、そのためには画素パターンの微細化と高開口
率化が必要になっている。そこで、大面積で且つ素子が
微細化された際にも重ね合わせ精度よく形成できる薄膜
トランジスタマトリクスのパターン構造が望まれてい
る。
た液晶ディスプレイにおいて大画面で且つ高精細化の要
求が強く、そのためには画素パターンの微細化と高開口
率化が必要になっている。そこで、大面積で且つ素子が
微細化された際にも重ね合わせ精度よく形成できる薄膜
トランジスタマトリクスのパターン構造が望まれてい
る。
【０００３】
【従来の技術】図６は薄膜トランジスタ(TFT) マトリク
スの一例の要部を示す模式断面図である。図において、
51は透明ガラス基板、52は例えばチタン(Ti)膜からなる
ゲート電極、53は例えば窒化シリコン(SiNx ) からなる
ゲート絶縁膜、54はイントリンシックなアモーファスシ
リコン(i-a-Si)からなるチャネル形成層、55は例えば S
iNx からなるチャネル保護パターン、56D はｎ+ 型のア
モーファスシリコン（n-a-Si）からなるドレイン領域、
56S は同じく n-a-Si からなるソース領域、57DはTi等
からなるドレイン電極、57S は同じくTi等からなるソー
ス電極、58はインジウムと錫の酸化物(ITO) からなる透
明画素電極を示す。
スの一例の要部を示す模式断面図である。図において、
51は透明ガラス基板、52は例えばチタン(Ti)膜からなる
ゲート電極、53は例えば窒化シリコン(SiNx ) からなる
ゲート絶縁膜、54はイントリンシックなアモーファスシ
リコン(i-a-Si)からなるチャネル形成層、55は例えば S
iNx からなるチャネル保護パターン、56D はｎ+ 型のア
モーファスシリコン（n-a-Si）からなるドレイン領域、
56S は同じく n-a-Si からなるソース領域、57DはTi等
からなるドレイン電極、57S は同じくTi等からなるソー
ス電極、58はインジウムと錫の酸化物(ITO) からなる透
明画素電極を示す。
【０００４】このような構造を有するTFT マトリクス
は、通常、以下に図７の工程断面図を参照し一例を述べ
る方法により形成される。 図７(a) 参照 即ち、先ず、透明ガラス基板51上にスパッタ法により例
えば厚さ80nm程度のTi膜を形成し、通常のフォトリソグ
ラフィによりパターニングして上記Ti膜からなるゲート
電極52を形成する。
は、通常、以下に図７の工程断面図を参照し一例を述べ
る方法により形成される。 図７(a) 参照 即ち、先ず、透明ガラス基板51上にスパッタ法により例
えば厚さ80nm程度のTi膜を形成し、通常のフォトリソグ
ラフィによりパターニングして上記Ti膜からなるゲート
電極52を形成する。
【０００５】図７(b) 参照 次いで、上記基板上にCVD 法により、ゲート絶縁膜53と
なる厚さ 400nm程度のSiNX 膜、チャネル形成層54とな
る厚さ50nm程度のi-a-Si層、チャネル保護膜155 となる
厚さ 150nm程度の SiNX 膜を順次堆積し、次いでこの基
板上にポジレジスト膜59を塗布し、透明ガラス基板51の
裏面側からゲート電極52をマスクにしてUV露光を行う。
この露光で、ポジレジスト膜59のゲート電極52パターン
に対応する領域以外は感光（59D は感光部）する。
なる厚さ 400nm程度のSiNX 膜、チャネル形成層54とな
る厚さ50nm程度のi-a-Si層、チャネル保護膜155 となる
厚さ 150nm程度の SiNX 膜を順次堆積し、次いでこの基
板上にポジレジスト膜59を塗布し、透明ガラス基板51の
裏面側からゲート電極52をマスクにしてUV露光を行う。
この露光で、ポジレジスト膜59のゲート電極52パターン
に対応する領域以外は感光（59D は感光部）する。
【０００６】図７(c) 参照 次いで現像を行い、残留するレジストパターン59P をマ
スクにしウェットエッチング手段によりチャネル保護膜
155 をパターニングし、ゲート電極52パターンに整合す
るチャネル保護膜パターン55を形成する。
スクにしウェットエッチング手段によりチャネル保護膜
155 をパターニングし、ゲート電極52パターンに整合す
るチャネル保護膜パターン55を形成する。
【０００７】図７(d) 参照 次いで、レジストパターン59P を除去した後、この基板
上に、CVD 法により、ドレイン及びソース領域となる厚
さ50nm程度のn-a-Si層156 を形成し、次いでスパッタ法
によりドレイン及びソース電極となる厚さ 100nm程度の
Ti膜157 を形成する。
上に、CVD 法により、ドレイン及びソース領域となる厚
さ50nm程度のn-a-Si層156 を形成し、次いでスパッタ法
によりドレイン及びソース電極となる厚さ 100nm程度の
Ti膜157 を形成する。
【０００８】図７(e) 参照 次いで上記基板上にフォトリソグラフィ手段によりマス
クパターンに整合するドレイン及びソース領域パターニ
ング用のレジストマスク60D 及び60S を形成し、次いで
例えばSF6 等の弗素を含んだガスによるリアクティブイ
オンエッチング(RIE) 処理を行いTi膜157 及びn-a-Si層
156 を上記レジストマスク60D 及び60Sに整合させてパ
ターニングし、Ti膜157 よりなるドレイン電極57D 及び
ソース電極57S と、各々の電極の下部のn-a-Siからなる
ドレイン領域56D 及びソース領域56S を形成する。
クパターンに整合するドレイン及びソース領域パターニ
ング用のレジストマスク60D 及び60S を形成し、次いで
例えばSF6 等の弗素を含んだガスによるリアクティブイ
オンエッチング(RIE) 処理を行いTi膜157 及びn-a-Si層
156 を上記レジストマスク60D 及び60Sに整合させてパ
ターニングし、Ti膜157 よりなるドレイン電極57D 及び
ソース電極57S と、各々の電極の下部のn-a-Siからなる
ドレイン領域56D 及びソース領域56S を形成する。
【０００９】ここで、ガラス基板51上にマトリクス状に
配設されるTFT が完成する。 図６参照 以後、上記TFT 及び図示しないバスライン上をレジスト
で覆い、次いでスパッタ法により基板の全面上に透明な
画素電極となる厚さ50〜100nm 程度のITO 膜を堆積し、
リフトオフ法によりレジストと共にTFT 及びバスライン
上のITO 膜を選択的に除去して、図示のようにソース電
極57S に接続する透明画素電極58を形成し、図示されな
い表面保護膜の形成等を行いTFT マトリクス基板が完成
する。
配設されるTFT が完成する。 図６参照 以後、上記TFT 及び図示しないバスライン上をレジスト
で覆い、次いでスパッタ法により基板の全面上に透明な
画素電極となる厚さ50〜100nm 程度のITO 膜を堆積し、
リフトオフ法によりレジストと共にTFT 及びバスライン
上のITO 膜を選択的に除去して、図示のようにソース電
極57S に接続する透明画素電極58を形成し、図示されな
い表面保護膜の形成等を行いTFT マトリクス基板が完成
する。
【００１０】上記のような方法によりTFT マトリクス基
板を形成する際、従来はマトリクス基板に形成するTFT
のチャネルの向きは１方向のみに限定されていた。この
ような従来のTFT マトリクスのパターン形状を示したの
が図８で、図中の(a) は１画素１トランジスタ(Tr)構
成、(b) は予備のトランジスタ１個を冗長素子として備
えた１画素２Tr構成を示している。
板を形成する際、従来はマトリクス基板に形成するTFT
のチャネルの向きは１方向のみに限定されていた。この
ような従来のTFT マトリクスのパターン形状を示したの
が図８で、図中の(a) は１画素１トランジスタ(Tr)構
成、(b) は予備のトランジスタ１個を冗長素子として備
えた１画素２Tr構成を示している。
【００１１】これらの図に示すように、従来のTFT マト
リクスに配置されるTFT においては、ゲート電極52の延
在する向きはゲートバスライン62に対し直角な１方向、
即ちドレインバスライン61に沿う１方向に限られ、ドレ
イン領域56D 及びソース領域56S （ドレイン電極57D 、
ソース電極57S に対応）、或いはドレイン領域56D1、56
D2（ドレイン電極57D1、57D2に対応）、ソース領域56
S1、56S2（ソース電極57S1、57S2に対応）等が上記ゲー
ト電極52と直角に交わる方向に形成され、従って矢印ch
で示すチャネルの向きもゲートバスライン52に平行な１
方向のみに限られていた。（58は透明画素電極）
リクスに配置されるTFT においては、ゲート電極52の延
在する向きはゲートバスライン62に対し直角な１方向、
即ちドレインバスライン61に沿う１方向に限られ、ドレ
イン領域56D 及びソース領域56S （ドレイン電極57D 、
ソース電極57S に対応）、或いはドレイン領域56D1、56
D2（ドレイン電極57D1、57D2に対応）、ソース領域56
S1、56S2（ソース電極57S1、57S2に対応）等が上記ゲー
ト電極52と直角に交わる方向に形成され、従って矢印ch
で示すチャネルの向きもゲートバスライン52に平行な１
方向のみに限られていた。（58は透明画素電極）
【００１２】
【発明が解決しようとする課題】上記のように、従来の
TFT マトリクスにおいてはTFT のゲート電極52の延在す
る向きがゲートバスライン62に直角な１方向のみに限ら
れていたために、前記製造工程において、図７(e) を参
照して述べたように、ドレイン領域56D とソース領域56
S とをマスク整合により形成する際、ドレイン領域56D
とソース領域56Sとの間隔部がゲート電極52上から外れ
ないように重ね合わせの誤差を見込んでゲート電極52の
幅を大幅に広く形成する必要があり、そのためTFT の専
有面積が増大して画素の開口率が低下し、且つチャネル
長が増大して動作速度の低下を招くという問題があっ
た。
TFT マトリクスにおいてはTFT のゲート電極52の延在す
る向きがゲートバスライン62に直角な１方向のみに限ら
れていたために、前記製造工程において、図７(e) を参
照して述べたように、ドレイン領域56D とソース領域56
S とをマスク整合により形成する際、ドレイン領域56D
とソース領域56Sとの間隔部がゲート電極52上から外れ
ないように重ね合わせの誤差を見込んでゲート電極52の
幅を大幅に広く形成する必要があり、そのためTFT の専
有面積が増大して画素の開口率が低下し、且つチャネル
長が増大して動作速度の低下を招くという問題があっ
た。
【００１３】そこで本発明は、大面積で且つ素子が微細
化された際にも重ね合わせ精度よく形成でき、TFT マト
リクスの開口率を高め、且つ動作速度の向上を図ること
が可能なTFT のパターン構造を提供することを目的とす
る。
化された際にも重ね合わせ精度よく形成でき、TFT マト
リクスの開口率を高め、且つ動作速度の向上を図ること
が可能なTFT のパターン構造を提供することを目的とす
る。
【００１４】
【課題を解決するための手段】上記課題の解決は、ゲー
ト電極と、該ゲート電極の上部に該ゲート電極に沿って
形成されるチャネル領域と、該チャネル領域を挟んで設
けられるドレイン領域及びソース領域とを有してマトリ
クス状に配置された薄膜トランジスタ、該薄膜トランジ
スタのゲート電極が接続されるゲートバスライン、該薄
膜トランジスタのドレイン領域が接続されるドレインバ
スライン、該薄膜トランジスタのソース領域に接続する
画素電極を備え、該薄膜トランジスタのゲート電極が少
なくとも直角に交叉する２方向に沿って延在し、該ゲー
ト電極の上部に該ゲート電極に沿って形成されるチャネ
ル領域の少なくとも該直角に交叉する２方向に沿って延
在する部分のそれぞれを挟んでドレイン領域およびソー
ス領域が設けられてなる本発明による薄膜トランジスタ
マトリクス、若しくは、前記少なくとも直角に交叉する
２方向に沿って延在するゲート電極の上部に該ゲート電
極に沿って形成されるチャネル領域の直角に交叉する２
方向に延在する部分に、共通のドレイン領域と２つのソ
ース領域とを用いてそれぞれ１個の薄膜トランジスタが
形成されてなる本発明による薄膜トランジスタマトリク
スによって達成される。
ト電極と、該ゲート電極の上部に該ゲート電極に沿って
形成されるチャネル領域と、該チャネル領域を挟んで設
けられるドレイン領域及びソース領域とを有してマトリ
クス状に配置された薄膜トランジスタ、該薄膜トランジ
スタのゲート電極が接続されるゲートバスライン、該薄
膜トランジスタのドレイン領域が接続されるドレインバ
スライン、該薄膜トランジスタのソース領域に接続する
画素電極を備え、該薄膜トランジスタのゲート電極が少
なくとも直角に交叉する２方向に沿って延在し、該ゲー
ト電極の上部に該ゲート電極に沿って形成されるチャネ
ル領域の少なくとも該直角に交叉する２方向に沿って延
在する部分のそれぞれを挟んでドレイン領域およびソー
ス領域が設けられてなる本発明による薄膜トランジスタ
マトリクス、若しくは、前記少なくとも直角に交叉する
２方向に沿って延在するゲート電極の上部に該ゲート電
極に沿って形成されるチャネル領域の直角に交叉する２
方向に延在する部分に、共通のドレイン領域と２つのソ
ース領域とを用いてそれぞれ１個の薄膜トランジスタが
形成されてなる本発明による薄膜トランジスタマトリク
スによって達成される。
【００１５】
【作用】即ち本発明においては、TFT マトリクスを構成
するTFT におけるゲート電極の延在方向を、ゲート電極
を直角に屈曲させることによって、このゲート電極の上
部にゲート電極に沿って形成されるチャネル領域の延在
方向を直角に交叉する２方向となし、それぞれの方向に
延在するチャネル領域を挟んでドレイン領域とソース領
域を形成する。このようにすることにより、ドレイン電
極とソース電極及びその下部のドレイン領域とソース領
域のパターニングに際してのゲート電極即ちチャネル領
域との重ね合わせにおいて、チャネル領域に直角な１方
向で重ね合わせずれを生じた際にも、このチャネル領域
に対して直角の方向に延在するチャネル領域に対しては
重ね合わせずれを生じないので、重ね合わせずれの生じ
なかった方のチャネル領域によりTFT は機能するように
なる。以上により、本発明によればパターンの重ね合わ
せ精度が緩和されるので、従来のチャネル領域の延在方
向が一方向のみの場合のように、ドレイン及びソース領
域との重ね合わせ誤差を吸収するためにゲート電極を幅
広く形成する必要がなくなり、ゲート電極幅とそれに自
己整合するチャネル長の大幅な縮小が可能になる。従っ
て本発明によればTFT の専有面積を縮小してTFT マトリ
クスの開口率が高められると同時に、TFT の駆動能力を
高めて応答速度の向上が図れる。
するTFT におけるゲート電極の延在方向を、ゲート電極
を直角に屈曲させることによって、このゲート電極の上
部にゲート電極に沿って形成されるチャネル領域の延在
方向を直角に交叉する２方向となし、それぞれの方向に
延在するチャネル領域を挟んでドレイン領域とソース領
域を形成する。このようにすることにより、ドレイン電
極とソース電極及びその下部のドレイン領域とソース領
域のパターニングに際してのゲート電極即ちチャネル領
域との重ね合わせにおいて、チャネル領域に直角な１方
向で重ね合わせずれを生じた際にも、このチャネル領域
に対して直角の方向に延在するチャネル領域に対しては
重ね合わせずれを生じないので、重ね合わせずれの生じ
なかった方のチャネル領域によりTFT は機能するように
なる。以上により、本発明によればパターンの重ね合わ
せ精度が緩和されるので、従来のチャネル領域の延在方
向が一方向のみの場合のように、ドレイン及びソース領
域との重ね合わせ誤差を吸収するためにゲート電極を幅
広く形成する必要がなくなり、ゲート電極幅とそれに自
己整合するチャネル長の大幅な縮小が可能になる。従っ
て本発明によればTFT の専有面積を縮小してTFT マトリ
クスの開口率が高められると同時に、TFT の駆動能力を
高めて応答速度の向上が図れる。
【００１６】
【実施例】以下本発明を、図示実施例により具体的に説
明する。図１〜図５は本発明の第１〜第５の実施例を示
すTFT の要部模式平面図である。全図を通じ同一対象物
は同一符合で示し、図中、１は透明ガラス基板、２はゲ
ートバスライン12に接続されたゲート電極（通常ゲート
バスライン12の下層と一体構造、４はゲート電極と同一
パターン形状を有するチャネル領域、6D、6D1 、6D2 は
ドレイン領域、6S、6S1 、6S2 はソース領域、7D、 7
D1、7D2 はドレインバスライン11に接続されたドレイン
電極（通常ドレインバスライン11と一体構造）、7S、7S
1 、7S2 はソース電極、８は前記ソース電極に接続する
透明画素電極を示す。
明する。図１〜図５は本発明の第１〜第５の実施例を示
すTFT の要部模式平面図である。全図を通じ同一対象物
は同一符合で示し、図中、１は透明ガラス基板、２はゲ
ートバスライン12に接続されたゲート電極（通常ゲート
バスライン12の下層と一体構造、４はゲート電極と同一
パターン形状を有するチャネル領域、6D、6D1 、6D2 は
ドレイン領域、6S、6S1 、6S2 はソース領域、7D、 7
D1、7D2 はドレインバスライン11に接続されたドレイン
電極（通常ドレインバスライン11と一体構造）、7S、7S
1 、7S2 はソース電極、８は前記ソース電極に接続する
透明画素電極を示す。
【００１７】図１に示す第１の実施例は１画素１Trの例
で、この実施例においては、ゲート電極２が、ゲートバ
スライン12から直角方向即ちドレインバスライン11の延
在方向に沿う方向に導出され、且つこのゲート電極２が
そのほぼ中間部でドレインバスライン11に向かう方向に
直角に屈曲した構造に形成される。そしてこのゲート電
極２の上部の図示しないi-a-Si層内にゲート電極２に沿
って形成されるゲート電極２同様直角に屈曲したチャネ
ル領域４を挟んで、チャネル領域４の直角に交叉する２
方向に延在する部分に共通なドレイン領域6Dとソース領
域6Sが形成される。
で、この実施例においては、ゲート電極２が、ゲートバ
スライン12から直角方向即ちドレインバスライン11の延
在方向に沿う方向に導出され、且つこのゲート電極２が
そのほぼ中間部でドレインバスライン11に向かう方向に
直角に屈曲した構造に形成される。そしてこのゲート電
極２の上部の図示しないi-a-Si層内にゲート電極２に沿
って形成されるゲート電極２同様直角に屈曲したチャネ
ル領域４を挟んで、チャネル領域４の直角に交叉する２
方向に延在する部分に共通なドレイン領域6Dとソース領
域6Sが形成される。
【００１８】この構造では、チャネル領域４即ちゲート
電極２とドレイン領域6D及びソース領域6S即ちドレイン
電極7D及びソース電極7Sとの重ね合わせに際してゲート
バスライン12に沿う方向に重ね合わせずれを生じても、
その重ね合わせずれがチャネル領域４のゲートバスライ
ンに平行に延在する部分では吸収されるので、このTFT
は、上記チャネル領域の重ね合わせずれを吸収したゲー
トバスライン12に平行な部分を用いて機能し、不良にな
ることはない。また、位置ずれがドレインバスライン11
に沿う方向に生じても、この重ね合わせずれはゲート電
極２のドレインバスライン11に平行な部分で吸収される
のでTFT が不良になることは避けられる。従って、従来
のように重ね合わせ誤差を吸収するために特にゲート電
極２の幅を拡げる必要がなくなり、TFT の専有面積が縮
小される。また同時にゲート電極２の幅に自己整合する
チャネル長も拡大されないですむので、TFT の駆動能力
も増大する。
電極２とドレイン領域6D及びソース領域6S即ちドレイン
電極7D及びソース電極7Sとの重ね合わせに際してゲート
バスライン12に沿う方向に重ね合わせずれを生じても、
その重ね合わせずれがチャネル領域４のゲートバスライ
ンに平行に延在する部分では吸収されるので、このTFT
は、上記チャネル領域の重ね合わせずれを吸収したゲー
トバスライン12に平行な部分を用いて機能し、不良にな
ることはない。また、位置ずれがドレインバスライン11
に沿う方向に生じても、この重ね合わせずれはゲート電
極２のドレインバスライン11に平行な部分で吸収される
のでTFT が不良になることは避けられる。従って、従来
のように重ね合わせ誤差を吸収するために特にゲート電
極２の幅を拡げる必要がなくなり、TFT の専有面積が縮
小される。また同時にゲート電極２の幅に自己整合する
チャネル長も拡大されないですむので、TFT の駆動能力
も増大する。
【００１９】また、図２に示す第２の実施例も１画素１
Trの例で、この実施例においては、ゲート電極２の屈曲
方向を第１の実施例とは逆のドレインバスラインから遠
ざかる方向にとっている。この構造では、ゲート電極２
をゲートバスライン12のドレインバスライン11に近い領
域からドレインバスライン11にそって導出することがで
きるので、第１の実施例に比べ開口率の面で有利であ
る。
Trの例で、この実施例においては、ゲート電極２の屈曲
方向を第１の実施例とは逆のドレインバスラインから遠
ざかる方向にとっている。この構造では、ゲート電極２
をゲートバスライン12のドレインバスライン11に近い領
域からドレインバスライン11にそって導出することがで
きるので、第１の実施例に比べ開口率の面で有利であ
る。
【００２０】ドレイン領域6D及びソース領域6S即ちゲー
ト電極２とドレイン電極7D及びソース電極7Sの重ね合わ
せの誤差吸収の点では、第１の実施例と同様であり、ゲ
ート電極幅の縮小によるTFT の専有面積の縮小及び短チ
ャネル化も第１の実施例同様に図れる。
ト電極２とドレイン電極7D及びソース電極7Sの重ね合わ
せの誤差吸収の点では、第１の実施例と同様であり、ゲ
ート電極幅の縮小によるTFT の専有面積の縮小及び短チ
ャネル化も第１の実施例同様に図れる。
【００２１】図３に示す第３の実施例は１画素２Trで且
つ２ドレインを有する例で、一方のドレイン領域は不良
救済用の冗長ドレイン領域となる。この実施例において
ゲート電極２及びチャネル領域４の屈曲構造は第２の実
施例と同様であるが、ドレイン電極及びドレイン領域を
ドレインバスライン11から間隔をあけて6D1 、6D2 及び
7D1 、7D2 のように２本形成する。この場合、ゲートバ
スライン12に平行な方向の重ね合わせずれではドレイン
領域6D1 及びドレイン電極7D1 を用いたTFT は不良にな
るがドレイン領域6D2 及びドレイン電極7D2 を用いたTF
T が生き、画素は機能する。
つ２ドレインを有する例で、一方のドレイン領域は不良
救済用の冗長ドレイン領域となる。この実施例において
ゲート電極２及びチャネル領域４の屈曲構造は第２の実
施例と同様であるが、ドレイン電極及びドレイン領域を
ドレインバスライン11から間隔をあけて6D1 、6D2 及び
7D1 、7D2 のように２本形成する。この場合、ゲートバ
スライン12に平行な方向の重ね合わせずれではドレイン
領域6D1 及びドレイン電極7D1 を用いたTFT は不良にな
るがドレイン領域6D2 及びドレイン電極7D2 を用いたTF
T が生き、画素は機能する。
【００２２】図４に示す第４の実施例は１画素２Trで且
つ２ソースを有する例で、直角に屈曲したゲート電極２
の及びチャネル領域４の２方向に延在する部分に対して
共通のドレイン領域6D及びドレイン電極7Dを設け、ソー
ス領域及びソース電極を２方向に延在する部分に対して
それぞれ一つのソース領域6S1 、6S2 及びソース電極7S
1 、7S2 を別々に設けている。この構造も、重ね合わせ
に際しての効果は前記実施例と同様である。
つ２ソースを有する例で、直角に屈曲したゲート電極２
の及びチャネル領域４の２方向に延在する部分に対して
共通のドレイン領域6D及びドレイン電極7Dを設け、ソー
ス領域及びソース電極を２方向に延在する部分に対して
それぞれ一つのソース領域6S1 、6S2 及びソース電極7S
1 、7S2 を別々に設けている。この構造も、重ね合わせ
に際しての効果は前記実施例と同様である。
【００２３】図５に示す第５の実施例は１画素１Trの例
であるが、この実施例においては、ゲート電極２及びチ
ャネル領域４を直角方向に２度屈曲させている。このよ
うにすると、ゲートバスライン12に沿う方向の重ね合わ
せずれは、チャネル領域４の4aで示すゲートバスライン
12に沿って延在する領域により吸収され、ドレインバス
ライン11に沿う方向の重ね合わせずれがチャネル領域４
の4bで示すドレインバスライン11に沿って延在する領域
で吸収される。従って、ゲート電極２及びチャネル領域
４とドレイン領域6D、ドレイン電極7D及びソース領域6
S、ソース電極7Sとの位置合わせに際して、図の上下、
左右の両方向即ちゲートバスライン12に沿う方向とドレ
インバスライン11に沿う方向との直交する２方向に対し
て重ね合わせ余裕が得られるので、TFT の駆動能力を低
下させずにパターンを一層微細化することが可能にな
る。
であるが、この実施例においては、ゲート電極２及びチ
ャネル領域４を直角方向に２度屈曲させている。このよ
うにすると、ゲートバスライン12に沿う方向の重ね合わ
せずれは、チャネル領域４の4aで示すゲートバスライン
12に沿って延在する領域により吸収され、ドレインバス
ライン11に沿う方向の重ね合わせずれがチャネル領域４
の4bで示すドレインバスライン11に沿って延在する領域
で吸収される。従って、ゲート電極２及びチャネル領域
４とドレイン領域6D、ドレイン電極7D及びソース領域6
S、ソース電極7Sとの位置合わせに際して、図の上下、
左右の両方向即ちゲートバスライン12に沿う方向とドレ
インバスライン11に沿う方向との直交する２方向に対し
て重ね合わせ余裕が得られるので、TFT の駆動能力を低
下させずにパターンを一層微細化することが可能にな
る。
【００２４】
【発明の効果】以上説明したように本発明によれば、TF
T マトリクスに配設されるTFT のゲート電極即ちゲート
電極の上部のチャネル領域にの両側に、マスク整合によ
ってドレイン領域及びソース領域を形成するに際して、
直角方向に屈曲したゲート電極及びその上部のチャネル
領域の何れかの方向に延在する領域で、その延在方向に
沿う方向の重ね合わせ誤差は吸収されTFT の性能劣化が
防止される。
T マトリクスに配設されるTFT のゲート電極即ちゲート
電極の上部のチャネル領域にの両側に、マスク整合によ
ってドレイン領域及びソース領域を形成するに際して、
直角方向に屈曲したゲート電極及びその上部のチャネル
領域の何れかの方向に延在する領域で、その延在方向に
沿う方向の重ね合わせ誤差は吸収されTFT の性能劣化が
防止される。
【００２５】従って、従来のように上記重ね合わせ誤差
吸収のためにゲート電極の幅を広く形成する必要がなく
なり、TFT が縮小されるのでTFT マスクの開口率が向上
する。また、ゲート電極幅の縮小に伴ってゲート電極に
自己整合するチャネル長も短縮されるのでTFT の駆動能
力が向上しTFT マスクの動作速度が向上する。
吸収のためにゲート電極の幅を広く形成する必要がなく
なり、TFT が縮小されるのでTFT マスクの開口率が向上
する。また、ゲート電極幅の縮小に伴ってゲート電極に
自己整合するチャネル長も短縮されるのでTFT の駆動能
力が向上しTFT マスクの動作速度が向上する。
【図１】 本発明の第１の実施例の要部模式平面図
【図２】 本発明の第２の実施例の要部模式平面図
【図３】 本発明の第３の実施例の要部模式平面図
【図４】 本発明の第４の実施例の要部模式平面図
【図５】 本発明の第５の実施例の要部模式平面図
【図６】 TFT マトリクス基板の一例の模式断面図
【図７】 TFT マトリクス基板の製造工程断面図
【図８】 従来のTFT パターンの模式平面図
１ 透明ガラス基板 ２ ゲート電極 ４ チャネル領域 6D ドレイン領域 6S ソース領域 7D ドレイン電極 7S ソース電極 ８ 透明画素電極 11 ドレインバスライン 12 ゲートバスライン
Claims (2)
- 【請求項１】 ゲート電極と、該ゲート電極の上部に該
ゲート電極に沿って形成されるチャネル領域と、該チャ
ネル領域を挟んで設けられるドレイン領域及びソース領
域とを有してマトリクス状に配置された薄膜トランジス
タ、該薄膜トランジスタのゲート電極が接続されるゲー
トバスライン、該薄膜トランジスタのドレイン領域が接
続されるドレインバスライン、該薄膜トランジスタのソ
ース領域に接続する画素電極を備え、 該薄膜トランジスタのゲート電極が少なくとも直角に交
叉する２方向に沿って延在し、該ゲート電極の上部に該
ゲート電極に沿って形成されるチャネル領域の少なくと
も該直角に交叉する２方向に沿って延在する部分のそれ
ぞれを挟んでドレイン領域およびソース領域が設けられ
てなることを特徴とする薄膜トランジスタマトリクス。 - 【請求項２】 前記少なくとも直角に交叉する２方向に
沿って延在するゲート電極の上部に該ゲート電極に沿っ
て形成されるチャネル領域の直角に交叉する２方向に延
在する部分に、共通のドレイン領域と２つのソース領域
とを用いてそれぞれ１個の薄膜トランジスタが形成され
てなることを特徴とする請求項１記載の薄膜トランジス
タマトリクス。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28117892A JPH06132530A (ja) | 1992-10-20 | 1992-10-20 | 薄膜トランジスタマトリクス |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28117892A JPH06132530A (ja) | 1992-10-20 | 1992-10-20 | 薄膜トランジスタマトリクス |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06132530A true JPH06132530A (ja) | 1994-05-13 |
Family
ID=17635439
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28117892A Withdrawn JPH06132530A (ja) | 1992-10-20 | 1992-10-20 | 薄膜トランジスタマトリクス |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06132530A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003084686A (ja) * | 2001-09-12 | 2003-03-19 | Matsushita Electric Ind Co Ltd | 液晶表示装置及び有機ｅｌ表示装置 |
| KR100654776B1 (ko) * | 2000-02-19 | 2006-12-08 | 엘지.필립스 엘시디 주식회사 | 액정 표시장치 |
| JP2012023260A (ja) * | 2010-07-16 | 2012-02-02 | Hitachi Displays Ltd | 表示装置 |
| JP2023014114A (ja) * | 2010-01-22 | 2023-01-26 | 株式会社半導体エネルギー研究所 | 半導体装置 |
-
1992
- 1992-10-20 JP JP28117892A patent/JPH06132530A/ja not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100654776B1 (ko) * | 2000-02-19 | 2006-12-08 | 엘지.필립스 엘시디 주식회사 | 액정 표시장치 |
| JP2003084686A (ja) * | 2001-09-12 | 2003-03-19 | Matsushita Electric Ind Co Ltd | 液晶表示装置及び有機ｅｌ表示装置 |
| JP2023014114A (ja) * | 2010-01-22 | 2023-01-26 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| JP2012023260A (ja) * | 2010-07-16 | 2012-02-02 | Hitachi Displays Ltd | 表示装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000104 |