JP3195542U - 表示パネル - Google Patents

Abstract

【課題】第１のパターニング導電層の末端に弧形表面を有する弧形端部が形成されている表示パネルを提供する。【解決手段】第１の基板Ｓ１と、第１の基板Ｓ１に接続された第２の基板と、第１の基板Ｓ１と第２の基板との間に配置された能動素子アレイ層とを含み、能動素子アレイ層は、チャネル層３１０と、チャネル層３１０と交差して設けられており、チャネル層３１０と重畳した少なくとも１つの交差領域と、交差領域から延在し弧形表面を有する弧形端部とを含み、弧形端部と交差領域との接続箇所には境界線が形成されており、境界線から弧形表面までの距離は、境界線の中心位置から境界線の２つの反対側末端に行くにつれて次第に縮小する第１のパターニング導電層１１０と、チャネル層３１０の上方に配置された第２のパターニング導電層２１０と、を含む。【選択図】図３Ａ

Description

本考案は、表示パネルの回路パターン構造に関し、特に走査回路のパターン構造に関するものである。

従来の薄膜トランジスタ液晶ディスプレイ（Thin film transistor liquid crystal display、TFT-LCD）は、能動素子アレイ基板、カラーフィルタ、及びバックライトモジュールを含む。能動素子アレイ基板にサブ画素（sub-pixel）の電圧を制御するための薄膜トランジスタが設けられることにより、液晶分子の偏向角度を調節し、さらに、偏光シートによりサブ画素の階調を決定する。サブ画素の階調がカラーフィルタに合わせられることにより、赤青緑色を発光するサブ画素は、画像画面となる。

能動素子アレイ基板を製造する過程において、積層工程または基板運搬の過程において静電気が生じることがある。一般に、薄膜トランジスタ液晶ディスプレイには、絶縁材料が基板として用いられるため、絶縁性の基板に蓄積した静電気は、解消されない。素子上の導体形状が先端又は鋭角を有する構造である場合には、静電気放電が容易に発生し、薄膜トランジスタ液晶ディスプレイの歩留まりが低下することがある。

本考案は、第１のパターニング導電層の末端に弧形表面を有する弧形端部が形成されている表示パネルを提供することを目的とする。

本考案は、第１の基板と、前記第１の基板に接続された第２の基板と、第１の基板と第２の基板との間に配置された能動素子アレイ層とを含み、能動素子アレイ層は、チャネル層と、前記チャネル層と交差して設けられており、前記チャネル層と重畳した少なくとも１つの交差領域と、前記交差領域から延在し弧形表面を有する弧形端部とを含み、弧形端部と交差領域との接続箇所には境界線が形成されており、境界線から弧形表面までの距離は、境界線の中心位置から境界線の２つの反対側末端に行くにつれて次第に縮小する第１のパターニング導電層と、前記チャネル層の上方に配置された第２のパターニング導電層と、を含むことを特徴とする表示パネルを提供する。

また、本考案は、第１の基板と、前記第１の基板に接続された第２の基板と、第１の基板と第２の基板との間に配置された能動素子アレイ層とを含み、能動素子アレイ層は、チャネル層と、前記チャネル層と交差して設けられており、チャネル層と重畳した少なくとも１つの交差領域と、交差領域から延在し弧形表面を有する弧形端部とを含み、弧形端部と交差領域との接続箇所には境界線が形成されており、境界線の長さは、弧形端部の半値全幅よりも大きい第１のパターニング導電層と、チャネル層の上方に配置された第２のパターニング導電層と、を含むことを特徴とする表示パネルを提供する。

さらに、本考案は、第１の基板と、前記第１の基板に接続された第２の基板と、第１の基板と第２の基板との間に配置された能動素子アレイ層とを含み、能動素子アレイ層は、チャネル層と、前記チャネル層と交差して設けられており、チャネル層と重畳した少なくとも１つの交差領域と、交差領域から延在し弧形表面を有する弧形端部とを含み、弧形端部の面積と交差領域の面積との比は、０．０１〜１．５である第１のパターニング導電層と、チャネル層の上方に配置された第２のパターニング導電層と、を含むことを特徴とする表示パネルを提供する。

本考案の実施例に係る第１のパターニング導電層によれば、前記第１のパターニング導電層の末端が弧形表面を有する弧形端部が形成されており、弧形端部が走査線から延出した末端に位置するとともに鋭角を有しないため、弧形端部に静電電荷が蓄積する確率は低下する。このように、弧形端部に電荷が集中する確率は低下し、このため、弧形端部に静電気放出が発生する確率は低下する。本考案に係る弧形端部は、異なる種類の表示パネルに適用可能であり、薄膜トランジスタの静電気放出現象の改善により、瞬間放電による高電圧及び高電流に起因した表示パネルの損傷を低減することができる。

本考案の第１の実施例に係る表示パネルの断面模式図である。 本考案の第１の実施例に係る能動素子アレイ基板の構造模式図である。 本考案の第１の実施例に係る表示領域に位置する能動素子の局所構造模式図である。 図３ＡにおけるＡ−Ａ線に沿って切断した断面模式図である。 本考案の第２の実施例に係る表示領域に位置する能動素子の局所構造模式図である。 本考案の第１の実施例に係る非表示領域に位置する能動素子の局所構造模式図である。 図５ＡにおけるＢ−Ｂ線に沿って切断した断面模式図である。 本考案の第２の実施例に係る非表示領域に位置する能動素子の局所構造模式図である。 本考案の第１の実施例に係る能動素子の局所構造模式図である。 本考案の他の実施例に係る能動素子の局所構造模式図である。

添付図面には例示性実施例が示されており、以下、各種の例示性実施例について、添付図面を参照しながら詳しく説明する。ここで説明しておきたいのは、本考案の概念は、異なる形式で表現されるため、明細書に述べた例示性実施例に限定されるものではない。より具体的には、これらの例示性実施例の提供により、本考案はより詳しくかつ完全なものとなるのみならず、当業者に本考案の概念の範疇を十分伝達することができる。各図面において、示された各層及び各領域がより明瞭かつ明確になるように、その相対寸法の割合を誇張して示しており、また同一素子には同一符号を付す。

図１は、本考案の第１の実施例に係る表示パネルの断面模式図である。図１に示すように、表示パネル１０は、第１の基板Ｓ１と、第２の基板Ｓ２と、液晶層ＬＱと、能動素子アレイ層Ｔ１とを含む。第１の基板Ｓ１及び第２の基板Ｓ２は、密封材料により結合され、その間に液晶層ＬＱが封止される。能動素子アレイ基板が形成されるために、能動素子アレイ層Ｔ１は、第１の基板Ｓ１に配置される。この実施例において、能動素子アレイ層Ｔ１は、表示領域Ｍ１内に位置する能動素子１０と、非表示領域Ｍ２内に位置する能動素子２０とを含む。能動素子１０及び能動素子２０は、トップゲート型薄膜トランジスタであり、そのチャネル層の材料が低温ポリシリコン（low temperature poly-silicon）であってもよい。その他の実施例において、表示領域Ｍ１内に位置する能動素子１０は、ボトムゲート型薄膜トランジスタであってもよく、そのチャネル層の材料がアモルファスシリコン又は金属酸化物であってもよい。しかしながら、本考案は、能動素子の種類を限定しない。以下、能動素子１０、２０について、トップゲート型薄膜トランジスタを例にして説明する。

図２は、本考案の第１の実施例に係る能動素子アレイ基板の構造模式図である。図３Ａは、本考案の第１の実施例に係る表示領域に位置する能動素子の局所構造模式図である。図３Ｂは、図３ＡにおけるＡ−Ａ線に沿って切断した断面模式図である。図２、図３Ａ及び図３Ｂを同時に参照すると、データ線駆動ユニットＵ１及び走査線駆動ユニットＵ２は、ともに非表示領域Ｍ２内に配置され、データ線駆動ユニットＵ１は、能動素子アレイ基板の一方の側に配置され、走査線駆動ユニットＵ２は、能動素子アレイ基板のデータ線駆動ユニットＵ１に隣接する一方の側に配置されている。表示領域Ｍ１において、第１のパターニング導電層１１０の走査線１１０ａ及び第２のパターニング導電層２１０のデータ線によって、画素構造Ｆ１が画定されている。走査線１１０ａは、行方向に延在し、かつ互いに平行となっており、データ線は、列方向に延在し、かつ互いに実質的に平行となっており、走査線１１０ａとデータ線とは、互いに交差して配置されている。実際に、複数の画素構造Ｆ１は、能動素子アレイ基板にマトリックス状に配列されているが、説明の簡単化のために、図面では単一の画素構造Ｆ１のみが示されている。

表示領域Ｍ１内において、チャネル層３１０は、第１の基板Ｓ１に配置され、第１のパターニング導電層１１０は、チャネル層３１０の上方に配置され、第２のパターニング導電層２１０は、第１のパターニング導電層１１０の上方に配置されている。より詳しくは、ゲート絶縁層Ｌ１は、チャネル層３１０に配置され、第１のパターニング導電層１１０は、ゲート絶縁層Ｌ１に配置されている。第１のパターニング導電層１１０は、複数の走査線１１０ａを含み、走査線１１０ａは、表示領域Ｍ１の一方の側に位置する非表示領域Ｍ２から延在し表示領域Ｍ１を跨いで表示領域Ｍ１の他方の側に位置する非表示領域Ｍ２に到達する。走査線１１０ａとチャネル層３１０とが交差してチャネル層３１０と重畳した交差領域１１０ｃが形成される。ゲート電極１１０ｄは、交差領域１１０ｃ内に位置し、ゲート電極１１０ｄの範囲は、交差領域１１０ｃの範囲と略同一である。本実施例において、能動素子１０が単一ゲート構造であるため、第１のパターニング導電層１１０は、チャネル層３１０と１箇所において重畳しており、１つの交差領域１１０ｃが形成されている。

第１のパターニング導電層１１０の走査線１１０ａの末端は、弧形表面Ｑ１を有する弧形端部１１０ｂとして形成され、弧形表面Ｑ１は、略平滑の円弧面を有する。具体的には、第１のパターニング導電層１１０の走査線１１０ａとチャネル層３１０とが交差して交差領域１１０ｃが形成される。弧形端部１１０ｂは、走査線１１０ａの末端が交差領域１１０ｃから延出する領域とし、弧形端部１１０ｂと交差領域１１０ｃとの接続箇所には、境界線Ｄ１が形成されている。境界線Ｄ１から弧形表面Ｑ１までの距離は、境界線Ｄ１の中心位置から境界線Ｄ１の２つの反対側末端に行くにつれて次第に縮小する。弧形端部１１０ｂの構造形状は、走査線１１０ａの末端が交差領域１１０ｃから延出する形状及び長さに応じて決められる。一つの例として、図３Ａに示すように、交差領域１１０ｃから延出する走査線１１０ａの長さが大きい場合、弧形端部１１０ｂの構造形状は、長方体と半円体との組み合せとして見なすことができる。しかしながら、その他の実施例において、交差領域１１０ｃから延出する走査線１１０ａは、弧形表面Ｑ１のみを有する半円体または半楕円体であってもよい。

層間誘電層Ｌ２は、ゲート絶縁層Ｌ１に配置され、コンタクトホールＨ１、Ｈ２は、下方のチャネル層３１０が露出するように層間誘電層Ｌ２及びゲート絶縁層Ｌ１を貫通する。第２のパターニング導電層２１０は、コンタクトホールＨ１、コンタクトホールＨ２にそれぞれ配置された第１の金属パッドＭ１及び第２の金属パッドＭ２を含み、チャネル層３１０のドレイン領域３１０ａ及びソース領域３１０ｂにそれぞれ電気的に接続され、これによりドレイン２１０ａ及びソース２１０ｂが形成される。

平坦層Ｌ３は、層間誘電層Ｌ２に形成され、平坦層Ｌ３には、下方の第２の金属パッドＭ２を露出させるためのコンタクトホールＨ３が設けられている。導電層Ｍ３は、画素電極ｐｘが形成されるために、コンタクトホールＨ３に配置されかつ第２の金属パッドＭ２に電気的に接続されている。

その他の実施例において、能動素子１０がダブルゲート型である場合、能動素子１０’は、２つのゲート電極１１０ｄ’を有する。図４に示すように、表示領域Ｍ１において、第１のパターニング導電層１１０’の走査線１１０ａ’が２つの末端を有し、上記末端がいずれも弧形端部１１０ｂ’を含み、かつチャネル層３１０’と交差しているため、第１のパターニング導電層１１０’は、チャネル層３１０’と重畳した２つの交差領域１１０ｃ’を有する。さらに、その他の実施例において、ダブルゲート型薄膜トランジスタは、略Ｌ字形またはＵ字形のチャネル層３１０’と第１のパターニング導電層２１０’の走査線１１０ａ’とが２箇所において重畳することで、２箇所の交差領域１１０ｃ’が形成されてもよい。

図５Ａは、本考案の第１の実施例に係る非表示領域に位置する能動素子の局所構造模式図である。図５Ｂは、図５ＡにおけるＢ−Ｂ線に沿って切断した断面模式図である。図５Ａ、図５Ｂを同時に参照すると、非表示領域Ｍ２内において、チャネル層３２０は、第１の基板Ｓ１に配置され、第１のパターニング導電層１２０は、チャネル層３２０に配置され、第２のパターニング導電層２２０は、第１のパターニング導電層１２０に配置されている。ゲート絶縁層Ｌ１は、チャネル層３２０に配置され、第１のパターニング導電層１２０は、ゲート絶縁層Ｌ１に配置されている。第１のパターニング導電層１２０とチャネル層３２０とが交差してチャネル層３２０と重畳した交差領域１２０ｃが形成される。ゲート電極１２０ｄは、交差領域１２０ｃ内に位置し、ゲート電極１２０ｄの範囲は、交差領域１２０ｃの範囲と略同一である。本実施例において、能動素子２０が単一ゲート構造であるため、第１のパターニング導電層１２０とチャネル層３２０とが一つの箇所において重畳しており、１つの交差領域１２０ｃが形成される。

具体的には、第１のパターニング導電層１２０とチャネル層３２０とが交差して交差領域１２０ｃが形成され、第１のパターニング導電層１２０の末端が交差領域１２０ｃから延出し、弧形表面Ｑ１を有する弧形端部１２０ｂが形成され、弧形端部１２０ｂと交差領域１２０ｃとの接続箇所には、境界線Ｄ１が形成されている。境界線Ｄ１から弧形表面Ｑ１までの距離は、境界線Ｄ１の中心位置から境界線Ｄ１の２つの反対側末端に行くにつれて次第に縮小する。

層間誘電層Ｌ２は、ゲート絶縁層Ｌ１に配置され、平坦層Ｌ３は、層間誘電層Ｌ２に被覆されている。コンタクトホールＨ４、Ｈ５は、下方のチャネル層３１０が露出するように層間誘電層Ｌ２及びゲート絶縁層Ｌ１を貫通する。第２のパターニング導電層２２０に含まれる第４の金属パッドＭ４及び第５の金属パッドＭ５は、それぞれコンタクトホールＨ４、Ｈ５を介してチャネル層３２０のドレイン領域３２０ａ及びソース領域３２０ｂに電気的に接続され、これによりドレイン２２０ａ及びソース２２０ｂが形成される。

図６に示すように、その他の実施例において、非表示領域Ｍ２において、能動素子２０’は、ダブルゲート型であってもよい。第１のパターニング導電層１２０’は、チャネル層３２０’と交差した２つの末端を有する。上記末端は、いずれも弧形端部１２０ｂ’を含み、２つのゲート電極１２０ｄ’は、それぞれ交差領域１２０ｃ内に位置する。

図７は、本考案の第１の実施例に係る能動素子の局所構造模式図である。図７に示すように、第１の方向Ｋ１は、境界線Ｄ１から弧形表面Ｑ１に延在し、かつ境界線Ｄ１に垂直する方向であるとする。交差領域１１０ｃから延出する第１のパターニング導電層１１０の長さが大きい場合、本実施例において、弧形端部１１０ｂの構造形状は、長方体Ｒ１と半円体Ｒ２との組み合せとして見なすことができる。弧形端部１１０ｂにおける長方体Ｒ１の幅は、境界線Ｄ１の長さＢ２と略同一であり、弧形端部１１０ｂの半値全幅Ｂ１は、境界線Ｄ１の長さＢ２よりも小さい。

また、本考案に係る能動素子の弧形端部１１０ｂの構造は、境界線Ｄ１の等分点により限定されてもよい。境界線Ｄ１と交差領域１１０ｃの第１の側辺Ｅ１及び第２の側辺Ｅ２とは、２つの交叉点において交差し、境界線Ｄ１をこの２つの交差点の間のピッチで７つの等分点Ｐ１〜Ｐ７とし、この７つの等分点Ｐ１〜Ｐ７により境界線Ｄ１の長さを６等分に均等に分けることができる。境界線Ｄ１と弧形表面Ｑ１との間の距離を、境界線Ｄ１の等分点から第１の方向Ｋ１に沿って弧形表面Ｑ１に到達する距離とする。境界線Ｄ１の中心位置、即ち第４の等分点Ｐ４は、弧形表面Ｑ１との間に所定の距離Ａ１を有する。境界線Ｄ１の６分の１の点、即ち第２または第５の等分点Ｐ２／Ｐ６は、弧形表面Ｑ１との間に所定の距離Ａ２を有する。境界線Ｄ１の第４の等分点Ｐ４と弧形表面Ｑ１との間の距離Ａ１は、境界線Ｄ１の第２の等分点Ｐ２と弧形表面Ｑ１との間の距離Ａ２よりも大きい。

図８は、本考案の他の実施例に係る能動素子の局所構造模式図である。図８に示すように、本考案に係る能動素子の弧形端部１１０ｂの構造は、弧形端部１１０ｂと交差領域１１０ｃとの面積比により限定してもよい。弧形端部１１０ｂの面積Ｗ１と交差領域１１０ｃの面積Ｗ２との比は、０．０１〜１．５であり、好ましくは、０．０３〜０．５である。

上記のように、本考案の実施例に係る第１のパターニング導電層によれば、上記第１のパターニング導電層の末端が弧形表面を有する弧形端部として形成されており、弧形端部が鋭角を有しないため、弧形端部に電荷が蓄積する確率は低下する。このように、弧形端部に電荷が集中する確率は低下し、このため、弧形端部に静電気放出が発生する確率は低下する。本考案に係る弧形端部は、異なる種類の表示パネルに適用可能であり、薄膜トランジスタの静電気放出現象の改善により、瞬間放電による高電圧及び高電流に起因した表示パネルの損傷を低減することができる。

上述したものは、本考案の好ましい実施例に過ぎず、本考案の実施の範囲を限定するためのものではなく、本考案の明細書及び図面内容に基づいてなされた均等な変更は、いずれも本考案の実用新案登録請求の範囲に含まれるものとする。

１０、１０’、２０、２０’ 能動素子
１１０、１２０、１２０’、２１０’ 第１のパターニング導電層
１１０ａ、１１０ａ’ 走査線
１１０ｂ、１１０ｂ’、１２０ｂ、１２０ｂ’ 弧形端部
１１０ｃ、１１０ｃ’、１２０ｃ、１２０ｃ’ 交差領域
１１０ｄ、１１０ｄ’、１２０ｄ、１２０ｄ’ ゲート電極
２１０、２２０、２２０’ 第２のパターニング導電層
２１０ａ ドレイン線
２１０ｂ ソース
２２０ａ ドレイン
２２０ｂ ソース
３１０、３１０’、３２０、３２０’ チャネル層
３１０ａ、３２０ａ ドレイン領域
３１０ｂ、３２０ｂ ソース領域
Ａ１〜Ａ２ 距離
Ｂ１ 半値全幅
Ｂ２ 長さ
Ｄ１ 境界線
Ｅ１ 第１の側辺
Ｅ２ 第２の側辺
Ｆ１ 画素構造
Ｈ１〜Ｈ５ コンタクトホール
Ｋ１ 第１の方向
Ｌ１ ゲート絶縁層
Ｌ２ 層間誘電層
Ｌ３ 平坦層
ＬＱ 液晶層
Ｍ１ 表示領域
Ｍ２ 非表示領域
Ｍ３ 導電層
Ｍ４ 第４の金属パッド
Ｍ５ 第５の金属パッド
Ｐ１〜Ｐ７ 等分点
ｐｘ 画素電極
Ｑ１ 弧形表面
Ｒ１ 長方体
Ｒ２ 半円体
Ｓ１ 第１の基板
Ｓ２ 第２の基板
Ｔ１ 能動素子アレイ層
Ｕ１ データ線駆動ユニット
Ｕ２ 走査線駆動ユニット
Ｗ１〜Ｗ２ 面積

Claims (10)

1. 第１の基板と、
   前記第１の基板に接続された第２の基板と、
   前記第１の基板と前記第２の基板との間に配置された能動素子アレイ層とを含み、
   前記能動素子アレイ層は、
   チャネル層と、
   前記チャネル層と交差して設けられており、前記チャネル層と重畳した少なくとも１つの交差領域と、前記交差領域から延在し弧形表面を有する弧形端部とを含み、前記弧形端部と前記交差領域との接続箇所には境界線が形成されており、前記境界線から前記弧形表面までの距離は、前記境界線の中心位置から前記境界線の２つの反対側末端に行くにつれて次第に縮小する第１のパターニング導電層と、
   前記チャネル層の上方に配置された第２のパターニング導電層と、
   を含むことを特徴とする表示パネル。
2. 前記境界線の中心位置と前記弧形表面との間の距離は、前記境界線の６分の１の点と前記弧形表面との間の距離よりも大きいことを特徴とする請求項１に記載の表示パネル。
3. 前記第２のパターニング導電層は、それぞれ第１のコンタクトホール及び第２のコンタクトホールを介して前記チャネル層に接続される少なくとも１つの第１の金属パッド及び少なくとも１つの第２の金属パッドを含むことを特徴とする請求項１に記載の表示パネル。
4. 前記チャネル層は、ポリシリコン層、金属酸化物半導体層及びアモルファスシリコン層からなる群から選ばれるいずれか１つであることを特徴とする請求項１に記載の表示パネル。
5. 前記チャネル層は、前記基板に配置され、
   前記第１のパターニング導電層は、前記チャネル層に配置され、
   前記第２のパターニング導電層は、前記第１のパターニング導電層に配置されていることを特徴とする請求項１に記載の表示パネル。
6. 第１の基板と、
   前記第１の基板に接続された第２の基板と、
   前記第１の基板と前記第２の基板との間に配置された能動素子アレイ層とを含み、
   前記能動素子アレイ層は、
   チャネル層と、
   前記チャネル層と交差して設けられており、前記チャネル層と重畳した少なくとも１つの交差領域と、前記交差領域から延在し弧形表面を有する弧形端部とを含み、前記弧形端部と前記交差領域との接続箇所には境界線が形成されており、前記境界線の長さは、前記弧形端部の半値全幅よりも大きい第１のパターニング導電層と、
   前記チャネル層の上方に配置された第２のパターニング導電層と、
   を含むことを特徴とする表示パネル。
7. 前記第２のパターニング導電層は、それぞれ第１のコンタクトホール及び第２のコンタクトホールを介して前記チャネル層に接続される少なくとも１つの第１の金属パッド及び少なくとも１つの第２の金属パッドを含むことを特徴とする請求項６に記載の表示パネル。
8. 前記チャネル層は、ポリシリコン層、金属酸化物半導体層及びアモルファスシリコン層からなる群から選ばれるいずれか１つであることを特徴とする請求項６に記載の表示パネル。
9. 前記チャネル層は、前記基板に配置され、
   前記第１のパターニング導電層は、前記チャネル層に配置され、
   前記第２のパターニング導電層は、前記第１のパターニング導電層上に配置されていることを特徴とする請求項６に記載の表示パネル。
10. 第１の基板と、
    前記第１の基板に接続された第２の基板と、
    前記第１の基板と前記第２の基板との間に配置された能動素子アレイ層とを含み、
    前記能動素子アレイ層は、
    チャネル層と、
    前記チャネル層と交差して設けられており、前記チャネル層と重畳した少なくとも１つの交差領域と、前記交差領域から延在し弧形表面を有する弧形端部とを含み、前記弧形端部の面積と前記交差領域の面積との比は、０．０１〜１．５である第１のパターニング導電層と、
    前記チャネル層の上方に配置された第２のパターニング導電層と、
    を含むことを特徴とする表示パネル。

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