TWI600946B - 顯示面板 - Google Patents
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Description
本發明係有關於一種顯示面板的結構，且特別是指一種具有靜電防護的顯示面板。
目前常見的薄膜電晶體液晶顯示器(Thin film transistor liquid crystal display，TFT-LCD)包括主動元件陣列基板、彩色濾光片及背光模組。主動元件陣列基板是將薄膜電晶體設置於基板上，而薄膜電晶體用以控制子畫素(sub-pixel)的電壓，藉此調節液晶分子偏轉角度，再透過偏光片進一步決定子畫素的灰階。透過子畫素的灰階搭配上彩色濾光片，從而發出紅藍綠顏色的子畫素便構成影像畫面。
一般來說，在組裝一薄膜電晶體液晶顯示器的工序中，每個步驟都有可能引發靜電累積。當主動元件陣列基板的靜電累積至一定程度時，往往會導致大量的靜電放電(Electro-Static discharge,ESD)，造成內部元件或線路損壞或被擊穿。因此，如何做好靜電防護顯得越發重要。
本發明實施例提供一種顯示面板，其所形成的第一疊構單元以及第二疊構單元能改善顯示區內的靜電放電(Electrostatic Discharge，ESD)的情況。
本發明其中一實施例所提供的一種顯示面板，其包括基板、第一疊構單元以及第二疊構單元。基板具有顯示區與非顯示區。第一疊構單元設置於基板上且位於非顯示區。第一疊構單元與由顯
示區延伸至非顯示區之掃描線連接。第一疊構單元包括第一導電層、第二導電層、至少一第一通孔及第一凸出部。第一導電層位於第二導電層與所述基板之間。第一通孔連通第一導電層與第二導電層。第一凸出部與第一導電層或第二導電層至少其中之一連接。
第二疊構單元設置於基板上且位於非顯示區。第二疊構單元包括第三導電層、第四導電層、半導體層、至少一第二通孔及第二凸出部。第三導電層位於第四導電層與基板之間。半導體層位於第三導電層與第四導電層之間。第二通孔連通第三導電層與第四導電層。第二凸出部與第三導電層或第四導電層至少其中之一連接，其中第一凸出部與第二凸出部相對設置。
綜上所述，本發明實施例所提供的顯示面板包括第一疊構單元以及第二疊構單元，其中，第二疊構單元的第二凸出部與第一疊構單元的第一凸出部相對設置，從而在第一凸出部之第一尖端的電荷透過尖端放電而與第二凸出部之第二尖端的電荷進行中和。
值得說明的是，第一疊構單元具有第一通孔，第二疊構單元具有第二通孔及第三通孔。未被中和的多餘電荷可以透過第二凸出部的第三導電層的串接部來傳遞至另一第二疊構單元而導出，此外亦可以透過第二通孔而由第三導電層傳遞至第四導電層而導出，或是透過第三通孔而由第三導電層傳遞至半導體層且累積儲存於半導體層內。
另外，倘若第二通孔因故失效而無法將未被中和的多餘電荷由第三導電層傳遞至第四導電層而導出時，可以加工第三通孔，例如是以雷射(laser)打穿半導體層，來使得第四導電層能夠與第三導電層熔接(welding)。因此，未被中和的多餘電荷亦可以透過加工後的第三通孔而能由第三導電層傳遞至第四導電層而導出。
另外，顯示面板可以更包括半導體元件，半導體元件與第一疊構單元及第二疊構單元連接，來自於顯示區內的多餘電荷亦可
以藉由半導體元件而導出，有助於避免靜電累積所造成的元件損害。
此外，為避免尖端放電在第一凸出部的第一尖端及第二凸出部的第二尖端以外的地方發生，第一導電層、第二導電層、第三導電層及第四導電層的轉角可以具有切角。
為使能更進一步瞭解本發明的特徵及技術內容，請參閱以下有關本發明的詳細說明與附圖，然而所附圖式僅提供參考與說明用，並非用來對本發明加以限制者。
100‧‧‧基板
110、130‧‧‧導電層
112‧‧‧第一導電層
114‧‧‧第三導電層
114a‧‧‧串接部
116‧‧‧第五導電層
132‧‧‧第二導電層
134‧‧‧第四導電層
136‧‧‧第六導電層
140、160‧‧‧絕緣層
142‧‧‧第一絕緣層
144‧‧‧第三絕緣層
146‧‧‧第五絕緣層
152‧‧‧半導體層
154‧‧‧第二半導體層
162‧‧‧第二絕緣層
164‧‧‧第四絕緣層
166‧‧‧第六絕緣層
A1‧‧‧第一疊構單元
A2‧‧‧第二疊構單元
C1、C2、C3、C4、C5、C6、C7‧‧‧孔徑
D1‧‧‧半導體元件
DL‧‧‧資料線
H1‧‧‧第一通孔
H2‧‧‧第二通孔
H3‧‧‧第三通孔
H4‧‧‧第四通孔
H5‧‧‧第五通孔
M1‧‧‧顯示區
M2‧‧‧非顯示區
SL‧‧‧掃描線
P1‧‧‧第一凸出部
P2‧‧‧第二凸出部
V1‧‧‧第一開口
V1a‧‧‧第一孔徑邊緣
V2‧‧‧第二開口
V2a‧‧‧第二孔徑邊緣
V3‧‧‧第三開口
V3a‧‧‧第三孔徑邊緣
V4‧‧‧第四開口
V4a‧‧‧第四孔徑邊緣
V5‧‧‧第五開口
V5a‧‧‧第五孔徑邊緣
V6‧‧‧第六開口
V6a‧‧‧第六孔徑邊緣
θ 1‧‧‧第一夾角
θ 2‧‧‧第二夾角
圖1是本發明一實施例的顯示面板的部分概略俯視示意圖。
圖2是圖1中沿線O-O剖面所繪示的剖面示意圖。
圖3A是圖1中沿線P-P剖面所繪示的剖面示意圖。
圖3B是圖1中沿線Q-Q剖面所繪示的剖面示意圖。
圖4是圖1中沿線R-R剖面所繪示的剖面示意圖。
在隨附圖式中展示一些例示性實施例，而在下文將參閱隨附圖式以更充分地描述各種例示性實施例。值得說明的是，本發明概念可能以許多不同形式來體現，且不應解釋為限於本文中所闡述之例示性實施例。確切而言，提供此等例示性實施例使得本發明將為詳盡且完整，且將向熟習此項技術者充分傳達本發明概念的範疇。在每一圖式中，為了使得所繪示的各層及各區域能夠清楚明確，而可誇示其相對大小的比例，而且類似數字始終指示類似元件。
圖1是本發明一實施例的顯示面板的部分概略俯視示意圖。一般來說，顯示面板可以為一液晶面板、有機激發光面板等。以液晶面板來說，大體上係在一基板100和一對置基板之間密封液晶層。基板100具有顯示區M1與非顯示區M2，此所述的非顯示區M2環設於顯示區M1外，且非顯示區M2包括閘極驅動電路與
資料驅動電路等的周邊走線區域。基板100上設置有至少一第一疊構單元A1、至少一第二疊構單元A2、主動元件陣列、掃描線SL和資料線DL。各掃描線SL彼此平行且以列的方向由顯示區M1延伸至非顯示區M2，而各資料線DL彼此平行且以行的方向由顯示區M1延伸至非顯示區M2。其中，這些掃描線SL與資料線DL彼此交錯且定義出複數個子畫素單元，而各主動元件則設置於顯示區M1且位於這些掃描線SL與資料線DL的交錯處。第一疊構單元A1與第二疊構單元A2皆位於非顯示區M2且彼此相對設置，而第一疊構單元A1與一延伸至非顯示區M2之掃描線SL連接。
圖2是圖1中沿線O-O剖面所繪示的剖面示意圖。請參閱圖2且配合對照圖1，第一疊構單元A1包括第一導電層112以及第二導電層132。第一導電層112設置於基板100上，而第二導電層132位於第一導電層112之上，亦即，第一導電層112位於第二導電層132與基板100之間。值得說明的是，第二導電層132大致上疊設於第一導電層112之上，由俯視視角自對置基板往基板100的方向觀之，第一導電層112的幾何中心與第二導電層132的幾何中心在垂直於基板100的方向不重合，也就是說，第一導電層112的邊緣與第二導電層132的邊緣不重合，亦即第一導電層112的邊緣與第二導電層132的邊緣係錯開的。
第一導電層112與掃描線SL相連接，於實務上，第一導電層112與掃描線SL皆同屬於同一層的導電層110，因此，其可透過同一道製程來共同形成。此外，於實務上，第二導電層132與資料線DL皆同屬於同一層的導電層130，因此，其可透過同一道製程來共同形成。
第一疊構單元A1可以包括第一絕緣層142，而第一絕緣層142位於第一導電層112上。於實務上，第一絕緣層142與閘極絕緣層(gate insulating layer，GIL)互相連接，且同屬於同一層的絕緣層140。第一絕緣層142形成有第一開口V1，第一開口V1暴露
出部分第一導電層112。
此外，第一疊構單元A1可以更包括一位於第一絕緣層142上的第二絕緣層162，且第一絕緣層142及第二絕緣層162位於第一導電層112與第二導電層132之間。於實務上，第二絕緣層162與蝕刻終止層(etch stop layer，ESL)互相連接，且同屬於同一層的絕緣層160。第二絕緣層162形成有一第二開口V2，第二開口V2的位置對應於第一開口V1位置。第一開口V1及第二開口V2組成第一通孔H1。第一通孔H1暴露出部分第一導電層112，第二導電層132通過第一通孔H1且與第一導電層112連接。也就是說，第一通孔H1連通第一導電層112與第二導電層132。
具體而言，第一開口V1具有第一孔徑邊緣V1a，第一開口V1的孔徑C1尺寸即為第一孔徑邊緣V1a所圍構的範圍。第二開口V2具有第二孔徑邊緣V2a，而第二開口V2的孔徑C2尺寸即為第二孔徑邊緣V2a所圍構的範圍。第二開口V2的孔徑C2大於第一開口V1的孔徑C1。值得注意的是，在第一通孔H1的相對兩端位置的第二孔徑邊緣V2a與第一孔徑邊緣V1a之間的間距可以視製程參數而為均一或是不等。
於本實施例中，第一凸出部P1與第一導電層112連接且屬於同一層，第一凸出部P1包括一第一尖端，其中，所述第一尖端所具有的第一夾角θ 1其角度範圍介於1°~170°(度)之間，較佳的角度範圍介於40°~140°(度)之間。不過，其他實施例中，第一凸出部P1可以是與第二導電層132連接且屬於同一層。本發明並不對第一凸出部P1與第一導電層112或第二導電層132連接來加以限定。
圖3A是圖1中沿線P-P剖面所繪示的剖面示意圖。圖3B是圖1中沿線Q-Q剖面所繪示的剖面示意圖。請參閱圖3A及圖3B且配合對照圖1，第二疊構單元A2包括第三導電層114、第四導電層134以及半導體層152。第三導電層114設置於基板100上，而第四導電層134位於第三導電層114之上，半導體層152位於
第三導電層114與第四導電層134之間。
於實務上，第三導電層114、第一導電層112及掃描線SL皆同屬於同一層的導電層110，因此，其可透過同一道製程來共同形成。此外，於實務上，第四導電層134、第二導電層132與資料線DL皆同屬於同一層的導電層130，因此，其可透過同一道製程來共同形成。
相鄰的第二疊構單元A2之間是透過沿垂直於掃描線SL之延伸方向的第三導電層114而串接。具體而言，第二疊構單元A2的第三導電層114具有串接部114a，每一第二疊構單元A2分別藉由各串接部114a而連接。值得說明的是，由第二導電層132延伸而出的導電層130會經由串接部114a跨越串接的第二疊構單元A2，因此使第三導電層114之串接部114a的線路寬度小於第三導電層114之非位於串接部114a的線路寬度，從而減少存在於導電層130與導電層110重疊處之寄生電容的增加情況。
第二疊構單元A2可以包括第三絕緣層144，而第三絕緣層144覆蓋於第三導電層114上，且位於第三導電層114與半導體層152之間。於實務上，第三絕緣層144、第一絕緣層142與閘極絕緣層(gate insulating layer，GIL)三者互相連接，且同屬於同一層的絕緣層140。如圖3A所繪示，第三絕緣層144形成有第三開口V3，第三開口V3暴露出部分的第三導電層114。
半導體層152位於第三導電層114與第四導電層134之間。請參閱圖3B，半導體層152位於第三絕緣層144上。於實務上，半導體層152與通道層屬於同一層。因此，半導體層152的材料可選自由多晶矽層、金屬氧化物半導體層、與非晶矽層所組成的群組的其中之一。於本實施例中，半導體層152的材料可以是選自於氧化銦鎵鋅(Indium-Gallium-Zinc Oxide，IGZO)、氧化鋅(Zinc oxide，ZnO)、氧化錫(Stannous oxide，SnO)、氧化銦鋅(Indium-Zinc Oxide，IZO)、氧化鎵鋅(Gallium-Zinc Oxide，GaZnO)、氧化鋅錫
(Zinc-Tin Oxide，ZTO)、氧化銦錫(Indium-Tin Oxide，ITO)及其混合所組成的群組之中的其中一種。於本實施例中，半導體層152的材料是氧化銦鎵鋅。不過，本發明並不對此加以限制。
此外，第二疊構單元A2可以更包括一位於半導體層152及第三絕緣層144上的第四絕緣層164，且第三絕緣層144、半導體層152及第四絕緣層164皆位於第一導電層112與第二導電層132之間。於實務上，第四絕緣層164、第二絕緣層162與蝕刻終止層(etch stop layer，ESL)互相連接，且同屬於同一層的絕緣層160。如圖3A所繪示，第四絕緣層164形成有一第四開口V4，第四開口V4的位置對應於第三開口V3位置。第三開口V3及第四開口V4組成第二通孔H2。第二通孔H2暴露出部分第三導電層114，第四導電層134通過第二通孔H2且與第三導電層114連接。也就是說，第二通孔H2連通第三導電層114與第四導電層134。
具體而言，第三開口V3具有第三孔徑邊緣V3a，第三開口V3的孔徑C3尺寸即為第三孔徑邊緣V3a所圍構的範圍。第四開口V4具有第四孔徑邊緣V4a，而第四開口V4的孔徑C4尺寸即為第四孔徑邊緣V4a所圍構的範圍。第四開口V4的孔徑C4大於第三開口V3的孔徑C3。值得注意的是，在第二通孔H2的相對兩端位置的第四孔徑邊緣V4a與第三孔徑邊緣V3a之間的間距可以視製程參數而為均一或是不等。
請參閱圖3B，第四絕緣層164可以形成有一第三通孔H3，第三通孔H3暴露出部分的半導體層152，第四導電層134通過第三通孔H3且與半導體層152連接。第二通孔H2的最大孔徑為第四開口V4的孔徑C4，更佳地，孔徑C4大於第三通孔H3的孔徑C5。
於本實施例中，第二凸出部P2與第三導電層114連接且屬於同一層，第二凸出部P2包括一第二尖端，第二凸出部P2的所述第二尖端具有第二夾角θ 2，其角度範圍介於1°~170°(度)之間，較佳的角度範圍介於40°~140°(度)之間。不過，其他實施例中，第二凸出部P2
可以是與第四導電層134連接且屬於同一層。本發明並不對第二凸出部P2與第三導電層114或第四導電層134連接來加以限定。
具體而言，第二凸出部P2的所述第二尖端與第一凸出部P1的所述第一尖端彼此相對設置。值得說明的是，第一凸出部P1與第二凸出部P2之間的間距介於0.1~20μm(微米)之間，較佳地介於0.1~10μm(微米)之間。當顯示面板的顯示區M1內發生不當的電荷累積時，累積於顯示面板內的電荷透過掃描線SL由顯示區M1傳遞至非顯示區M2的第一凸出部P1。這些在第一凸出部P1的所述第一尖端的電荷會吸引相對電性之電荷集中且累積於第二凸出部P2的所述第二尖端，從而在第一凸出部P1的所述第一尖端的電荷透過尖端放電而與第二凸出部P2的所述第二尖端的電荷進行中和。
值得說明的是，未被中和的多餘電荷可以透過三種方式而導出，有助於避免靜電累積所造成的元件損害。其一，未被中和的多餘電荷可以由透過第二凸出部P2的第三導電層114的串接部114a來傳遞至另一第二疊構單元A2而導出。其二，未被中和的多餘電荷亦可以透過第二通孔H2而由第三導電層114傳遞至第四導電層134而導出。其二，未被中和的多餘電荷亦可以透過第三通孔H3而由第三導電層114傳遞至半導體層152，且累積儲存於半導體層152內。
進一步地，為了降低大量的靜電電荷由第一疊構單元A1尖端放電至第二疊構單元A2所導致鄰近於尖端的第一通孔H1、第二通孔H2或第三通孔H3被擊傷的機率，第一凸出部P1的第一尖端位置對應到相鄰兩個第一通孔H1之間的間距處，而第二凸出部P2的第二尖端位置對應到相鄰兩個第三通孔H3之間的間距處。
另外，倘若第二通孔H2因故失效而無法將未被中和的多餘電荷由第三導電層114傳遞至第四導電層134而導出時，可以加工第三通孔H3，例如是以雷射(laser)打穿半導體層152，來使得第
四導電層134能夠與第三導電層114熔接(welding)。因此，未被中和的多餘電荷亦可以透過加工後的第三通孔H3而能由第三導電層114傳遞至第四導電層134而導出。
此外，為避免尖端放電在第一凸出部P1的第一尖端及第二凸出部P2的第二尖端以外的地方發生，第一導電層112、第二導電層132、第三導電層114及第四導電層134的轉角可以具有切角。
圖4是圖1中沿線R-R剖面所繪示的剖面示意圖。請參閱圖4且配合對照圖1，顯示面板更包括至少一位於非顯示區M2的半導體元件D1，半導體元件D1與第一疊構單元A1及第二疊構單元A2連接。半導體元件D1為一種二極體，來自於顯示區M1內的多餘電荷亦可以藉由半導體元件D1而導出，有助於避免靜電累積所造成的元件損害。
具體而言，半導體元件D1包括第五導電層116、第六導電層136以及第二半導體層154。第五導電層116設置於基板100上，而第六導電層136位於第五導電層116之上，第二半導體層154位於第五導電層116與第六導電層136之間。
於實務上，第五導電層116、第三導電層114、第一導電層112及掃描線SL三者互相連接，且皆同屬於同一層的導電層110。第六導電層136、第四導電層134、第二導電層132與資料線DL皆同屬於同一層的導電層130。此外，第二半導體層154、半導體層152與通道層(channel layer)皆同屬於同一層。因此，上述的同層結構可分別透過同一道製程來共同形成。
半導體元件D1可以包括第五絕緣層146，而第五絕緣層146覆蓋於第五導電層116上，且位於第五導電層116與第二半導體層154之間。於實務上，第五絕緣層146、第三絕緣層144、第一絕緣層142與閘極絕緣層(gate insulating layer，GIL)三者互相連接，且同屬於同一層的絕緣層140。如圖4所繪示，第五絕緣層146形成有第五開口V5，第五開口V5暴露出部分的第五導電層
116。
第二半導體層154位於第五絕緣層146上。同樣地，第二半導體層154的材料可選自由多晶矽層、金屬氧化物半導體層、與非晶矽層所組成的群組的其中之一。於本實施例中，半導體層152的材料可以是選自於氧化銦鎵鋅(Indium-Gallium-Zinc Oxide，IGZO)、氧化鋅(Zinc oxide，ZnO)、氧化錫(Stannous oxide，SnO)、氧化銦鋅(Indium-Zinc Oxide，IZO)、氧化鎵鋅(Gallium-Zinc Oxide，GaZnO)、氧化鋅錫(Zinc-Tin Oxide，ZTO)、氧化銦錫(Indium-Tin Oxide，ITO)及其混合所組成的群組之中的其中一種。於本實施例中，第二半導體層154與半導體層152的材料皆是氧化銦鎵鋅。不過，本發明並不對此加以限制。
此外，半導體元件D1可以更包括一位於第二半導體層154及第五絕緣層146上的第六絕緣層166，且第五絕緣層146、第二半導體層154及第六絕緣層166皆位於第五導電層116與第六導電層136之間。於實務上，第六絕緣層166、第四絕緣層164、第二絕緣層162與蝕刻終止層(etch stop layer，ESL)互相連接，且同屬於同一層的絕緣層160。第六絕緣層166形成有一第六開口V6，第六開口V6的位置對應於第五開口V5的位置。第五開口V5及第六開口V6組成第四通孔H4。第四通孔H4暴露出部分第五導電層116，第六導電層136通過第四通孔H4且與第五導電層116連接。
具體而言，第五開口V5具有第五孔徑邊緣V5a，第五開口V5的孔徑C6尺寸即為第五孔徑邊緣V5a所圍構的範圍。第六開口V6具有第六孔徑邊緣V6a，而第六開口V6的孔徑C7尺寸即為第六孔徑邊緣V6a所圍構的範圍。第六開口V6的孔徑C7大於第五開口V5的孔徑C6。值得注意的是，在第四通孔H4的相對兩端位置的第六孔徑邊緣V6a與第五孔徑邊緣V5a之間的間距可以視製程參數而為均一或是不等。
第六絕緣層166可以形成有一第五通孔H5，第五通孔H5暴露出部分的第二半導體層154，第六導電層136通過第五通孔H5且與第二半導體層154連接。
綜上所述，本發明實施例所提供的顯示面板包括第一疊構單元以及第二疊構單元，其中，第二疊構單元的第二凸出部與第一疊構單元的第一凸出部相對設置，從而在第一凸出部之尖端的電荷透過尖端放電而與第二凸出部的電荷進行中和。
值得說明的是，第一疊構單元具有第一通孔，第二疊構單元具有第二通孔及第三通孔。未被中和的多餘電荷可以透過第二凸出部的第三導電層的串接部來傳遞至另一第二疊構單元而導出，此外亦可以透過第二通孔而由第三導電層傳遞至第四導電層而導出，或是透過第三通孔而由第三導電層傳遞至半導體層且累積儲存於半導體層內。
另外，倘若第二通孔因故失效而無法將未被中和的多餘電荷由第三導電層傳遞至第四導電層而導出時，可以加工第三通孔，例如是以雷射(laser)打穿半導體層，來使得第四導電層能夠與第三導電層熔接(welding)。因此，未被中和的多餘電荷亦可以透過加工後的第三通孔而能由第三導電層傳遞至第四導電層而導出。
另外，顯示面板可以更包括半導體元件，半導體元件與第一疊構單元及第二疊構單元連接，來自於顯示區內的多餘電荷亦可以藉由半導體元件而導出，有助於避免靜電累積所造成的元件損害。
此外，為避免尖端放電在第一凸出部的第一尖端及第二凸出部的第二尖端以外的地方發生，第一導電層、第二導電層、第三導電層及第四導電層的轉角可以具有切角。
以上所述僅為本發明的較佳可行實施例，非因此侷限本發明的專利範圍，故舉凡運用本發明說明書及圖式內容所做的等效技
術變化，均包含於本發明的保護範圍內。
100‧‧‧基板
110、130‧‧‧導電層
112‧‧‧第一導電層
114‧‧‧第三導電層
114a‧‧‧串接部
132‧‧‧第二導電層
134‧‧‧第四導電層
152‧‧‧半導體層
A1‧‧‧第一疊構單元
A2‧‧‧第二疊構單元
D1‧‧‧半導體元件
DL‧‧‧資料線
H1‧‧‧第一通孔
H2‧‧‧第二通孔
H3‧‧‧第三通孔
H4‧‧‧第四通孔
H5‧‧‧第五通孔
M1‧‧‧顯示區
M2‧‧‧非顯示區
SL‧‧‧掃描線
P1‧‧‧第一凸出部
P2‧‧‧第二凸出部
V1a‧‧‧第一孔徑邊緣
V2a‧‧‧第二孔徑邊緣
V3a‧‧‧第三孔徑邊緣
V4a‧‧‧第四孔徑邊緣
V5a‧‧‧第五孔徑邊緣
V6a‧‧‧第六孔徑邊緣
θ 1‧‧‧第一夾角
θ 2‧‧‧第二夾角
Claims (18)
- 一種顯示面板，包括：一基板，具有一顯示區與一非顯示區；至少一第一疊構單元，設置於所述基板上且位於所述非顯示區，所述第一疊構單元與一由所述顯示區延伸至所述非顯示區之掃描線連接，所述第一疊構單元包括：一第一導電層；一第二導電層，其中所述第一導電層位於所述第二導電層與所述基板之間；至少一第一通孔，連通所述第一導電層與所述第二導電層；以及一第一凸出部，與所述第一導電層與所述第二導電層中至少其中一連接，所述第一凸出部具有一第一尖端；以及至少一第二疊構單元，設置於所述基板上且位於所述非顯示區，所述第二疊構單元包括：一第三導電層；一第四導電層，其中所述第三導電層位於所述第四導電層與所述基板之間；一半導體層，位於所述第三導電層與所述第四導電層之間；至少一第二通孔，連通所述第三導電層與所述第四導電層；以及一第二凸出部，與所述第三導電層與所述第四導電層中至少其中一連接，所述第二凸出部具有一第二尖端，其中所述第一凸出部的所述第一尖端與所述第二凸出部的所述第二尖端彼此相對設置。
- 如請求項1所述之顯示面板，其中所述第一導電層與所述掃描 線連接。
- 如請求項1所述之顯示面板，其中所述第一尖端與所述第二尖端至少其中一者係對應到兩相鄰設置之所述第一通孔之間的間距處或者是兩相鄰設置之所述第二通孔之間的間距處。
- 如請求項3所述之顯示面板，其中所述第一凸出部之所述第一尖端具有一第一夾角，所述第二凸出部之所述第二尖端具有一第二夾角，所述第一夾角和所述第二夾角的角度範圍皆介於1°~170°之間。
- 如請求項3所述之顯示面板，其中所述第一凸出部與所述第二凸出部之間的間距介於0.1~10μm之間。
- 如請求項1所述之顯示面板，其中所述第一導電層的邊緣與所述第二導電層的邊緣係錯開。
- 如請求項1所述之顯示面板，其中所述第一疊構單元的所述第二導電層及所述第一導電層的轉角皆具切角。
- 如請求項1所述之顯示面板，其中所述第一疊構單元更包括一第一絕緣層與一第二絕緣層，所述第一絕緣層位於所述第一導電層上且形成有一第一開口，所述第二絕緣層位於所述第一絕緣層上且形成有一對應所述第一開口之第二開口，所述第一通孔是由所述第一開口及所述第二開口所組成。
- 如請求項8所述之顯示面板，其中所述第二開口的孔徑大於所述第一開口的孔徑。
- 如請求項8所述之顯示面板，其中所述第一開口具有一第一孔徑邊緣，所述第二開口具有一第二孔徑邊緣，在所述第一通孔的相對兩端位置的所述第二孔徑邊緣與所述第一孔徑邊緣之間的間距不等。
- 如請求項1所述之顯示面板，其中相鄰的所述第二疊構單元之間係透過沿垂直於所述掃描線之延伸方向的所述第三導電層而串接。
- 如請求項11所述之顯示面板，其中所述第三導電層具有一串接部，每一所述第二疊構單元分別藉由各所述串接部而連接，其中所述串接部的線路寬度小於所述第三導電層之非位於所述串接部的線路寬度。
- 如請求項1所述之顯示面板，其中所述第二疊構單元更包括一第三絕緣層與一第四絕緣層，所述第三絕緣層覆蓋於所述第三導電層上且形成有一第三開口，所述第四絕緣層位於所述第三絕緣層與所述第四導電層之間且形成有一對應所述第三開口之第四開口，所述第二通孔是由所述第三開口及所述第四開口所組成。
- 如請求項13所述之顯示面板，其中所述第四開口的孔徑大於所述第三開口的孔徑。
- 如請求項1所述之顯示面板，其中所述第二疊構單元更包括一第三絕緣層、一第四絕緣層，所述第三絕緣層位於所述第三導電層與所述半導體層之間，所述第四絕緣層位於所述半導體層與所述第四導電層之間且形成有一第三通孔，所述第三通孔連通所述半導體層與所述第四導電層。
- 如請求項1所述之顯示面板，其中所述顯示面板更包括至少一位於所述非顯示區的半導體元件，所述半導體元件連接於所述第一疊構單元及所述第二疊構單元。
- 如請求項16所述之顯示面板，其中所述其中所述半導體元件包括：一第五導電層，位於所述基板上且與所述第一導電層與所述第三導電層連接；一第六導電層，與所述第二導電層及所述第四導電層連接；一第二半導體層，位於所述第五導電層與所述第六導電層之間；至少一第四通孔，連通所述第五導電層與所述第六導電層；以及至少一第五通孔，連通所述第六導電層與所述第二半導體層。
- 如請求項1所述之顯示面板，其中所述半導體層為金屬氧化半導體。
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