JP3199948U - 表示パネル - Google Patents

Abstract

【課題】静電保護機能を有する表示パネルを提供する。【解決手段】表示パネルは、基板１００と、第１積層構造ユニットＡ１と、第２積層構造ユニットＡ２とを含む。第１積層構造ユニットは、基板上に配置されるとともに走査線ＳＬに接続される。第１積層構造ユニットは、第１導電層１１２と、第２導電層１３２と、少なくとも１つの第１貫通孔Ｈ１と、第１突出部Ｐ１とを含む。第１導電層は、第２導電層と基板との間に位置する。第１貫通孔は、第１導電層と第２導電層とを連通する。第２積層構造ユニットは、基板上に配置されるとともに、第３導電層１１４と、第４導電層１３４と、半導体層１５２と、少なくとも１つの第２貫通孔Ｈ２と、第２突出部Ｐ２とを含む。第３導電層は、第４導電層と基板との間に位置する。第２貫通孔は、第３導電層と第４導電層とを連通する。第１突出部及び第２突出部は、互いに対向して配置される。【選択図】図１

Description

本考案は、表示パネルの構造に関し、特に、静電保護機能を有する表示パネルに関するものである。

現在、一般的なＴＦＴ液晶ディスプレイ（Ｔｈｉｎ ｆｉｌｍ ｔｒａｎｓｉｓｔｏｒ ｌｉｑｕｉｄ ｃｒｙｓｔａｌ ｄｉｓｐｌａｙ，ＴＦＴ−ＬＣＤ）は、能動素子アレイ基板、カラーフィルタ及びバックライトモジュールを含む。能動素子アレイ基板にサブ画素（ｓｕｂ−ｐｉｘｅｌ）の電圧を制御するための薄膜トランジスタが設けられることにより、液晶分子の偏向角度を調節し、さらに、偏光シートによりサブ画素の階調を決定する。サブ画素の階調がカラーフィルタに合わせられることにより、赤青緑色を発光するサブ画素は、画像画面となる。

一般的に、ＴＦＴ液晶ディスプレイを組み立てる過程において、各過程において静電気が蓄積することがある。能動素子アレイ基板には静電気がある程度に蓄積すると、静電気放電（Ｅｌｅｃｔｒｏ−Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ，ＥＳＤ）が容易に発生し、電子部品や配線が損傷又は破壊を受けることになる。そのため、静電気対策はますます重要になってくる。

本考案は、上記の点に鑑みてなされたものであって、第１積層構造ユニット及び第２積層構造ユニットにより表示領域における静電気放電（Ｅｌｅｃｔｒｏ−Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ，ＥＳＤ）を改善可能な表示パネルを提供することを目的とする。

本考案の一実施形態に係る表示パネルは、基板と、第１積層構造ユニットと、第２積層構造ユニットと、を備える。基板は、表示領域と非表示領域とを有する。第１積層構造ユニットは、基板上に配置され、非表示領域に位置し、表示領域から非表示領域まで延びる走査線に接続される。第１積層構造ユニットは、第１導電層と、第２導電層と、少なくとも１つの第１貫通孔と、第１突出部と、を含む。第１導電層は、第２導電層と基板との間に位置する。第１貫通孔は、第１導電層と第２導電層とを連通する。第１突出部は、第１導電層及び／又は第２導電層に接続される。
第２積層構造ユニットは、基板上に配置され、非表示領域に位置する。第２積層構造ユニットは、第３導電層と、第４導電層と、半導体層と、少なくとも１つの第２貫通孔と、第２突出部と、を含む。第３導電層は、第４導電層と基板との間に位置する。半導体層は、第３導電層と第４導電層との間に位置する。第２貫通孔は、第３導電層と第４導電層とを連通する。第２突出部は、第３導電層及び／又は第４導電層に接続される。第１突出部と、第２突出部が対向して配置される。

本考案の一実施例によれば、表示パネルは、第１積層構造ユニットと第２積層構造ユニットとを含み、第２積層構造ユニットの第２突出部と第１突出部が対向して配置されることにより、第１突出部の先端の電荷が先端を介して放電して第２突出部の電荷と中和される。

第１積層構造が第１貫通孔を有し、第２積層構造が第２貫通孔と第３貫通孔とを有する。そのため、中和されていない余分な電荷は、第２突出部の第３導電層の直列接続部を介して他の第２積層構造に転送されて逃されることができ、又は、第２貫通孔を介して第３導電層から第４導電層に転送されて逃されるか、第３貫通孔を介して第３導電層から半導体層に転送され、半導体層内に蓄積し保存されることができることに留意すべきである。

中和されていない余分な電荷が第２貫通孔を介して第３導電層から第４導電層に転送されて逃されることができない場合、レーザ（ｌａｓｅｒ）により半導体層を貫通し、第４導電層を第３導電層に溶接するように、第３貫通孔を加工してもよい。このように、中和されていない余分な電荷も加工後の第３貫通孔を介して第３導電層から第４導電層に転送されて逃されることができる。

また、表示パネルは、半導体素子をさらに含んでもよい。半導体素子は、第１積層構造ユニットと第２積層構造ユニットとに接続されるため、表示領域からの余分な電荷が半導体を通じて逃されることができる。これにより、静電気の蓄積による部品の損傷を防止することができる。

また、第１突出部及び第２突出部以外の箇所での先端放電を防止するために、第１導電層、第２導電層、第３導電層及び第４導電層の角部分は、面取りを有してもよい。

本考案の一実施例に係る表示パネルの部分概略平面図である。 図１のＯ−Ｏ線の概略断面図である。 図１のＰ−Ｐ線の概略断面図である。 図１のＱ−Ｑ線の概略断面図である。 図１のＲ−Ｒ線の概略断面図である。

本考案の目的、特徴並び考案の効果をより詳細に理解させるため、以下好適な実施例と添付の図面により、本考案の技術的事項をより詳細に説明する。なお、本考案は、以下に説明する実施形態に限定されるものではない。

添付図面には例示性実施例が示されており、以下、各種の例示性実施例について、添付図面を参照しながら詳しく説明する。ここで説明しておきたいのは、本考案の概念は、異なる形式で表現されるため、明細書に述べた例示性実施例に限定されるものではない。より具体的には、これらの例示性実施例の提供により、本考案はより詳しくかつ完全なものとなるのみならず、当業者に本考案の概念の範疇を十分伝達することができる。各図面において、示された各層及び各領域がより明瞭かつ明確になるように、その相対寸法の割合を誇張して示しており、また同一素子には同一符号を付す。

図１は、本考案の一実施例に係る表示パネルの部分概略平面図である。一般的に、表示パネルは、液晶パネル、有機ＥＬパネル等である。液晶パネルを例とし、基板１００と対向基板との間に液晶層が封止されるものである。基板１００は、表示領域Ｍ１と非表示領域Ｍ２とを有している。ここで、非表示領域Ｍ２は、表示領域Ｍ１の外周に設けられ、ゲート駆動回路とデータ駆動回路などの周辺配線領域を含んでいる。基板１００には、少なくとも１つの第１積層構造ユニットＡ１と、少なくとも１つの第２積層構造ユニットＡ２と、能動素子アレイと、走査線ＳＬ、及びデータ線ＤＬが設けられている。各走査線ＳＬは、互いに平行して表示領域Ｍ１から非表示領域Ｍ２まで行方向に延びており、各データ線ＤＬは、互いに平行して表示領域Ｍ１から非表示領域Ｍ２まで列方向に延びている。これら走査線ＳＬ及びデータ線ＤＬが互いに交差することによって、複数のサブ画素セルが定義される。各能動素子は、表示領域Ｍ１に配置され、これら走査線ＳＬ及びデータ線ＤＬが交差するところに位置している。第１積層構造ユニットＡ１及び第２積層構造ユニットＡ２は、非表示領域Ｍ２に互いに対向して配置され、第１積層構造ユニットＡ１は、非表示領域Ｍ２まで延びる走査線ＳＬに接続されている。

図２は、図１のＯ−Ｏ線の概略断面図である。図１と併せて図２を参照すると、第１積層構造ユニットＡ１は、第１導電層１１２と第２導電層１３２とを含んでいる。第１導電層１１２は基板１００上に配置され、第２導電層１３２は第１導電層上に位置し、即ち、第１導電層１１２は、第２導電層１３２と基板１００との間に位置している。特に、第２導電層１３２は、第１導電層１１２の上に積層して配置され、平面視で対向基板から見た基板１００は、第１導電層１１２の幾何学的中心と第２導電層１３２の幾何学的中心が基板１００に垂直な方向に重ならないように配置されている。言い換えれば、第１導電層１１２のエッジと第２導電層１３２のエッジが重ならないように配置され、即ち、第１導電層１１２のエッジと第２導電層１３２のエッジが互いにずれて配置されている。

第１導電層１１２は、走査線ＳＬに接続されている。実際には、第１導電層１１２と走査線ＳＬがともに導電層１１０に属するため、同一なプロセスで形成することが可能となる。また、実際には、第２導電層１３２とデータ線ＤＬがともに導電層１３０に属するため、同一なプロセスで形成することが可能となる。

第１積層構造ユニットＡ１は、第１導電層１１２上に位置する第１絶縁層１４２を含んでもよい。実際には、第１絶縁層１４２とゲート絶縁層（ｇａｔｅ ｉｎｓｕｌａｔｉｎｇ ｌａｙｅｒ，ＧＩＬ）が互いに接続され、同じ絶縁層１４０に属している。第１絶縁層１４２には、第１導電層１１２の一部を露出させる第１開口Ｖ１が形成されている。

第１積層構造ユニットＡ１は、第１絶縁層１４２上に位置する第２絶縁層１６２をさらに含んでもよい。第１絶縁層１４２及び第２絶縁層１６２は、第１導電層１１２と第２導電層との間に位置している。実際には、第２絶縁層１６２とエッチストップ層（ｅｔｃｈ ｓｔｏｐ ｌａｙｅｒ，ＥＳＬ）が互いに接続され、同じ絶縁層１６０に属している。第２絶縁層１６２には、第２開口Ｖ２が形成され、第２開口Ｖ２の位置は、第１開口Ｖ１の位置に対応している。第１貫通孔Ｈ１は、第１開口Ｖ１及び第２開口Ｖ２からなる。第１貫通孔Ｈ１は、第１導電層１１２の一部を露出させ、第２導電層１３２は、第１貫通孔Ｈ１を通じて第１導電層１１２に接続されている。つまり、第１貫通孔Ｈ１は、第１導電層１１２と第２導電層１３２とを連通している。

具体的に、第１開口Ｖ１は第１開口エッジＶ１ａを有し、第１開口Ｖ１の孔径Ｃ１の大きさが第１開口エッジＶ１ａにより囲まれる範囲である。そして、第２開口Ｖ２は第２開口エッジＶ２ａを有し、第２開口Ｖ２の孔径Ｃ２の大きさが第２開口エッジＶ２ａにより囲まれる範囲である。第２開口Ｖ２の孔径Ｃ２が第１開口Ｖ１の孔径Ｃ１より大きい。特に、第１貫通孔Ｈ１の相対する両端に位置する第２開口エッジＶ２ａと第１開口エッジＶ１ａとの間の間隔は、プロセスパラメータに応じて均一又は不均一であってもよい。

本実施例において、第１突出部Ｐ１は、第１導電層１１２に接続されるとともに、第１導電層１１２と同じ層に属している。第１突出部Ｐ１は先端部を含み、先端部は第１角度θ１を有し、第１角度θ１は、１°〜１７０°であるが、４０°〜１４０°であることが好ましい。ただし、他の実施例において、第１突出部Ｐ１は、第２導電層１３２に接続されるとともに、第２導電層１３２と同じ層に属していてもよい。第１突出部Ｐ１と第１導電層１１２又は第２導電層１３２との接続については限定しない。

図３Ａは、図１のＰ−Ｐ線の概略断面図である。図３Ｂは、図１のＱ−Ｑ線の概略断面図である。図１を併せて図３Ａ及び図３Ｂを参照すると、第２積層構造ユニットＡ２は、第３導電層１１４、第４導電層１３４及び半導体層１５２を含んでいる。第３導電層１１４は基板１００上に配置され、第４導電層１３４は第３導電層１１４上に配置され、半導体層１５２は第３導電層１１４と第４導電層１３４との間に位置している。

実際には、第３導電層１１４、第１導電層１１２及び走査線ＳＬがともに導電層１１０に属しているため、同一なプロセスで形成することが可能となる。また、第４導電層１３４、第２導電層１３２及びデータ線ＤＬがともに導電層１３０に属しているため、同一なプロセスで形成することが可能となる。

隣り合う第２積層構造ユニットＡ２は、走査線ＳＬの延伸方向に垂直な第３導電層１１４を介して直列に接続されている。具体的に、第２積層構造ユニットＡ２の第３導電層１１４は直列接続部１１４ａを有し、各第２積層構造ユニットＡ２は、各直列接続部１１４ａを介して接続されている。特に、第２導電層１３２から延出する導電層１３０は、直列接続部１１４ａにより直列接続される第２積層構造ユニットＡ２をまたがっている。そのため、第３導電層１１４の直列接続部１１４ａの配線幅が、第３導電層の直列接続部１１４ａに位置しない配線幅より小さくすることにより、導電層１３０と導電層１１０との重複領域の寄生容量を低減させることができる。

第２積層構造ユニットＡ２は、第３絶縁層１４４を含んでもよい。第３絶縁層１４４は、第３導電層１１４を覆うとともに、第３導電層１１４と半導体層１５２との間に位置している。実際には、第３絶縁層１４４と、第１絶縁層１４２と、ゲート絶縁層（ｇａｔｅ ｉｎｓｕｌａｔｉｎｇ ｌａｙｅｒ，ＧＩＬ）が互いに接続され、同じ絶縁層１４０に属している。図３Ａに示すように、第３絶縁層１４４には、第３導電層１１４の一部を露出させる第３開口Ｖ３が形成されている。

半導体層１５２は、第３導電層１１４と第４導電層１３４との間に位置している。図３Ｂに示すように、半導体層１５２は、第３絶縁層１４４上に位置している。実際には、半導体層１５２とチャネル層が同じ層に属している。そのため、半導体層１５２の材料は、ポリシリコン層、金属酸化物半導体層、アモルファスシリコン層からなるグループより選ばれたものとすることができる。本実施例において、半導体層１５２の材料としては、酸化インジウムガリウム亜鉛（Ｉｎｄｉｕｍ Ｇａｌｌｉｕｍ Ｚｉｎｃ Ｏｘｉｄｅ，ＩＧＺＯ）、酸化亜鉛（ＺｎＯ）、酸化スズ（ＳｎＯ_２）、インジウム亜鉛酸化物（ＩＺＯ）、ガリウム亜鉛酸化物（Ｇａｌｌｉｕｍ−Ｚｉｎｃ Ｏｘｉｄｅ，ＧａＺｎＯ）、亜鉛スズ酸化物（Ｚｉｎｃ−Ｔｉｎ Ｏｘｉｄｅ，ＺＴＯ）、インジウムスズ酸化物（ＩＴＯ）からなるグループより選ばれたものであってもよい。本実施例において、半導体層１５２の材料はガリウム亜鉛酸化物であるが、本考案はこれに限定されない。

また、第２積層構造ユニットＡ２は、半導体層１５２及び第３絶縁層１４４上に位置する第４絶縁層１６４を含んでもよい。第３絶縁層１４４、半導体層１５２及び第４絶縁層１６４がともに第１導電層１１２と第２導電層１３２との間に位置している。実際には、第４絶縁層１６４と、第２絶縁層１６２と、エッチストップ層（ｅｔｃｈ ｓｔｏｐ ｌａｙｅｒ，ＥＳＬ）が互いに接続され、同じ絶縁層１６０に属している。図３Ａに示すように、第４絶縁層１６４には、第４開口Ｖ４が形成され、第４開口Ｖ４の位置は、第３開口Ｖ３の位置に対応している。第２貫通孔Ｈ２は、第３開口Ｖ３及び第４開口Ｖ４からなる。第２貫通孔Ｈ２は、第３導電層１１４の一部を露出させ、第４導電層１３４は、第２貫通孔Ｈ２を通じて第３導電層１１４に接続されている。つまり、第２貫通孔Ｈ２は、第３導電層１１４と第４導電層１３４とを連通している。

具体的に、第３開口Ｖ３は第３開口エッジＶ３ａを有し、第３開口Ｖ３の孔径Ｃ３の大きさが第３開口エッジＶ３ａにより囲まれる範囲である。そして、第４開口Ｖ４は第４開口エッジＶ４ａを有し、第４開口Ｖ４の孔径Ｃ４の大きさが第４開口エッジＶ４ａにより囲まれる範囲である。第４開口Ｖ４の孔径Ｃ４が第３開口Ｖ３の孔径Ｃ３より大きい。特に、第２貫通孔Ｈ２の相対する両端に位置する第４開口エッジＶ４ａと第３開口エッジＶ３ａとの間の間隔は、プロセスパラメータに応じて均一又は不均一であってもよい。

図３Ｂに示すように、第４絶縁層１６４には、第３貫通孔Ｈ３が形成されてもよい。第３貫通孔Ｈ３は、半導体層１５２の一部を露出させ、第４導電層１３４は、第３貫通孔Ｈ３を通じて半導体層１５２に接続されている。第２貫通孔Ｈ２の最大孔径は第４開口Ｖ４の孔径Ｃ４であり、孔径Ｃ４は第３貫通孔Ｈ３の孔径Ｃ５より大きいことが好ましい。

本実施例において、第２突出部Ｐ２は、第３導電層１１４に接続されるとともに、第３導電層１１４と同じ層に属している。第２突出部Ｐ２は先端部を含み、第２突出部Ｐ２の先端部は第２角度θ２を有し、第２角度θ２は、１°〜１７０°であるが、４０°〜１４０°であることが好ましい。ただし、他の実施例において、第２突出部Ｐ２は、第４導電層１３４に接続されるとともに、第４導電層１３４と同じ層に属していてもよい。第２突出部Ｐ２と第３導電層１１４又は第４導電層１３４との接続については限定しない。

具体的には、第２突出部Ｐ２と第１突出部Ｐ１が対向して配置されている。特に、第１突出部Ｐ１と第２突出部Ｐ２との間隔が０．１〜２０μｍであり、０．１〜１０μｍであることが好ましい。表示パネルの表示領域Ｍ１には不適切な電荷蓄積が生じる場合、表示パネル内に蓄積した電荷は、走査線ＳＬを通じて表示領域Ｍ１から非表示領域Ｍ２の第１突出部Ｐ１に転送される。第１突出部Ｐ１の先端部の電荷は、相対的な電荷を第２突出部Ｐ２の先端部に集中させて蓄積させるように引き付けることにより、第１突出部Ｐ１の先端部の電荷と、先端放電で第２突出部Ｐ２の電荷が中和することができる。

特に、３つの方法で中和されていない余分な電荷を逃すことにより、静電気の蓄積による部品の損傷を防止することができる。１つ目の方法１は、中和されていない余分な電荷は、第２突出部Ｐ２の第３導電層１１４の直列接続部１１４ａを介して他の第２積層構造ユニットＡ２に転送されて逃されることができる。２つ目の方法は、中和されていない余分な電荷は、第２貫通孔Ｈ２を介して第３導電層１１４から第４導電層１３４に転送されて逃される。３つ目の方法は、中和されていない余分な電荷は、第３貫通孔Ｈ３を介して第３導電層１１４から半導体層１５２に転送され、半導体層１５２内に蓄積し保存される。

さらに、大量の電荷が第１積層構造ユニットＡ１の先端から第２積層構造ユニットＡ２まで放電することで、先端に近い第１貫通孔Ｈ１、第２貫通孔Ｈ２又は第３貫通孔Ｈ３が損傷する可能性を低減するために、第１突出部Ｐ１の先端部は、隣り合う２つの第１貫通孔Ｈ１間の間隔に対応しており、第２突出部Ｐ２の先端部は、隣り合う２つの第３貫通孔Ｈ３間の間隔に対応している。

また、中和されていない余分な電荷が第２貫通孔Ｈ２を介して第３導電層１１４から第４導電層１３４に転送されて逃されることができない場合、レーザ（ｌａｓｅｒ）により半導体層１５２を貫通し、第４導電層１３４を第３導電層１１４に溶接（ｗｅｌｄｉｎｇ）するように、第３貫通孔Ｈ３を加工してもよい。このように、中和されていない余分な電荷も加工後の第３貫通孔Ｈ３を介して第３導電層１１４から第４導電層１３４に転送されて逃されることができる。

また、第１突出部Ｐ１及び第２突出部Ｐ２以外の箇所での先端放電を防止するために、第１導電層１１２、第２導電層１３２、第３導電層１１４及び第４導電層１３４の角部分は、面取りを有してもよい。

図４は、図１のＲ−Ｒ線の概略断面図である。図１を併せて図４を参照すると、表示パネルは、非表示領域Ｍ２に位置する少なくとも１つの半導体素子Ｄ１をさらに含んでいる。半導体素子Ｄ１は、第１積層構造ユニットＡ１と第２積層構造ユニットＡ２とに接続されている。半導体素子Ｄ１は、ダイオードである。表示領域Ｍ１内からの余分な電荷が半導体素子Ｄ１によって逃されることにより、静電気の蓄積による部品の損傷を防止することができる。

具体的に、第５導電層１１６と、第６導電層１３６と、第２半導体層１５４とを含んでいる。第５導電層１１６は基板１００上に配置され、第６導電層１３６は第５導電層１１６上に配置され、第２半導体層１５４は第５導電層１１６と第６導電層１３６との間に位置している。

実際に、第５導電層１１６と、第３導電層１１４と、第１導電層１１２と、走査線ＳＬが互いに接続され、同じ導電層１１０に属している。第６導電層１３６、第４導電層１３４、第２導電層１３２及びデータ線ＤＬは、同じ導電層１３０に属している。そして、第２半導体層１５４、半導体層１５２及びチャネル層（ｃｈａｎｎｅｌ ｌａｙｅｒ）は、同じ層に属している。そのため、これらの同層構造は、同一なプロセスで形成することが可能となる。

半導体素子Ｄ１は、第５絶縁層１４６をさらに含んでもよい。第５絶縁層１４６は、第５導電層１１６を覆うとともに、第５導電層１１６と第２半導体層１５４との間に位置している。実際には、第５絶縁層１４６と、第３絶縁層１４４と、第１絶縁層１４２と、ゲート絶縁層（ｇａｔｅ ｉｎｓｕｌａｔｉｎｇ ｌａｙｅｒ，ＧＩＬ）が互いに接続され、同じ絶縁層１４０に属している。図４に示すように、第５絶縁層１４６には、第５導電層１１６の一部を露出させる第５開口Ｖ５が形成されている。

第２半導体層１５４は、第５絶縁層１４６上に位置している。同様に、第２半導体層１５４の材料は、ポリシリコン層、金属酸化物半導体層、アモルファスシリコン層からなるグループより選ばれたものとすることができる。本実施例において、半導体層１５２の材料としては、酸化インジウムガリウム亜鉛（Ｉｎｄｉｕｍ Ｇａｌｌｉｕｍ Ｚｉｎｃ Ｏｘｉｄｅ，ＩＧＺＯ）、酸化亜鉛（ＺｎＯ）、酸化スズ（ＳｎＯ_２）、インジウム亜鉛酸化物（ＩＺＯ）、ガリウム亜鉛酸化物（Ｇａｌｌｉｕｍ−Ｚｉｎｃ Ｏｘｉｄｅ，ＧａＺｎＯ）、亜鉛スズ酸化物（Ｚｉｎｃ−Ｔｉｎ Ｏｘｉｄｅ，ＺＴＯ）、インジウムスズ酸化物（ＩＴＯ）からなるグループより選ばれたものであってもよい。本実施例において、第２半導体層１５４及び半導体層１５２の材料はともにガリウム亜鉛酸化物であるが、本考案はこれに限定されない。

また、半導体素子Ｄ１は、第２半導体層１５４及び第５絶縁層１４６上に位置する第６絶縁層１６６を含んでもよい。第５絶縁層１４６、第２半導体層１５４及び第６絶縁層１６６がともに第５導電層１１６と第６導電層１３６との間に位置している。実際には、第６絶縁層１６６と、第４絶縁層１６４と、第２絶縁層１６２と、エッチストップ層（ｅｔｃｈ ｓｔｏｐ ｌａｙｅｒ，ＥＳＬ）が互いに接続され、同じ絶縁層１６０に属している。第６絶縁層１６６には、第６開口Ｖ６が形成され、第６開口Ｖ６の位置は、第５開口Ｖ５の位置に対応している。第４貫通孔Ｈ４は、第５開口Ｖ５及び第６開口Ｖ６からなる。第４貫通孔Ｈ４は、第５導電層１１６の一部を露出させ、第６導電層１３６は、第４貫通孔Ｈ４を通じて第５導電層１１６に接続されている。

具体的に、第５開口Ｖ５は第５開口エッジＶ５ａを有し、第５開口Ｖ５の孔径Ｃ６の大きさが第５開口エッジＶ５ａにより囲まれる範囲である。そして、第６開口Ｖ６は第６開口エッジＶ６ａを有し、第６開口Ｖ６の孔径Ｃ７の大きさが第６開口エッジＶ６ａにより囲まれる範囲である。第６開口Ｖ６の孔径Ｃ７が第５開口Ｖ５の孔径Ｃ６より大きい。特に、第４貫通孔Ｈ４の相対する両端に位置する第６開口エッジＶ６ａと第５開口エッジＶ５ａとの間の間隔は、プロセスパラメータに応じて均一又は不均一であってもよい。

第６絶縁層１６６には、第５貫通孔Ｈ５が形成されてもよい。第５貫通孔Ｈ５は、第２半導体層１５４の一部を露出させ、第６導電層１３６は、第５貫通孔Ｈ５を通じて第２半導体層１５４に接続されている。

以上は本考案の好ましい具体的な実施例であるが、本考案の特許請求の範囲を限定するものではなく、本考案の内容を利用して変更した等価なものはいずれも本考案の範囲内に含まれる。

１００ 基板 基板
１１０、１３０ 導電層
１１２ 第１導電層
１１４ 第３導電層
１１４ａ 直列接続部
１１６ 第５導電層
１３２ 第２導電層
１３４ 第４導電層
１３６ 第６導電層
１４０、１６０ 絶縁層
１４２ 第１絶縁層
１４４ 第３絶縁層
１４６ 第５絶縁層
１５２ 半導体層
１５４ 第２半導体層
１６２ 第２絶縁層
１６４ 第４絶縁層
１６６ 第６絶縁層
Ａ１ 第１積層構造ユニット
Ａ２ 第２積層構造ユニット
Ｃ１、Ｃ２、Ｃ３、Ｃ４、Ｃ５、Ｃ６、Ｃ７ 孔径
Ｄ１ 半導体素子
ＤＬ データ線
Ｈ１ 第１貫通孔
Ｈ２ 第２貫通孔
Ｈ３ 第３貫通孔
Ｈ４ 第４貫通孔
Ｈ５ 第５貫通孔
Ｍ１ 表示領域
Ｍ２ 非表示領域
ＳＬ 走査線
Ｐ１ 第１突出部
Ｐ２ 第２突出部
Ｖ１ 第１開口
Ｖ１ａ 第１開口エッジ
Ｖ２ 第２開口
Ｖ２ａ 第２開口エッジ
Ｖ３ 第３開口
Ｖ３ａ 第３開口エッジ
Ｖ４ 第４開口
Ｖ４ａ 第４開口エッジ
Ｖ５ 第５開口
Ｖ５ａ 第５開口エッジ
Ｖ６ 第６開口
Ｖ６ａ 第６開口エッジ
θ１ 第１角度
θ２ 第２角度

Claims (18)

1. 表示パネルであって、表示領域及び非表示領域を有する基板と、少なくとも１つの第１積層構造ユニットと、少なくとも１つの第２積層構造ユニットと、を備え、
   前記第１積層構造ユニットは、前記基板上に配置され、前記非表示領域に位置し、前記表示領域から前記非表示領域まで延びる走査線に接続され、
   第１導電層と、
   前記基板との間に前記第１導電層が介在する第２導電層と、
   前記第１導電層と前記第２導電層とを連通する少なくとも１つの第１貫通孔と、
   前記第１導電層及び／又は前記第２導電層に接続される第１突出部と、を含み、
   前記第２積層構造ユニットは、前記基板上に配置され、前記非表示領域に位置し、
   第３導電層と、
   前記基板との間に前記第３導電層が介在する第４導電層と、
   前記第３導電層と前記第４導電層との間に位置する半導体層と、
   前記第３導電層と前記第４導電層とを連通する少なくとも１つの第２貫通孔と、
   前記第３導電層及び／又は前記第４導電層に接続される第２突出部と、を含み、
   前記第１突出部と、前記第２突出部が対向して配置されることを特徴とする表示パネル。
2. 前記第１導電層は、前記走査線に接続されることを特徴とする請求項１に記載の表示パネル。
3. 前記第１突出部及び前記第２突出部は、それぞれ先端部を有し、
   前記第１突出部及び／又は前記第２突出部の前記先端部が、隣り合う２つの前記第１貫通孔間の間隔又は隣り合う２つの前記第２貫通孔間の間隔に対応していることを特徴とする請求項１に記載の表示パネル。
4. 前記第１突出部の前記先端部は第１角度を有し、前記第２突出部の前記先端部は第２角度を有し、前記第１角度及び前記第２角度の角度が１°〜１７０°であることを特徴とする請求項３に記載の表示パネル。
5. 前記第１突出部と前記第２突出部との間の間隔が０．１〜１０μｍであることを特徴とする請求項３に記載の表示パネル。
6. 前記第１導電層のエッジと前記第２導電層のエッジが互いにずれていることを特徴とする請求項１に記載の表示パネル。
7. 前記第１積層構造ユニットの前記第２導電層及び前記第１導電層の角部分は、それぞれ、面取りを有することを特徴とする請求項１に記載の表示パネル。
8. 前記第１積層構造ユニットは、第１絶縁層と、第２絶縁層とをさらに含み、
   前記第１絶縁層は、前記第１導電層上に位置し、第１開口を有しており、
   前記第２絶縁層は、前記第１絶縁層上に位置し、前記第１開口に対応する第２開口を有しており、
   前記第１貫通孔は、前記第１開口及び前記第２開口によって形成されることを特徴とする請求項１に記載の表示パネル。
9. 前記第２開口の孔径が前記第１開口の孔径より大きいことを特徴とする請求項８に記載の表示パネル。
10. 前記第１開口は第１開口エッジを有し、前記第２開口は第２開口エッジを有し、
    前記第１貫通孔の両端に位置する前記第２開口エッジと前記第１開口エッジとの間に不均一な間隔を有することを特徴とする請求項８記載の表示パネル。
11. 隣り合う前記第２積層構造ユニットは、前記走査線の延伸方向に垂直な前記第３導電層を介して直列に接続されることを特徴とする請求項１記載の表示パネル。
12. 前記第３導電層は、直列接続部を有し、
    各前記第２積層構造ユニットは、各前記直列接続部を介して接続され、
    前記直列接続部の配線幅が、前記第３導電層の前記直列接続部に位置しない配線幅より小さいことを特徴とする請求項１１記載の表示パネル。
13. 前記第２積層構造ユニットは、第３絶縁層と、第４絶縁層とをさらに含み、
    前記第３絶縁層は、前記第３導電層を覆い、第３開口を有しており、
    前記第４絶縁層は、前記第３絶縁層と前記第４導電層との間に位置し、前記第３開口に対応する第４開口を有しており、
    前記第２貫通孔は、前記第３開口及び前記第４開口によって形成されることを特徴とする請求項１に記載の表示パネル。
14. 前記第４開口の孔径が前記第３開口の孔径より大きいことを特徴とする請求項１３に記載の表示パネル。
15. 前記第２積層構造ユニットは、第３絶縁層と、第４絶縁層とをさらに含み、
    前記第３絶縁層は、前記第３導電層と前記半導体層との間に位置し、
    前記第４絶縁層は、前記半導体層と前記第４導電層との間に位置し、第３貫通孔を有しており、
    前記第３貫通孔は、前記半導体層と前記第４導電層とを連通することを特徴とする請求項１に記載の表示パネル。
16. 前記非表示領域に位置する少なくとも１つの半導体素子をさらに含み、
    前記半導体素子は、前記第１積層構造ユニットと前記第２積層構造ユニットとに接続されることを特徴とする請求項１に記載の表示パネル。
17. 前記半導体素子は、
    前記基板上に位置し、前記第１導電層と前記第３導電層とに接続される第５導電層と、
    前記第２導電層と前記第４導電層とに接続される第６導電層と、
    前記第５導電層と前記第６導電層との間に位置する第２半導体層と、
    前記第５導電層と前記第６導電層とを連通する少なくとも１つの第４貫通孔と、
    前記第６導電層と前記第２半導体層とを連通する少なくとも１つの第５貫通孔と、を含むことを特徴とする請求項１６に記載の表示パネル。
18. 前記半導体層は、金属酸化物半導体であることを特徴とする請求項１に記載の表示パネル。