JP3610415B2 - スイッチング回路及びこの回路を有する表示装置 - Google Patents
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Description
【産業上の利用分野】
本発明は、スイッチング回路及びこの回路を有する表示装置に関する。
【0002】
【従来の技術】
従来のスイッチング回路は種々あるが、最も簡単な構成としては、1つの電界効果トランジスタを用いるものがある。そして、このスイッチング回路を用いて構成された表示装置には、例えば、薄膜トランジスタとしてのTFT(thin film transistor)をスイッチングさせて表示制御を行うアクティブマトリクス型の液晶表示装置(LCD:Liquid Crystal Display)がある。
【0003】
このアクティブマトリックス型の液晶表示装置は、一般に、各画素毎に設けられたスイッチング素子の等価回路として、図11に示すように、行方向にゲートライン(走査線)1が設けられ、列方向にドレインライン(信号線)2が設けられている。そして、このドレインライン2には、データ信号が入力され、ゲートライン1には、水平走査に対応して、順次ゲート電圧が選択的に印加される。
【0004】
このゲートライン1とドレインライン2との各交点に対応する各画素は、スイッチング素子としての薄膜トランジスタ(以下、TFTという)3が接続されており、このTFT3のソース電極Sに液晶容量CLCが接続されている。TFT3は、そのゲート電極Gがゲートライン1に接続され、そのドレイン電極Dがドレインライン2に接続されている。
【0005】
このような液晶表示装置において、図11に示すように、ゲートライン1には交互にハイレベル(VGH)とローレベル(VGL)に変化するゲート電圧VG が印加され、液晶容量CLCのTFT3と反対側の電極には、基準電圧VCOM が印加される。そして、各画素毎に配置されたTFT3は、pチャネル型MOSの場合、そのゲートライン1にVGLが印加されて選択されているときにオンとなり、ドレインライン2からデータ信号電圧(ドレイン電圧)VD が液晶容量CLCに電荷の形で書き込まれ、別なゲートライン1が選択されている間、選択されていないTFT3をオフして、書き込まれた電荷によって画素の液晶を駆動させる。
【0006】
【発明が解決しようとする課題】
しかしながら、このような従来のスイッチング回路にあっては、図11に示すTFT3がnチャネル型MOSの場合にゲート電極Gにハイレベルデータ(VGH)を出力したとき、あるいは、pチャネル型MOSの場合にゲート電極Gにローレベルデータ(VGL)を出力してオン動作する際に、それぞれスイッチング特性が緩慢になる傾向がある。これは、ゲート電極に印加されるゲート電圧VG とソース−ゲート間電圧VGSとの差が小さくなってしまい、TFT3のチャネル部の抵抗が十分に下がりきらなくなることが原因と考えられる。
【0007】
そこで、従来はTFT3のゲート幅を大きくすることによってチャネル部の抵抗を低減し、ゲート電圧VG とソース−ゲート間電圧VGSとの電位差が小さくても、スイッチング特性が緩慢にならないようにしている。
【0008】
ところが、上記のように単にTFT3のゲート幅を大きくしただけでは、トランジスタの容量成分が増大するため、スイッチングノイズが増大するという問題が生じる。
そこで、図12に示すように、nチャネル型とpチャネル型の2つのトランジスタを抱き合せて、nチャネル型MOSを直接ゲートライン1に、pチャネル型MOSをインバータ回路6を介してゲートライン1に接続しておき、ドレインライン2にローレベルデータが印加された場合はnチャネル型のTFT4が、ハイレベルデータが印加された場合はpチャネル型のTFT5が有効に働くようにしたトランスファーゲートを用いてスイッチング回路を構成することも考えられる。
【0009】
しかしながら、ローレベルデータの場合のpチャネル型TFT5およびハイレベルデータの場合のnチャネル型TFT4の動作は、上述と同じ問題を有しているため、この図12に示す回路を用いても、スイッチングノイズが十分に低減化できないという問題があった。
【0010】
そこで、本発明は、上記課題に鑑みてなされたもので、簡単なスイッチング回路構成でスイッチングノイズを低減することができるスイッチング回路及びこの回路を有する表示装置を提供することを目的としている。
【0011】
【課題を解決するための手段】
請求項1記載のスイッチング回路は、半導体層と、該半導体層に絶縁膜を介して設けられたゲート電極と、該半導体層に形成されたドレイン領域及びソース領域に接続されたドレイン電極及びソース電極と、を備え、前記ゲート電極に印加する電圧によって前記ソース─ドレイン電極間を流れる電流を制御する電界効果トランジスタを備えたスイッチング回路において、前記電界効果トランジスタを2個備え、前記2個の電界効果トランジスタのうち、一方の電界効果トランジスタの前記ソース電極と他方の電界効果トランジスタの前記ドレイン電極とが直列接続され、前記各電界効果トランジスタの前記各ゲート電極同士が接続され、前記各電界効果トランジスタの前記ゲート電極のゲート幅が互いに異なるように構成されていることにより、上記目的を達成する。
【0012】
また、請求項1記載のスイッチング回路に出力負荷を接続する場合は、例えば、請求項2に記載されるように、前記他方の電界効果トランジスタの前記ソース電極に出力負荷が接続され、前記他方の電界効果トランジスタの前記ゲート電極のゲート幅が、前記一方の電界効果トランジスタの前記ゲート電極のゲート幅より狭くなるように構成するようにしてもよい。
【0016】
請求項3記載のスイッチング回路は、ゲート電極とソース電極とドレイン電極とを備え、前記ゲート電極に印加する電圧によって前記ソース─ドレイン電極間を流れる電流を制御する電界効果トランジスタを備えたスイッチング回路において、2個のnチャンネル型の前記電界効果トランジスタと、2個のpチャンネル型の前記電界効果トランジスタとを備え、前記2個のnチャンネル型の電界効果トランジスタのうち、一方のnチャンネル型の電界効果トランジスタの前記ソース電極と他方のnチャンネル型の電界効果トランジスタの前記ドレイン電極とが直列接続され、該各nチャンネル型の電界効果トランジスタの前記各ゲート電極同士が接続され、前記2個のpチャンネル型の電界効果トランジスタのうち、一方のpチャンネル型の電界効果トランジスタの前記ソース電極と他方のpチャンネル型の電界効果トランジスタの前記ドレイン電極とが直列接続され、該各pチャンネル型の電界効果トランジスタの前記各ゲート電極同士が接続され、前記一方のnチャンネル型の電界効果トランジスタの前記ドレイン電極と前記一方のpチャンネル型の電界効果トランジスタの前記ドレイン電極とが接続され、前記他方のnチャンネル型の電界効果トランジスタの前記ソース電極と前記一方のpチャンネル型の電界効果トランジスタの前記ソース電極とが接続され、前記他方のnチャンネル型の電界効果トランジスタの前記ソース電極及び前記他方のpチャンネル型の電界効果トランジスタの前記ソース電極に出力負荷が接続され、前記nチャネル型及びpチャネル型の各電界効果トランジスタの前記ゲート電極の前記ソース電極側のゲート幅が前記ドレイン電極側の前記ゲート幅より狭くなるように構成したことにより、上記目的を達成する。
【0017】
また、請求項3記載の前記nチャンネル型及びpチャネル型の電界効果トランジスタのスイッチング制御において、例えば、請求項7に記載されるように、いずれか一方の前記電界効果トランジスタの前記ゲート電極の手前にゲート電圧信号を反転させるインバータ回路が設けられ、前記nチャンネル型及びpチャネル型の電界効果トランジスタを同一タイミングでスイッチングさせるようにしてもよい。
【0018】
請求項5記載のスイッチング回路を有する表示装置は、2枚の基板間に液晶を挟んで各画素毎にマトリクス状に対向電極が配置された液晶表示パネルと、液晶表示の表示タイミングをとるタイミング信号を入力するタイミング信号入力手段と、前記タイミング信号の表示タイミングに応じた映像データに基づいて液晶を駆動するデータ信号を入力するデータ信号入力手段とを備え、前記各画素毎に配置された請求項1から請求項4のいずれかに記載のスイッチング回路のゲート側に前記タイミング信号を入力するとともに、ドレイン側に前記データ信号を入力して、画素単位で液晶を駆動して表示制御を行うことにより、上記目的を達成する。
【0019】
【作用】
請求項1記載のスイッチング回路では、ソース-ドレイン電極を直列に接続した2個の電界効果トランジスタのゲート電極のゲート幅をそれぞれ異なるように構成している。このゲート幅の調整は、ゲート幅を広くするとチャネル抵抗が低減するが、トランジスタの容量が大きくなってしまい、また、逆にゲート幅を狭くするとトランジスタの容量が小さくなるが、チャネル抵抗が増大してしまう。
【0020】
上記したチャネル抵抗の増大は、スイッチング特性を緩慢にし、また、トランジスタ容量の増大は、スイッチングノイズを増大させる原因となる。このように、相反する特性を2つの電界効果トランジスタのゲート幅を調整して差を持たせることにより、良好なスイッチング特性とスイッチングノイズの低減化を図ることができる。
【0021】
例えば、請求項2記載のスイッチング回路では、スイッチング回路の直列接続された電界効果トランジスタに出力負荷を接続する場合、出力負荷に近い電界効果トランジスタのゲート幅を狭くし、出力負荷から遠い電界効果トランジスタのゲート幅を広く構成している。これは、出力負荷から遠い電界効果トランジスタのゲート幅を広くしてチャネル抵抗を低減化し、スイッチング特性を良好にするとともに、スイッチングノイズは負荷側のトランジスタ容量で決まるため、出力負荷に近い電界効果トランジスタのゲート幅を狭くして、トランジスタ容量を小さくすることにより、スイッチングノイズが低減化される。
【0024】
請求項3記載のスイッチング回路では、直列に接続された2個のnチャネル型の電界効果トランジスタと直列に接続された2個のpチャネル型の電界効果トランジスタとを並列に接続し、nチャネル型及びpチャネル型の各電界効果トランジスタのゲート電極の、スイッチング回路に接続された出力負荷に近い方のゲート幅を狭くし、出力負荷から遠い方のゲート幅を広く構成したため、n/p両チャネルのトランジスタの抱き合せ効果と、トランジスタのゲート幅を出力負荷側と反対側のトランジスタとで変えたことにより、良好なスイッチング特性が得られ、スイッチングノイズが低減化される。
【0025】
請求項4記載のスイッチング回路では、請求項3記載のnチャネル型とpチャネル型の電界効果トランジスタを同じゲートラインでスイッチング制御する場合に、いずれか一方のゲート電極の手前にゲート電圧信号を反転させるインバータ回路を設け、前記並列接続されたnチャネル型とpチャネル型の電界効果トランジスタを同一タイミングでスイッチングさせるようにしたため、ハイレベルではpチャネル型が、ローレベルではnチャネル型が有効に働くようになり、緩慢なスイッチング特性を改善するトランジスタの抱き合せ効果を得ることができる。
【0026】
請求項5記載のスイッチング回路を有する表示装置は、請求項1から請求項4のいずれかに記載のスイッチング回路を用いて、ゲート側にタイミング信号入力手段によるタイミング信号を入力してスイッチングを行い、ドレイン側にデータ信号入力手段によるデータ信号を入力して、各画素毎に液晶を駆動しながら液晶表示パネルで表示制御を行うようにしたため、スイッチング特性が良好で、スイッチングノイズの少ない良好な画質が得られる。
【0027】
【実施例】
以下、本発明を実施例に基づいて説明する。
図1〜図10は、本発明のスイッチング回路及びこの回路を用いた表示装置の一実施例を示す図である。
まず、構成を説明する。
図1は、本実施例のアクティブマトリクス型の液晶駆動回路11の構成を示す図である。図1に示すように、液晶駆動回路11のシフトレジスタ12は、データライン毎にタイミング信号を出力するデータ出力タイミング制御信号が入力される。そして、そのタイミング信号は、次段のバッファ部13で駆動能力を高めた後、スイッチング部14に入力される。スイッチング部14では、画像を表示するための映像データ信号を上記データ出力タイミング制御信号に合わせて各画素毎の容量性負荷に対してデータラインを介して印加する。
【0028】
一方、ゲートドライバ15は、液晶表示パネル16にマトリクス状に配置された各画素毎のTFTをスイッチングさせるためのゲート電圧を水平走査線タイミング制御信号に合わせてゲートラインに印加し、順次走査を行うものである。
【0029】
次に、図2は、図1のゲートラインに入力される水平走査線タイミング制御信号21とデータラインに入力される映像データ信号22の波形図であり、図3は、図2の波形を各画素電極に印加した場合の本実施例の液晶駆動波形23と比較例の液晶駆動波形24とを示す図であり、図4は、図1中のAに示す一点鎖線円内の1画素毎のTFTの回路構成図である。
【0030】
図4に示すように、行方向にはゲートライン(走査線)31が設けられ、列方向にはドレインライン(信号線)32が設けられている。そして、このドレインライン32には、図2に示す映像データ信号22が入力され、ゲートライン31には、水平走査線タイミング制御信号による走査タイミングに応じてゲート電圧信号21が印加される。
【0031】
そして、上記したゲートライン31とドレインライン32との各交点に対応して各画素毎に配置されたスイッチング素子は、図4に示すような薄膜トランジスタ(TFT)で構成されている。図4に示すTFTは、TFT33、34のソース・ドレインをそれぞれ直列に接続したもので、ここでは両方ともnチャネル型MOSで構成されており、TFT34のソース電極S側に液晶容量CLCが接続されている。また、TFT33、34のゲート電極Gは、それぞれゲートライン31に接続されており、ドレイン電極Dは、ドレインライン32に接続されている。
【0032】
そして、図5は、本実施例の液晶表示装置のTFTの一部正面断面図であり、図6は、図5の平面図である。このTFT41は、蒸着スパッタやプラズマCVD等によってガラス基板42の所定箇所に形成されている。
【0033】
すなわち、TFT41は、活性層となる半導体層43と、この半導体層43上の所定箇所に形成された窒化シリコン(SiN)あるいは酸化シリコン(SiO)からなるゲート絶縁膜44と、このゲート絶縁膜44上に形成されたアルミニウムからなるゲート電極Gとを備える。
【0034】
また、上記した半導体層43のゲート電極Gに対応する中央部分は、i型シリコンからなるチャネル領域47とされ、その左右両側には、上記したゲート絶縁膜44とゲート電極Gとをマスクとして高濃度の不純物イオンを注入して、セルフアライメント技術によりn型シリコンからなるドレイン領域45及びソース領域46が形成されている。そして、このドレイン領域45及びソース領域46には、アルミニウムからなるドレイン電極Dとソース電極Sが接続されている。
【0035】
上記TFT41のチャネル長は、図5に示すチャネル領域47の長さであり、また、ゲート幅GW は、図6に示すように、図5のTFT41のゲート電極Gの奥行方向の長さをいう。
【0036】
そして、本実施例における図4のTFT33、34は、低温プロセスで形成したときの代表的な特性として、チャネル長をここでは3μmとし(図4の場合は2個のTFTを直列に接続しているので6μmに相当)、負荷容量が2pFとし、TFT33のゲート幅GW が180μm、TFT34のゲート幅GWが90μmとして構成している。
【0037】
これに対して、本実施例と比較する比較例の構成は、TFT33とTFT34のゲート幅GWを何れも同じ120μmとしたものである。
このように、本実施例のアクティブマトリクス型の液晶表示装置は、各画素毎に2個づつTFT33、34を直列に配置し、各TFTのゲート幅を上記のように異なるように構成したため、図2に示す映像信号データ22とゲート電圧信号21とをそれぞれデータライン32とゲートライン31に印加すると、図3に示す液晶駆動波形23のようになる。
【0038】
すなわち、駆動波形の立ち上がり時と立ち下がり時の波形の鋭さは、本実施例23と比較例24の波形とでほとんど同じである。図中の波形は、両者の線分が重なり合っているため1本に見える。しかしながら、駆動電圧のハイレベルとローレベル付近で一定のレベルを保っている領域では、レベル差が生じていることがわかる。元のドレイン電圧である映像データ信号22は、図2に示すように、ハイレベルが9.5Vでローレベルが5.5Vのデータレベルを持っている。しかし、TFTを介してソース電圧として液晶に印加される液晶駆動波形23は、図3に示すような波形となり、上記した図2の映像データ信号22と図3の駆動波形23、24とのそれぞれのレベル差に応じてスイッチングノイズが発生する。このスイッチングノイズは、TFTが容量成分を有することに起因する。
【0039】
上記したように、本実施例の液晶表示装置は、図4に示す2つのTFT33、34のうち、液晶容量CLCに近い方のTFT34のゲート幅GW を狭く構成しており(90μm)、液晶容量CLCから遠い方のTFT33のゲート幅GW を広く構成していることから(180μm)、図3に示すように、比較例の駆動波形24と比べて、本実施例の駆動波形23の方がレベル差が少なくなっており、スイッチングノイズが低減されていることがわかる。これは、スイッチングノイズが負荷容量(ここでは、液晶容量CLC)に接続される側のトランジスタ容量でほとんど決まることから、負荷容量側のTFT34のゲート幅GW (図6参照)を狭く構成することにより、スイッチングノイズを低減させている。
【0040】
また、負荷容量と反対側のTFT33は、ゲート幅GW を広くしてトランジスタ容量を大きくしてもスイッチングノイズを増大させる方向への影響が少なく、逆に、ゲート幅GW を広くしたことによりチャネル領域47の抵抗が低減するので、TFTのスイッチング特性を良好にする効果が得られる。
【0041】
このように、直列に接続した2つのTFT33、34は、図4に示すように、互いに相反する要請であるスイッチングノイズの低減化と良好なスイッチング特性とを両立させることができる。
【0042】
また、図7は、第2の実施例に係る液晶表示装置のTFTの平面図である。図7に示すように、液晶表示装置の各画素毎のTFT41を平面方向から見ると分かるように、ゲート電極Gのゲート幅がドレイン電極D側と、ソース電極S側とで異なるように構成されている。すなわち、ソース電極S側のゲート電極Gのゲート幅GSWは、ドレイン電極D側のゲート電極Gのゲート幅GLWに比べて狭く構成されている。本実施例では、ゲート幅GSWを90μmとし、ゲート幅GLWを180μmとして構成している。このため、上記した図4の実施例の場合と同様に、TFT41のスイッチングノイズは、負荷容量に接続されるソース電極側のトランジスタ容量でほとんど決まるため、TFT41の負荷容量側のゲート幅GSWを狭くすることによって、スイッチングノイズを低減することができる。
【0043】
また、TFT41の負荷容量とは反対のドレイン電極D側のゲート幅GLWは、上記したゲート幅GSWと比べて広く構成されている。これは、負荷容量を接続する側と反対側のゲート幅GLWを広げているため、スイッチングノイズの増大にはあまり影響がなく、ゲート幅GLWを広げたことにより、それだけチャネル領域の抵抗値が下がるので、TFT41のスイッチング特性を良好にすることができるという効果が得られる。
【0044】
上記した図7に示すTFT41の場合は、1つのTFT41のゲート電極Gのゲート幅を変えることによって、上記効果を得るようにしたため、各画素には少なくとも1個のTFTを配置するだけで構成することができる。
【0045】
また、図8は、本発明の第3の実施例を示し、各画素毎に図7に示す異なったゲート幅を持つnチャネル型とpチャネル型のTFTを2個並列に接続したスイッチング回路の回路図である。図8の回路図は、前述した従来例の図12と同様の回路図であるが、各TFTのゲート幅は第2の実施例を示す図7の如く、ドレイン側とソース側とで異なるように構成されている点が特徴である。
【0046】
図12に示すように、nチャネル型とpチャネル型の2つのトランジスタ51、52を抱き合せるとともに、同一のゲートライン31から各トランジスタ51、52のゲート電極Gにゲート電圧が供給されるが、この場合TFT52のゲート電極がインバータ回路53を介して接続されている。このため、ゲートラインが「H」になると、nチャネル型TFT51がオン動作するとともに、インバータ回路53で反転されて「L」となったゲート電圧により、pチャネル型TFT52もオン動作する。これにより、ドレインライン32から入力される映像データ信号が液晶容量CLCに印加される。
【0047】
図8に示すように、各画素のスイッチング素子としてnチャネル型のTFT51とpチャネル型のTFT52を並列に接続したトランジスタを抱き合わせたことによる効果は、スイッチング特性が緩慢になるのを防止するものである。例えば、一導電型のTFTを単体で用いた場合、すなわち、nチャネル型TFTではハイレベルデータの出力時に、pチャネル型TFTではローレベルデータの出力時にそれぞれスイッチング特性が緩慢になるという問題があった。しかし、上記したように、相反する導電型のTFTを抱き合せる構成では、ハイレベルデータ出力時にpチャネル型TFT52が、ローレベルデータ出力時にnチャネル型TFT51が有効に働くため、緩慢なスイッチング特性を改善してスイッチングを急峻にすることができる。
【0048】
そして、図8の実施例では、上記トランジスタの抱き合せ効果に加えて、各導電型のTFT51、52のゲート幅をドレイン側よりもソース側の方を狭く構成したため、負荷容量側のトランジスタ容量が小さくなってスイッチングノイズが低減するとともに、ドレイン側のゲート幅を大きくすることにより、チャネル抵抗を下げて、さらに急峻なスイッチング特性が得られる。
【0049】
次に、図9は、第4の実施例を示す回路図である。図9に示すように、液晶表示装置の各画素に配置するスイッチング素子は、2つのnチャネル型TFT61、63を直列に接続するとともに、2つのpチャネル型TFT62、64を直列に接続して、これらnチャネル型とpチャネル型のTFT同士をさらに並列に接続したものである。そして、前記pチャネル型TFTのゲート電極には、ゲートライン31からインバータ回路65を介してゲート電圧が印加され、前記nチャネル型TFTのゲート電極には、ゲートライン31から直接ゲート電圧が印加されるようになっている。
【0050】
この図9の実施例における特徴的な構成は、液晶容量CLCに近い方のnチャネル型TFT63とpチャネル型TFT64のゲート幅を90μmとし、遠い方のnチャネル型TFT61とpチャネル型TFT62のゲート幅を180μmとしている点である。この場合の効果は、上記したnチャネル型とpチャネル型のTFTを抱き合せることにより、緩慢なスイッチング特性を急峻なスイッチング特性に改善するとともに、負荷容量に近い方のゲート幅を狭く、遠い方のゲート幅を広く構成することにより、スイッチングノイズの低減化とともに、さらなるスイッチング特性の改善を行なっている。
【0051】
次に、図10は、さらに第5の実施例を示す回路図である。図10の回路は、図9と同じに表記することができるが、図10の実施例における特徴的な構成は、nチャネル型TFT61、63及びpチャネル型TFT62、64の各ゲート電極Gにおいて、それぞれドレイン側(負荷容量から遠い方側)よりもソース側(負荷容量に近い側)のゲート幅を狭く構成するようにした点である。この図10の実施例では、例えば、ソース側のゲート幅を90μmとし、ドレイン側のゲート幅を180μmとしている。この場合の効果も、上記したnチャネル型とpチャネル型TFTを抱き合せたことにより、スイッチング特性が改善されるとともに、各TFTのゲート電極において、負荷容量に近い方のゲート幅が狭く、遠い方のゲート幅が広く構成されているため、スイッチングノイズを低減化することができ、さらなるスイッチング特性の改善により、急峻なスイッチングを行なうことができる。
【0052】
以上述べたように、上記各実施例では、TFTのゲート電極のゲート幅が負荷容量側に近い方と遠い方とで異なるように構成されている点に特徴があるが、このゲート幅GW (あるいは、GLWとGSW)の差を上記実施例の場合よりも大きくすると、スイッチングノイズを一層低減化できるが、チャネル領域の抵抗が高くなってしまい、スイッチング特性に悪影響を与える。このため、両方のゲート幅の最適値を見つけ出す必要がある。
【0053】
例えば、チャネル抵抗を変えずにスイッチングノイズを低減するには、下式に基づいてそれぞれ最適なゲート幅を決めることができる。つまり、負荷容量に近い側のTFTのゲート幅をW3とし、負荷容量から遠い側のTFTのゲート幅をW4とすると、
W3×W4/(W3+W4)=一定
となるようにする。
【0054】
そして、上式を満足する条件下でW3とW4の値を決める場合、W3とW4の差が大きいときは、W3とW4の合計が大きくなる。このため、液晶表示パネル上の各画素におけるTFTのレイアウト面積の許す範囲において、W3とW4の差ができるだけ大きくなるようにすることにより、チャネル抵抗を変えることなく、最もスイッチングノイズが低減できるゲート幅の比(W3とW4)を選定することができる。
【0055】
なお、本実施例のスイッチング回路は、アクティブマトリクス型の液晶表示装置のスイッチング素子として使用したが、上記例に限定されるものではなく、スイッチング回路として種々のものに適用することができることはいうまでもない。
【0056】
【発明の効果】
請求項1記載のスイッチング回路によれば、ソース-ドレイン電極を直列に接続した2個の電界効果トランジスタのゲート電極のゲート幅をそれぞれ異なるように構成しているので、ゲート幅を広くしてチャネル抵抗を低減化するとともに、ゲート幅を狭くしてトランジスタ容量を小さくしてスイッチングノイズを低減化して、良好なスイッチング特性とスイッチングノイズの低減化を図ることができる。
【0057】
請求項2記載のスイッチング回路よれば、出力負荷に近い側のトランジスタのゲート幅を狭くし、出力負荷から遠い側のトランジスタのゲート幅を広く構成したので、トランジスタ容量が小さくなってスイッチングノイズが低減化されるとともに、チャネル抵抗が低減化されてスイッチング特性が良好となる。
【0060】
請求項3記載のスイッチング回路によれば、直列に接続された少なくとも2個のnチャネル型の電界効果トランジスタと直列に接続された少なくとも2個のpチャネル型の電界効果トランジスタとを並列に接続し、スイッチング回路に接続された出力負荷に近い方のnチャネル型及びpチャネル型の電界効果トランジスタのゲート電極のゲート幅を狭くし、出力負荷から遠い方のnチャネル型及びpチャネル型の電界効果トランスタのゲート電極のゲート幅を広く構成したので、n/p両チャネル型のトランジスタの抱き合せ効果と、トランジスタのゲート幅を出力負荷側と反対側のトランジスタとで変えたことにより、良好なスイッチング特性が得られ、スイッチングノイズを低減化することができる。
【0061】
請求項4記載のスイッチング回路によれば、請求項3記載のnチャネル型とpチャネル型の電界効果トランジスタを同じゲートラインでスイッチング制御する場合に、いずれか一方のゲート電極の手前にゲート電圧信号を反転させるインバータ回路を設け、前記並列接続されたnチャネル型とpチャネル型の電界効果トランジスタを同一タイミングでスイッチングさせるようにしたので、ハイレベルではpチャネル型が、ローレベルではnチャネル型が有効に働くようにするトランジスタの抱き合せ効果により、急峻なスイッチング特性が得られる。
【0062】
請求項5記載のスイッチング回路を有する表示装置によれば、請求項1から請求項4のいずれかに記載のスイッチング回路を用いて、ゲート側にタイミング信号入力手段によるタイミング信号を入力してスイッチングを行い、ドレイン側にデータ信号入力手段によるデータ信号を入力して、各画素毎に液晶を駆動しながら液晶表示パネルで表示制御を行うようにしたので、スイッチング特性が良好で、スイッチングノイズの少ない良好な画質が得られる。
【図面の簡単な説明】
【図1】本実施例のアクティブマトリクス型の液晶駆動回路の構成を示す図である。
【図2】図1のゲートラインに入力される水平走査線タイミング制御信号とデータラインに入力される映像データ信号の波形図である。
【図3】図2の波形を各画素電極に印加した場合の本実施例の液晶駆動波形と比較例の液晶駆動波形とを示す図である。
【図4】図1中のAに示す一点鎖線円内の1画素毎のTFTの回路構成図である。
【図5】本実施例の液晶表示装置のTFTの一部正面断面図である。
【図6】図5の平面図である。
【図7】第2の実施例に係る液晶表示装置のTFTの平面図である。
【図8】図7に示す異なったゲート幅を持つnチャネル型とpチャネル型のTFTを各画素毎に2個並列に接続したスイッチング回路の回路図である。
【図9】第4の実施例を示す回路図である
【図10】第5の実施例を示す回路図である。
【図11】従来の液晶表示装置の各画素毎に設けられたスイッチング素子の回路図である。
【図12】従来の液晶表示装置の各画素毎のスイッチング素子にトランスファーゲートを用いた回路図である。
【符号の説明】
11 液晶駆動回路
12 シフトレジスタ
13 バッファ部
14 スイッチング部
15 ゲートドライバ
16 液晶表示パネル
31 ゲートライン(走査線)
32 ドレインライン(信号線)
33、34 薄膜トランジスタ(TFT)
41 薄膜トランジスタ(TFT)
42 ガラス基板
43 半導体層
44 ゲート絶縁膜
45 ドレイン領域
46 ソース領域
47 チャネル領域
G ゲート電極
D ドレイン電極
S ソース電極
Claims (5)
- 半導体層と、該半導体層に絶縁膜を介して設けられたゲート電極と、該半導体層に形成されたドレイン領域及びソース領域に接続されたドレイン電極及びソース電極と、を備え、前記ゲート電極に印加する電圧によって前記ソース─ドレイン電極間を流れる電流を制御する電界効果トランジスタを備えたスイッチング回路において、
前記電界効果トランジスタを2個備え、前記2個の電界効果トランジスタのうち、一方の電界効果トランジスタの前記ソース電極と他方の電界効果トランジスタの前記ドレイン電極とが直列接続され、
前記各電界効果トランジスタの前記各ゲート電極同士が接続され、
前記各電界効果トランジスタの前記ゲート電極のゲート幅が互いに異なるように構成されていることを特徴とするスイッチング回路。 - 前記他方の電界効果トランジスタの前記ソース電極に出力負荷が接続され、
前記他方の電界効果トランジスタの前記ゲート電極のゲート幅が、前記一方の電界効果トランジスタの前記ゲート電極のゲート幅より狭くなるように構成されたことを特徴とする請求項1記載のスイッチング回路。 - ゲート電極とソース電極とドレイン電極とを備え、前記ゲート電極に印加する電圧によって前記ソース─ドレイン電極間を流れる電流を制御する電界効果トランジスタを備えたスイッチング回路において、2個のnチャンネル型の前記電界効果トランジスタと、2個のpチャンネル型の前記電界効果トランジスタとを備え、
前記2個のnチャンネル型の電界効果トランジスタのうち、一方のnチャンネル型の電界効果トランジスタの前記ソース電極と他方のnチャンネル型の電界効果トランジスタの前記ドレイン電極とが直列接続され、該各nチャンネル型の電界効果トランジスタの前記各ゲート電極同士が接続され、
前記2個のpチャンネル型の電界効果トランジスタのうち、一方のpチャンネル型の電界効果トランジスタの前記ソース電極と他方のpチャンネル型の電界効果トランジスタの前記ドレイン電極とが直列接続され、該各pチャンネル型の電界効果トランジスタの前記各ゲート電極同士が接続され、
前記一方のnチャンネル型の電界効果トランジスタの前記ドレイン電極と前記一方のpチャンネル型の電界効果トランジスタの前記ドレイン電極とが接続され、
前記他方のnチャンネル型の電界効果トランジスタの前記ソース電極と前記一方のpチャンネル型の電界効果トランジスタの前記ソース電極とが接続され、
前記他方のnチャンネル型の電界効果トランジスタの前記ソース電極及び前記他方のpチャンネル型の電界効果トランジスタの前記ソース電極に出力負荷が接続され、前記nチャネル型及びpチャネル型の各電界効果トランジスタの前記ゲート電極の、前記ソース電極側のゲート幅が前記ドレイン電極側の前記ゲート幅より狭くなるように構成されたことを特徴とするスイッチング回路。 - 前記nチャンネル型及びpチャネル型の電界効果トランジスタの、いずれか一方の前記電界効果トランジスタの前記ゲート電極の手前にゲート電圧信号を反転させるインバータ回路が設けられ、
前記nチャンネル型及びpチャネル型の電界効果トランジスタを同一タイミングでスイッチングさせることを特徴とする請求項3記載のスイッチング回路。 - 2枚の基板間に液晶を挟んで各画素毎にマトリクス状に対向電極が配置された液晶表示パネルと、
液晶表示の表示タイミングをとるタイミング信号を入力するタイミング信号入力手段と、
前記タイミング信号の表示タイミングに応じた映像データに基づいて液晶を駆動するデータ信号を入力するデータ信号入力手段とを備え、
前記各画素毎に配置された前記スイッチング回路のゲート側に前記タイミング信号を入力するとともに、ドレイン側に前記データ信号を入力して、画素単位で液晶を駆動して表示制御を行うことを特徴とする請求項1から請求項4のいずれかに記載のスイッチング回路を有する表示装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP17337094A JP3610415B2 (ja) | 1994-07-01 | 1994-07-01 | スイッチング回路及びこの回路を有する表示装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP17337094A JP3610415B2 (ja) | 1994-07-01 | 1994-07-01 | スイッチング回路及びこの回路を有する表示装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0818062A JPH0818062A (ja) | 1996-01-19 |
JP3610415B2 true JP3610415B2 (ja) | 2005-01-12 |
Family
ID=15959141
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP17337094A Expired - Fee Related JP3610415B2 (ja) | 1994-07-01 | 1994-07-01 | スイッチング回路及びこの回路を有する表示装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3610415B2 (ja) |
Families Citing this family (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6219113B1 (en) | 1996-12-17 | 2001-04-17 | Matsushita Electric Industrial Co., Ltd. | Method and apparatus for driving an active matrix display panel |
JP5028723B2 (ja) * | 2001-08-16 | 2012-09-19 | 奇美電子股▲ふん▼有限公司 | 薄膜トランジスタ、該薄膜トランジスタの製造方法、該薄膜トランジスタを含むアレイ基板、表示装置および該表示装置の駆動方式 |
JP2004254190A (ja) * | 2003-02-21 | 2004-09-09 | Seiko Epson Corp | 電子回路、電子装置、電気光学装置及び電子機器 |
JP2004340981A (ja) * | 2003-03-14 | 2004-12-02 | Sony Corp | 液晶表示装置 |
TWI543358B (zh) * | 2014-01-13 | 2016-07-21 | 友達光電股份有限公司 | 顯示面板的畫素 |
EP3460853A1 (en) * | 2017-09-26 | 2019-03-27 | Nederlandse Organisatie voor toegepast- natuurwetenschappelijk onderzoek TNO | High voltage thin-film transistor and method of manufacturing the same |
JP7446774B2 (ja) * | 2019-11-07 | 2024-03-11 | 株式会社ジャパンディスプレイ | 半導体基板及び表示装置 |
-
1994
- 1994-07-01 JP JP17337094A patent/JP3610415B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH0818062A (ja) | 1996-01-19 |
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|
A521 | Written amendment |
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R150 | Certificate of patent (=grant) or registration of utility model |
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FPAY | Renewal fee payment (prs date is renewal date of database) |
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