JP3168636B2 - 液晶駆動用ピクセル回路 - Google Patents
液晶駆動用ピクセル回路Info
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- JP3168636B2 JP3168636B2 JP28666491A JP28666491A JP3168636B2 JP 3168636 B2 JP3168636 B2 JP 3168636B2 JP 28666491 A JP28666491 A JP 28666491A JP 28666491 A JP28666491 A JP 28666491A JP 3168636 B2 JP3168636 B2 JP 3168636B2
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- Japan
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- electrode
- tft
- drain
- voltage
- liquid crystal
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- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2300/00—Aspects of the constitution of display devices
- G09G2300/08—Active matrix structure, i.e. with use of active elements, inclusive of non-linear two terminal elements, in the pixels together with light emitting or modulating elements
- G09G2300/0809—Several active elements per pixel in active matrix panels
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- Liquid Crystal (AREA)
- Liquid Crystal Display Device Control (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、薄膜トランジスタ（以
下、ＴＦＴという。）を用いた液晶表示装置（ＬＣＤ）
の液晶駆動用ピクセル回路に利用する。
下、ＴＦＴという。）を用いた液晶表示装置（ＬＣＤ）
の液晶駆動用ピクセル回路に利用する。
【０００２】
【従来の技術】従来の液晶駆動用ピクセル回路は、図３
にその一例を示すように、液晶３の透明電極１０に接続
された１個のエンハンスメント型ＭＯＳ電界効果トラン
ジスタ（以下、電界効果トランジスタはＦＥＴとい
う。）からなるＴＦＴＱ4 から構成されている。また、
他の例としては、図４に示すように、エンハンスメント
型ＭＯＳＦＥＴからなるＴＦＴＱ5 およびＱ6 の２個の
ＴＦＴから構成される場合もある。
にその一例を示すように、液晶３の透明電極１０に接続
された１個のエンハンスメント型ＭＯＳ電界効果トラン
ジスタ（以下、電界効果トランジスタはＦＥＴとい
う。）からなるＴＦＴＱ4 から構成されている。また、
他の例としては、図４に示すように、エンハンスメント
型ＭＯＳＦＥＴからなるＴＦＴＱ5 およびＱ6 の２個の
ＴＦＴから構成される場合もある。
【０００３】例えば、図３において、ゲート線１とドレ
イン線２の交点にＴＦＴＱ4 が接続されている。ピクセ
ルの選択はゲート線１に電圧が印加され、ＴＦＴＱ4 を
「オン」状態にすることによって行われる。このとき、
ドレイン線２の画像信号はＴＦＴＱ4 を通って液晶３に
印加される。
イン線２の交点にＴＦＴＱ4 が接続されている。ピクセ
ルの選択はゲート線１に電圧が印加され、ＴＦＴＱ4 を
「オン」状態にすることによって行われる。このとき、
ドレイン線２の画像信号はＴＦＴＱ4 を通って液晶３に
印加される。
【０００４】図４においては、画像信号がＴＦＴＱ5 と
ＴＦＴＱ6 とに分割されて印加される。大きい画像信号
電圧が、２個のＴＦＴＱ5 とＴＦＴＱ6 とに二分され
る。
ＴＦＴＱ6 とに分割されて印加される。大きい画像信号
電圧が、２個のＴＦＴＱ5 とＴＦＴＱ6 とに二分され
る。
【０００５】
【発明が解決しようとする課題】この従来の液晶駆動用
ピクセル回路において、ＴＦＴに多結晶シリコンを用い
た場合、ＴＦＴのゲート・ドレイン間に数ボルト以上の
電圧が印加されると、ドレイン端にゲート酸化膜を介し
て高電界が形成される。この高電界によって、多結晶シ
リコン中の欠陥を介してトンネル電流が流れる。このト
ンネル電流は、ドレインからソースに流れるため、ＴＦ
Ｔのリーク電流として現れる。このリーク電流により、
液晶に蓄積された電荷が消失してしまい、液晶の明るさ
が変化してしまう欠点があった。
ピクセル回路において、ＴＦＴに多結晶シリコンを用い
た場合、ＴＦＴのゲート・ドレイン間に数ボルト以上の
電圧が印加されると、ドレイン端にゲート酸化膜を介し
て高電界が形成される。この高電界によって、多結晶シ
リコン中の欠陥を介してトンネル電流が流れる。このト
ンネル電流は、ドレインからソースに流れるため、ＴＦ
Ｔのリーク電流として現れる。このリーク電流により、
液晶に蓄積された電荷が消失してしまい、液晶の明るさ
が変化してしまう欠点があった。
【０００６】ＴＦＴのリーク電流は、ドレイン端の電界
に対し指数関数的に増大するため、ＴＦＴを複数個接続
し、ＴＦＴに加わる電圧を分割する方法（図４参照）が
ある。しかし、この場合も画像信号電圧が高くなると、
リーク電流を抑えるのが困難になる欠点がある。
に対し指数関数的に増大するため、ＴＦＴを複数個接続
し、ＴＦＴに加わる電圧を分割する方法（図４参照）が
ある。しかし、この場合も画像信号電圧が高くなると、
リーク電流を抑えるのが困難になる欠点がある。
【０００７】本発明の目的は、前記の欠点を除去するこ
とにより、ＴＦＴのリーク電流を低減できる液晶駆動用
ピクセル回路を提供することにある。
とにより、ＴＦＴのリーク電流を低減できる液晶駆動用
ピクセル回路を提供することにある。
【０００８】
【課題を解決するための手段】本発明は、薄膜トランジ
スタを用いた液晶駆動用ピクセル回路において、前記薄
膜トランジスタは、制御電極が制御線に接続されたエン
ハンスメント型電界効果トランジスタ、第一電極が信号
線に接続され第二電極および制御電極がそれぞれ前記エ
ンハンスメント型電界効果トランジスタの第一電極およ
び第二電極に接続された第一のデプレション型電界効果
トランジスタ、および第二電極が液晶の透明電極に接続
され第一電極および制御電極がそれぞれ前記エンハンス
メント型電界効果トランジスタの第二電極および第一電
極に接続された第二のディプレション型電界効果トラン
ジスタの３個の薄膜トランジスタを含むことを特徴とす
る。
スタを用いた液晶駆動用ピクセル回路において、前記薄
膜トランジスタは、制御電極が制御線に接続されたエン
ハンスメント型電界効果トランジスタ、第一電極が信号
線に接続され第二電極および制御電極がそれぞれ前記エ
ンハンスメント型電界効果トランジスタの第一電極およ
び第二電極に接続された第一のデプレション型電界効果
トランジスタ、および第二電極が液晶の透明電極に接続
され第一電極および制御電極がそれぞれ前記エンハンス
メント型電界効果トランジスタの第二電極および第一電
極に接続された第二のディプレション型電界効果トラン
ジスタの３個の薄膜トランジスタを含むことを特徴とす
る。
【０００９】
【作用】例えば、エンハンスメント型ＭＯＳＦＥＴは、
スイッチングトランジスタとして動作し、第一および第
二のデプレション型ＭＯＳＦＥＴは、そのソース・ゲー
ト間電圧で、それぞれエンハンスメント型ＭＯＳＦＥＴ
のソース・ドレイン間電圧をクランプする。
スイッチングトランジスタとして動作し、第一および第
二のデプレション型ＭＯＳＦＥＴは、そのソース・ゲー
ト間電圧で、それぞれエンハンスメント型ＭＯＳＦＥＴ
のソース・ドレイン間電圧をクランプする。
【００１０】これにより、エンハンスメント型ＭＯＳＦ
ＥＴのソース・ドレイン間電圧は、常にデブレション型
ＭＯＳＦＥＴのしきい値電圧（約−１．０Ｖ）の低い値
に保たれ、そのリーク電流を低減することができる。
ＥＴのソース・ドレイン間電圧は、常にデブレション型
ＭＯＳＦＥＴのしきい値電圧（約−１．０Ｖ）の低い値
に保たれ、そのリーク電流を低減することができる。
【００１１】
【実施例】以下、本発明の実施例について図面を参照し
て説明する。
て説明する。
【００１２】図１は本発明の一実施例を示す回路図で、
ＴＦＴとしてｎチャネル型ＭＯＳＦＥＴを用いた場合を
示し、第一電極はドレイン、第二電極はソース、および
制御電極はゲートである。なお、第一電極をソース、第
二電極をドレインとすることにより、ｐチャネル型ＭＯ
ＳＦＥＴに対しても同様に適用することができる。
ＴＦＴとしてｎチャネル型ＭＯＳＦＥＴを用いた場合を
示し、第一電極はドレイン、第二電極はソース、および
制御電極はゲートである。なお、第一電極をソース、第
二電極をドレインとすることにより、ｐチャネル型ＭＯ
ＳＦＥＴに対しても同様に適用することができる。
【００１３】本実施例は、ＴＦＴを用いた液晶駆動用ピ
クセル回路において、本発明の特徴とするところの、前
記ＴＦＴは、ゲートが制御線としてのゲート線１に接続
されたエンハンスメント型ＭＯＳＦＥＴからなるＴＦＴ
Ｑ1 と、ドレインが信号線であるドレイン線２に接続さ
れソースおよびゲートがそれぞれＴＦＴＱ1 のドレイン
およびソースに接続された第一のデプレション型ＭＯＳ
ＦＥＴからなるＴＦＴＱ2 と、ソースが液晶３の透明電
極１０に接続されドレインおよびゲートがそれぞれＴＦ
ＴＱ1 のソースおよびドレインに接続された第二のディ
プレション型ＭＯＳＦＥＴからなるＴＦＴＱ3 の３個の
ＴＦＴを含んでいる。
クセル回路において、本発明の特徴とするところの、前
記ＴＦＴは、ゲートが制御線としてのゲート線１に接続
されたエンハンスメント型ＭＯＳＦＥＴからなるＴＦＴ
Ｑ1 と、ドレインが信号線であるドレイン線２に接続さ
れソースおよびゲートがそれぞれＴＦＴＱ1 のドレイン
およびソースに接続された第一のデプレション型ＭＯＳ
ＦＥＴからなるＴＦＴＱ2 と、ソースが液晶３の透明電
極１０に接続されドレインおよびゲートがそれぞれＴＦ
ＴＱ1 のソースおよびドレインに接続された第二のディ
プレション型ＭＯＳＦＥＴからなるＴＦＴＱ3 の３個の
ＴＦＴを含んでいる。
【００１４】次に、１０Ｖの信号を透明電極に書き込
み、ＴＦＴＱ 1 をオフ状態にした後、ドレイン線２に０
Ｖが印加されたときの本実施例の動作を図５に波形図と
して示してその動作を説明する。なお、この波形図で
は、ＴＦＴＱ 1 の閾値を３Ｖ、ＴＦＴＱ 2 、ＴＦＴＱ 3
の閾値を−１Ｖとする。
み、ＴＦＴＱ 1 をオフ状態にした後、ドレイン線２に０
Ｖが印加されたときの本実施例の動作を図５に波形図と
して示してその動作を説明する。なお、この波形図で
は、ＴＦＴＱ 1 の閾値を３Ｖ、ＴＦＴＱ 2 、ＴＦＴＱ 3
の閾値を−１Ｖとする。
【００１５】ゲート線１の電圧が１６Ｖ、ドレイン線２
の電圧が１０Ｖになると、ＴＦＴＱ 1 〜ＴＦＴＱ 3 はと
もにオン状態となり、図５に示すように、Ａ点、Ｂ点、
透明電極１０の電位は１０Ｖとなる。続いて、ゲート線
１の電圧が０Ｖとなると、ＴＦＴＱ 1 はオフ状態とな
り、透明電極に書き込まれた電圧１０Ｖは保持されたま
まとなる。図５では、ゲート線１が０Ｖに変化した直後
においては、ドレイン線２の電圧は１０Ｖとしており、
その場合、Ａ点、Ｂ点の電位も１０Ｖを維持している。
また、この時、ＴＦＴＱ 2 、ＴＦＴＱ 3 のゲート・ソー
ス間電圧は０Ｖであるが、ＴＦＴＱ 2 、ＴＦＴＱ 3 は閾
値が−１Ｖであるからオン状態を保っている。一方、Ｔ
ＦＴＱ 1 のゲート・ドレイン間電圧は、−１０Ｖであ
り、この間においては、ＴＦＴＱ 1 のゲート・ドレイン
間電圧を抑制する効果はない。
の電圧が１０Ｖになると、ＴＦＴＱ 1 〜ＴＦＴＱ 3 はと
もにオン状態となり、図５に示すように、Ａ点、Ｂ点、
透明電極１０の電位は１０Ｖとなる。続いて、ゲート線
１の電圧が０Ｖとなると、ＴＦＴＱ 1 はオフ状態とな
り、透明電極に書き込まれた電圧１０Ｖは保持されたま
まとなる。図５では、ゲート線１が０Ｖに変化した直後
においては、ドレイン線２の電圧は１０Ｖとしており、
その場合、Ａ点、Ｂ点の電位も１０Ｖを維持している。
また、この時、ＴＦＴＱ 2 、ＴＦＴＱ 3 のゲート・ソー
ス間電圧は０Ｖであるが、ＴＦＴＱ 2 、ＴＦＴＱ 3 は閾
値が−１Ｖであるからオン状態を保っている。一方、Ｔ
ＦＴＱ 1 のゲート・ドレイン間電圧は、−１０Ｖであ
り、この間においては、ＴＦＴＱ 1 のゲート・ドレイン
間電圧を抑制する効果はない。
【００１６】ドレイン線２の電圧が０Ｖになると、ＴＦ
ＴＱ 2 はオン状態が保たれ、Ａ点の電位は０Ｖに変化す
る。また、ＴＦＴＱ 1 はオフ状態であるため、透明電極
１０からＴＦＴＱ 3 →ＴＦＴＱ 1 →ＴＦＴＱ 2 →ドレイ
ン線２のパスで流れるリーク電流は十分低く抑えられ、
透明電極１０の電位は１０Ｖに保持されたままである。
一方、Ｂ点の電位は、ドレイン線電圧が１０Ｖから０Ｖ
に変化する際、ＴＦＴＱ 2 のゲート・ソース間の寄生容
量を介したフィードスルー電圧の影響を直接受けるた
め、１０Ｖから低電位側へ向かって変化する。このとき
の変化量は、ＴＦＴＱ 3 がオン状態にならない範囲内
（１Ｖ以上）で、ＴＦＴＱ 2 のゲート・ソース間の寄生
容量と、Ｂ点の寄生容量の比で確定される。また、ＴＦ
ＴＱ 2 のゲート・ソース間寄生容量が、Ｂ点の寄生容量
よりも５〜１０倍大きく設計した場合 、Ｂ点の電位は、
図５に示すように、ＴＦＴＱ 3 がオン状態になる直前の
電位である１Ｖ強付近まで低下し、ＴＦＴＱ 1 のゲート
・ドレイン間電圧は−１Ｖ程度となるため、ドレイン端
電界が緩和し、リーク電流を低く抑えることができる。
ＴＱ 2 はオン状態が保たれ、Ａ点の電位は０Ｖに変化す
る。また、ＴＦＴＱ 1 はオフ状態であるため、透明電極
１０からＴＦＴＱ 3 →ＴＦＴＱ 1 →ＴＦＴＱ 2 →ドレイ
ン線２のパスで流れるリーク電流は十分低く抑えられ、
透明電極１０の電位は１０Ｖに保持されたままである。
一方、Ｂ点の電位は、ドレイン線電圧が１０Ｖから０Ｖ
に変化する際、ＴＦＴＱ 2 のゲート・ソース間の寄生容
量を介したフィードスルー電圧の影響を直接受けるた
め、１０Ｖから低電位側へ向かって変化する。このとき
の変化量は、ＴＦＴＱ 3 がオン状態にならない範囲内
（１Ｖ以上）で、ＴＦＴＱ 2 のゲート・ソース間の寄生
容量と、Ｂ点の寄生容量の比で確定される。また、ＴＦ
ＴＱ 2 のゲート・ソース間寄生容量が、Ｂ点の寄生容量
よりも５〜１０倍大きく設計した場合 、Ｂ点の電位は、
図５に示すように、ＴＦＴＱ 3 がオン状態になる直前の
電位である１Ｖ強付近まで低下し、ＴＦＴＱ 1 のゲート
・ドレイン間電圧は−１Ｖ程度となるため、ドレイン端
電界が緩和し、リーク電流を低く抑えることができる。
【００１７】電位関係が逆転し、透明電極が０Ｖ、ゲー
ト線が０Ｖ、ドレイン線が１０Ｖの場合も、全く同じこ
とが言える。すなわち、ＴＦＴＱ1 には常に１Ｖ程度の
電圧しかかからない。
ト線が０Ｖ、ドレイン線が１０Ｖの場合も、全く同じこ
とが言える。すなわち、ＴＦＴＱ1 には常に１Ｖ程度の
電圧しかかからない。
【００１８】図２は、本実施例の素子平面図である。多
結晶シリコン層４上にＴＦＴＱ1 、Ｑ2 およびＱ3 のゲ
ート５、６および７が形成されている。ゲート間にはコ
ンタクト８が設けられ、配線９で接続される。
結晶シリコン層４上にＴＦＴＱ1 、Ｑ2 およびＱ3 のゲ
ート５、６および７が形成されている。ゲート間にはコ
ンタクト８が設けられ、配線９で接続される。
【００１９】
【発明の効果】以上説明したように、本発明は、スイッ
チングトランジスタのソースおよびドレインにそれぞれ
デプレション型ＭＯＳＦＥＴを接続し、スイッチングト
ランジスタのソース・ドレイン間電圧を、デプレション
型ＭＯＳＦＥＴのしきい値電圧にほぼ等しくなるように
している。この結果、ドレイン端の電界が低下し、リー
ク電流を低減できる効果がある。
チングトランジスタのソースおよびドレインにそれぞれ
デプレション型ＭＯＳＦＥＴを接続し、スイッチングト
ランジスタのソース・ドレイン間電圧を、デプレション
型ＭＯＳＦＥＴのしきい値電圧にほぼ等しくなるように
している。この結果、ドレイン端の電界が低下し、リー
ク電流を低減できる効果がある。
【図１】本発明の一実施例を示す回路図。
【図２】図１に示した回路の素子パターン図。
【図３】一従来例を示す回路図。
【図４】他従来例を示す回路図。
【図５】実施例の動作を説明する波形図。
１ ゲート線 ２ ドレイン線 ３ 液晶 ４ 多結晶シリコン層 ５、６、７ ゲート ８ コンタクト ９ 配線 １０ 透明電極 Ｑ1 、Ｑ4 、Ｑ5 、Ｑ6 ＴＦＴ（エンハンスメント
型ＭＯＳＦＥＴ） Ｑ2 、Ｑ3 ＴＦＴ（デプレション型ＭＯＳＦＥＴ）
型ＭＯＳＦＥＴ） Ｑ2 、Ｑ3 ＴＦＴ（デプレション型ＭＯＳＦＥＴ）
Claims (1)
- 【請求項１】 薄膜トランジスタを用いた液晶駆動用ピ
クセル回路において、 前記薄膜トランジスタは、 制御電極が制御線に接続されたエンハンスメント型電界
効果トランジスタ、第一電極が信号線に接続され第二電
極および制御電極がそれぞれ前記エンハンスメント型電
界効果トランジスタの第一電極および第二電極に接続さ
れた第一のデプレション型電界効果トランジスタ、およ
び第二電極が液晶の透明電極に接続され第一電極および
制御電極がそれぞれ前記エンハンスメント型電界効果ト
ランジスタの第二電極および第一電極に接続された第二
のディプレション型電界効果トランジスタの３個の薄膜
トランジスタを含むことを特徴とする液晶駆動用ピクセ
ル回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28666491A JP3168636B2 (ja) | 1991-10-31 | 1991-10-31 | 液晶駆動用ピクセル回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28666491A JP3168636B2 (ja) | 1991-10-31 | 1991-10-31 | 液晶駆動用ピクセル回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05127619A JPH05127619A (ja) | 1993-05-25 |
| JP3168636B2 true JP3168636B2 (ja) | 2001-05-21 |
Family
ID=17707359
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28666491A Expired - Lifetime JP3168636B2 (ja) | 1991-10-31 | 1991-10-31 | 液晶駆動用ピクセル回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3168636B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004233526A (ja) | 2003-01-29 | 2004-08-19 | Mitsubishi Electric Corp | 液晶表示装置 |
-
1991
- 1991-10-31 JP JP28666491A patent/JP3168636B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05127619A (ja) | 1993-05-25 |
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Legal Events
| Date | Code | Title | Description |
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