JP3468486B2 - アクティブマトリクス基板 - Google Patents
アクティブマトリクス基板Info
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Description
【０００１】
【発明の属する技術分野】本発明はアクティブマトリク
ス基板に関し、特に、画像劣化のない液晶表示装置を実
現するためのアクティブマトリクス基板に関するもので
ある。
ス基板に関し、特に、画像劣化のない液晶表示装置を実
現するためのアクティブマトリクス基板に関するもので
ある。
【０００２】
【従来の技術】現在、非晶質シリコン薄膜トランジスタ
（ａ−Ｓｉ ＴＦＴ）をスイッチング素子として用いた
アクティブマトリクス型液晶表示装置（ＴＦＴ−ＬＣ
Ｄ）は、ラップトップパソコンやノートパソコン、更に
はエンジニアリングワークステーション用の大型・大容
量フルカラーディスプレイとして広く利用されている。
（ａ−Ｓｉ ＴＦＴ）をスイッチング素子として用いた
アクティブマトリクス型液晶表示装置（ＴＦＴ−ＬＣ
Ｄ）は、ラップトップパソコンやノートパソコン、更に
はエンジニアリングワークステーション用の大型・大容
量フルカラーディスプレイとして広く利用されている。
【０００３】一方、近年においては、駆動回路を内蔵で
き、高性能、高精細化を図ることができる、多結晶シリ
コン薄膜トランジスタ（Ｐ−Ｓｉ ＴＦＴ）をスイッチ
ング素子として用いたアクティブマトリクス型ＴＦＴ−
ＬＣＤの研究開発が盛んに行われている。
き、高性能、高精細化を図ることができる、多結晶シリ
コン薄膜トランジスタ（Ｐ−Ｓｉ ＴＦＴ）をスイッチ
ング素子として用いたアクティブマトリクス型ＴＦＴ−
ＬＣＤの研究開発が盛んに行われている。
【０００４】以下、かかるＰ−Ｓｉ ＴＦＴを用いたＴ
ＦＴ−ＬＣＤ（Ｐ−Ｓｉ ＴＦＴ−ＬＣＤ）の一般的な
構成について説明する。
ＦＴ−ＬＣＤ（Ｐ−Ｓｉ ＴＦＴ−ＬＣＤ）の一般的な
構成について説明する。
【０００５】図４、５は従来の駆動回路内蔵型Ｐ−Ｓｉ
ＴＦＴ−ＬＣＤのアクティブマトリクス基板を示した
図で、図４はｎチャンネルまたはｐチャンネルのいずれ
か一方の薄膜トランジスタを用いて構成されたアクティ
ブマトリクス基板の模式図、図５はｎチャンネルの薄膜
トランジスタとｐチャンネルの薄膜トランジスタを接続
したＣＭＯＳ構造を用いて構成されたアクティブマトリ
クス基板の模式図である。これらの図において、ａは画
像表示部、ｂは走査信号側駆動回路部、ｃは表示信号側
駆動回路部である。画像表示部ａにおいて、４０１は走
査信号配線、４０２は表示信号配線、４０３は画素電
極、４０４は走査信号配線４０１と表示信号配線４０２
および画素電極４０３に接続されたスイッチング素子で
ある。走査信号側駆動回路部ｂにおいて、４０５は転送
クロック入力端子、４０６はスタートパルス入力端子、
４０７はシフトレジスタである。表示信号側駆動回路部
ｃにおいて、４０８は転送クロック入力端子、４０９は
スタートパルス入力端子、４１０はシフトレジスタ、４
１１は画像信号入力端子、４１２，４１２ａは画像信号
の表示信号配線４０２への伝達を制御するためのトラン
スファーゲート素子、４１３，４１３ａ，４１３ｂはト
ランスファーゲート素子４１２の寄生容量、４１４，４
１５，４１６はそれぞれトランスファーゲート素子４１
２であるｎチャンネルまたはｐチャンネル薄膜トランジ
スタのゲート電極，ソース電極，ドレイン電極、４１
７、４２０はトランスファーゲート素子４１２ａを構成
するＣＭＯＳ構造のｎチャンネル薄膜トランジスタとｐ
チャンネル薄膜トランジスタのそれぞれのゲート電極、
４１８，４１９はそれぞれｎチャンネル（ｐチャンネ
ル）薄膜トランジスタ４１７（４２０）のソース電極、
ドレイン電極、４２１はゲートパルスの極性を反転させ
るためのインバータである。
ＴＦＴ−ＬＣＤのアクティブマトリクス基板を示した
図で、図４はｎチャンネルまたはｐチャンネルのいずれ
か一方の薄膜トランジスタを用いて構成されたアクティ
ブマトリクス基板の模式図、図５はｎチャンネルの薄膜
トランジスタとｐチャンネルの薄膜トランジスタを接続
したＣＭＯＳ構造を用いて構成されたアクティブマトリ
クス基板の模式図である。これらの図において、ａは画
像表示部、ｂは走査信号側駆動回路部、ｃは表示信号側
駆動回路部である。画像表示部ａにおいて、４０１は走
査信号配線、４０２は表示信号配線、４０３は画素電
極、４０４は走査信号配線４０１と表示信号配線４０２
および画素電極４０３に接続されたスイッチング素子で
ある。走査信号側駆動回路部ｂにおいて、４０５は転送
クロック入力端子、４０６はスタートパルス入力端子、
４０７はシフトレジスタである。表示信号側駆動回路部
ｃにおいて、４０８は転送クロック入力端子、４０９は
スタートパルス入力端子、４１０はシフトレジスタ、４
１１は画像信号入力端子、４１２，４１２ａは画像信号
の表示信号配線４０２への伝達を制御するためのトラン
スファーゲート素子、４１３，４１３ａ，４１３ｂはト
ランスファーゲート素子４１２の寄生容量、４１４，４
１５，４１６はそれぞれトランスファーゲート素子４１
２であるｎチャンネルまたはｐチャンネル薄膜トランジ
スタのゲート電極，ソース電極，ドレイン電極、４１
７、４２０はトランスファーゲート素子４１２ａを構成
するＣＭＯＳ構造のｎチャンネル薄膜トランジスタとｐ
チャンネル薄膜トランジスタのそれぞれのゲート電極、
４１８，４１９はそれぞれｎチャンネル（ｐチャンネ
ル）薄膜トランジスタ４１７（４２０）のソース電極、
ドレイン電極、４２１はゲートパルスの極性を反転させ
るためのインバータである。
【０００６】ここで、トランスファーゲート素子４１２
の駆動方法について簡単に説明する。図６は図４のアク
ティブマトリクス基板における表示信号側駆動回路の駆
動波形図であり、図７は図５のアクティブマトリクス基
板における表示信号側駆動回路の駆動波形図である。こ
れらの図において、５０１はトランスファーゲート素子
４１２である薄膜トランジスタのゲート電極４１４に印
加されるシフトレジスタ４１０からの出力信号、５０１
ａ，５０１ｂはトランスファーゲート素子４１２ａを構
成するｎチャンネル薄膜トランジスタとｐチャンネル薄
膜トランジスタのそれぞれのゲート電極４１７，４２０
に印加されるシフトレジスタ４１０からの出力信号、５
０２は入力画像信号、５０３はトランスファーゲート素
子４１２を介して表示信号配線４０２に伝達される伝達
画像信号、５０４はトランスファーゲート素子４１２
（４１２ａ）の寄生容量４１３（４１３ａ，４１３ｂ）
による突き抜け、すなわち、入力画像信号が伝達された
表示信号配線４０２の電位の入力画像信号電位に対する
ずれ量である。また、図中の入力画像信号５０２におけ
る期間ａはブランキング期間、期間ｂは走査信号配線一
本分の表示期間である。図５に示したアクティブマトリ
クス基板においては、伝達画像信号５０３は、各々の薄
膜トランジスタを介した伝達画像信号５０３ａ，５０３
ｂの平均電位であり、トランスファーゲート素子４１２
ａを構成するｎチャンネルおよびｐチャンネルの薄膜ト
ランジスタの各々のゲート電極４１７，４２０に印加さ
れるシフトレジスタ出力信号５０１ａ，５０１ｂの電位
は逆極性であるので、各々の薄膜トランジスタの寄生容
量４１３ａ（ｎチャンネル），４１３ｂ（ｐチャンネ
ル）による突き抜け５０４ａ，５０４ｂも逆極性にな
る。
の駆動方法について簡単に説明する。図６は図４のアク
ティブマトリクス基板における表示信号側駆動回路の駆
動波形図であり、図７は図５のアクティブマトリクス基
板における表示信号側駆動回路の駆動波形図である。こ
れらの図において、５０１はトランスファーゲート素子
４１２である薄膜トランジスタのゲート電極４１４に印
加されるシフトレジスタ４１０からの出力信号、５０１
ａ，５０１ｂはトランスファーゲート素子４１２ａを構
成するｎチャンネル薄膜トランジスタとｐチャンネル薄
膜トランジスタのそれぞれのゲート電極４１７，４２０
に印加されるシフトレジスタ４１０からの出力信号、５
０２は入力画像信号、５０３はトランスファーゲート素
子４１２を介して表示信号配線４０２に伝達される伝達
画像信号、５０４はトランスファーゲート素子４１２
（４１２ａ）の寄生容量４１３（４１３ａ，４１３ｂ）
による突き抜け、すなわち、入力画像信号が伝達された
表示信号配線４０２の電位の入力画像信号電位に対する
ずれ量である。また、図中の入力画像信号５０２におけ
る期間ａはブランキング期間、期間ｂは走査信号配線一
本分の表示期間である。図５に示したアクティブマトリ
クス基板においては、伝達画像信号５０３は、各々の薄
膜トランジスタを介した伝達画像信号５０３ａ，５０３
ｂの平均電位であり、トランスファーゲート素子４１２
ａを構成するｎチャンネルおよびｐチャンネルの薄膜ト
ランジスタの各々のゲート電極４１７，４２０に印加さ
れるシフトレジスタ出力信号５０１ａ，５０１ｂの電位
は逆極性であるので、各々の薄膜トランジスタの寄生容
量４１３ａ（ｎチャンネル），４１３ｂ（ｐチャンネ
ル）による突き抜け５０４ａ，５０４ｂも逆極性にな
る。
【０００７】
【発明が解決しようとする課題】図４のトランスファー
ゲート素子４１２がｎチャンネルまたはｐチャンネルの
いずれか一方の薄膜トランジスタで構成されたアクティ
ブマトリクス基板では、図６の駆動波形図からわかるよ
うに、トランスファーゲート素子４１２の寄生容量４１
３による突き抜け５０４が生じ、トランスファーゲート
素子４１２を介して入力画像信号が伝達された表示信号
配線４０２の電位が入力画像信号５０２の電位からずれ
てしまうという問題が発生する。なお、図４のアクティ
ブマトリクス基板におけるトランスファーゲート素子４
１２の寄生容量４１３による突き抜け５０４は次式（数
１）によって表される。
ゲート素子４１２がｎチャンネルまたはｐチャンネルの
いずれか一方の薄膜トランジスタで構成されたアクティ
ブマトリクス基板では、図６の駆動波形図からわかるよ
うに、トランスファーゲート素子４１２の寄生容量４１
３による突き抜け５０４が生じ、トランスファーゲート
素子４１２を介して入力画像信号が伝達された表示信号
配線４０２の電位が入力画像信号５０２の電位からずれ
てしまうという問題が発生する。なお、図４のアクティ
ブマトリクス基板におけるトランスファーゲート素子４
１２の寄生容量４１３による突き抜け５０４は次式（数
１）によって表される。
【０００８】
【数１】
【０００９】式中、△Ｖは突き抜け、Ｖoはゲート印加
電圧、Ｃoは寄生容量、Ｃs は表示信号配線容量であ
る。
電圧、Ｃoは寄生容量、Ｃs は表示信号配線容量であ
る。
【００１０】一方、図５のトランスファーゲート素子４
１２ａがＣＭＯＳ構造の薄膜トランジスタで構成された
アクティブマトリクス基板は、前記図４のアクティブマ
トリクス基板に比べてトランスファーゲート素子４１２
ａの充電特性が優れている。しかしながら、かかるアク
ティブマトリクス基板においては、通常ｎチャンネルと
ｐチャンネルの薄膜トランジスタでは移動度が異なるこ
とから、トランスファーゲート素子４１２ａにおけるｎ
チャンネル薄膜トランジスタとｐチャンネル薄膜トラン
ジスタの充電特性が同等となるように、これら薄膜トラ
ンジスタのサイズはその移動度に応じて個別に設定され
ているが、この場合に、各々の薄膜トランジスタでの寄
生容量４１３ａ（ｎチャンネル），４１３ｂ（ｐチャン
ネル）による突き抜け５０４ａ，５０４ｂの量が異なる
ため、前記図４のアクティブマトリクス基板と同様にト
ランスファーゲート素子４１２ａを介して入力画像信号
が伝達された表示信号配線４０２の電位が入力画像信号
５０２の電位からずれてしまうこととなる。なお、図５
のアクティブマトリクス基板におけるトランスファーゲ
ート素子４１２ａの寄生容量４１３（４１３ａ，４１３
ｂ）による突き抜け５０４は次式（数２）によって表さ
れる。
１２ａがＣＭＯＳ構造の薄膜トランジスタで構成された
アクティブマトリクス基板は、前記図４のアクティブマ
トリクス基板に比べてトランスファーゲート素子４１２
ａの充電特性が優れている。しかしながら、かかるアク
ティブマトリクス基板においては、通常ｎチャンネルと
ｐチャンネルの薄膜トランジスタでは移動度が異なるこ
とから、トランスファーゲート素子４１２ａにおけるｎ
チャンネル薄膜トランジスタとｐチャンネル薄膜トラン
ジスタの充電特性が同等となるように、これら薄膜トラ
ンジスタのサイズはその移動度に応じて個別に設定され
ているが、この場合に、各々の薄膜トランジスタでの寄
生容量４１３ａ（ｎチャンネル），４１３ｂ（ｐチャン
ネル）による突き抜け５０４ａ，５０４ｂの量が異なる
ため、前記図４のアクティブマトリクス基板と同様にト
ランスファーゲート素子４１２ａを介して入力画像信号
が伝達された表示信号配線４０２の電位が入力画像信号
５０２の電位からずれてしまうこととなる。なお、図５
のアクティブマトリクス基板におけるトランスファーゲ
ート素子４１２ａの寄生容量４１３（４１３ａ，４１３
ｂ）による突き抜け５０４は次式（数２）によって表さ
れる。
【００１１】
【数２】
【００１２】式中、△Ｖは突き抜け、Ｖ1 はｎチャンネ
ルの薄膜トランジスタのゲート印加電圧、Ｖ2はｐチャ
ンネルの薄膜トランジスタのゲート印加電圧、Ｃ1はｎ
チャンネルの薄膜トランジスタの寄生容量、Ｃ2 はｐチ
ャンネルの薄膜トランジスタの寄生容量、Ｃsは表示信
号配線容量である。
ルの薄膜トランジスタのゲート印加電圧、Ｖ2はｐチャ
ンネルの薄膜トランジスタのゲート印加電圧、Ｃ1はｎ
チャンネルの薄膜トランジスタの寄生容量、Ｃ2 はｐチ
ャンネルの薄膜トランジスタの寄生容量、Ｃsは表示信
号配線容量である。
【００１３】以上のように、従来の駆動回路内蔵型の薄
膜トランジスタを用いたアクティブマトリクス基板で
は、駆動回路に入力された画像信号を正確に画像表示部
の信号配線に伝達することができず、例えばこれを液晶
表示装置に適用した場合に、液晶パネルの内部に不可避
のＤＣ電圧等が印加されて、画質及び信頼性が劣化する
という不具合を発生していた。
膜トランジスタを用いたアクティブマトリクス基板で
は、駆動回路に入力された画像信号を正確に画像表示部
の信号配線に伝達することができず、例えばこれを液晶
表示装置に適用した場合に、液晶パネルの内部に不可避
のＤＣ電圧等が印加されて、画質及び信頼性が劣化する
という不具合を発生していた。
【００１４】本発明は以上の課題に鑑みてなされたもの
で、駆動回路に入力された画像信号を正確に画像表示部
の信号配線に伝達することができる駆動回路内蔵型のア
クティブマトリクス基板を提供することを目的とする。
で、駆動回路に入力された画像信号を正確に画像表示部
の信号配線に伝達することができる駆動回路内蔵型のア
クティブマトリクス基板を提供することを目的とする。
【００１５】
【００１６】
【課題を解決するための手段】本発明の第１のアクティ
ブマトリクス基板は、基板の主面上に、マトリクス状に
配置された複数本の走査信号配線と複数本の表示信号配
線の各交差点にて画素電極がスイッチング素子を介して
前記走査信号配線と前記表示信号配線に接続されている
画像表示部と、前記複数本の走査信号配線に接続された
走査信号側駆動回路部と、前記複数本の表示信号配線に
接続された表示信号側駆動回路部が形成され、前記走査
信号側駆動回路部及び前記表示信号側駆動回路部の少く
とも一方に、シフトレジスタと前記複数本の走査信号配
線または前記複数本の表示信号配線の各々の配線との間
に接続され、前記シフトレジスタの出力信号に基づいて
入力画像信号の前記複数本の走査信号配線または前記複
数本の表示信号配線の各々の配線への伝達を制御するト
ランスファーゲート素子が設けられ、前記トランスファ
ーゲート素子がｎチャンネル薄膜トランジスタとｐチャ
ンネル薄膜トランジスタを接続したＣＭＯＳ構造素子か
らなるアクティブマトリクス基板において、前記ｎチャ
ンネル薄膜トランジスタと前記ｐチャンネル薄膜トラン
ジスタのトランジスタサイズが大きい方の薄膜トランジ
スタに印加されるゲートパルスの絶対電位を、トランジ
スタサイズが小さい方の薄膜トランジスタに印加される
ゲートパルスの絶対電位よりも小さくして、前記ｎチャ
ンネル薄膜トランジスタとｐチャンネル薄膜トランジス
タの寄生容量の差によって生ずる前記入力画像信号の電
位と前記走査信号配線または前記表示信号配線の電位と
のずれ量を無くしたことを特徴とする。このような構成
にしたことにより、ｎチャンネル薄膜トランジスタの寄
生容量による突き抜け（量）と、ｐチャンネル薄膜トラ
ンジスタの寄生容量による突き抜け（量）の差がキャン
セルされ、その結果、入力画像信号と同等の信号が走査
信号配線または表示信号配線に伝達される。
ブマトリクス基板は、基板の主面上に、マトリクス状に
配置された複数本の走査信号配線と複数本の表示信号配
線の各交差点にて画素電極がスイッチング素子を介して
前記走査信号配線と前記表示信号配線に接続されている
画像表示部と、前記複数本の走査信号配線に接続された
走査信号側駆動回路部と、前記複数本の表示信号配線に
接続された表示信号側駆動回路部が形成され、前記走査
信号側駆動回路部及び前記表示信号側駆動回路部の少く
とも一方に、シフトレジスタと前記複数本の走査信号配
線または前記複数本の表示信号配線の各々の配線との間
に接続され、前記シフトレジスタの出力信号に基づいて
入力画像信号の前記複数本の走査信号配線または前記複
数本の表示信号配線の各々の配線への伝達を制御するト
ランスファーゲート素子が設けられ、前記トランスファ
ーゲート素子がｎチャンネル薄膜トランジスタとｐチャ
ンネル薄膜トランジスタを接続したＣＭＯＳ構造素子か
らなるアクティブマトリクス基板において、前記ｎチャ
ンネル薄膜トランジスタと前記ｐチャンネル薄膜トラン
ジスタのトランジスタサイズが大きい方の薄膜トランジ
スタに印加されるゲートパルスの絶対電位を、トランジ
スタサイズが小さい方の薄膜トランジスタに印加される
ゲートパルスの絶対電位よりも小さくして、前記ｎチャ
ンネル薄膜トランジスタとｐチャンネル薄膜トランジス
タの寄生容量の差によって生ずる前記入力画像信号の電
位と前記走査信号配線または前記表示信号配線の電位と
のずれ量を無くしたことを特徴とする。このような構成
にしたことにより、ｎチャンネル薄膜トランジスタの寄
生容量による突き抜け（量）と、ｐチャンネル薄膜トラ
ンジスタの寄生容量による突き抜け（量）の差がキャン
セルされ、その結果、入力画像信号と同等の信号が走査
信号配線または表示信号配線に伝達される。
【００１７】また本発明の第２のアクティブマトリクス
基板は、基板の主面上に、マトリクス状に配置された複
数本の走査信号配線と複数本の表示信号配線の各交差点
にて画素電極がスイッチング素子を介して前記走査信号
配線と前記表示信号配線に接続されている画像表示部
と、前記複数本の走査信号配線に接続された走査信号側
駆動回路部と、前記複数本の表示信号配線に接続された
表示信号側駆動回路部が形成され、前記走査信号側駆動
回路部及び前記表示信号側駆動回路部の少くとも一方
に、シフトレジスタと前記複数本の走査信号配線または
前記複数本の表示信号配線の各々の配線との間に接続さ
れ、前記シフトレジスタの出力信号に基づいて入力画像
信号の前記複数本の走査信号配線または前記複数本の表
示信号配線の各々の配線への伝達を制御するトランスフ
ァーゲート素子が設けられ、前記トランスファーゲート
素子がｎチャンネル薄膜トランジスタとｐチャンネル薄
膜トランジスタとを接続したＣＭＯＳ構造素子からなる
アクティブマトリクス基板において、前記ｎチャンネル
薄膜トランジスタと前記ｐチャンネル薄膜トランジスタ
のトランジスタサイズの小さい方の薄膜トランジスタ
に、前記ｎチャンネル薄膜トランジスタと前記ｐチャン
ネル薄膜トランジスタの寄生容量の差に相当する容量を
付加したことを特徴とする。このような構成にしたこと
により、ｎチャンネル薄膜トランジスタとｐチャンネル
薄膜トランジスタの寄生容量の差が実質的に無くなっ
て、ｎチャンネル薄膜トランジスタの寄生容量による突
き抜け（量）と、ｐチャンネル薄膜トランジスタの寄生
容量による突き抜け（量）が実質的に等しくなり、その
結果、入力画像信号と同等の信号が走査信号配線または
表示信号配線に伝達される。
基板は、基板の主面上に、マトリクス状に配置された複
数本の走査信号配線と複数本の表示信号配線の各交差点
にて画素電極がスイッチング素子を介して前記走査信号
配線と前記表示信号配線に接続されている画像表示部
と、前記複数本の走査信号配線に接続された走査信号側
駆動回路部と、前記複数本の表示信号配線に接続された
表示信号側駆動回路部が形成され、前記走査信号側駆動
回路部及び前記表示信号側駆動回路部の少くとも一方
に、シフトレジスタと前記複数本の走査信号配線または
前記複数本の表示信号配線の各々の配線との間に接続さ
れ、前記シフトレジスタの出力信号に基づいて入力画像
信号の前記複数本の走査信号配線または前記複数本の表
示信号配線の各々の配線への伝達を制御するトランスフ
ァーゲート素子が設けられ、前記トランスファーゲート
素子がｎチャンネル薄膜トランジスタとｐチャンネル薄
膜トランジスタとを接続したＣＭＯＳ構造素子からなる
アクティブマトリクス基板において、前記ｎチャンネル
薄膜トランジスタと前記ｐチャンネル薄膜トランジスタ
のトランジスタサイズの小さい方の薄膜トランジスタ
に、前記ｎチャンネル薄膜トランジスタと前記ｐチャン
ネル薄膜トランジスタの寄生容量の差に相当する容量を
付加したことを特徴とする。このような構成にしたこと
により、ｎチャンネル薄膜トランジスタとｐチャンネル
薄膜トランジスタの寄生容量の差が実質的に無くなっ
て、ｎチャンネル薄膜トランジスタの寄生容量による突
き抜け（量）と、ｐチャンネル薄膜トランジスタの寄生
容量による突き抜け（量）が実質的に等しくなり、その
結果、入力画像信号と同等の信号が走査信号配線または
表示信号配線に伝達される。
【００１８】前記構成からなる本発明の第１〜第２のア
クティブマトリクス基板においては、画像表示部のスイ
ッチング素子およびトランスファーゲート素子が多結晶
シリコン薄膜トランジスタからなるのが好ましい。この
ような構成にしたことにより、画素密度を向上でき、こ
れを液晶表示装置に適用することにより画像の高精細化
を図ることができる。
クティブマトリクス基板においては、画像表示部のスイ
ッチング素子およびトランスファーゲート素子が多結晶
シリコン薄膜トランジスタからなるのが好ましい。この
ような構成にしたことにより、画素密度を向上でき、こ
れを液晶表示装置に適用することにより画像の高精細化
を図ることができる。
【００１９】
【発明の実施の形態】以下、本発明の実施の形態を図に
基づいて説明する。
基づいて説明する。
【００２０】（第１の実施形態）図１は本発明のアクテ
ィブマトリクス基板の第１の具体例における駆動回路部
のトランスファーゲート素子を示した平面図であり、図
において、１０１はゲート配線、１０２はソース配線、
１０３はドレイン配線、１０４は半導体層、１０５はｎ
チャンネル薄膜トランジスタ、１０６はｐチャンネル薄
膜トランジスタである。薄膜トランジスタのチャンネル
幅は半導体層１０４のソース配線１０２（ドレイン配線
１０３）の走行方向に対する平行方向の幅であり、チャ
ンネル長は半導体層１０４とゲート配線１０１の重なり
部分のソース配線１０２（ドレイン配線１０３）と走行
方向に対する直交方向の幅（ゲート配線１０１の半導体
層１０４に重なっている部分の幅）である。
ィブマトリクス基板の第１の具体例における駆動回路部
のトランスファーゲート素子を示した平面図であり、図
において、１０１はゲート配線、１０２はソース配線、
１０３はドレイン配線、１０４は半導体層、１０５はｎ
チャンネル薄膜トランジスタ、１０６はｐチャンネル薄
膜トランジスタである。薄膜トランジスタのチャンネル
幅は半導体層１０４のソース配線１０２（ドレイン配線
１０３）の走行方向に対する平行方向の幅であり、チャ
ンネル長は半導体層１０４とゲート配線１０１の重なり
部分のソース配線１０２（ドレイン配線１０３）と走行
方向に対する直交方向の幅（ゲート配線１０１の半導体
層１０４に重なっている部分の幅）である。
【００２１】かかるアクティブマトリクス基板の回路構
成は前記図５に示した従来のアクティブマトリクス基板
のそれと同じであり、前記図５に示した従来のアクティ
ブマトリクス基板とはトランスファーゲート素子である
ｎチャンネル薄膜トランジスタ１０５とｐチャンネル薄
膜トランジスタ１０６のトランジスタサイズを等しくし
ている点（すなわち、ｎチャンネル薄膜トランジスタ１
０５のチャンネル長及びチャンネル幅をそれぞれｐチャ
ンネル薄膜トランジスタ１０６のチャンネル長及びチャ
ンネル幅に等しくしている点）が異なっている。なお、
かかるアクティブマトリクス基板では、画像表示部のス
イッチング素子および駆動回路部のトランスファーゲー
ト素子である薄膜トランジスタは、６００℃以下の低温
形成の多結晶シリコン薄膜を用いた薄膜トランジスタで
形成されている。なお、ｎチャンネル薄膜トランジスタ
とｐチャンネル薄膜トランジスタのトランジスタサイズ
を等しくしたことによる双方のトランジスタの充電特性
の差については、双方のトランジスタのサイズを充電に
必要最低限なサイズ以上にすれば、特に支障をきたさな
い。すなわち、図４のｎチャンネルまたはｐチャンネル
のいずれか一方の薄膜トランジスタで構成されたトラン
スファーゲート素子の充電特性と同等以上の充電特性が
得られる。
成は前記図５に示した従来のアクティブマトリクス基板
のそれと同じであり、前記図５に示した従来のアクティ
ブマトリクス基板とはトランスファーゲート素子である
ｎチャンネル薄膜トランジスタ１０５とｐチャンネル薄
膜トランジスタ１０６のトランジスタサイズを等しくし
ている点（すなわち、ｎチャンネル薄膜トランジスタ１
０５のチャンネル長及びチャンネル幅をそれぞれｐチャ
ンネル薄膜トランジスタ１０６のチャンネル長及びチャ
ンネル幅に等しくしている点）が異なっている。なお、
かかるアクティブマトリクス基板では、画像表示部のス
イッチング素子および駆動回路部のトランスファーゲー
ト素子である薄膜トランジスタは、６００℃以下の低温
形成の多結晶シリコン薄膜を用いた薄膜トランジスタで
形成されている。なお、ｎチャンネル薄膜トランジスタ
とｐチャンネル薄膜トランジスタのトランジスタサイズ
を等しくしたことによる双方のトランジスタの充電特性
の差については、双方のトランジスタのサイズを充電に
必要最低限なサイズ以上にすれば、特に支障をきたさな
い。すなわち、図４のｎチャンネルまたはｐチャンネル
のいずれか一方の薄膜トランジスタで構成されたトラン
スファーゲート素子の充電特性と同等以上の充電特性が
得られる。
【００２２】このようなアクティブマトリクス基板によ
れば、トランスファーゲート素子４１２を構成するｎチ
ャンネル薄膜トランジスタ１０５及びｐチャンネル薄膜
トランジスタ１０６のそれぞれの寄生容量４１３ａ，４
１３ｂによるそれぞれの突き抜け（５０４ａ，５０４
ｂ）の量は同等となり、かつ、ｎチャンネル薄膜トラン
ジスタ１０５及びｐチャンネル薄膜トランジスタ１０６
をオンさせるための信号の電位は逆極性で、寄生容量に
よる突き抜けも逆極性になることから、ｎチャンネル薄
膜トランジスタ１０５の寄生容量４１３ａによる突き抜
け（５０４ａ）と、ｐチャンネル薄膜トランジスタ１０
６の寄生容量４１３ｂによる突き抜け（５０４ｂ）は相
互に補償しあい、入力信号と同等な信号を信号配線４０
２に伝達することができる。従って、このアクティブマ
トリクス基板を液晶表示装置に適用することにより、液
晶パネルの内部に不可避のＤＣ電圧等が印加されること
がなくなり、画質及び信頼性を向上させることができ
る。
れば、トランスファーゲート素子４１２を構成するｎチ
ャンネル薄膜トランジスタ１０５及びｐチャンネル薄膜
トランジスタ１０６のそれぞれの寄生容量４１３ａ，４
１３ｂによるそれぞれの突き抜け（５０４ａ，５０４
ｂ）の量は同等となり、かつ、ｎチャンネル薄膜トラン
ジスタ１０５及びｐチャンネル薄膜トランジスタ１０６
をオンさせるための信号の電位は逆極性で、寄生容量に
よる突き抜けも逆極性になることから、ｎチャンネル薄
膜トランジスタ１０５の寄生容量４１３ａによる突き抜
け（５０４ａ）と、ｐチャンネル薄膜トランジスタ１０
６の寄生容量４１３ｂによる突き抜け（５０４ｂ）は相
互に補償しあい、入力信号と同等な信号を信号配線４０
２に伝達することができる。従って、このアクティブマ
トリクス基板を液晶表示装置に適用することにより、液
晶パネルの内部に不可避のＤＣ電圧等が印加されること
がなくなり、画質及び信頼性を向上させることができ
る。
【００２３】（第２の実施形態）図２は本発明のアクテ
ィブマトリクス基板の第２の具体例における駆動回路部
のトランスファーゲート素子の等価回路図であり、図に
おいて、図５と同一符号は同一または相当する部分を示
し、２０１ａ，２０１ｂはそれぞれｎチャンネル薄膜ト
ランジスタのゲート電極とｐチャンネル薄膜トランジス
タのゲート電極、２０２はソース電極、２０３はドレイ
ン電極、２０４ａ，２０４ｂはそれぞれｎチャンネル薄
膜トランジスタの寄生容量とｐチャンネル薄膜薄膜トラ
ンジスタの寄生容量、２０５はゲートパルスの極性を反
転させるためのインバータ、２０６，２０７はゲート電
極２０１ｂに接続した外部抵抗である。
ィブマトリクス基板の第２の具体例における駆動回路部
のトランスファーゲート素子の等価回路図であり、図に
おいて、図５と同一符号は同一または相当する部分を示
し、２０１ａ，２０１ｂはそれぞれｎチャンネル薄膜ト
ランジスタのゲート電極とｐチャンネル薄膜トランジス
タのゲート電極、２０２はソース電極、２０３はドレイ
ン電極、２０４ａ，２０４ｂはそれぞれｎチャンネル薄
膜トランジスタの寄生容量とｐチャンネル薄膜薄膜トラ
ンジスタの寄生容量、２０５はゲートパルスの極性を反
転させるためのインバータ、２０６，２０７はゲート電
極２０１ｂに接続した外部抵抗である。
【００２４】すなわち、このアクティブマトリクス基板
では、トランスファーゲート素子を構成するｎチャンネ
ル薄膜トランジスタとｐチャンネル薄膜トランジスタの
うちのトランジスタサイズが大きい方の薄膜トランジス
タのゲート電極に外部抵抗２０６，２０７を接続し、こ
のゲート電極に印加されるゲートパルスの高さ（絶対電
位）を、トランジスタサイズが小さい方の薄膜トランジ
スタのゲート電極に印加されるゲートパルスの高さ（絶
対電位）よりも小さくして、ｎチャンネル薄膜トランジ
スタの寄生容量による突き抜け（５０４ａ）と、ｐチャ
ンネル薄膜トランジスタの寄生容量による突き抜け（５
０４ａ）の差をキャンセルしている。従って、かかるア
クティブマトリクス基板においても、前記図１のアクテ
ィブマトリクス基板と同様に入力信号と同等な信号を信
号配線４０２に伝達することができる。
では、トランスファーゲート素子を構成するｎチャンネ
ル薄膜トランジスタとｐチャンネル薄膜トランジスタの
うちのトランジスタサイズが大きい方の薄膜トランジス
タのゲート電極に外部抵抗２０６，２０７を接続し、こ
のゲート電極に印加されるゲートパルスの高さ（絶対電
位）を、トランジスタサイズが小さい方の薄膜トランジ
スタのゲート電極に印加されるゲートパルスの高さ（絶
対電位）よりも小さくして、ｎチャンネル薄膜トランジ
スタの寄生容量による突き抜け（５０４ａ）と、ｐチャ
ンネル薄膜トランジスタの寄生容量による突き抜け（５
０４ａ）の差をキャンセルしている。従って、かかるア
クティブマトリクス基板においても、前記図１のアクテ
ィブマトリクス基板と同様に入力信号と同等な信号を信
号配線４０２に伝達することができる。
【００２５】なお、このアクティブマトリクス基板の駆
動回路部のトランスファーゲート素子以外の回路構成
は、前記図５に示した従来のアクティブマトリクス基板
のそれと同じであり、画像表示部のスイッチング素子お
よび駆動回路部のトランスファーゲート素子を構成する
薄膜トランジスタは、６００℃以下の低温形成の多結晶
シリコン薄膜を用いた薄膜トランジスタで形成されてい
る。
動回路部のトランスファーゲート素子以外の回路構成
は、前記図５に示した従来のアクティブマトリクス基板
のそれと同じであり、画像表示部のスイッチング素子お
よび駆動回路部のトランスファーゲート素子を構成する
薄膜トランジスタは、６００℃以下の低温形成の多結晶
シリコン薄膜を用いた薄膜トランジスタで形成されてい
る。
【００２６】また、ここでは薄膜トランジスタのゲート
電極（２０１ｂ）に外部抵抗（２０６，２０７）を接続
することによりゲートパルス高さの変調を行っている
が、本発明においては、ゲートパルスの極性を反転させ
るためのインバータ（２０５）の電源電圧を減じること
によってゲートパルス高さの変調行ってもよく、この場
合も同様の効果を得ることができる。
電極（２０１ｂ）に外部抵抗（２０６，２０７）を接続
することによりゲートパルス高さの変調を行っている
が、本発明においては、ゲートパルスの極性を反転させ
るためのインバータ（２０５）の電源電圧を減じること
によってゲートパルス高さの変調行ってもよく、この場
合も同様の効果を得ることができる。
【００２７】（第３の実施形態）図３は本発明のアクテ
ィブマトリクス基板の第３の具体例における駆動回路部
のトランスファーゲート素子の等価回路図であり、図に
おいて、図４と同一符号は同一または相当する部分を示
し、３０１ａ，３０１ｂはそれぞれｎチャンネル薄膜ト
ランジスタのゲート電極とｐチャンネル薄膜トランジス
タのゲート電極、３０２はソース電極、３０３はドレイ
ン電極、３０４ａ，３０４ｂはそれぞれｎチャンネル薄
膜トランジスタの寄生容量とｐチャンネル薄膜薄膜トラ
ンジスタの寄生容量、３０５はゲートパルスの極性を反
転させるためのインバータ、３０６は付加容量である。
ィブマトリクス基板の第３の具体例における駆動回路部
のトランスファーゲート素子の等価回路図であり、図に
おいて、図４と同一符号は同一または相当する部分を示
し、３０１ａ，３０１ｂはそれぞれｎチャンネル薄膜ト
ランジスタのゲート電極とｐチャンネル薄膜トランジス
タのゲート電極、３０２はソース電極、３０３はドレイ
ン電極、３０４ａ，３０４ｂはそれぞれｎチャンネル薄
膜トランジスタの寄生容量とｐチャンネル薄膜薄膜トラ
ンジスタの寄生容量、３０５はゲートパルスの極性を反
転させるためのインバータ、３０６は付加容量である。
【００２８】すなわち、このアクティブマトリクス基板
では、トランスファーゲート素子を構成するｎチャンネ
ル薄膜トランジスタとｐチャンネル薄膜トランジスタの
うちのトランジスタサイズが小さい方の薄膜トランジス
タのゲート電極とドレイン電極間に、両者の薄膜トラン
ジスタの寄生容量の差に相当する容量３０６を付加する
ことにより、ｎチャンネル薄膜トランジスタとｐチャン
ネル薄膜トランジスタの寄生容量の差を実質的に無くし
ている。従って、かかるアクティブマトリクス基板で
は、ｎチャンネル薄膜トランジスタの寄生容量による突
き抜け（量）とｐチャンネル薄膜トランジスタの寄生容
量による突き抜け（量）が実質的に等しくなり、その結
果、ｍ前記図１のアクティブマトリクス基板と同様に入
力信号と同等な信号を信号配線４０２に伝達することが
できる。
では、トランスファーゲート素子を構成するｎチャンネ
ル薄膜トランジスタとｐチャンネル薄膜トランジスタの
うちのトランジスタサイズが小さい方の薄膜トランジス
タのゲート電極とドレイン電極間に、両者の薄膜トラン
ジスタの寄生容量の差に相当する容量３０６を付加する
ことにより、ｎチャンネル薄膜トランジスタとｐチャン
ネル薄膜トランジスタの寄生容量の差を実質的に無くし
ている。従って、かかるアクティブマトリクス基板で
は、ｎチャンネル薄膜トランジスタの寄生容量による突
き抜け（量）とｐチャンネル薄膜トランジスタの寄生容
量による突き抜け（量）が実質的に等しくなり、その結
果、ｍ前記図１のアクティブマトリクス基板と同様に入
力信号と同等な信号を信号配線４０２に伝達することが
できる。
【００２９】なお、このアクティブマトリクス基板の駆
動回路部のトランスファーゲート素子以外の回路構成
は、前記図５に示した従来のアクティブマトリクス基板
のそれと同じであり、画像表示部のスイッチング素子お
よび駆動回路部のトランスファーゲート素子を構成する
薄膜トランジスタは、６００℃以下の低温形成の多結晶
シリコン薄膜を用いた薄膜トランジスタで形成されてい
る。
動回路部のトランスファーゲート素子以外の回路構成
は、前記図５に示した従来のアクティブマトリクス基板
のそれと同じであり、画像表示部のスイッチング素子お
よび駆動回路部のトランスファーゲート素子を構成する
薄膜トランジスタは、６００℃以下の低温形成の多結晶
シリコン薄膜を用いた薄膜トランジスタで形成されてい
る。
【００３０】以上説明した本発明のアクティブマトリク
ス基板の具体例はいずれも表示信号側駆動回路部にトラ
ンスファーゲート素子を設けたタイプのものであるが、
本発明は走査信号側駆動回路部にトランスファーゲート
素子を設けたタイプのもの、または、表示信号側駆動回
路部及び表示信号側駆動回路部の双方にトランスファー
ゲート素子を設けたタイプのアクティブマトリクス基板
にも適用することができる。
ス基板の具体例はいずれも表示信号側駆動回路部にトラ
ンスファーゲート素子を設けたタイプのものであるが、
本発明は走査信号側駆動回路部にトランスファーゲート
素子を設けたタイプのもの、または、表示信号側駆動回
路部及び表示信号側駆動回路部の双方にトランスファー
ゲート素子を設けたタイプのアクティブマトリクス基板
にも適用することができる。
【００３１】また、以上説明した本発明のアクティブマ
トリクス基板の具体例は、いずれも、画像表示部のスイ
ッチング素子および駆動回路部のトランスファーゲート
素子を構成する薄膜トランジスタとして、多結晶シリコ
ン薄膜トランジスタを用いたものであるが、トランスフ
ァーゲート素子を用いて信号を信号配線に伝達する構成
を有するものであれば、画像表示部のスイッチング素子
および駆動回路部のトランスファーゲート素子を非晶質
シリコン薄膜トランジスタで形成したアクティブマトリ
クス基板にも本発明を適用することができる。
トリクス基板の具体例は、いずれも、画像表示部のスイ
ッチング素子および駆動回路部のトランスファーゲート
素子を構成する薄膜トランジスタとして、多結晶シリコ
ン薄膜トランジスタを用いたものであるが、トランスフ
ァーゲート素子を用いて信号を信号配線に伝達する構成
を有するものであれば、画像表示部のスイッチング素子
および駆動回路部のトランスファーゲート素子を非晶質
シリコン薄膜トランジスタで形成したアクティブマトリ
クス基板にも本発明を適用することができる。
【００３２】
【発明の効果】以上のように、本発明のアクティブマト
リクス基板によれば、駆動回路部のトランスファーゲー
ト素子であるＣＭＯＳ構造の薄膜トランジスタのｎチャ
ンネルとｐチャンネルの薄膜トランジスタの寄生容量に
よる突き抜け誤差を解消することができ、入力画像信号
を正確に信号配線（画像表示部）に伝達することができ
る。従って、このアクティブマトリクス基板を液晶表示
装置に適用することにより、液晶パネルの内部に不可避
のＤＣ電圧等が印加されることがなくなり、画質及び信
頼性を向上させることができる。
リクス基板によれば、駆動回路部のトランスファーゲー
ト素子であるＣＭＯＳ構造の薄膜トランジスタのｎチャ
ンネルとｐチャンネルの薄膜トランジスタの寄生容量に
よる突き抜け誤差を解消することができ、入力画像信号
を正確に信号配線（画像表示部）に伝達することができ
る。従って、このアクティブマトリクス基板を液晶表示
装置に適用することにより、液晶パネルの内部に不可避
のＤＣ電圧等が印加されることがなくなり、画質及び信
頼性を向上させることができる。
【図１】 本発明のアクティブマトリクス基板の第１の
具体例における駆動回路部のトランスファーゲート素子
を示した平面図である。
具体例における駆動回路部のトランスファーゲート素子
を示した平面図である。
【図２】 本発明のアクティブマトリクス基板の第２の
具体例における駆動回路部のトランスファーゲート素子
の等価回路図である。
具体例における駆動回路部のトランスファーゲート素子
の等価回路図である。
【図３】 本発明のアクティブマトリクス基板の第３の
具体例における駆動回路部のトランスファーゲート素子
の等価回路図である。
具体例における駆動回路部のトランスファーゲート素子
の等価回路図である。
【図４】従来の駆動回路内蔵型アクティブマトリクス基
板の模式図である。
板の模式図である。
【図５】従来の駆動回路内蔵型アクティブマトリクス基
板の模式図である。
板の模式図である。
【図６】図４のアクティブマトリクス基板における表示
信号側駆動回路の駆動波形図である。
信号側駆動回路の駆動波形図である。
【図７】 図５のアクティブマトリクス基板における表
示信号側駆動回路の駆動波形図である。
示信号側駆動回路の駆動波形図である。
１０１ ゲート配線
１０２ ソース配線
１０３ ドレイン配線
１０４ 半導体層
１０５ ｎチャンネル薄膜トランジスタ
１０６ ｐチャンネル薄膜トランジスタ
フロントページの続き
(72)発明者 古林 好則
大阪府門真市大字門真1006番地 松下電
器産業株式会社内
(56)参考文献 特開 平９−219525（ＪＰ，Ａ)
特開 平３−50528（ＪＰ，Ａ)
特開 平４−241326（ＪＰ，Ａ)
特開 平６−67624（ＪＰ，Ａ)
特開 平３−287235（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 29/786
G02F 1/1368
G02F 1/133 550
G02F 1/1345
G09G 3/36
Claims (3)
- 【請求項１】 基板の主面上に、マトリクス状に配置さ
れた複数本の走査信号配線と複数本の表示信号配線の各
交差点にて画素電極がスイッチング素子を介して前記走
査信号配線と前記表示信号配線に接続されている画像表
示部と、前記複数本の走査信号配線に接続された走査信
号側駆動回路部と、前記複数本の表示信号配線に接続さ
れた表示信号側駆動回路部が形成され、前記走査信号側
駆動回路部及び前記表示信号側駆動回路部の少くとも一
方に、シフトレジスタと前記複数本の走査信号配線また
は前記複数本の表示信号配線の各々の配線との間に接続
され、前記シフトレジスタの出力信号に基づいて入力画
像信号の前記複数本の走査信号配線または前記複数本の
表示信号配線の各々の配線への伝達を制御するトランス
ファーゲート素子が設けられ、前記トランスファーゲー
ト素子がｎチャンネル薄膜トランジスタとｐチャンネル
薄膜トランジスタを接続したＣＭＯＳ構造素子からなる
アクティブマトリクス基板において、 前記ｎチャンネル薄膜トランジスタと前記ｐチャンネル
薄膜トランジスタのトランジスタサイズの大きい方の薄
膜トランジスタに印加されるゲートパルスの絶対電位
を、トランジスタサイズが小さい方の薄膜トランジスタ
に印加されるゲートパルスの絶対電位よりも小さくし
て、前記ｎチャンネル薄膜トランジスタとｐチャンネル
薄膜トランジスタの寄生容量の差によって生ずる前記入
力画像信号の電位と前記走査信号配線または前記表示信
号配線の電位とのずれ量を無くしたことを特徴とするア
クティブマトリクス基板。 - 【請求項２】 基板の主面上に、マトリクス状に配置さ
れた複数本の走査信号配線と複数本の表示信号配線の各
交差点にて画素電極がスイッチング素子を介して前記走
査信号配線と前記表示信号配線に接続されている画像表
示部と、前記複数本の走査信号配線に接続された走査信
号側駆動回路部と、前記複数本の表示信号配線に接続さ
れた表示信号側駆動回路部が形成され、前記走査信号側
駆動回路部及び前記表示信号側駆動回路部の少くとも一
方に、シフトレジスタと前記複数本の走査信号配線また
は前記複数本の表示信号配線の各々の配線との間に接続
され、前記シフトレジスタの出力信号に基づいて入力画
像信号の前記複数本の走査信号配線または前記複数本の
表示信号配線の各々の配線への伝達を制御するトランス
ファーゲート素子が設けられ、前記トランスファーゲー
ト素子がｎチャンネル薄膜トランジスタとｐチャンネル
薄膜トランジスタとを接続したＣＭＯＳ構造素子からな
るアクティブマトリクス基板において、 前記ｎチャンネル薄膜トランジスタと前記ｐチャンネル
薄膜トランジスタのトランジスタサイズが小さい方の薄
膜トランジスタに、前記ｎチャンネル薄膜トランジスタ
と前記ｐチャンネル薄膜トランジスタの寄生容量の差に
相当する容量を付加したことを特徴とするアクティブマ
トリクス基板。 - 【請求項３】 画像表示部のスイッチング素子およびト
ランスファーゲート素子が多結晶シリコン薄膜トランジ
スタからなる請求項１〜２に記載のアクティブマトリク
ス基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03158596A JP3468486B2 (ja) | 1996-02-20 | 1996-02-20 | アクティブマトリクス基板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03158596A JP3468486B2 (ja) | 1996-02-20 | 1996-02-20 | アクティブマトリクス基板 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09230372A JPH09230372A (ja) | 1997-09-05 |
| JP3468486B2 true JP3468486B2 (ja) | 2003-11-17 |
Family
ID=12335276
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03158596A Expired - Fee Related JP3468486B2 (ja) | 1996-02-20 | 1996-02-20 | アクティブマトリクス基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3468486B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5282355B2 (ja) * | 2006-08-03 | 2013-09-04 | ソニー株式会社 | 画像表示装置 |
-
1996
- 1996-02-20 JP JP03158596A patent/JP3468486B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09230372A (ja) | 1997-09-05 |
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