JPH02154467A - 半導体装置 - Google Patents
半導体装置Info
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- JPH02154467A JPH02154467A JP30861388A JP30861388A JPH02154467A JP H02154467 A JPH02154467 A JP H02154467A JP 30861388 A JP30861388 A JP 30861388A JP 30861388 A JP30861388 A JP 30861388A JP H02154467 A JPH02154467 A JP H02154467A
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- Japan
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- thin film
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims 3
- 239000010409 thin film Substances 0.000 claims abstract description 13
- 229910021417 amorphous silicon Inorganic materials 0.000 claims description 4
- 230000007423 decrease Effects 0.000 abstract description 4
- 230000003247 decreasing effect Effects 0.000 abstract 4
- 239000004973 liquid crystal related substance Substances 0.000 description 8
- 238000010586 diagram Methods 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
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- 230000000694 effects Effects 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
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- 239000000758 substrate Substances 0.000 description 1
Landscapes
- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、薄膜トランジスタ（以下ＴＰＴと略す）にお
いて、所僅の電気的特性を得るために、複数個のＴＰＴ
を接続する方法に関する。
いて、所僅の電気的特性を得るために、複数個のＴＰＴ
を接続する方法に関する。
［従来の技術］
通常、１つのＴＰＴにおいて、所望の電気的特性を得る
ための工夫は、該ＴＰＴの構造や製造条件が対象となる
。しかし、前記ＴＰＴの構造や製造条件を工夫しても、
１つのＴＰＴだけでは所望の電気的特性が得られない場
合がある。前記場合には、従来電気的には同一の基本特
性を持つＴＰＴを、直列乃至並列に接続していた。
ための工夫は、該ＴＰＴの構造や製造条件が対象となる
。しかし、前記ＴＰＴの構造や製造条件を工夫しても、
１つのＴＰＴだけでは所望の電気的特性が得られない場
合がある。前記場合には、従来電気的には同一の基本特
性を持つＴＰＴを、直列乃至並列に接続していた。
例えば、高電圧で使用するため高耐圧のＴＰＴが必要な
ときは、電気的には同一の基本特性を持つ基本となるＴ
ＰＴを直列に接続していた。また、大電流が必要な時は
、電気的には同一の基本特性を持つ基本となるＴＰＴを
並列に接続していた。
ときは、電気的には同一の基本特性を持つ基本となるＴ
ＰＴを直列に接続していた。また、大電流が必要な時は
、電気的には同一の基本特性を持つ基本となるＴＰＴを
並列に接続していた。
また、ＴＰＴのリーク電流を低減したいときは、電気的
には同一の基本特性を持つ基本となるＴＰＴを直列に接
続していた。
には同一の基本特性を持つ基本となるＴＰＴを直列に接
続していた。
［発明が解決しようとする課題］
ＴＰＴの適用製品に液晶パネルがある。すでにＴＰＴを
用いた数インチの液晶パネルが量産され、さらに大きな
サイズのパネルが研究されている。
用いた数インチの液晶パネルが量産され、さらに大きな
サイズのパネルが研究されている。
また前記パネルの解像度など表示品質の向上の研究もさ
れている。しかしＴＰＴは通常ガラス基板上に、非結晶
Ｓｉを用いて形成されるため、その電気的特性は、大き
なサイズの液晶パネルを表示したり、液晶パネルの表示
品質を向上するためには必ずしも十分ではなかった。Ｔ
ＰＴは非結晶Ｓｉを用いているため、本質的にオン電流
が小さく、オフ電流（リーク電流）が大きいからである
。
れている。しかしＴＰＴは通常ガラス基板上に、非結晶
Ｓｉを用いて形成されるため、その電気的特性は、大き
なサイズの液晶パネルを表示したり、液晶パネルの表示
品質を向上するためには必ずしも十分ではなかった。Ｔ
ＰＴは非結晶Ｓｉを用いているため、本質的にオン電流
が小さく、オフ電流（リーク電流）が大きいからである
。
特にＴＰＴに要求されるオフ電流は、液晶パネルの駆動
方式の特徴のため、ゲート電圧の広い範囲にわたって低
い値である必要がある。例えばＮチャネル型のＴＰＴで
は、ゲート電圧がＯｖから一１Ｏｖ程度の範囲で、低い
オフ電流が要求される。
方式の特徴のため、ゲート電圧の広い範囲にわたって低
い値である必要がある。例えばＮチャネル型のＴＰＴで
は、ゲート電圧がＯｖから一１Ｏｖ程度の範囲で、低い
オフ電流が要求される。
しかし、非結晶Ｓｉを用いて形成されるＴＰＴは、ゲー
ト電圧がマイナス方向に大きくなると、オフ電流が大き
くなるという問題点を有する。ドレイン側に形成される
Ｐ−Ｎ接合のリーク電流が増加するためである。前記オ
フ電流の増加は、ＴＰＴから液晶パネルの画素に書き込
まれたデータ信号の電圧を低下させ、従って液晶パネル
の表示品質を低下させる。ＴＰＴのオフ電流を下げるた
め、従来電気的には同一の基本特性を持つ基本となるＴ
Ｆ′ｒを直列に接続する方法があった。しかし電気的に
同一の基本特性を持つＴ ＦＴを複数個直列に接続する
と、オン電流は前記基本特性を持つＴＰＴｌつのオン電
流に比べて確実に低下する。
ト電圧がマイナス方向に大きくなると、オフ電流が大き
くなるという問題点を有する。ドレイン側に形成される
Ｐ−Ｎ接合のリーク電流が増加するためである。前記オ
フ電流の増加は、ＴＰＴから液晶パネルの画素に書き込
まれたデータ信号の電圧を低下させ、従って液晶パネル
の表示品質を低下させる。ＴＰＴのオフ電流を下げるた
め、従来電気的には同一の基本特性を持つ基本となるＴ
Ｆ′ｒを直列に接続する方法があった。しかし電気的に
同一の基本特性を持つＴ ＦＴを複数個直列に接続する
と、オン電流は前記基本特性を持つＴＰＴｌつのオン電
流に比べて確実に低下する。
従って本発明の目的は、オン電流を低下させることなく
、オフ電流がゲート電圧の広い範囲にわたって低いＴＰ
Ｔを提供することである。
、オフ電流がゲート電圧の広い範囲にわたって低いＴＰ
Ｔを提供することである。
［課題を解決するための手段］
本発明において前記問題点を解決するための手段は、
（１）ソース電極とドレイン電極とゲート電極を備えた
薄膜トランジスタにおいて、閾値電圧が互いに異なる２
つ以上の前記薄膜トランジスタを直列に接続し、前記直
列に接続された薄膜トランジスタの両端の電極をソース
電極およびドレイン電極とし、且つ前記直列に接続され
た薄膜トランジスタの総てのゲート電極を共通にするこ
とを特徴とする。
薄膜トランジスタにおいて、閾値電圧が互いに異なる２
つ以上の前記薄膜トランジスタを直列に接続し、前記直
列に接続された薄膜トランジスタの両端の電極をソース
電極およびドレイン電極とし、且つ前記直列に接続され
た薄膜トランジスタの総てのゲート電極を共通にするこ
とを特徴とする。
［実施例］
本発明の詳細を実施例により、以下に説明する。第１図
は本発明による実施例である。第１図においてＴ工、Ｔ
２．・・・Ｔｎはｎ個のＴＰＴであり、直列に接続され
ている。前記直列に接続されたｎ個のＴＰＴの両端は、
それぞれソースおよびドレインとなっている。前記ｎ個
のＴＰＴのゲートは総て共通となっている。従って前記
ｎ個のＴ 、Ｆ Ｔは全体として１つのＴＰＴと見なす
ことが出きる。前記ｎ個のＴＰＴにおいて、少なくとも
２つ以上のＴＰＴでＶｔｈが異なっている。
は本発明による実施例である。第１図においてＴ工、Ｔ
２．・・・Ｔｎはｎ個のＴＰＴであり、直列に接続され
ている。前記直列に接続されたｎ個のＴＰＴの両端は、
それぞれソースおよびドレインとなっている。前記ｎ個
のＴＰＴのゲートは総て共通となっている。従って前記
ｎ個のＴ 、Ｆ Ｔは全体として１つのＴＰＴと見なす
ことが出きる。前記ｎ個のＴＰＴにおいて、少なくとも
２つ以上のＴＰＴでＶｔｈが異なっている。
前記全体として１つのＴＰＴとみなせるＴＰＴが、どの
ような電気的特性になるかを、簡単のため２つのＮチャ
ネルＴＰＴを直列に接続した場合を例にとり次に説明す
る。
ような電気的特性になるかを、簡単のため２つのＮチャ
ネルＴＰＴを直列に接続した場合を例にとり次に説明す
る。
第２図はｖｔｈが異なる２つのＴ Ｐ Ｔ （Ｔ １
、 Ｔ ｘ ）が直列に接続されていることを示してい
る。直列に接続されたＴＰＴの両端がソースおよびドレ
インであり、ゲートが共通になつている点は第１図と同
じである。前記２つのＴＦＴ 、 Ｔ ｉおよびＴ２の
電気的特性と、前記２つのＴＰＴを直列に接続したとき
の全体の電気的特性（Ｔ）を第３図に示す。第３図にお
いて、Ｔ１とＴ２のＶｔｈは異なっている。ドレイン電
流が最小となるゲート電圧は、Ｔ、が約−５Ｖ、”Ｉ’
２は０■である。どちらのＴＰＴにおいても、ドレイン
電流が最小となるゲート電圧より、ゲート電圧がさらに
負の方向に大きくなると、ドレイン電流が増加している
。ゲート電圧が負の方向に大きくなると、チャネル部が
Ｐ型となりさらにそのＰ壁領域の濃度が高くなり、前記
Ｐ壁領域とＮ型領域であるドレインとで形成されるＰＮ
接合を介したリーク電流が増加するからである。このよ
うにゲート電圧が負の方向に大きくなるとき、ドレイン
電極が増加する傾向は、特にＴＦＴを液晶パネルの画素
駆動用トランジスタとして使用するときには望ましくな
い。ＴＰＴを介して画素電極に書き込まれたデータ信号
の電圧が、データ保持期間にゲート電圧が負の方向に大
きくなることによって、前記リーク電流のために、低下
し、その結果液晶パネルの表示品質が低下するからであ
る。第３図に示す太い実線（Ｔ）は、前記Ｔ１とＴ２の
２つのＴＰＴを直列に接続したときの全体の電気的特性
を示している。オフ電流は２つのＴＰＴの低いほうの値
に律則されるため、ゲート電圧が０〜−１ＯＶの範囲で
殆ど一定であり、而もその値は前記２つの”ｌ’ Ｆ
Ｔ夫々の最小オフ電流より低い。一方前記直列に接続し
たＴＰＴのオン電流は、同様に２つのＴＰＴのうち低い
ほうのＴＰＴのオン電流に律則されるが、Ｔ、のオン電
流は非常に大きいため、Ｔ２のオン電流と殆ど同じ値と
なる。即ち、２つのＴＰＴを直列接続することにより、
オン電流を低下させることなく、オフ電流だけを低減し
かつゲート電圧の広い範囲にわたって低くすることがで
きる。以上の説明は２つのＴＰＴを直列に接続した場合
について行ったが、３つ以上のＴＰＴでも同様に考える
ことができる。
、 Ｔ ｘ ）が直列に接続されていることを示してい
る。直列に接続されたＴＰＴの両端がソースおよびドレ
インであり、ゲートが共通になつている点は第１図と同
じである。前記２つのＴＦＴ 、 Ｔ ｉおよびＴ２の
電気的特性と、前記２つのＴＰＴを直列に接続したとき
の全体の電気的特性（Ｔ）を第３図に示す。第３図にお
いて、Ｔ１とＴ２のＶｔｈは異なっている。ドレイン電
流が最小となるゲート電圧は、Ｔ、が約−５Ｖ、”Ｉ’
２は０■である。どちらのＴＰＴにおいても、ドレイン
電流が最小となるゲート電圧より、ゲート電圧がさらに
負の方向に大きくなると、ドレイン電流が増加している
。ゲート電圧が負の方向に大きくなると、チャネル部が
Ｐ型となりさらにそのＰ壁領域の濃度が高くなり、前記
Ｐ壁領域とＮ型領域であるドレインとで形成されるＰＮ
接合を介したリーク電流が増加するからである。このよ
うにゲート電圧が負の方向に大きくなるとき、ドレイン
電極が増加する傾向は、特にＴＦＴを液晶パネルの画素
駆動用トランジスタとして使用するときには望ましくな
い。ＴＰＴを介して画素電極に書き込まれたデータ信号
の電圧が、データ保持期間にゲート電圧が負の方向に大
きくなることによって、前記リーク電流のために、低下
し、その結果液晶パネルの表示品質が低下するからであ
る。第３図に示す太い実線（Ｔ）は、前記Ｔ１とＴ２の
２つのＴＰＴを直列に接続したときの全体の電気的特性
を示している。オフ電流は２つのＴＰＴの低いほうの値
に律則されるため、ゲート電圧が０〜−１ＯＶの範囲で
殆ど一定であり、而もその値は前記２つの”ｌ’ Ｆ
Ｔ夫々の最小オフ電流より低い。一方前記直列に接続し
たＴＰＴのオン電流は、同様に２つのＴＰＴのうち低い
ほうのＴＰＴのオン電流に律則されるが、Ｔ、のオン電
流は非常に大きいため、Ｔ２のオン電流と殆ど同じ値と
なる。即ち、２つのＴＰＴを直列接続することにより、
オン電流を低下させることなく、オフ電流だけを低減し
かつゲート電圧の広い範囲にわたって低くすることがで
きる。以上の説明は２つのＴＰＴを直列に接続した場合
について行ったが、３つ以上のＴＰＴでも同様に考える
ことができる。
［発明の効果］
本発明によれば、オン電流を低下させることなく、オフ
電流だけを低減し、且つゲート電圧の広い範囲にわたっ
てオフ電流を低くすることができる。
電流だけを低減し、且つゲート電圧の広い範囲にわたっ
てオフ電流を低くすることができる。
第１図は本発明によるｎ個のＴ Ｐ Ｔを直列に接続し
た図。第２図は本発明を分かりやすく説明するため２個
のＴＰＴを直列に接続した図。第３図はＴＰＴの電気的
特性を示す図。 Ｓ・・・ソース Ｄ・・・ドレイン Ｇ・・・ゲート 代理人弁理士 上柳雅誉 （他１名） （Ｖ＞’Ｉｓ＠／−と匂
た図。第２図は本発明を分かりやすく説明するため２個
のＴＰＴを直列に接続した図。第３図はＴＰＴの電気的
特性を示す図。 Ｓ・・・ソース Ｄ・・・ドレイン Ｇ・・・ゲート 代理人弁理士 上柳雅誉 （他１名） （Ｖ＞’Ｉｓ＠／−と匂
Claims (2)
- （１）ソース電極とドレイン電極とゲート電極を備えた
薄膜トランジスタにおいて、閾値電圧が互いに異なる２
つ以上の前記薄膜トランジスタを直列に接続し、前記直
列に接続された薄膜トランジスタの両端の電極をソース
電極およびドレイン電極とし、且つ前記直列に接続され
た薄膜トランジスタの総てのゲート電極を共通にするこ
とを特徴とする半導体装置。 - （２）非結晶Ｓｉを用いることを特徴とする特許請求の
範囲第１項記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30861388A JPH02154467A (ja) | 1988-12-06 | 1988-12-06 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30861388A JPH02154467A (ja) | 1988-12-06 | 1988-12-06 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02154467A true JPH02154467A (ja) | 1990-06-13 |
Family
ID=17983156
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30861388A Pending JPH02154467A (ja) | 1988-12-06 | 1988-12-06 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02154467A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5506598A (en) * | 1992-01-21 | 1996-04-09 | Sharp Kabushiki Kaisha | Active matrix substrate and a method for driving the same |
| JP2003308030A (ja) * | 2002-02-18 | 2003-10-31 | Sanyo Electric Co Ltd | 表示装置 |
-
1988
- 1988-12-06 JP JP30861388A patent/JPH02154467A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5506598A (en) * | 1992-01-21 | 1996-04-09 | Sharp Kabushiki Kaisha | Active matrix substrate and a method for driving the same |
| JP2003308030A (ja) * | 2002-02-18 | 2003-10-31 | Sanyo Electric Co Ltd | 表示装置 |
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