JPH10274762A - 駆動回路内蔵型液晶表示装置 - Google Patents
駆動回路内蔵型液晶表示装置Info
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- JPH10274762A JPH10274762A JP8147497A JP8147497A JPH10274762A JP H10274762 A JPH10274762 A JP H10274762A JP 8147497 A JP8147497 A JP 8147497A JP 8147497 A JP8147497 A JP 8147497A JP H10274762 A JPH10274762 A JP H10274762A
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Abstract
(57)【要約】
【課題】 ｐ−ＳｉＴＦＴを用いたドライバー内蔵型Ｌ
ＣＤにおいて、ドライバーに供給された原画信号の遅延
を抑え、表示品位を向上する。 【解決手段】 Ｒ、Ｇ、Ｂの原画信号VDR,VDG,VDBをビ
デオデータライン12の両側から供給する。両供給端から
最も離れたビデオデータライン22の中央部においてもド
ライバ内の積分回路履歴はそれ程長くなく、ライン22全
域にわたって信号遅延の差が低減される。サンプリング
された画素信号電圧の減衰も減少し、コントラスト比及
び輝度が均一になる。
ＣＤにおいて、ドライバーに供給された原画信号の遅延
を抑え、表示品位を向上する。 【解決手段】 Ｒ、Ｇ、Ｂの原画信号VDR,VDG,VDBをビ
デオデータライン12の両側から供給する。両供給端から
最も離れたビデオデータライン22の中央部においてもド
ライバ内の積分回路履歴はそれ程長くなく、ライン22全
域にわたって信号遅延の差が低減される。サンプリング
された画素信号電圧の減衰も減少し、コントラスト比及
び輝度が均一になる。
Description
【０００１】
【発明の属する技術分野】本発明は、多結晶半導体層を
用いた薄膜トランジスタ（ＴＦＴ：Thin FilmTransisto
r）を、表示部にマトリクス状に配置するとともに、周
縁部にもゲートアレイを形成すべく配置することで、駆
動回路を内蔵した駆動回路内蔵型の液晶表示装置（ＬＣ
Ｄ：Liquid Crystal Display）に関する。
用いた薄膜トランジスタ（ＴＦＴ：Thin FilmTransisto
r）を、表示部にマトリクス状に配置するとともに、周
縁部にもゲートアレイを形成すべく配置することで、駆
動回路を内蔵した駆動回路内蔵型の液晶表示装置（ＬＣ
Ｄ：Liquid Crystal Display）に関する。
【０００２】
【従来の技術】ＬＣＤは小型、薄型、低消費電力などの
利点があり、ＯＡ機器、ＡＶ機器などの分野で実用化が
進んでいる。特に、スイッチング素子として、ＴＦＴを
用いたアクティブマトリクス型は、原理的にデューティ
比１００％のスタティック駆動をマルチプレクス的に行
うことができ、大画面、高精細な動画ディスプレイに使
用されている。
利点があり、ＯＡ機器、ＡＶ機器などの分野で実用化が
進んでいる。特に、スイッチング素子として、ＴＦＴを
用いたアクティブマトリクス型は、原理的にデューティ
比１００％のスタティック駆動をマルチプレクス的に行
うことができ、大画面、高精細な動画ディスプレイに使
用されている。
【０００３】近年、ＴＦＴのチャンネル層として多結晶
（ポリ）シリコン（ｐ−Ｓｉ）を用いることによって、
マトリクス表示部と周辺駆動回路部を同一基板上に形成
した駆動回路内蔵型のＬＣＤが開発されている。一般
に、ｐ−Ｓｉは非晶質シリコン（ａ−Ｓｉ）に比べて移
動度が高い。このため、ＴＦＴが小型化され、高精細化
が実現される。また、ゲートセルフアライン構造による
微細化、寄生容量の縮小による高速化が達成されるた
め、ｎ−ｃｈＴＦＴとｐ−ｃｈＴＦＴからなるＣＭＯＳ
トランジスタを形成することにより、高速駆動回路を構
成することができる。このように、駆動回路部を同一基
板上にマトリクス表示部と一体形成することにより、製
造コストの削減、ＬＣＤモジュールの小型化が実現され
る。
（ポリ）シリコン（ｐ−Ｓｉ）を用いることによって、
マトリクス表示部と周辺駆動回路部を同一基板上に形成
した駆動回路内蔵型のＬＣＤが開発されている。一般
に、ｐ−Ｓｉは非晶質シリコン（ａ−Ｓｉ）に比べて移
動度が高い。このため、ＴＦＴが小型化され、高精細化
が実現される。また、ゲートセルフアライン構造による
微細化、寄生容量の縮小による高速化が達成されるた
め、ｎ−ｃｈＴＦＴとｐ−ｃｈＴＦＴからなるＣＭＯＳ
トランジスタを形成することにより、高速駆動回路を構
成することができる。このように、駆動回路部を同一基
板上にマトリクス表示部と一体形成することにより、製
造コストの削減、ＬＣＤモジュールの小型化が実現され
る。
【０００４】図５はＬＣＤの構成を示すブロック図であ
る。中央のマトリクス回路は表示部である。走査線であ
るゲートライン（ＧＬ）と信号線であるドレインライン
（ＤＬ）が横縦に配置形成され、その交差部にはＴＦＴ
（ＳＥ）が形成されている。ＴＦＴ（ＳＥ）には、液晶
駆動用の画素容量（ＬＣ）及び電荷保持用の補助容量の
（ＳＣ）の一方の電極が接続されている。画素容量（Ｌ
Ｃ）の他方の電極は、液晶層を挟んで対向配置された別
の基板上に全面的に形成されている。即ち、画素容量
（ＬＣ）は表示電極により液晶及び共通電極が区画され
てなり、これにＴＦＴ（ＳＥ）が接続されて表示画素が
構成されている。
る。中央のマトリクス回路は表示部である。走査線であ
るゲートライン（ＧＬ）と信号線であるドレインライン
（ＤＬ）が横縦に配置形成され、その交差部にはＴＦＴ
（ＳＥ）が形成されている。ＴＦＴ（ＳＥ）には、液晶
駆動用の画素容量（ＬＣ）及び電荷保持用の補助容量の
（ＳＣ）の一方の電極が接続されている。画素容量（Ｌ
Ｃ）の他方の電極は、液晶層を挟んで対向配置された別
の基板上に全面的に形成されている。即ち、画素容量
（ＬＣ）は表示電極により液晶及び共通電極が区画され
てなり、これにＴＦＴ（ＳＥ）が接続されて表示画素が
構成されている。
【０００５】表示部の周辺には、ゲートライン（ＧＬ）
に走査信号電圧を印加するゲートドライバー（ＧＤ）
と、ドレインライン（ＤＬ）に画素信号電圧を印加する
ドレインドライバー（ＤＤ）が配置されている。ゲート
ドライバー（ＧＤ）は、主に、垂直シフトレジスタより
なり、垂直クロック信号ＶＣＫ、その反転クロック信号
＊ＶＣＫ及び垂直スタートパルスＶＳＴが供給されてい
る。ドレインドライバー（ＤＤ）は、主に水平シフトレ
ジスタと、サンプリング用トランスファゲートよりな
り、外部集積回路にて作成された原画信号ＶＤＳ、水平
クロック信号ＨＣＫ、その反転クロック信号＊ＨＣＫ及
び水平スタートパルスＨＳＴが供給されている。
に走査信号電圧を印加するゲートドライバー（ＧＤ）
と、ドレインライン（ＤＬ）に画素信号電圧を印加する
ドレインドライバー（ＤＤ）が配置されている。ゲート
ドライバー（ＧＤ）は、主に、垂直シフトレジスタより
なり、垂直クロック信号ＶＣＫ、その反転クロック信号
＊ＶＣＫ及び垂直スタートパルスＶＳＴが供給されてい
る。ドレインドライバー（ＤＤ）は、主に水平シフトレ
ジスタと、サンプリング用トランスファゲートよりな
り、外部集積回路にて作成された原画信号ＶＤＳ、水平
クロック信号ＨＣＫ、その反転クロック信号＊ＨＣＫ及
び水平スタートパルスＨＳＴが供給されている。
【０００６】これら、ゲートドライバー（ＧＤ）及びド
レインドライバー（ＤＤ）は、ＴＦＴのＣＭＯＳにより
構成されており、画素部のＴＦＴ（ＳＥ）と同様、ｐ−
Ｓｉを用いて同一基板上に一体的に形成されている。図
６は、ドレインドライバー（ＤＤ）の詳細な構成図であ
る。上段には水平シフトレジスタ（３１）があり、水平
シフトレジスタ（３１）の各出力段（Ｓ／Ｒ）から順次
出される制御信号は、サンプリング用トランスファゲー
ト（３３）の制御端子に供給され、オン／オフを制御す
る。サンプリングゲート（３３）の一方の端子にはビデ
オデータライン（３２）が外部集積回路で作成された
Ｒ、Ｇ、Ｂの原画信号ＶＤＲ、ＶＤＧ、ＶＤＢが供給さ
れている。他方の端子には、Ｒ、Ｇ、Ｂの各表示画素が
配列された表示画素部（３４）の各列に対応するドレイ
ンライン（ＤＬ）が接続されている。水平シフトレジス
タ（３１）の各出力段（Ｓ／Ｒ）の出力は、同時に連続
するＲ、Ｇ、Ｂの各画素に供給する画素信号電圧をサン
プリングすべく、Ｒ、Ｇ、Ｂの各ビデオデータライン
（３２）に接続する３つのサンプリングゲート（３３）
に供給されている。即ち、外部で作成されて同時的に与
えられたＲ、Ｇ、Ｂの各原画信号ＶＤＲ、ＶＤＧ、ＶＤ
Ｂは、同時にサンプリングされて、各画素信号電圧とし
て各ドレインライン（ＤＬ）へと供給されれる。
レインドライバー（ＤＤ）は、ＴＦＴのＣＭＯＳにより
構成されており、画素部のＴＦＴ（ＳＥ）と同様、ｐ−
Ｓｉを用いて同一基板上に一体的に形成されている。図
６は、ドレインドライバー（ＤＤ）の詳細な構成図であ
る。上段には水平シフトレジスタ（３１）があり、水平
シフトレジスタ（３１）の各出力段（Ｓ／Ｒ）から順次
出される制御信号は、サンプリング用トランスファゲー
ト（３３）の制御端子に供給され、オン／オフを制御す
る。サンプリングゲート（３３）の一方の端子にはビデ
オデータライン（３２）が外部集積回路で作成された
Ｒ、Ｇ、Ｂの原画信号ＶＤＲ、ＶＤＧ、ＶＤＢが供給さ
れている。他方の端子には、Ｒ、Ｇ、Ｂの各表示画素が
配列された表示画素部（３４）の各列に対応するドレイ
ンライン（ＤＬ）が接続されている。水平シフトレジス
タ（３１）の各出力段（Ｓ／Ｒ）の出力は、同時に連続
するＲ、Ｇ、Ｂの各画素に供給する画素信号電圧をサン
プリングすべく、Ｒ、Ｇ、Ｂの各ビデオデータライン
（３２）に接続する３つのサンプリングゲート（３３）
に供給されている。即ち、外部で作成されて同時的に与
えられたＲ、Ｇ、Ｂの各原画信号ＶＤＲ、ＶＤＧ、ＶＤ
Ｂは、同時にサンプリングされて、各画素信号電圧とし
て各ドレインライン（ＤＬ）へと供給されれる。
【０００７】
【発明が解決しようとする課題】Ｒ、Ｇ、Ｂの各ビデオ
データライン（３２）に供給された原画信号ＶＤＲ、Ｖ
ＤＧ、ＶＤＢには、当該行の各表示画素に書き込むべき
各々画素信号電圧がシリアルに供給されている。サンプ
リングゲート（３３）は水平シフトレジスタ（３１）に
制御されて順次にオンされ、そしてオフされた瞬間の電
圧がその列に書き込まれるべき画素信号電圧としてサン
プリングされてドレインライン（ＤＬ）に印加される。
こうして、各表示画素に供給すべく行列的に指定される
画素信号電圧は、ビデオデータライン（３２）へ順番に
送り込まれる。
データライン（３２）に供給された原画信号ＶＤＲ、Ｖ
ＤＧ、ＶＤＢには、当該行の各表示画素に書き込むべき
各々画素信号電圧がシリアルに供給されている。サンプ
リングゲート（３３）は水平シフトレジスタ（３１）に
制御されて順次にオンされ、そしてオフされた瞬間の電
圧がその列に書き込まれるべき画素信号電圧としてサン
プリングされてドレインライン（ＤＬ）に印加される。
こうして、各表示画素に供給すべく行列的に指定される
画素信号電圧は、ビデオデータライン（３２）へ順番に
送り込まれる。
【０００８】ビデオデータライン（３２）の電気的等価
回路を図７に示す。ビデオデータライン（３２）自身の
抵抗Ｒとともに、配線交差部、あるいは、画素信号電圧
を供給すべき当該の表示画素である画素容量（ＬＣ）及
び補助容量（ＳＣ）等の全容量Ｃが積分回路を構成して
いる。このため、ビデオデータラインの一端から供給さ
れる原画信号は、供給端から離れるに従って抵抗Ｒと容
量Ｃとの積である時定数が大きくなり、入力された原画
信号は積分回路により歪んでしまう。
回路を図７に示す。ビデオデータライン（３２）自身の
抵抗Ｒとともに、配線交差部、あるいは、画素信号電圧
を供給すべき当該の表示画素である画素容量（ＬＣ）及
び補助容量（ＳＣ）等の全容量Ｃが積分回路を構成して
いる。このため、ビデオデータラインの一端から供給さ
れる原画信号は、供給端から離れるに従って抵抗Ｒと容
量Ｃとの積である時定数が大きくなり、入力された原画
信号は積分回路により歪んでしまう。
【０００９】図８に、このような信号の遅延量を示す。
供給端に近いＡ点に比べてＢ点ではより減衰が大きくな
る。特に、高精細化や大型化に伴って、ビデオデータラ
イン（３３）自体が長くなり時定数が大きくなる、ある
いは、各画素に割り当てられる時間が短くなり所定の電
圧レベルになる前にサンプリングされてしまう等のため
に、原画信号の遅延が無視できなくなる。このため、画
素信号電圧の低下を招き、供給端に近い側の列に比べて
遠い側の列においてコントラスト比及び輝度が低下する
等の問題が顕れてくる。
供給端に近いＡ点に比べてＢ点ではより減衰が大きくな
る。特に、高精細化や大型化に伴って、ビデオデータラ
イン（３３）自体が長くなり時定数が大きくなる、ある
いは、各画素に割り当てられる時間が短くなり所定の電
圧レベルになる前にサンプリングされてしまう等のため
に、原画信号の遅延が無視できなくなる。このため、画
素信号電圧の低下を招き、供給端に近い側の列に比べて
遠い側の列においてコントラスト比及び輝度が低下する
等の問題が顕れてくる。
【００１０】
【課題を解決するための手段】本発明は、この課題を解
決するためになされ、液晶を挟んで対向配置された一対
の電極基板の一方の対向面の表示部に、複数のゲートラ
インおよびドレインラインが互いに交差して配置され、
これら各交差部に多結晶半導体を用いた第１群の薄膜ト
ランジスタと、この第１群の薄膜トランジスタに各々接
続された液晶駆動用の表示電極とからなる表示画素が形
成されて行列状に配置され、前記対向面の周縁部には、
前記第１群の薄膜トランジスタと同じ多結晶半導体を用
いた第２群の薄膜トランジスタが配置されて、前記各ゲ
ートラインに順次に走査信号電圧を印加する垂直シフト
レジスタからなるゲートドライバー、及び、他部で作成
された原画信号が供給される原画信号ラインと、一端が
前記原画信号ラインに接続され他端が前記各ドレインラ
インに接続され、これら各ドレインラインに各々に対応
する画素信号電圧をサンプリングするサンプリングゲー
トと、前記画素信号電圧をサンプリングすべく前記各サ
ンプリングゲートを順次に導通状態とする制御信号を発
する水平シフトレジスタとからなるドレインドライバー
が構成された駆動回路内蔵型液晶表示装置において、前
記原画信号は、前記原画信号ラインの複数箇所から供給
される構成である。
決するためになされ、液晶を挟んで対向配置された一対
の電極基板の一方の対向面の表示部に、複数のゲートラ
インおよびドレインラインが互いに交差して配置され、
これら各交差部に多結晶半導体を用いた第１群の薄膜ト
ランジスタと、この第１群の薄膜トランジスタに各々接
続された液晶駆動用の表示電極とからなる表示画素が形
成されて行列状に配置され、前記対向面の周縁部には、
前記第１群の薄膜トランジスタと同じ多結晶半導体を用
いた第２群の薄膜トランジスタが配置されて、前記各ゲ
ートラインに順次に走査信号電圧を印加する垂直シフト
レジスタからなるゲートドライバー、及び、他部で作成
された原画信号が供給される原画信号ラインと、一端が
前記原画信号ラインに接続され他端が前記各ドレインラ
インに接続され、これら各ドレインラインに各々に対応
する画素信号電圧をサンプリングするサンプリングゲー
トと、前記画素信号電圧をサンプリングすべく前記各サ
ンプリングゲートを順次に導通状態とする制御信号を発
する水平シフトレジスタとからなるドレインドライバー
が構成された駆動回路内蔵型液晶表示装置において、前
記原画信号は、前記原画信号ラインの複数箇所から供給
される構成である。
【００１１】これにより、複数の供給端から供給された
原画信号は、原画信号ラインのどの位置においても、い
ずれかの供給端からの距離が大きくなることが無くな
り、原画信号の遅延が抑えられる。特に、前記原画信号
は、前記ドレインドライバーの両側の入力部から前記原
画信号ラインに供給される構成である。
原画信号は、原画信号ラインのどの位置においても、い
ずれかの供給端からの距離が大きくなることが無くな
り、原画信号の遅延が抑えられる。特に、前記原画信号
は、前記ドレインドライバーの両側の入力部から前記原
画信号ラインに供給される構成である。
【００１２】他部で作成された原画信号が、ドレインド
ライバーの両端より供給されることでドレインドライバ
ーの内部の抵抗及び容量からなる積分回路履歴が少なく
なり原画信号の遅延が小さくなる。特に、前記原画信号
は、前記ドレインドライバーに設けられた入力部に入力
され、前記ドレインドライバーを迂回する形で形成され
たバイパスラインを介して互いに接続された前記原画信
号ラインの両端部に供給されている構成である。
ライバーの両端より供給されることでドレインドライバ
ーの内部の抵抗及び容量からなる積分回路履歴が少なく
なり原画信号の遅延が小さくなる。特に、前記原画信号
は、前記ドレインドライバーに設けられた入力部に入力
され、前記ドレインドライバーを迂回する形で形成され
たバイパスラインを介して互いに接続された前記原画信
号ラインの両端部に供給されている構成である。
【００１３】原画信号の供給端を低抵抗の導線によりド
レインドライバーの反対側からも原画信号ラインに接続
するようにしたことにより、原画信号のドレインドライ
バー内部の積分回路履歴が少なくされ、信号歪みが低減
される。
レインドライバーの反対側からも原画信号ラインに接続
するようにしたことにより、原画信号のドレインドライ
バー内部の積分回路履歴が少なくされ、信号歪みが低減
される。
【００１４】
【発明の実施の形態】図１に、本発明の第１実施の形態
にかかるドレインドライバーの構成を示す。図の上段
は、各出力段（Ｓ／Ｒ）が、直列接続されたクロックド
インバータとインバータ及びインバータに逆並列に接続
されたクロックドインバータからなる水平シフトレジス
タ（１１）であり、水平クロック信号ＨＣＫ及びその反
転クロック信号＊ＨＣＫによりシフト動作が制御され、
水平スタートパルスＨＳＴによりシフト動作が開始され
る。各出力段（Ｓ／Ｒ）からの出力は各々のサンプリン
グゲート（１３）のオン／オフを制御する制御信号とな
っている。また、各サンプリング用トランスファゲート
（１３）の一端には、Ｒ、Ｇ、Ｂごとにビデオデータラ
イン（１２）が共通に接続されており、各々Ｒ、Ｇ、Ｂ
の原画信号ＶＤＲ、ＶＤＧ、ＶＤＢが印加されている。
各サンプリングゲート（１３）の他端はドレインライン
に接続され、図の下部のマトリクス表示部（１４）の各
列に送出されている。表示部（１４）に走査信号が与え
られて選択された行に関して、各表示画素へ供給すべき
画素信号電圧は、外付け集積回路で作成された原画信号
としてビデオデータライン（１２）に順番に供給され
る。原画信号は、水平シフトレジスタ（１１）のシフト
動作により制御されて順にオンされたサンプリングゲー
ト（１３）により各水平走査期間中の各列に割り当てら
れたタイミングでサンプリングされ、行列的に指定され
た各表示画素に対応する画素信号電圧として各表示画素
に与えられる。
にかかるドレインドライバーの構成を示す。図の上段
は、各出力段（Ｓ／Ｒ）が、直列接続されたクロックド
インバータとインバータ及びインバータに逆並列に接続
されたクロックドインバータからなる水平シフトレジス
タ（１１）であり、水平クロック信号ＨＣＫ及びその反
転クロック信号＊ＨＣＫによりシフト動作が制御され、
水平スタートパルスＨＳＴによりシフト動作が開始され
る。各出力段（Ｓ／Ｒ）からの出力は各々のサンプリン
グゲート（１３）のオン／オフを制御する制御信号とな
っている。また、各サンプリング用トランスファゲート
（１３）の一端には、Ｒ、Ｇ、Ｂごとにビデオデータラ
イン（１２）が共通に接続されており、各々Ｒ、Ｇ、Ｂ
の原画信号ＶＤＲ、ＶＤＧ、ＶＤＢが印加されている。
各サンプリングゲート（１３）の他端はドレインライン
に接続され、図の下部のマトリクス表示部（１４）の各
列に送出されている。表示部（１４）に走査信号が与え
られて選択された行に関して、各表示画素へ供給すべき
画素信号電圧は、外付け集積回路で作成された原画信号
としてビデオデータライン（１２）に順番に供給され
る。原画信号は、水平シフトレジスタ（１１）のシフト
動作により制御されて順にオンされたサンプリングゲー
ト（１３）により各水平走査期間中の各列に割り当てら
れたタイミングでサンプリングされ、行列的に指定され
た各表示画素に対応する画素信号電圧として各表示画素
に与えられる。
【００１５】本実施の形態では、外部から与えられる原
画信号ＶＤＲ、ＶＤＧ、ＶＤＢは、ビデオデータライン
（１２）の両端に供給される。即ち、ドレインドライバ
ー（ＤＤ）の両側に設けられた入力部から入力される。
このため、図２に示すように、ドレインドライバー内の
抵抗Ｒと容量Ｃからなる積分回路の全履歴が少なくな
る。即ち、図３に示すように、ビデオデータライン（１
２）の両端Ａ、Ｂから供給された原画信号は、中央部の
Ｃ点で信号遅延が最大（減衰率ｃ）になるが図７に示す
ような従来のＢ点における遅延量（減衰率ｂ）よりは小
さくなっている。
画信号ＶＤＲ、ＶＤＧ、ＶＤＢは、ビデオデータライン
（１２）の両端に供給される。即ち、ドレインドライバ
ー（ＤＤ）の両側に設けられた入力部から入力される。
このため、図２に示すように、ドレインドライバー内の
抵抗Ｒと容量Ｃからなる積分回路の全履歴が少なくな
る。即ち、図３に示すように、ビデオデータライン（１
２）の両端Ａ、Ｂから供給された原画信号は、中央部の
Ｃ点で信号遅延が最大（減衰率ｃ）になるが図７に示す
ような従来のＢ点における遅延量（減衰率ｂ）よりは小
さくなっている。
【００１６】図４は本発明の第２実施の形態にかかるド
レインドライバーの構成を示す。第１の実施の形態と同
様、上段の水平シフトレジスタ（２１）と、これの各出
力段（Ｓ／Ｒ）により制御される各列に対応したサンプ
リング用トランスファゲート（２３）からなり、サンプ
リングゲート（２３）の一端には、各々、Ｒ、Ｇ、Ｂの
ビデオデータライン（２２）が接続され、他端には、各
列のドレインラインが接続され、表示画素部（２４）へ
と続いている。
レインドライバーの構成を示す。第１の実施の形態と同
様、上段の水平シフトレジスタ（２１）と、これの各出
力段（Ｓ／Ｒ）により制御される各列に対応したサンプ
リング用トランスファゲート（２３）からなり、サンプ
リングゲート（２３）の一端には、各々、Ｒ、Ｇ、Ｂの
ビデオデータライン（２２）が接続され、他端には、各
列のドレインラインが接続され、表示画素部（２４）へ
と続いている。
【００１７】本実施の形態では、Ｒ、Ｇ、Ｂの各ビデオ
データライン（２２）は、バイパスライン（２５）を介
して両端が互いに接続されている。即ち、ビデオデータ
ライン（２２）の一端に供給された原画信号ＶＤＲ、Ｖ
ＤＧ、ＶＤＢは、各々のビデオデータライン（２２）の
反対側の端部からも供給される。このバイパスライン
（２２）は、例えば基板上に銅線等、低抵抗配線により
形成され、ドレインドライバー（ＤＤ）を迂回する形で
配される。
データライン（２２）は、バイパスライン（２５）を介
して両端が互いに接続されている。即ち、ビデオデータ
ライン（２２）の一端に供給された原画信号ＶＤＲ、Ｖ
ＤＧ、ＶＤＢは、各々のビデオデータライン（２２）の
反対側の端部からも供給される。このバイパスライン
（２２）は、例えば基板上に銅線等、低抵抗配線により
形成され、ドレインドライバー（ＤＤ）を迂回する形で
配される。
【００１８】このため、その電気的等価回路を図２に示
すと同様に振る舞われ、その結果、図３と同様に、ビデ
オデータライン（２２）に中央部Ｃにおいて、信号の遅
延は最大になるが、その遅延量は、従来の図７のＢ点よ
りは小さくなる。
すと同様に振る舞われ、その結果、図３と同様に、ビデ
オデータライン（２２）に中央部Ｃにおいて、信号の遅
延は最大になるが、その遅延量は、従来の図７のＢ点よ
りは小さくなる。
【００１９】
【発明の効果】以上の説明から明らかな如く、本発明
で、表示部の周辺の駆動回路を一体的に内蔵した液晶表
示装置において、他部から与えられる原画信号を駆動回
路の複数箇所に入力することにより、駆動回路内部にお
いて原画信号の積分回路履歴が減少し、原画信号の信号
遅延が抑えられる。このため、大画面、あるいは、高精
細等、の表示装置においても、最適なサンプリングが行
われ、表示画面の全域にわたってコントラスト比、輝度
が均一となり、表示品位が向上する。
で、表示部の周辺の駆動回路を一体的に内蔵した液晶表
示装置において、他部から与えられる原画信号を駆動回
路の複数箇所に入力することにより、駆動回路内部にお
いて原画信号の積分回路履歴が減少し、原画信号の信号
遅延が抑えられる。このため、大画面、あるいは、高精
細等、の表示装置においても、最適なサンプリングが行
われ、表示画面の全域にわたってコントラスト比、輝度
が均一となり、表示品位が向上する。
【図１】本発明の第１実施の形態にかかるドレインドラ
イバーの構成図である。
イバーの構成図である。
【図２】本発明の電気的等価回路図である。
【図３】本発明の信号遅延を示す図である。
【図４】本発明の第２実施の形態にかかるドレインドラ
イバーの構成図である。
イバーの構成図である。
【図５】駆動回路内蔵型液晶表示装置の構成図である。
【図６】従来のドレインドライバーの構成図である。
【図７】従来の電気的等価回路図である。
【図８】従来の信号遅延を示す図である。
１１，２１ 水平シフトレジスタ １２，２２ ビデオデータライン １３，２３ サンプリング用トランスファゲート １４，２４ 表示画素部 ２５ バイパスライン
Claims (3)
- 【請求項１】 液晶を挟んで対向配置された一対の電極
基板の一方の対向面の表示部に、複数のゲートラインお
よびドレインラインが互いに交差して配置され、これら
各交差部に多結晶半導体を用いた第１群の薄膜トランジ
スタと、この第１群の薄膜トランジスタに各々接続され
た液晶駆動用の表示電極とからなる表示画素が形成され
て行列状に配置され、前記対向面の周縁部には、前記第
１群の薄膜トランジスタと同じ多結晶半導体を用いた第
２群の薄膜トランジスタが配置されて、前記各ゲートラ
インに順次に走査信号電圧を印加する垂直シフトレジス
タからなるゲートドライバー、及び、他部で作成された
原画信号が供給される原画信号ラインと、一端が前記原
画信号ラインに接続され他端が前記各ドレインラインに
接続され、これら各ドレインラインに各々に対応する画
素信号電圧をサンプリングするサンプリングゲートと、
前記画素信号電圧をサンプリングすべく前記各サンプリ
ングゲートを順次に導通状態とする制御信号を発する水
平シフトレジスタとからなるドレインドライバーが構成
された駆動回路内蔵型液晶表示装置において、 前記原画信号は、前記原画信号ラインの複数箇所から供
給されることを特徴とする駆動回路内蔵型液晶表示装
置。 - 【請求項２】 前記原画信号は、前記ドレインドライバ
ーの両側の入力部から前記原画信号ラインに供給される
ことを特徴とする請求項１記載の駆動回路内蔵型液晶表
示装置。 - 【請求項３】 前記原画信号は、前記ドレインドライバ
ーに設けられた入力部に入力され、前記ドレインドライ
バーを迂回する形で形成されたバイパスラインを介して
互いに接続された前記原画信号ラインの両端部に供給さ
れていることを特徴とする請求項１記載の駆動回路内蔵
型液晶表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8147497A JPH10274762A (ja) | 1997-03-31 | 1997-03-31 | 駆動回路内蔵型液晶表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8147497A JPH10274762A (ja) | 1997-03-31 | 1997-03-31 | 駆動回路内蔵型液晶表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10274762A true JPH10274762A (ja) | 1998-10-13 |
Family
ID=13747410
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8147497A Pending JPH10274762A (ja) | 1997-03-31 | 1997-03-31 | 駆動回路内蔵型液晶表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10274762A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001011598A1 (fr) * | 1999-08-05 | 2001-02-15 | Kabushiki Kaisha Toshiba | Dispositif d'affichage plat |
| US6720945B1 (en) | 1999-08-30 | 2004-04-13 | Nec Lcd Technologies, Ltd. | Liquid crystal display device having a video correction signal generator |
| JP2005062397A (ja) * | 2003-08-11 | 2005-03-10 | Sony Corp | 表示装置 |
-
1997
- 1997-03-31 JP JP8147497A patent/JPH10274762A/ja active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US6633284B1 (en) | 1999-08-05 | 2003-10-14 | Kabushiki Kaisha Toshiba | Flat display device |
| KR100428597B1 (ko) * | 1999-08-05 | 2004-04-28 | 가부시끼가이샤 도시바 | 평면 패널 표시 장치 |
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| JP2005062397A (ja) * | 2003-08-11 | 2005-03-10 | Sony Corp | 表示装置 |
| JP4701592B2 (ja) * | 2003-08-11 | 2011-06-15 | ソニー株式会社 | 表示装置 |
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