KR101971143B1 - 액정표시장치 및 그 제조방법 - Google Patents

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Abstract

본 발명은, 서로 마주보며 이격되는 제1 및 제2기판과; 상기 제1기판 내면에 형성되고, 서로 교차하여 다수의 화소영역을 정의하는 게이트배선 및 데이터배선과; 상기 게이트배선 및 상기 데이터배선에 연결되고, 상기 다수의 화소영역 각각의 상부 또는 하부에 배치되는 박막트랜지스터와; 상기 박막트랜지스터에 연결되는 화소전극과; 상기 화소전극 상부에 형성되고, 상기 박막트랜지스터에 대응되는 일변과 마주보는 타변이 상기 게이트배선 상부로 연장되어 상기 게이트배선과 중첩되는 공통전극과; 상기 제2기판 하부에 형성되는 블랙매트릭스와; 상기 블랙매트릭스 하부에 형성되는 컬러필터층과; 상기 공통전극과 상기 컬러필터층 사이에 형성되는 액정층을 포함하는 듀얼 레이트 구동방식의 수평전기장 모드 액정표시장치를 제공한다.

Description

액정표시장치 및 그 제조방법 {Liquid Crystal Display Device And Method Of Fabricating The Same}
본 발명은 액정표시장치에 관한 것으로, 보다 상세하게는 하나의 데이터배선으로 해당 데이터배선의 양측 부화소영역에 데이터신호를 공급하는 듀얼 레이트 구동(dual rate driving: DRD) 방식의 수평전기장 모드 액정표시장치 및 그 제조방법에 관한 것이다.
일반적으로, 액정표시장치는 액정의 광학적 이방성과 분극 성질을 이용하여 구동되는데, 액정분자는 그 구조가 가늘고 길기 때문에 배열에 방향성을 가지고 있으며, 인위적으로 액정에 전기장을 인가하여 분자 배열의 방향을 제어할 수 있다.
즉, 전기장을 이용하여 액정분자의 배열을 변화시키면, 액정의 광학적 이방성에 의해 액정분자의 배열 방향으로 빛이 굴절하여 영상을 표시할 수 있다.
최근에는 박막트랜지스터 및 화소전극이 행렬방식으로 배열된 능동행렬 액정표시장치(active matrix liquid crystal display device: AM-LCD device)가 해상도 및 동영상 구현능력이 우수하여 가장 주목 받고 있다.
일반적인 트위스트 네마틱(twisted nematic: TN) 모드 액정표시장치는, 화소전극이 형성된 어레이기판과, 공통전극이 형성된 컬러필터기판과, 어레이기판 및 컬러필터기판 사이에 개재된 액정층으로 이루어지는데, 이러한 액정표시장치에서는 공통전극과 화소전극이 수직방향의 전기장에 의해 액정층이 구동되며, 투과율과 개구율 등의 특성이 우수하다.
그러나, 수직방향의 전기장에 의해 액정층이 구동되는 액정표시장치는 시야각 등의 특성이 우수하지 못한 단점을 가지고 있다.
이러한 TN 모드 액정표시장치의 단점을 극복하기 위하여, 시야각 특성이 우수한 프린지 필드 스위칭(fringe field switching: FFS) 모드 또는 인-플랜 스위칭(in-plane switching: IPS) 모드 액정표시장치와 같은 수평전기장 모드 액정표시장치가 제안되었다.
그리고, 고해상도 액정표시장치의 경우 데이터배선의 수 증가 및 부화소영역의 할당면적 감소 문제를 해결하기 위하여, 하나의 데이터배선으로 해당 데이터배선의 양측 부화소영역에 데이터신호를 공급하는 듀얼 레이트 구동(dual rate driving: DRD) 방식의 액정표시장치가 제안되고 있는데, 이러한 듀얼 레이트 구동방식의 수평전기장 모드 액정표시장치를 도면을 참조하여 설명한다.
도 1은 종래의 듀얼 레이트 구동방식의 수평전기장 모드 액정표시장치를 도시한 평면도이고, 도 2는 도 1의 절단선 II-II에 따른 단면도이다.
도 1 및 도 2에 도시한 바와 같이, 종래의 듀얼레이트 구동방식의 수평전기장 모드 액정표시장치(10)는, 서로 마주보며 이격된 제1 및 제2기판(20, 50)과, 제1 및 제2기판(20, 50) 사이에 형성되는 액정층(60)을 포함한다.
제1기판(20) 상부에는 게이트배선(22)과 게이트 배선(22)에 연결되는 게이트전극(24)이 형성되고, 게이트배선(22) 및 게이트전극(24) 상부에는 게이트절연층(26)이 형성된다.
게이트전극(24)에 대응되는 게이트절연층(26) 상부에는 반도체층(28)이 형성되고, 반도체층(28) 상부에는 서로 이격되는 소스전극(32) 및 드레인전극(34)이 형성된다.
그리고, 게이트절연층(26) 상부에는 게이트배선(22)과 교차하여 다수의 화소영역(P1 내지 P12)을 정의하는 데이터배선(30)이 형성되는데, 소스전극(32)은 데이터배선(30)에 연결된다.
게이트전극(24), 반도체층(28), 소스전극(32) 및 드레인전극(34)은 박막트랜지스터(thin film transistor: TFT)(T)를 구성한다.
박막트랜지스터(T) 상부에는 제1보호층(36)이 형성되고, 제1보호층(36) 상부의 다수의 화소영역(P1 내지 P12) 각각에는 판(plate) 형상의 화소전극(40)이 형성된다.
화소전극(40) 상부에는 제2보호층(42)이 형성되고, 제2보호층(42) 상부에는 공통전극(44)이 형성되는데, 공통전극(44)에는 다수의 개구부(46)가 형성된다.
그리고, 제2기판(50) 하부에는 다수의 화소영역(P1 내지 P12)의 경계와 박막트랜지스터(T)에 대응되는 블랙매트릭스(52)가 형성되고, 블랙매트릭스(52) 하부에는 컬러필터층(54)이 형성된다.
여기서, 1쌍의 게이트배선(22)이 상하로 인접한 2개의 화소영역 사이에 배치되어 게이트신호를 공급하고, 1개의 데이터배선(30)이 2개의 화소영역마다 좌우로 인접한 2개의 화소영역 사이에 배치되어 데이터신호를 공급한다.
그리고, 박막트랜지스터(T)는, 1쌍의 게이트배선(22)을 기준으로 상하로 인접한 2개의 화소영역에서는 상부 또는 하부의 동일한 부분에 배치되고, 1개의 데이터배선(30)을 기준으로 좌우로 인접한 2개의 화소영역에서는 상부 또는 하부의 반대부분에 배치되어 된다.
예를 들어, 1쌍의 게이트배선(22)을 기준으로 상하로 인접한 제1 및 제6화소영역(P1, P6)에서는 박막트랜지스터가 제1 및 제6화소영역(P1, P6) 각각의 상부에 배치되고, 1개의 데이터배선(30)을 기준으로 좌우로 인접한 제1 및 제2화소영역(P1, P2)에서는 박막트랜지스터(T)가 제1 및 제2화소영역(P1, P2)의 상부 및 하부에 각각 배치된다.
이에 따라, 1개의 데이터배선(30)을 기준으로 좌우로 인접한 2개의 화소영역의 박막트랜지스터(T)는 대응되는 1쌍의 게이트배선(22)에 연결되도록 그룹화되어 배치된다.
한편, 다수의 화소영역(P1 내지 P12) 각각에서, 공통전극(44)은 게이트배선(22)과 이격되도록 형성되는데, 좌우로 인접한 2개의 화소영역에서 동일한 거리만큼 게이트배선(22)으로부터 이격된다.
이러한 종래의 듀얼 레이트 구동방식의 수평전기장 모드 액정표시장치(10)에서는, 게이트배선(22)의 게이트신호에 의하여 박막트랜지스터(T)가 턴-온(turn-on)되면 데이터배선(30)의 데이터신호가 화소전극(40)에 인가되고, 화소전극(40)과 공통전극(44) 사이에 생성되는 전기장에 의하여 액정층(60)이 구동되어 영상이 표시된다.
그런데, 게이트배선(22) 및 공통전극(44) 사이에 원치 않는 전기장(E)이 생성되어 액정층(60)이 구동되어 빛샘이 발생한다.
즉, 액정표시장치(10)가 블랙을 표시할 경우, 화소전극(40) 및 공통전극(44)에는 동일한 전압이 인가되어 화소전극(40) 및 공통전극(44) 사이에는 전기장이 생성되지 않지만, 게이트배선(22)에는 화소전극(40) 및 공통전극(44)에 인가된 전압과 상이한 전압이 인가되어 게이트배선(22) 및 공통전극(44) 사이에 전기장(E)이 생성된다.
예를 들어, 액정표시장치(10)가 블랙을 표시할 경우, 화소전극(40) 및 공통전극(44)에는 각각 약 6V가 인가되어 전기장이 생성되지 않지만, 게이트배선(22)에는 약 -5V가 인가되므로 게이트배선(22) 및 공통전극(44) 사이에는 전기장(E)이 생성된다.
게이트배선(22) 및 공통전극(44) 사이에 생성되는 전기장(E)은 액정층(60)을 구동하여 백라이트 유닛의 빛을 통과시켜 빛샘을 유발하며, 이러한 빛샘은 블랙의 휘도를 상승시키고 그 결과 액정표시장치(10)의 대조비(contrast ratio)가 저하된다.
그리고, 이러한 빛샘을 방지하기 위하여, 제2기판(50) 하부의 블랙매트릭스(52)는, 게이트배선(22) 및 데이터배선(30)에 대응되는 영역(A)뿐만 아니라, 게이트배선(22) 및 공통전극(44) 사이의 이격영역(B)을 가리도록 확장 형성되므로, 액정표시장치(10)의 개구율이 감소된다.
또한, 제1기판(20) 상부에 형성되는 게이트배선(22)과 제2기판(50) 하부에 형성되는 블랙매트릭스(52)를 정렬하기 위해서는 합착마진(attachment margin)을 고려하여야 하므로, 블랙매트릭스(52)는 합착마진에 대응되는 영역(C)만큼 더 확장 형성되어 액정표시장치(10)의 개구율은 더 감소된다.
이러한 게이트배선 및 공통전극 사이에 생성되는 전기장에 의한 빛샘을 도면을 참조하여 설명한다.
도 3은 종래의 듀얼 레이트 구동방식의 수평전기장 모드 액정표시장치가 블랙을 표시하는 경우의 빛샘에 대한 시뮬레이션 결과 및 대응되는 화소영역을 도시한 도면으로, 도 1 및 도 2를 함께 참조하여 설명한다.
도 3에 도시한 바와 같이, 종래의 듀얼 레이트 구동방식의 수평전기장 모드 액정표시장치(10)가 블랙을 표시할 경우, 박막트랜지스터(T)에 대응되는 영역과 게이트배선(22)에 대응되는 영역(A)뿐만 아니라, 게이트배선(22) 및 공통전극(44) 사이에 생성되는 전기장에 의하여 액정층(60)이 구동되어 게이트배선(22) 및 공통전극(44) 사이의 이격영역과 합착마진에 대응되는 영역(B+C)에서도 빛샘이 발생하여 대조비가 감소되는 문제가 있다.
따라서, 블랙매트릭스(52)는 게이트배선(22) 및 데이터배선(30)에 대응되는 영역(A), 게이트배선(22) 및 공통전극(44) 사이의 이격영역(B), 합착마진에 대응되는 영역(C)을 모두 덮을 수 있는 폭(W)으로 형성되며, 그 결과 개구율이 감소되는 문제가 있다.
본 발명은, 이러한 문제점을 해결하기 위하여 제시된 것으로, 공통전극을 게이트배선과 중첩되도록 형성함으로써, 빛샘이 방지되고 대조비가 개선되는 듀얼 레이트 구동방식의 수평전기장 모드 액정표시장치 및 그 제조방법을 제공하는 것을 목적으로 한다.
그리고, 본 발명은, 게이트배선을 덮는 공통전극에 의하여 게이트배선 및 공통전극 사이에 생성되는 전기장을 억제함으로써, 블랙매트릭스의 폭이 축소되고 개구율이 개선되는 듀얼 레이트 구동방식의 수평전기장 모드 액정표시장치 및 그 제조방법을 제공하는 것을 다른 목적으로 한다.
위와 같은 과제의 해결을 위해, 본 발명은, 서로 마주보며 이격되는 제1 및 제2기판과; 상기 제1기판 내면에 형성되고, 서로 교차하여 다수의 화소영역을 정의하는 게이트배선 및 데이터배선과; 상기 게이트배선 및 상기 데이터배선에 연결되고, 상기 다수의 화소영역 각각의 상부 또는 하부에 배치되는 박막트랜지스터와; 상기 박막트랜지스터에 연결되는 화소전극과; 상기 화소전극 상부에 형성되고, 상기 박막트랜지스터에 대응되는 일변과 마주보는 타변이 상기 게이트배선 상부로 연장되어 상기 게이트배선과 중첩되는 공통전극과; 상기 제2기판 하부에 형성되는 블랙매트릭스와; 상기 블랙매트릭스 하부에 형성되는 컬러필터층과; 상기 공통전극과 상기 컬러필터층 사이에 형성되는 액정층을 포함하는 듀얼 레이트 구동방식의 수평전기장 모드 액정표시장치를 제공한다.
그리고, 상기 다수의 화소영역은 제1 내지 제12화소영역을 포함하고, 상기 박막트랜지스터는, 상기 제1, 제4, 제6, 제7, 제10 및 제12화소영역 각각의 상부와, 상기 제2, 제3, 제5, 제8, 제9 및 제11화소영역 각각의 하부에 배치될 수 있다.
또한, 상기 공통전극은 상기 제1 내지 제12화소영역 각각의 상부 및 하부에 대응되는 상변 및 하변을 포함하고, 상기 공통전극은, 상기 제1, 제4, 제6, 제7, 제10 및 제12화소영역 각각에서는 상기 하변이 상기 게이트배선 상부로 연장되고, 상기 제2, 제3, 제5, 제8, 제9 및 제11화소영역 각각에서는 상기 상변이 상기 게이트배선 상부로 연장될 수 있다.
그리고, 상기 블랙매트릭스는 상기 박막트랜지스터, 상기 데이터배선 및 상기 게이트배선에 대응되는 영역은 덮고, 상기 게이트배선과 상기 화소전극 사이의 이격영역은 노출할 수 있다.
한편, 본 발명은, 제1기판 상부에 서로 교차하여 다수의 화소영역을 정의하는 게이트배선 및 데이터배선을 형성하는 단계와; 상기 게이트배선 및 상기 데이터배선에 연결되고, 상기 다수의 화소영역 각각의 상부 또는 하부에 박막트랜지스터를 형성하는 단계와; 상기 박막트랜지스터에 연결되는 화소전극을 형성하는 단계와; 상기 화소전극 상부에 상기 박막트랜지스터에 대응되는 일변과 마주보는 타변이 상기 게이트배선 상부로 연장되어 상기 게이트배선과 중첩되는 공통전극을 형성하는 단계와; 제2기판 하부에 블랙매트릭스를 형성하는 단계와; 상기 블랙매트릭스 하부에 컬러필터층을 형성하는 단계와; 상기 공통전극과 상기 컬러필터층이 마주보도록 상기 제1 및 제2기판을 합착하는 단계와; 상기 제1 및 제2기판 사이에 액정층을 형성하는 단계를 포함하는 듀얼 레이트 구동방식의 수평전기장 모드 액정표시장치의 제조방법을 제공한다.
그리고, 상기 다수의 화소영역은 제1 내지 제12화소영역을 포함하고, 상기 박막트랜지스터는, 상기 제1, 제4, 제6, 제7, 제10 및 제12화소영역 각각의 상부와, 상기 제2, 제3, 제5, 제8, 제9 및 제11화소영역 각각의 하부에 배치될 수 있다.
또한, 상기 공통전극은 상기 제1 내지 제12화소영역 각각의 상부 및 하부에 대응되는 상변 및 하변을 포함하고, 상기 공통전극은, 상기 제1, 제4, 제6, 제7, 제10 및 제12화소영역 각각에서는 상기 하변이 상기 게이트배선 상부로 연장되고, 상기 제2, 제3, 제5, 제8, 제9 및 제11화소영역 각각에서는 상기 상변이 상기 게이트배선 상부로 연장될 수 있다.
그리고, 상기 블랙매트릭스는 상기 박막트랜지스터, 상기 데이터배선 및 상기 게이트배선에 대응되는 영역은 덮고, 상기 게이트배선과 상기 화소전극 사이의 이격영역은 노출할 수 있다.
본 발명은, 공통전극을 게이트배선과 중첩되도록 형성함으로써, 빛샘이 방지되고 대조비가 개선되는 효과가 있다.
그리고, 본 발명은, 게이트배선을 덮는 공통전극에 의하여 게이트배선 및 공통전극 사이에 생성되는 전기장을 억제함으로써, 블랙매트릭스의 폭이 축소되고 개구율이 개선되는 효과가 있다.
도 1은 종래의 듀얼 레이트 구동방식의 수평전기장 모드 액정표시장치를 도시한 평면도.
도 2는 도 1의 절단선 II-II에 따른 단면도.
도 3은 종래의 듀얼 레이트 구동방식의 수평전기장 모드 액정표시장치가 블랙을 표시하는 경우의 빛샘에 대한 시뮬레이션 결과 및 대응되는 화소영역을 도시한 도면.
도 4는 본 발명의 실시예에 따른 듀얼 레이트 구동방식의 수평전기장 모드 액정표시장치를 도시한 평면도.
도 5는 도 4의 절단선 V-V에 따른 단면도.
도 6은 도 4의 절단선 VI-VI에 따른 단면도.
도 7은 본 발명의 실시예에 따른 듀얼 레이트 구동방식의 수평전기장 모드 액정표시장치가 블랙을 표시하는 경우의 빛샘에 대한 시뮬레이션 결과 및 대응되는 화소영역을 도시한 도면.
이하, 첨부한 도면을 참조하여 본 발명에 따른 듀얼 레이트 구동방식의 수평전기장 모드 액정표시장치 및 그 제조방법을 프린지 필드 스위칭(FFS) 모드 액정표시장치를 예로 들어 설명한다.
도 4는 본 발명의 실시예에 따른 듀얼 레이트 구동방식의 수평전기장 모드 액정표시장치를 도시한 평면도이고, 도 5는 도 4의 절단선 V-V에 따른 단면도이고, 도 6은 도 4의 절단선 VI-VI에 따른 단면도이다.
도 4 내지 도 6에 도시한 바와 같이, 본 발명의 실시예에 따른 듀얼레이트 구동방식의 수평전기장 모드 액정표시장치(110)는, 서로 마주보며 이격된 제1 및 제2기판(120, 150)과, 제1 및 제2기판(120, 150) 사이에 형성되는 액정층(160)을 포함한다.
제1기판(120) 상부에는 게이트배선(122)과 게이트 배선(122)에 연결되는 게이트전극(124)이 형성되고, 게이트배선(122) 및 게이트전극(124) 상부에는 게이트절연층(126)이 형성된다.
게이트전극(124)에 대응되는 게이트절연층(126) 상부에는 반도체층(128)이 형성되고, 반도체층(128) 상부에는 서로 이격되는 소스전극(132) 및 드레인전극(134)이 형성된다.
그리고, 게이트절연층(126) 상부에는 게이트배선(122)과 교차하여 다수의 화소영역(P1 내지 P12)을 정의하는 데이터배선(130)이 형성되는데, 소스전극(132)은 데이터배선(130)에 연결된다.
게이트전극(124), 반도체층(128), 소스전극(132) 및 드레인전극(134)은 박막트랜지스터(thin film transistor: TFT)(T)를 구성한다.
박막트랜지스터(T) 상부에는 제1보호층(136)이 형성되고, 제1보호층(136) 상부의 다수의 화소영역(P1 내지 P12) 각각에는 판(plate) 형상의 화소전극(140)이 형성된다.
제1보호층(136)에는 드레인전극(134)을 노출하는 드레이콘택홀(138)이 형성되고, 화소전극(140)은 드레인콘택홀(138)을 통하여 드레인전극(134)에 연결된다.
화소전극(140) 상부에는 제2보호층(142)이 형성되고, 제2보호층(142) 상부에는 공통전극(144)이 형성되는데, 공통전극(144)에는 다수의 개구부(146)가 형성된다.
그리고, 제2기판(150) 하부에는 다수의 화소영역(P1 내지 P12)의 경계와 박막트랜지스터(T)에 대응되는 블랙매트릭스(152)가 형성되고, 블랙매트릭스(152) 하부에는 컬러필터층(154)이 형성된다.
이러한 본 발명의 실시예에 따른 듀얼 레이트 구동방식의 수평전기장 모드 액정표시장치(110)에서는, 게이트배선(122)의 게이트신호에 의하여 박막트랜지스터(T)가 턴-온(turn-on)되면 데이터배선(130)의 데이터신호가 화소전극(140)에 인가되고, 화소전극(140)과 공통전극(144) 사이에 생성되는 전기장에 의하여 액정층(160)이 구동되어 영상이 표시된다.
여기서, 1쌍의 게이트배선(122)이 상하로 인접한 2개의 화소영역 사이에 배치되어 게이트신호를 공급하고, 1개의 데이터배선(130)이 2개의 화소영역마다 좌우로 인접한 2개의 화소영역 사이에 배치되어 데이터신호를 공급한다.
구체적으로, 상하로 인접한 제1 및 제7화소영역(P1, P7) 사이, 제2 및 제8화소영역(P2, P8) 사이, 제3 및 제9화소영역(P3, P9) 사이, 제4 및 제10화소영역(P4, P10) 사이, 제5 및 제11화소영역(P5, P11) 사이, 제6 및 제12화소영역(P6, P12) 사이에는 1쌍의 게이트배선(122)이 배치된다.
그리고, 좌우로 인접한 제1 및 제2화소영역(P1, P2) 사이, 제3 및 제4화소영역(P3, P4) 사이, 제5 및 제6화소영역(P5, P6) 사이, 제7 및 제8화소영역(P7, P8) 사이, 제9 및 제10화소영역(P9, P10) 사이, 제11 및 제12화소영역(P11, P12) 사이에는 데이터배선(130)이 배치되는 반면, 좌우로 인접한 제2 및 제3화소영역(P2, P3) 사이, 제4 및 제5화소영역(P4, P5) 사이, 제8 및 제9화소영역(P8, P9) 사이, 제10 및 제11화소영역(P10, P11) 사이에는 데이터배선(130)이 배치되지 않는다.
또한, 박막트랜지스터(T)는, 1쌍의 게이트배선(122)을 기준으로 상하로 인접한 2개의 화소영역에서는 상부 또는 하부의 동일한 부분에 배치되고, 1개의 데이터배선(130)을 기준으로 좌우로 인접한 2개의 화소영역에서는 상부 또는 하부의 반대부분에 배치되어 된다.
예를 들어, 1쌍의 게이트배선(122)을 기준으로 상하로 인접한 제1 및 제6화소영역(P1, P6), 제4 및 제10화소영역(P4, P10), 제6 및 제12화소영역(P6, P12)에서는 박막트랜지스터(T)가 해당 화소영역 각각의 상부에 배치되고, 1쌍의 게이트배선(122)을 기준으로 상하로 인접한 제2 및 제8화소영역(P2, P8), 제3 및 제9화소영역(P3, P9), 제5 및 제11화소영역(P5, P11)에서는 박막트랜지스터(T)가 해당 화소영역 각각의 하부에 배치된다.
그리고, 1개의 데이터배선(130)을 기준으로 좌우로 인접한 제1 및 제2화소영역(P1, P2), 제7 및 제8화소영역(P7, P8)에서는 박막트랜지스터(T)가 해당 화소영역의 반대부분인 상부 및 하부에 각각 배치되고, 개의 데이터배선(130)을 기준으로 좌우로 인접한 제3 및 제4화소영역(P3, P4), 제5 및 제6화소영역(P5, P6), 제9 및 제10화소영역(P9, P10), 제11 및 제12화소영역(P11, P12)에서는 박막트랜지스터(T)가 해당 화소영역의 반대부분인 하부 및 상부에 각각 배치된다.
이에 따라, 1개의 데이터배선(130)을 기준으로 좌우로 인접한 2개의 화소영역의 박막트랜지스터(T)는 대응되는 1쌍의 게이트배선(122)에 연결되도록 그룹화되어 배치된다.
한편, 다수의 화소영역(P1 내지 P12) 각각에서, 공통전극(144)의 일변은 게이트배선(122)을 덮어서 게이트배선(122)과 중첩되도록 형성되는데, 박막트랜지스터(T)에 근접한 일변과 마주보는 일변이 게이트배선(122) 상부로 연장되어 게이트배선(122)과 중첩된다.
구체적으로, 박막트랜지스터(T)가 해당 화소영역의 상부에 형성되는 제1, 제4, 제6, 제7, 제10 및 제12화소영역(P1, P4, P6, P7, P10, P12) 각각에서는 공통전극(144)의 하변이 하부로 연장되어, 공통전극(144)이 하부의 게이트배선(122)과 중첩된다.
그리고, 박막트랜지스터(T)가 해당 화소영역의 하부에 형성되는 제2, 제3, 제5, 제8, 제9 및 제11화소영역(P2, P3, P5, P8, P9, P10) 각각에서는 공통전극(144)의 상변이 상부로 연장되어, 공통전극(144)이 상부의 게이트배선(122)과 중첩된다.
이러한 게이트배선(122) 및 공통전극(144)의 중첩부(OL)에서는, 게이트배선(122) 및 공통전극(144) 사이에서의 원치 않는 전기장 생성이 억제되어, 액정층(160)이 구동되지 않으며, 그 결과 빛샘이 방지된다.
즉, 액정표시장치(110)가 블랙을 표시할 경우, 화소전극(140) 및 공통전극(144)에는 동일한 전압이 인가되어 화소전극(140) 및 공통전극(144) 사이에는 전기장이 생성되지 않으며, 게이트배선(122)에는 화소전극(140) 및 공통전극(144)에 인가된 전압과 상이한 전압이 인가되더라도 서로 마주보는 게이트배선(122) 및 공통전극(144) 사이(즉, 제1 및 제2보호층(136, 142)에 대응되는 부분)에서만 전기장(E)이 생성되고, 액정층(160)에서는 전기장의 생성이 억제된다.
따라서, 게이트배선(122) 및 공통전극(144) 사이의 전기장(E)이 액정층(160)을 구동하지 않으므로, 액정층(160)이 백라이트 유닛의 빛을 차단하여 빛샘이 방지되고, 블랙의 휘도가 감소되어 액정표시장치(110)의 대조비(contrast ratio)가 개선된다.
그리고, 빛샘이 방지되므로, 제2기판(150) 하부의 블랙매트릭스(152)는, 박막트랜지스터(T)에 대응되는 영역과 게이트배선(122) 및 데이터배선(130)에 대응되는 영역(A)만 가리고, 게이트배선(122)과 화소전극(140) 사이의 이격영역은 노출하도록 형성될 수 있으므로, 액정표시장치(10)의 개구율이 개선된다.
또한, 빛샘을 방지하는 공통전극(144)이 게이트배선(122)과 동일하게 제1기판(120) 상부에 형성되므로, 게이트배선(122)과 블랙매트릭스(152)의 정렬을 위한 제1 및 제2기판(120, 150)의 합착마진은 최소로 고려할 수 있다.
따라서, 블랙매트릭스(152)는 게이트배선(122)과 공통배선의 이격영역이나 합착마진을 고려하지 않고, 게이트배선(122) 및 데이터배선(130)에 대응되는 영역(A)만 고려하여 형성할 수 있어서 블랙매트릭스(152)의 폭(W)을 최소화할 수 있다.
이러한 게이트배선 및 공통전극의 중첩에 의한 빛샘 방지를 도면을 참조하여 설명한다.
도 7은 본 발명의 실시예에 따른 듀얼 레이트 구동방식의 수평전기장 모드 액정표시장치가 블랙을 표시하는 경우의 빛샘에 대한 시뮬레이션 결과 및 대응되는 화소영역을 도시한 도면으로, 도 4 내지 도 6을 함께 참조하여 설명한다.
도 7에 도시한 바와 같이, 본 발명의 실시예에 따른 듀얼 레이트 구동방식의 수평전기장 모드 액정표시장치(110)가 블랙을 표시할 경우, 박막트랜지스터(T)에 대응되는 영역과 게이트배선(122) 및 데이터배선(130)에 대응되는 영역(A)에서만 빛샘이 발생하고, 게이트배선(122) 및 공통전극(144)의 중첩부(OL)와 합착마진에 대응되는 영역(B+C)에서는 빛샘이 발생하지 않으므로, 대조비가 개선된다.
따라서, 블랙매트릭스(152)는 게이트배선(122) 및 데이터배선(130)에 대응되는 영역(A)을 덮는 폭(W)으로 형성되며, 그 결과 개구율이 개선된다.
이상에서는, 듀얼 레이트 구동방식의 수평전기장 모드 액정표시장치의 하나로서 듀얼 레이트 구동방식의 FFS 모드 액정표시장치를 예로 들어 설명하였으나, 본 발명은 듀얼 레이트 구동방식의 IPS 모드 액정표시장치에도 동일하게 적용 가능하다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 기술적 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
110: 액정표시장치 120: 제1기판
122: 게이트배선 130: 데이터배선
T: 박막트랜지스터 140: 화소전극
144: 공통전극

Claims (9)

  1. 서로 마주보며 이격되는 제1 및 제2기판과;
    상기 제1기판 내면에 형성되고, 서로 교차하여 다수의 화소영역을 정의하는 게이트배선 및 데이터배선과;
    상기 게이트배선 및 상기 데이터배선에 연결되고, 상기 다수의 화소영역 각각의 상부 또는 하부에 배치되는 박막트랜지스터와;
    상기 박막트랜지스터에 연결되는 화소전극과;
    상기 화소전극 상부에 형성되고, 상기 박막트랜지스터에 대응되는 일변과 상기 일변과 마주보는 타변을 포함하는 공통전극과;
    상기 제2기판 하부에 형성되는 블랙매트릭스와;
    상기 블랙매트릭스 하부에 형성되는 컬러필터층과;
    상기 공통전극과 상기 컬러필터층 사이에 형성되는 액정층
    을 포함하고,
    상기 공통전극은 다수의 개구부를 포함하여 상기 다수의 화소영역 각각의 전체에 형성되고,
    상기 공통전극의 상기 일변은 상기 게이트배선으로부터 이격되고,
    상기 공통전극의 상기 타변은 상기 게이트배선 상부로 연장되어 상기 게이트배선과 중첩되는 듀얼 레이트 구동방식의 수평전기장 모드 액정표시장치.
  2. 제 1 항에 있어서,
    상기 다수의 화소영역은 제1 내지 제12화소영역을 포함하고,
    상기 박막트랜지스터는, 상기 제1, 제4, 제6, 제7, 제10 및 제12화소영역 각각의 상부와, 상기 제2, 제3, 제5, 제8, 제9 및 제11화소영역 각각의 하부에 배치되는 듀얼 레이트 구동방식의 수평전기장 모드 액정표시장치.
  3. 제 2 항에 있어서,
    상기 공통전극은 상기 제1 내지 제12화소영역 각각의 상부 및 하부에 대응되는 상변 및 하변을 포함하고,
    상기 공통전극은, 상기 제1, 제4, 제6, 제7, 제10 및 제12화소영역 각각에서는 상기 하변이 상기 게이트배선 상부로 연장되고, 상기 제2, 제3, 제5, 제8, 제9 및 제11화소영역 각각에서는 상기 상변이 상기 게이트배선 상부로 연장되는 듀얼 레이트 구동방식의 수평전기장 모드 액정표시장치.
  4. 제 1 항에 있어서,
    상기 블랙매트릭스는 상기 박막트랜지스터, 상기 데이터배선 및 상기 게이트배선에 대응되는 영역은 덮고, 상기 게이트배선과 상기 화소전극 사이의 이격영역은 노출하는 듀얼 레이트 구동방식의 수평전기장 모드 액정표시장치.
  5. 제1기판 상부에 서로 교차하여 다수의 화소영역을 정의하는 게이트배선 및 데이터배선을 형성하는 단계와;
    상기 게이트배선 및 상기 데이터배선에 연결되고, 상기 다수의 화소영역 각각의 상부 또는 하부에 박막트랜지스터를 형성하는 단계와;
    상기 박막트랜지스터에 연결되는 화소전극을 형성하는 단계와;
    상기 화소전극 상부에 상기 박막트랜지스터에 대응되는 일변과 상기 일변과 마주보는 타변을 포함하는 공통전극을 형성하는 단계와;
    제2기판 하부에 블랙매트릭스를 형성하는 단계와;
    상기 블랙매트릭스 하부에 컬러필터층을 형성하는 단계와;
    상기 공통전극과 상기 컬러필터층이 마주보도록 상기 제1 및 제2기판을 합착하는 단계와;
    상기 제1 및 제2기판 사이에 액정층을 형성하는 단계
    를 포함하고,
    상기 공통전극은 다수의 개구부를 포함하여 상기 다수의 화소영역 각각의 전체에 형성되고,
    상기 공통전극의 상기 일변은 상기 게이트배선으로부터 이격되고,
    상기 공통전극의 상기 타변은 상기 게이트배선 상부로 연장되어 상기 게이트배선과 중첩되는 듀얼 레이트 구동방식의 수평전기장 모드 액정표시장치의 제조방법.
  6. 제 5 항에 있어서,
    상기 다수의 화소영역은 제1 내지 제12화소영역을 포함하고,
    상기 박막트랜지스터는, 상기 제1, 제4, 제6, 제7, 제10 및 제12화소영역 각각의 상부와, 상기 제2, 제3, 제5, 제8, 제9 및 제11화소영역 각각의 하부에 배치되는 듀얼 레이트 구동방식의 수평전기장 모드 액정표시장치의 제조방법.
  7. 제 6 항에 있어서,
    상기 공통전극은 상기 제1 내지 제12화소영역 각각의 상부 및 하부에 대응되는 상변 및 하변을 포함하고,
    상기 공통전극은, 상기 제1, 제4, 제6, 제7, 제10 및 제12화소영역 각각에서는 상기 하변이 상기 게이트배선 상부로 연장되고, 상기 제2, 제3, 제5, 제8, 제9 및 제11화소영역 각각에서는 상기 상변이 상기 게이트배선 상부로 연장되는 듀얼 레이트 구동방식의 수평전기장 모드 액정표시장치의 제조방법.
  8. 제 5 항에 있어서,
    상기 블랙매트릭스는 상기 박막트랜지스터, 상기 데이터배선 및 상기 게이트배선에 대응되는 영역은 덮고, 상기 게이트배선과 상기 화소전극 사이의 이격영역은 노출하는 듀얼 레이트 구동방식의 수평전기장 모드 액정표시장치의 제조방법.
  9. 제 1 항에 있어서,
    상기 화소전극은 상기 게이트배선으로부터 이격되고,
    상기 공통전극의 상기 타변은 상기 화소전극과 상기 게이트배선 사이의 이격영역을 덮도록 연장되는 듀얼 레이트 구동방식의 수평전기장 모드 액정표시장치.
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